JP6713733B2 - タイミングコントローラ、それを用いた電子機器、画像データの処理方法 - Google Patents

Description

本発明は、グラフィックコントローラからの画像データを受け、ゲートドライバ、ソースドライバに情報を伝送するタイミングコントローラに関する。

図１は、画像表示システムのブロック図である。画像表示システム１００は、液晶パネルや有機ＥＬパネルなどのディスプレイパネル１０２と、ゲートドライバ１０４、ソースドライバ１０６、グラフィックコントローラ１１０およびタイミングコントローラ２００を備える。グラフィックコントローラ１１０は、ディスプレイパネル１０２に表示すべき画像データを生成する。この画像データに含まれるピクセル（ＲＧＢ）データは、シリアル形式で、タイミングコントローラ２００に伝送される。ケーブルはコネクタ１１２において着脱可能であってもよい。

タイミングコントローラ２００は、画像データを受け、各種、制御信号、タイミング信号（同期信号）を生成する。ゲートタイミング信号は、ゲートドライバ１０４に送信される。ゲートドライバ１０４は、ゲートタイミング信号と同期してディスプレイパネル１０２の走査線Ｌ_Ｓを順に選択する。またＲＧＢデータは、それを出力すべきデータ線Ｌ_Ｄを駆動するソースドライバ１０６に供給される。

図２は、図１のタイミングコントローラ２００ｒのブロック図である。タイミングコントローラ２００ｒは、入力インタフェース回路２０２、画像処理回路２０４、クロックツリー２０６、出力インタフェース回路２０８を備える。入力インタフェース回路２０２は、グラフィックコントローラ１１０からシリアル伝送されるＲＧＢデータを受信する。ＲＧＢデータは、ピクセルクロックＣＫ_Ｐと同期して伝送される。ピクセルクロックＣＫ_Ｐは、クロックラインを介して伝送されてもよいし、ＲＢＧデータに埋め込まれてもよい。ピクセルクロックＣＫ_Ｐは、クロックツリー２０６を介して画像処理回路２０４、出力インタフェース回路２０８に供給される。クロックツリー２０６は、クロックバッファあるいはゲーティング回路を含み、画像処理回路２０４、出力インタフェース回路２０８それぞれに適切なタイミングでピクセルクロックＣＫ_Ｐを分配する。

画像処理回路２０４はＲＧＢデータ（ピクセルデータ）を受け、必要な信号処理を行う。信号処理を受けたＲＧＢデータは、出力インタフェース回路（トランスミッタ）２０８によって、ソースドライバ１０６に伝送される。

特開２０００−７８０２７号公報 特開２００７−９６９０３号公報

画像データの解像度の増加にともない、ピクセルクロックＣＫ_Ｐの周波数は増大する傾向にある。画像処理回路２０４は、ピクセルクロックＣＫ_Ｐと同期した信号処理を行うため、その消費電力はピクセルクロックＣＫ_Ｐの周波数の増大にともなって増加する。またクロックツリー２０６にピクセルクロックＣＫ_Ｐが伝搬する際にも電力を消費する。

別の観点から見れば、ピクセルクロックＣＫ_Ｐと同期して画像処理回路２０４やクロックツリー２０６が動作することで、タイミングコントローラ２００ｒが、ピクセルクロックＣＫ_Ｐの周波数のノイズを放射する。このノイズが、外部の無線通信に悪影響を及ぼすことも懸念される。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を低減し、および／または、無線通信への影響を低減可能なタイミングコントローラの提供にある。

本発明のある態様は、タイミングコントローラに関する。タイミングコントローラは、画像データを構成するピクセルデータおよびそれに付随する外部ピクセルクロックを、グラフィックコントローラから受信し、データドライバに出力する。タイミングコントローラは、少なくとも１ライン分のピクセルデータを保持可能なラインメモリと、ピクセルデータを受信し、ラインメモリに格納する入力インタフェース回路と、入力インタフェース回路が受信した外部ピクセルクロックを受け、外部ピクセルクロックの周波数の係数Ｋ倍（Ｋは実数）の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、ラインメモリに格納されたピクセルデータを、内部ピクセルクロックと同期して処理する画像処理回路と、画像処理回路により処理されたピクセルデータを、内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、を備える。

係数Ｋを１より小さく設定すれば、内部ピクセルクロックの周波数は低くなる。水平ブランク期間のピクセル数を減らすことで、１ライン分のピクセルデータを破綻無く処理できる。係数Ｋを１より大きく設定すれば、内部ピクセルクロックの周波数は高くなる。この場合、水平ブランク期間のピクセル数を増やすことで、１ライン分のピクセルデータを破綻無く処理できる。つまり、水平ブランク期間のピクセル数を調節することで、内部ピクセルクロックの周波数を自由に設定することができる。これにより、タイミングコントローラの消費電力を低減し、および／または、無線通信への影響を低減できる。

外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、１ライン分のピクセルデータの伝送時間（ｓ）がＴ_ＬＩＮＥであるとき、係数Ｋは関係式（１）を満たすように定められてもよい。
Ｔ_ＬＩＮＥ＞Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（１）
これにより、水平方向の１ラインの処理時間を維持するように水平ブランク期間のピクセル数を適切に減らすことができる。そして内部ピクセルクロックの周波数を低くすることでタイミングコントローラの消費電力を低減できる。

画像データのアクティブ領域の水平解像度がＨ_ＡＣＴ、画像データのブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}であるとき、係数Ｋは関係式（２）
Ｈ_ＡＣＴ／Ｈ_{ＴＯＴＡＬ}＜Ｋ …（２）
を満たすように定められてもよい。

外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ、ブランク領域を含めた垂直解像度がＶ_{ＴＯＴＡＬ}、アクティブ領域の水平解像度がＨ_ＡＣＴであるとき、係数Ｋは関係式（３）を満たすように定められてもよい。
（１／ｆ_Ｒ）／Ｖ_{ＴＯＴＡＬ}＞Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（３）

グラフィックコントローラは、画像データのリフレッシュレートを変更可能であり、係数Ｋは、リフレッシュレートごとに定められてもよい。

タイミングコントローラは、リフレッシュレートを検出する検出器をさらに備えてもよい。

ある態様のタイミングコントローラは、係数Ｋを、画像データおよび／またはタイミングコントローラが搭載される機器の状態に応じて動的に制御する周波数コントローラをさらに備えてもよい。

Ｋ＞１であってもよい。係数Ｋは、ｆ_ＰＩＸ×Ｋが、無線通信用の周波数スペクトルと一致しないように定められてもよい。

周波数シンセサイザは、分数ＰＬＬ回路を含んでもよい。これにより係数Ｋを細かく設定することができる。

分数ＰＬＬ回路の分周比は可変であってもよい。これにより係数Ｋを可変にできる。

タイミングコントローラは、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかのタイミングコントローラを備える。

本発明のさらに別の態様も、タイミングコントローラである。このタイミングコントローラは、１フレーム分のピクセルデータを保持可能なフレームメモリと、ピクセルデータを受信し、フレームメモリに格納する入力インタフェース回路と、入力インタフェース回路が受信した外部ピクセルクロックを受け、外部ピクセルクロックの周波数の係数Ｋ倍の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、フレームメモリに格納されたピクセルデータを、内部ピクセルクロックと同期して処理する画像処理回路と、画像処理回路により処理されたピクセルデータを、内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、を備える。外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ、ブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}、アクティブ領域の垂直解像度がＶ_ＡＣＴであるとき、
（１／ｆ_Ｒ）／Ｈ_{ＴＯＴＡＬ}＞Ｖ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ）
を満たすように、Ｋ＜１が定められる。

縦方向の１カラムの処理時間を維持するように垂直ブランク期間のピクセル数を適切に減らすことで、内部ピクセルクロックの周波数を低くでき、ひいては消費電力を低減できる。

本発明のさらに別の態様もまた、タイミングコントローラである。このタイミングコントローラは、１フレーム分のピクセルデータを保持可能なフレームメモリと、ピクセルデータを受信し、フレームメモリに格納する入力インタフェース回路と、入力インタフェース回路が受信した外部ピクセルクロックを受け、外部ピクセルクロックの周波数の係数Ｋ倍の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、フレームメモリに格納されたピクセルデータを、内部ピクセルクロックと同期して処理する画像処理回路と、画像処理回路により処理されたピクセルデータを、内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、を備える。外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ、アクティブ領域の水平解像度がＨ_ＡＣＴ、アクティブ領域の垂直解像度がＶ_ＡＣＴであるとき、
（１／ｆ_Ｒ）／（Ｈ_ＡＣＴ×Ｖ_ＡＣＴ）＞１／（ｆ_ＰＩＸ×Ｋ）
を満たすように、Ｋ＜１が定められる。
１フレーム内の処理時間を維持するように、垂直ブランク期間および水平ブランク期間のピクセル数を適切に減らすことで、内部ピクセルクロックの周波数を低くでき、ひいては消費電力を低減できる。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、消費電力を低減し、および／または、無線通信への影響を低減できる。

画像表示システムのブロック図である。 図１のタイミングコントローラのブロック図である。 実施の形態に係るタイミングコントローラのブロック図である。 図４（ａ）は、グラフィックコントローラから送信される元画像データを示す図であり、図４（ｂ）は、画像処理回路において処理される内部画像データを示す図である。 図５（ａ）は、ラインメモリへのラインデータの書き込み動作を示すタイムチャートであり、図５（ｂ）は、画像処理回路が処理するラインデータを示すタイムチャートである。 第１変形例に係るタイミングコントローラのブロック図である。 図７（ａ）は、第２のリフレッシュレートでグラフィックコントローラから送信される元画像データを示す図であり、図７（ｂ）は、画像処理回路において処理される内部画像データを示す図である。 リフレッシュレートの切りかえ動作を示すタイムチャートである。 第２変形例に係るタイミングコントローラのブロック図である。 電子機器を示す斜視図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るタイミングコントローラ２００のブロック図である。このタイミングコントローラ２００は、図１に示す画像表示システム１００に使用され、画像データを構成するピクセル（ＲＧＢ）データおよびそれに付随するピクセルクロックＣＫ_Ｐを、グラフィックコントローラ１１０から受信し、データドライバ（不図示）に出力する。たとえばピクセルデータは、差動シリアル形式で伝送される。

タイミングコントローラ２００は、入力インタフェース回路２０２、画像処理回路２０４、クロックツリー２０６、出力インタフェース回路２０８に加えて、ラインメモリ２１０、周波数シンセサイザ２１２をさらに備える。タイミングコントローラ２００は、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。

ラインメモリ２１０は、少なくとも、水平１ライン分のピクセルデータを保持可能な容量を有している。入力インタフェース回路２０２は、シリアル形式のピクセルデータを受信して、順次、ラインメモリ２１０に格納する。ピクセルクロックＣＫ_Ｐは、ピクセルデータに埋め込まれてもよい。この場合、入力インタフェース回路２０２はＣＤＲ（Clock Data Recovery）回路を含み、ピクセルクロックＣＫ_Ｐを再生する。

周波数シンセサイザ２１２は、入力インタフェース回路２０２が受信したピクセルクロックＣＫ_Ｐを受け、ピクセルクロックＣＫ_Ｐの周波数（ピクセルクロック周波数）ｆ_ＰＩＸの係数Ｋ倍の周波数（内部周波数という）ｆ_ＩＮＴを有する内部ピクセルクロックＣＫ_ＩＮＴを生成する。
ｆ_ＩＮＴ＝Ｋ×ｆ_ＰＩＸ
ピクセルクロックＣＫ_Ｐを内部ピクセルクロックＣＫ_ＩＮＴと明示的に区別するために、必要に応じて外部ピクセルクロックとも称する。Ｋは、１より大きくてもよし、１より小さくてもよい。本実施の形態では、Ｋ＜１の場合を説明する。

内部ピクセルクロックＣＫ_ＩＮＴは、クロックツリー２０６を介して、画像処理回路２０４や出力インタフェース回路２０８に供給される。

画像処理回路２０４は、ラインメモリ２１０に格納されたピクセルデータを、内部ピクセルクロックＣＫ_ＩＮＴと同期して処理する。出力インタフェース回路２０８は、画像処理回路２０４により処理されたピクセルデータを、内部ピクセルクロックＣＫ_ＩＮＴと同期してソースドライバ１０６に送信する。

周波数シンセサイザ２１２は、分数（Fractional）ＰＬＬ回路で構成することができ、したがって、係数Ｋは、非整数（分数）にて設定可能である。分数ＰＬＬ回路の分周比は可変とすることが好ましい。

以上がタイミングコントローラ２００の基本構成である。
図４（ａ）は、グラフィックコントローラ１１０から送信される元画像データ３００を示す図である。グラフィックコントローラ１１０から送信される元画像データ３００は、ディスプレイパネル１０２に表示される有意な画像情報に相当するアクティブ領域３０２と、アクティブ領域３０２の外側に挿入されるブランク領域（ハッチングを付す）３０４を含む。アクティブ領域３０２の水平解像度（画素数）をＨ_ＡＣＴ、垂直解像度（画素数）をＶ_ＡＣＴとする。またブランク領域３０４を含めた元画像データ３００全体の垂直解像度（画素数）をＶ_{ＴＯＴＡＬ}、水平解像度をＨ_{ＴＯＴＡＬ}とする。ＦＨＤ（Full High Definition）画質では、Ｈ_ＡＣＴ＝１９２０、Ｖ_ＡＣＴ＝１０８０である。

グラフィックコントローラ１１０からタイミングコントローラ２００に対して、元画像データ３００は、１ラインずつ、上から順に伝送される。各ライン（ラインデータ３０６）に含まれるピクセルデータは、左から右に向かって順に伝送される。各ラインの伝送に着目すると、アクティブ領域３０２に含まれるＨ_ＡＣＴ個の有効画素が伝送され、続いて、Ｈ_ＢＬＮＫ個の画素に相当するブランク期間が挿入される。ブランク期間の間は、タイミング制御のためのデータが伝送される場合もある。１ラインの伝送が、アクティブ領域のライン数Ｖ_ＡＣＴだけ繰り返される。その後、Ｖ_ＢＬＮＫ行にわたり、ブランク期間が挿入される。

ピクセルクロックＣＫ_Ｐの周波数（Ｈｚ）がｆ_ＰＩＸ、画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒであるとする。この場合、１フレームの伝送時間Ｔ_ＦＲＭは、
Ｔ_ＦＲＭ＝１／ｆ_Ｒ
となる。ｆ_Ｒ＝６０Ｈｚの場合、Ｔ_ＦＲＭ＝１６．７ｍｓである。Ｖ_ＢＬＮＫ＝７０、Ｖ_{ＴＯＴＡＬ}＝１１５０のとき、１ラインの伝送時間Ｔ_ＬＩＮＥは、
Ｔ_ＬＩＮＥ＝１６．７ｍｓ／１１５０＝１４．５μｓ
となる。

Ｈ_ＢＬＮＫ＝２２４、Ｈ_{ＴＯＴＡＬ}＝２１４４とすれば、１ピクセルの伝送時間（１／Ｔ_ＰＩＸ）は、
Ｔ_ＰＩＸ＝１４．５μｓ／２１４４＝６．７６ｎｓ
であり、したがってピクセルクロックＣＫ_Ｐの周波数ｆ_ＰＩＸは、
ｆ_ＰＩＸ＝１／Ｔ_ＰＩＸ＝１／６．７６ｎｓ≒１４７．９ＭＨｚ
となる。

ｆ_Ｒ、ｆ_ＰＩＸ、Ｈ_{ＴＯＴＡＬ}、Ｖ_{ＴＯＴＡＬ}、Ｈ_ＢＬＮＫ，Ｖ_ＢＬＮＫは、グラフィックコントローラ１１０により設定される。

図３に戻り、係数Ｋについて説明する。周波数シンセサイザ２１２において、係数Ｋは、以下の関係式（１）を満たすように定められる。
Ｔ_ＬＩＮＥ＞Ｈ_ＡＣＴ／ｆ_ＩＮＴ＝Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（１）

つまり係数Ｋは、以下の関係式を満たすように定められる。
（Ｈ_ＡＣＴ／ｆ_ＰＩＸ）／Ｔ_ＬＩＮＥ＜Ｋ＜１

１ライン分のピクセルデータの伝送時間Ｔ_ＬＩＮＥは、１／ｆ_ＰＩＸ×Ｈ_{ＴＯＴＡＬ}で与えられる。つまり、係数Ｋは、関係式（２）を満たすように定められるものとも理解される。
Ｈ_ＡＣＴ／Ｈ_{ＴＯＴＡＬ}＜Ｋ＜１ …（２）
上述のように、Ｈ_ＡＣＴ＝１９２０，Ｈ_ＢＬＮＫ＝２２４、Ｈ_{ＴＯＴＡＬ}＝２１４４の場合、
０．８９５＜Ｋ＜１
を満たすようにＫを定めることができる。以下では、Ｋ＝０．９３であり、ｆ_ＰＩＸ＝１４７ＭＨｚの場合、ｆ_ＩＮＴ≒１３７．９ＭＨｚである。

別の観点から見れば、係数Ｋは、関係式（３）を満たすように定められるものとも理解される。
（１／ｆ_Ｒ）／Ｖ_{ＴＯＴＡＬ}＞Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（３）
１／ｆ_Ｒはフレーム周期Ｔ_ＦＲＭであり、左辺の（１／ｆ_Ｒ）／Ｖ_{ＴＯＴＡＬ}は、１ラインの伝送時間Ｔ_ＬＩＮＥに相当する。

以上がタイミングコントローラ２００の構成である。続いてその動作を説明する。
図５（ａ）は、ラインメモリ２１０へのラインデータ３０６の書き込み動作を示すタイムチャートであり、図５（ｂ）は、ラインメモリ２１０から読み出され、画像処理回路２０４が処理するラインデータ４０６を示すタイムチャートである。

上述のように１つのラインデータ３０６の伝送時間Ｔ_ＬＩＮＥは、２１４４／１４７ＭＨｚ＝１４．５μｓである。このようなラインデータ３０６に対して、画像処理回路２０４は、ピクセルクロック周波数ｆ_ＰＩＸ（＝１４７．９ＭＨｚ）より低い、１３７．９ＭＨｚの内部ピクセルクロックＣＫ_ＩＮＴと同期して処理する。したがって１ラインの伝送時間Ｔ_ＬＩＮＥの間に処理可能なピクセル数Ｈ_{ＴＯＴＡＬ}’は、１４．５μｓ×１３７．９ＭＨｚ＝２０００となる。したがってラインメモリ２１０から読み出されるラインデータ４０６は、Ｈ_ＢＬＮＫ’＝Ｈ_{ＴＯＴＡＬ}’−Ｈ_ＡＣＴ＝２０００−１９２０＝８０ピクセルのブランク領域を含むこととなる。

図４（ｂ）は、画像処理回路２０４において処理される内部画像データ４００を示す図である。内部画像データ４００は、アクティブ領域４０２、ブランク領域４０４を含む。図４（ａ）と図４（ｂ）とを対比すると、アクティブ領域３０２、４０２は同一であり、ブランク領域３０４、４０４は異なる。元画像データ３００のラインデータ３０６のブランク領域のピクセル数Ｈ_ＢＬＮＫと内部画像データ４００のラインデータ４０６のブランク領域のピクセル数Ｈ_ＢＬＮＫ’には以下の関係式が成り立つ。
Ｈ_ＢＬＮＫ’＜Ｈ_ＢＬＮＫ

画像処理回路２０４は、１ラインのデータ処理に要する時間が、１ラインの伝送時間と一致するように、内部画像データ４００のブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}’を設定する。つまり式（４）を満たすように、水平解像度Ｈ_{ＴＯＴＡＬ}’が定められる。
（１／ｆ_ＰＩＸ）×Ｈ_{ＴＯＴＡＬ}＝（１／ｆ_ＩＮＴ）×Ｈ_{ＴＯＴＡＬ}’ …（４）
式（４）を変形すると、式（５）、（６）を得る。
Ｈ_{ＴＯＴＡＬ}’＝Ｈ_{ＴＯＴＡＬ}×ｆ_ＩＮＴ／ｆ_ＰＩＸ＝Ｈ_{ＴＯＴＡＬ}×Ｋ …（５）
Ｈ_ＢＬＮＫ’＝Ｈ_{ＴＯＴＡＬ}’−Ｈ_ＡＣＴ＝Ｈ_{ＴＯＴＡＬ}×Ｋ−Ｈ_ＡＣＴ …（６）
つまり式（６）を満たすように、係数Ｋに応じて水平ブランク期間のピクセル数Ｈ_ＢＬＮＫ’を調節して、内部画像データ４００が生成される。

以上がタイミングコントローラ２００の動作である。

このタイミングコントローラ２００によれば、内部ピクセルクロックＣＫ_ＩＮＴの周波数ｆ_ＩＮＴを自由に設定することができる。本実施の形態では、Ｋ＜１として、外部ピクセルクロックＣＫ_Ｐより周波数の低い内部ピクセルクロックＣＫ_ＩＮＴを生成し、水平ブランク期間のピクセル数Ｈ_ＢＬＮＫを減らすことで、１ライン分のピクセルデータを破綻無く処理している。

クロックツリー２０６を伝搬する内部ピクセルクロックＣＫ_ＩＮＴの周波数を、ピクセル周波数ｆ_ＰＩＸより下げることができるため、クロックツリー２０６の消費電力を低減できる。また画像処理回路２０４や出力インタフェース回路２０８も、内部ピクセルクロックＣＫ_ＩＮＴと同期して動作するため、それらの消費電力も低減できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（第１変形例）
図６は、第１変形例に係るタイミングコントローラ２００ａのブロック図である。この変形例において、グラフィックコントローラ１１０は、画像データ３００のリフレッシュレートｆ_Ｒを変更可能である。たとえばリフレッシュレートは、動画では第１のリフレッシュレート（たとえば６０Ｈｚ）に設定され、静止画では第２のリフレッシュレート（たとえば４０Ｈｚ）に設定される。

リフレッシュレート検出部２２０は、リフレッシュレートｆ_Ｒを検出する。リフレッシュレート検出部２２０は、グラフィックコントローラ１１０からタイミングコントローラ２００ａに送信されるリフレッシュレートを直接的または間接的に示す制御信号にもとづいて、リフレッシュレートを検出してもよい。たとえばタイミングコントローラ２００ａはリフレッシュレートを示す設定データを格納するレジスタ（不図示）を含み、グラフィックコントローラ１１０がこのレジスタに設定データを書き込んでもよい。あるいはリフレッシュレート検出部２２０は、元画像データ３００を監視することにより、リフレッシュレートを検出してもよい。

タイミングコントローラ２００ａにおいて、内部周波数ｆ_ＩＮＴを設定する係数Ｋは、リフレッシュレートごとに定められる。つまり、第１のリフレッシュレート（６０Ｈｚ）に対応する係数Ｋ_１と、第２のリフレッシュレート（４０Ｈｚ）に対応する係数Ｋ_２が規定され、内部周波数ｆ_ＩＮＴが選択可能となっている。

レジスタ２２２ａには、第１の係数Ｋ_１に対応する分周比の設定データβ_１が格納され、レジスタ２２２ｂには、第２の係数Ｋ_２に対応する分周比の設定データβ_２が格納される。

周波数シンセサイザ２１２は、分数（Fractional）ＰＬＬ回路であり、その分周比は可変に構成される。セレクタ２２４は、リフレッシュレート検出部２２０の検出結果にもとづいて設定データβ_１、β_２の一方を選択し、周波数シンセサイザ２１２の分周比を設定する。

以上がタイミングコントローラ２００ａの構成である。続いてその動作を説明する。
第１のリフレッシュレートについては、Ｋ_１＝０．９３として、図４（ａ）、（ｂ）を参照して説明した通りである。

図７（ａ）は、第２のリフレッシュレートでグラフィックコントローラ１１０から送信される元画像データ３００を示す図であり、図７（ｂ）は、画像処理回路２０４において処理される内部画像データ４００を示す図である。

図７（ａ）を参照し、元画像データ３００について説明する。リフレッシュレートｆ_Ｒ＝４０Ｈｚでは、フレーム周期Ｔ_ＦＲＭは、１／４０＝２５ｍｓであり、１ライン分のピクセルデータの伝送時間Ｔ_ＬＩＮＥは、Ｔ_ＬＩＮＥ＝Ｔ_ＦＲＭ／Ｖ_{ＴＯＴＡＬ}＝２５ｍｓ／１１５０＝２１．７μｓとなる。ピクセル周波数ｆ_ＰＩＸは１４７．９ＭＨｚであり、１ラインの総ピクセル数Ｈ_{ＴＯＴＡＬ}は、Ｈ_{ＴＯＴＡＬ}＝３１９８ピクセルであり、水平ブランク期間のピクセル数Ｈ_ＢＬＮＫ’は、３１９８−１９２０＝１２７８ピクセルとなっている。

図７（ｂ）を参照し、内部画像データ４００について説明する。Ｋ_２＝０．６２であり、ｆ_ＩＮＴ＝９２．２ＭＨｚとなっている。内部画像データ４００の１ラインの総ピクセル数Ｈ_{ＴＯＴＡＬ}’は、Ｈ_{ＴＯＴＡＬ}’＝２０００ピクセルであり、その伝送時間Ｔ_ＬＩＮＥは、２０００×１／９２．２ＭＨｚ＝２１．７μｓであり、元画像データ３００の１ラインの伝送時間と一致している。

図８は、リフレッシュレートの切りかえ動作を示すタイムチャートである。時刻ｔ０より前は、レジスタに第１のリフレッシュレート（６０Ｈｚ）を示すデータが書き込まれており、第１の設定データβ_１が選択され、画像処理回路２０４および出力インタフェース回路２０８は、第１の内部周波数ｆ_ＩＮＴ１＝１３７．９ＭＨｚで動作する。

時刻ｔ０に、グラフィックコントローラ１１０が第２のリフレッシュレート（４０Ｈｚ）に切りかえ、レジスタにそれを示すデータを書き込む。これに応答して第２の設定データβ_２が選択され、画像処理回路２０４および出力インタフェース回路２０８は、第２の内部周波数ｆ_ＩＮＴ２＝９２．２ＭＨｚで動作するようになり、さらに消費電力を下げることができる。

時刻ｔ１に、グラフィックコントローラ１１０が第１のリフレッシュレート（６０Ｈｚ）に戻し、レジスタにそれを示すデータを書き込む。これに応答して第１の設定データβ_１が選択され、画像処理回路２０４および出力インタフェース回路２０８は、第１の内部周波数ｆ_ＩＮＴ１で動作する。

このように第１変形例に係るタイミングコントローラ２００ａによれば、グラフィックコントローラ１１０からの元画像データ３００のリフレッシュレートが可変であるプラットフォームにおいて、リフレッシュレートに応じて、内部周波数ｆ_ＩＮＴを切りかえることにより、さらに消費電力を低減することができる。

（第２変形例）
図９は、第２変形例に係るタイミングコントローラ２００ｂのブロック図である。タイミングコントローラ２００ｂは、周波数コントローラ２３０を備える。周波数コントローラ２３０は、係数Ｋすなわち周波数シンセサイザ２１２の分周比、言い換えれば内部周波数ｆ_ＩＮＴを、元画像データ３００および／またはタイミングコントローラ２００ｂが搭載される機器の状態に応じて動的あるいは静的に制御する。

「元画像データの状態」とは、（i）元画像データのリフレッシュレート、（ii）元画像データのピクセル周波数ｆ_ＰＩＸ、などが含まれる。「タイミングコントローラ２００ｂが搭載される機器の状態」とは、機器に搭載される電池の電圧、外部のマイコンからの指令などが含まれる。たとえば電池電圧が低下しているときには、内部周波数を低下を低下させることで、消費電力を低減して、動作時間を延ばすことができる。

なお、図６のリフレッシュレート検出部２２０、レジスタ２２２、セレクタ２２４は、図９の周波数コントローラ２３０に対応するものとも理解される。

（第３変形例）
実施の形態では、Ｋ＜１として消費電力を低減する場合を説明したが、Ｋ＞１として、内部周波数ｆ_ＩＮＴの周波数をピクセルクロック周波数ｆ_ＰＩＸより高くしてもよい。一例として、係数Ｋは、ｆ_ＩＮＴ＝ｆ_ＰＩＸ×Ｋが、無線通信用の周波数スペクトルと一致しないように定めてもよい。ＷＷＡＮ（Wireless Wide Area Network）やＷＬＡＮ（Wireless Local Area Network）で使用される周波数に、内部周波数ｆ_ＩＮＴが干渉すると、無線通信のエラー率が高くなるため好ましくない。この場合には、Ｋを大きく設定して内部周波数ｆ_ＩＮＴを高めることにより、周波数の干渉を防ぐことができる。Ｋ＞１の場合には、内部画像データ４００の水平ブランク期間のピクセル数Ｈ_ＢＬＮＫ’は元画像データ３００の水平ブランク期間のピクセル数Ｈ_ＢＬＮＫより大きくなる。

（第４変形例）
タイミングコントローラ２００は、ラインメモリ２１０に代えて、元画像データ３００の１フレーム分のピクセルデータを保持可能なフレームメモリを備えてもよい。この場合において、実施の形態と同じ処理を行ってもよい。

あるいは、以下のように動作してもよい。
ピクセルクロックの周波数がｆ_ＰＩＸ（Ｈｚ）、画像データのリフレッシュレートをｆ_Ｒ（Ｈｚ）、ブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}、アクティブ領域の垂直解像度がＶ_ＡＣＴであるとき。
（１／ｆ_Ｒ）／Ｈ_{ＴＯＴＡＬ}＞Ｖ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ）
を満たすように、Ｋ＜１が定められる。
そして、縦方向の１カラムの処理時間を維持するように、垂直ブランク期間のピクセル数Ｖ_ＢＬＮＫを適切に減らすことで、内部周波数ｆ_ＩＮＴ＝ｆ_ＰＩＸ×Ｋを下げることができ、消費電力を低減できる。

あるいは、以下のように動作してもよい。
（１／ｆ_Ｒ）／（Ｈ_ＡＣＴ×Ｖ_ＡＣＴ）＞１／（ｆ_ＰＩＸ×Ｋ）
この場合、１フレーム内の処理時間を維持するように、垂直ブランク期間Ｖ_ＢＬＮＫおよび水平ブランク期間Ｈ_ＢＬＮＫのピクセル数を適切に減らすことで、内部ピクセルクロックＣＫ_ＩＮＴの周波数ｆ_ＩＮＴを低くでき、ひいては消費電力を低減できる。

最後に、タイミングコントローラ２００の用途を説明する。
図１０は、電子機器５００を示す斜視図である。図１０の電子機器５００は、ノートＰＣやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵されたグラフィックコントローラ１１０、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６を備える。タイミングコントローラ２００とグラフィックコントローラ１１０の間には、差動トランスミッタ、伝送路および差動レシーバを含む伝送装置１２０が設けられてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…画像表示システム、１０２…ディスプレイパネル、１０４…ゲートドライバ、１０６…ソースドライバ、１１０…グラフィックコントローラ、２００…タイミングコントローラ、２０２…入力インタフェース回路、２０４…画像処理回路、２０６…クロックツリー、２０８…出力インタフェース回路、２１０…ラインメモリ、２１２…周波数シンセサイザ、２２０…リフレッシュレート検出部、２２２…レジスタ、２２４…セレクタ、２３０…周波数コントローラ、３００…元画像データ、３０２…アクティブ領域、３０４…ブランク領域、３０６…ラインデータ、４００…内部画像データ、４０２…アクティブ領域、４０４…ブランク領域、４０６…ラインデータ。

Claims (14)

1. 元画像データを構成するピクセルデータおよびそれに付随する外部ピクセルクロックを、グラフィックコントローラから受信し、データドライバに出力するタイミングコントローラであって、
   前記グラフィックコントローラは、前記元画像データのリフレッシュレートを変更可能であり、
   前記タイミングコントローラは、
   少なくとも１ライン分のピクセルデータを保持可能なラインメモリと、
   前記ピクセルデータを受信し、前記ラインメモリに格納する入力インタフェース回路と、
   前記入力インタフェース回路が受信した前記外部ピクセルクロックを受け、前記外部ピクセルクロックの周波数の係数Ｋ倍（Ｋは実数）の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、
   前記ラインメモリに格納されたピクセルデータを含む内部画像データを、前記内部ピクセルクロックと同期して処理する画像処理回路と、
   前記画像処理回路により処理された前記内部画像データを、前記内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、
   前記グラフィックコントローラにより前記リフレッシュレートの設定値を書き込み可能なレジスタと、
   前記レジスタの前記設定値を監視し、前記リフレッシュレートを検出するリフレッシュレート検出器と、
   第１のリフレッシュレートに対応する分周比を格納する第１レジスタと、
   第２のリフレッシュレートに対応する分周比を格納する第２レジスタと、
   前記第１レジスタと第２レジスタのうち、前記リフレッシュレート検出器が検出したリフレッシュレートに応じた一方の分周比を選択し、前記周波数シンセサイザに設定するセレクタと、
   を備え、
   前記外部ピクセルクロックは前記グラフィックコントローラから前記入力インタフェース回路および前記ラインメモリに供給され、前記内部ピクセルクロックは前記周波数シンセサイザから前記画像処理回路および前記出力インタフェース回路に供給され、
   前記内部画像データと前記元画像データのアクティブ領域の水平解像度は等しく、
   前記内部画像データの水平ブランク領域のピクセル数は、前記元画像データの水平ブランク領域のピクセル数と異なることを特徴とするタイミングコントローラ。
2. 前記元画像データのアクティブ領域の水平解像度がＨ_ＡＣＴ、前記外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、１ライン分のピクセルデータの伝送時間（ｓ）がＴ_ＬＩＮＥであるとき、係数Ｋは関係式（１）
   Ｔ_ＬＩＮＥ＞Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（１）
   を満たすように定められることを特徴とする請求項１に記載のタイミングコントローラ。
3. 前記元画像データのアクティブ領域の水平解像度がＨ_ＡＣＴ、前記元画像データのブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}であるとき、係数Ｋは関係式（２）
   Ｈ_ＡＣＴ／Ｈ_{ＴＯＴＡＬ}＜Ｋ …（２）
   を満たすように定められることを特徴とする請求項１に記載のタイミングコントローラ。
4. 前記外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、前記元画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ、ブランク領域を含めた垂直解像度がＶ_{ＴＯＴＡＬ}、アクティブ領域の水平解像度がＨ_ＡＣＴであるとき、係数Ｋは、関係式（３）
   （１／ｆ_Ｒ）／Ｖ_{ＴＯＴＡＬ}＞Ｈ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ） …（３）
   を満たすように定められることを特徴とする請求項１に記載のタイミングコントローラ。
5. 係数Ｋを、前記元画像データおよび／またはタイミングコントローラが搭載される機器の状態に応じて動的に制御する周波数コントローラをさらに備えることを特徴とする請求項１から４のいずれかに記載のタイミングコントローラ。
6. Ｋ＞１であることを特徴とする請求項１に記載のタイミングコントローラ。
7. 係数Ｋは、ｆ_ＰＩＸ×Ｋが、ＷＷＡＮ（Wireless Wide Area Network）またはＷＬＡＮ（Wireless Local Area Network）で使用される周波数スペクトルと一致しないように定められることを特徴とする請求項１から６のいずれかに記載のタイミングコントローラ。
8. 前記周波数シンセサイザは、分数ＰＬＬ回路を含むことを特徴とする請求項１から７のいずれかに記載のタイミングコントローラ。
9. 前記分数ＰＬＬ回路の分周比は可変であることを特徴とする請求項８に記載のタイミングコントローラ。
10. ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から９のいずれかに記載のタイミングコントローラ。
11. 請求項１から１０のいずれかに記載のタイミングコントローラを備えることを特徴とする電子機器。
12. 画像データの処理方法であって、
    入力インタフェース回路が、元画像データを構成するピクセルデータおよびそれに付随する外部ピクセルクロックを、グラフィックコントローラから受信するステップと、
    前記グラフィックコントローラが、前記元画像データのリフレッシュレートの設定値をレジスタに書き込むステップと、
    前記ピクセルデータを受信し、少なくとも１ライン分のピクセルデータを保持可能なラインメモリに格納するステップと、
    周波数シンセサイザが、前記外部ピクセルクロックを受け、前記外部ピクセルクロックの周波数の係数Ｋ倍（Ｋは実数）の周波数を有する内部ピクセルクロックを生成するステップと、
    画像処理回路が、前記ラインメモリに格納されたピクセルデータを含む内部画像データを、前記内部ピクセルクロックと同期して処理するステップと、
    出力インタフェース回路が、前記画像処理回路において処理された前記内部画像データを、前記内部ピクセルクロックと同期してソースドライバに送信するステップと、
    前記レジスタの前記設定値を監視し、前記リフレッシュレートを検出するステップと、
    第１レジスタに、第１のリフレッシュレートに対応する分周比を格納するステップと、
    第２レジスタに、第２のリフレッシュレートに対応する分周比を格納するステップと、
    前記第１レジスタと第２レジスタのうち、検出したリフレッシュレートに応じた一方の分周比を選択し、前記周波数シンセサイザに設定するステップと、
    を備え、
    前記外部ピクセルクロックは前記グラフィックコントローラから前記入力インタフェース回路および前記ラインメモリに供給され、前記内部ピクセルクロックは前記周波数シンセサイザから前記画像処理回路および前記出力インタフェース回路に供給され、
    前記内部画像データと前記元画像データのアクティブ領域の水平解像度は等しく、
    前記内部画像データの水平ブランク領域のピクセル数は、前記元画像データの水平ブランク領域のピクセル数と異なることを特徴とする処理方法。
13. 元画像データを構成するピクセルデータおよびそれに付随する外部ピクセルクロックを、グラフィックコントローラから受信し、データドライバに出力するタイミングコントローラであって、
    前記グラフィックコントローラは、前記元画像データのリフレッシュレートを変更可能であり、
    前記タイミングコントローラは、
    １フレーム分のピクセルデータを保持可能なフレームメモリと、
    前記ピクセルデータを受信し、前記フレームメモリに格納する入力インタフェース回路と、
    前記入力インタフェース回路が受信した前記外部ピクセルクロックを受け、前記外部ピクセルクロックの周波数の係数Ｋ倍（Ｋは実数）の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、
    前記フレームメモリに格納されたピクセルデータを含む内部画像データを、前記内部ピクセルクロックと同期して処理する画像処理回路と、
    前記画像処理回路により処理された前記内部画像データを、前記内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、
    前記グラフィックコントローラにより前記リフレッシュレートの設定値を書き込み可能なレジスタと、
    前記レジスタの前記設定値を監視し、前記リフレッシュレートを検出するリフレッシュレート検出器と、
    第１のリフレッシュレートに対応する分周比を格納する第１レジスタと、
    第２のリフレッシュレートに対応する分周比を格納する第２レジスタと、
    前記第１レジスタと第２レジスタのうち、前記リフレッシュレート検出器が検出したリフレッシュレートに応じた一方の分周比を選択し、前記周波数シンセサイザに設定するセレクタと、
    を備え、
    前記内部画像データと前記元画像データのアクティブ領域の水平解像度は等しく、
    前記内部画像データの水平ブランク領域のピクセル数は、前記元画像データの水平ブランク領域のピクセル数と異なっており、
    前記外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、前記元画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ、ブランク領域を含めた水平解像度がＨ_{ＴＯＴＡＬ}、アクティブ領域の垂直解像度がＶ_ＡＣＴであるとき、
    （１／ｆ_Ｒ）／Ｈ_{ＴＯＴＡＬ}＞Ｖ_ＡＣＴ／（ｆ_ＰＩＸ×Ｋ）
    を満たすように、Ｋ＜１が定められ、
    前記外部ピクセルクロックは前記グラフィックコントローラから前記入力インタフェース回路および前記フレームメモリに供給され、前記内部ピクセルクロックは前記周波数シンセサイザから前記画像処理回路および前記出力インタフェース回路に供給されることを特徴とするタイミングコントローラ。
14. 元画像データを構成するピクセルデータおよびそれに付随する外部ピクセルクロックを、グラフィックコントローラから受信し、データドライバに出力するタイミングコントローラであって、
    前記グラフィックコントローラは、前記元画像データのリフレッシュレートを変更可能であり、
    前記タイミングコントローラは、
    １フレーム分のピクセルデータを保持可能なフレームメモリと、
    前記ピクセルデータを受信し、前記フレームメモリに格納する入力インタフェース回路と、
    前記入力インタフェース回路が受信した前記外部ピクセルクロックを受け、前記外部ピクセルクロックの周波数の係数Ｋ倍（Ｋは実数）の周波数を有する内部ピクセルクロックを生成する周波数シンセサイザと、
    前記フレームメモリに格納されたピクセルデータを含む内部画像データを、前記内部ピクセルクロックと同期して処理する画像処理回路と、
    前記画像処理回路により処理された前記内部画像データを、前記内部ピクセルクロックと同期してソースドライバに送信する出力インタフェース回路と、
    前記グラフィックコントローラにより前記リフレッシュレートの設定値を書き込み可能なレジスタと、
    前記レジスタの前記設定値を監視し、前記リフレッシュレートを検出するリフレッシュレート検出器と、
    第１のリフレッシュレートに対応する分周比を格納する第１レジスタと、
    第２のリフレッシュレートに対応する分周比を格納する第２レジスタと、
    前記第１レジスタと第２レジスタのうち、前記リフレッシュレート検出器が検出したリフレッシュレートに応じた一方の分周比を選択し、前記周波数シンセサイザに設定するセレクタと、
    を備え、
    前記内部画像データと前記元画像データのアクティブ領域の水平解像度は等しく、
    前記内部画像データの水平ブランク領域のピクセル数は、前記元画像データの水平ブランク領域のピクセル数と異なっており、
    前記外部ピクセルクロックの周波数（Ｈｚ）がｆ_ＰＩＸ、前記元画像データのリフレッシュレート（Ｈｚ）がｆ_Ｒ（Ｈｚ）、アクティブ領域の水平解像度がＨ_ＡＣＴ、アクティブ領域の垂直解像度がＶ_ＡＣＴであるとき、
    （１／ｆ_Ｒ）／（Ｈ_ＡＣＴ×Ｖ_ＡＣＴ）＞１／（ｆ_ＰＩＸ×Ｋ）
    を満たすように、Ｋ＜１が定められ、
    前記外部ピクセルクロックは前記グラフィックコントローラから前記入力インタフェース回路および前記フレームメモリに供給され、前記内部ピクセルクロックは前記周波数シンセサイザから前記画像処理回路および前記出力インタフェース回路に供給されることを特徴とするタイミングコントローラ。

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