CN101491090B

CN101491090B - 用于同步显示流的方法和系统

Info

Publication number: CN101491090B
Application number: CN200780025901.4A
Authority: CN
Inventors: J·J·利斯
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-08-10
Filing date: 2007-08-09
Publication date: 2015-05-20
Anticipated expiration: 2027-08-09
Also published as: US8576204B2; EP2050272A4; KR101033406B1; EP2050272A2; US20080036748A1; WO2008021978A3; CN101491090A; EP2050272B1; WO2008021978A2; KR20090027767A

Abstract

公开了一种用于对异步显示流进行同步的装置、系统和方法。例如，公开了一种方法，包括：接收第一显示数据流；接收第二显示数据流；确定第一显示数据流与第二显示数据流之间的时间偏移；以及调整第二显示数据流的至少一个消隐间隔以减少上述时间偏移。还公开了其他实施方式。

Description

用于同步显示流的方法和系统

背景技术

帧缓冲显示器包括用于存储图像数据的存储器，以便帧缓冲显示器能够持续刷新所显示的图像数据，而无需外部数据源。上述显示器通常具有两个图像数据源，一个在显示器外部，例如外部处理器系统上运行的操作系统所提供的视频数据，另一个由显示控制器或其他逻辑在内部提供。由于帧缓冲显示器具有内部图像数据源，其允许选择性地选通或禁用外部数据源，以节省电力。当需要更新内部存储的图像数据时，则再次启用外部数据源，以便向显示器提供新的图像数据。

当再次启用外部数据源时，内部数据源和外部数据源可能不同步。标准的显示数据源或流传送带有两种选通信号的图像数据：垂直同步(Vsync)信号和水平同步(Hsync)信号。Vsync信号通常表示显示器硬件何时应当开始或重新从显示器的最左上方像素起扫描显示数据，而Hsync信号通常表示显示器硬件何时应当从每行显示像素的最左侧像素起开始进行扫描。当这两个数据源不同步时，用户会感到闪烁或其他显示伪像，在这时重新启用外部数据源时，因为这两个数据源的Vsync信号之间可能存在显著间隔或偏移。

附图说明

附图合并在此并作为说明书的一部分，其图示出了与本发明的原理相一致的一个或多个实施方式，而且和对本发明的描述一起解释了上述实施方式。附图不一定是按比例绘制的，附图的重点是放在图示出本发明的原理。在附图中：

图1示出了根据本发明某些实施方式的帧缓冲显示控制器系统的部件；

图2示出了根据本发明某些实施方式的帧缓冲显示控制器的部件；

图3是表示根据本发明某些实施方式的处理流程图；

图4示出了根据本发明某些实施方式的代表性数据信号的多个部分；以及

图5示出了根据本发明某些实施方式的系统。

具体实施方式

接下来参照附图进行描述。在各个附图中，相同的附图标记用来标识相同或相似的元件。虽然下面的描述通过阐述具体细节，例如特定结构、体系、接口、技术等，提供了所要求权利的本发明的各个方面的详尽的理解，但是上述细节旨在提供解释而不能视为限定。此外，本领域技术人员在当前的公开的基础上，能够认识到所要求权利的本发明的各个方面均可以在没有这些具体细节的情况下以其他实例或实施方式来实现。在下面公开的描述中公知设备、电路和方法中的特定连接将会省略，以免使不必要的细节模糊了对本发明的描述。

图1是根据所要求权利的本发明的某些实施方式的帧缓冲显示控制器系统100的部件的简化方框图。系统100可以包括接收器(RX)102、时序控制器104、系统控制器106、写和读先入先出(FIFO)缓冲器108和109、存储器控制器110、存储器112和多路复用逻辑(MUX)114。本领域技术人员可以认识到，某些组件通常存在于显示控制器系统中，或者与显示控制器系统相关联(例如音频组件、行驱动电路和列驱动电路等)，而与所要求权利的本发明的关系并不特别密切，图1将这些部件排除在外，以免混淆本发明的实施方式。诸如系统100的帧缓冲显示控制器系统可以用来使显示器以两种模式工作：“直接通过(pass-thru)”模式，在该模式中，RX102接收的显示数据流用于生成显示该数据所需的信号；“自刷新”模式，在该模式中，使用存储器112中存储或保持的图像数据和/或显示数据与时序控制器104相结合来生成当未处于直接通过模式时显示该数据所需的内部显示数据流。

RX102可以是能够接收外部图像数据和/或显示数据而且将该数据转换成可用格式的任何显示接口接收器逻辑(例如，红绿蓝互补金属氧化物半导体(RGB CMOS)、低电压差分信号(LVDS)、统一显示器接口(UDI)等)。然而，本发明不受限于RX102如何接收和转换显示数据。除了图像数据和/或像素数据之外，RX102的输出(Disp_ext)还可以包括在外部生成的垂直同步时序信号(Vsync_ext)。本领域技术人员能够认识到，RX102所接收的在外部生成的显示数据还可以包括与本发明并不密切相关的其他信号，例如水平同步时序信号、设备启用信号等。如本领域技术人员能够认识到的，在直接通过模式中，RX102接收到的作为Disp_ext的一部分的Vsync_ext信号可以用于调整与显示控制器系统100相关联的显示面板(未示出)从显示面板的最上方的行中最左侧像素(典型地)开始显示图像数据和/或像素数据的时刻。

时序控制器104可以是包括硬件、软件和/或固件的任意组合的时序逻辑，当系统100处于自刷新模式中时，时序控制器104能够利用读FIFO109和存储器控制器110从存储器112读取图像数据和/或像素数据，而且能够生成内部垂直同步(Vsync_int)时序信号和内部水平同步(Hsync_int)时序信号，用于显示所述图像数据和/或像素数据。依据本发明的某些实施方式，按照后面将会更详尽地解释，控制器104还能够响应于系统控制器106提供的时值(timing value)(T_vals)，来调整与Vsync_int和Hsync_int相关联的消隐间隔。后面会更详细地解释时序控制器104的用途和功能。

系统控制器106可以是包括硬件、软件和/或固件的任意组合的系统逻辑(即控制和/或处理逻辑)，依据本发明的某些实施方式，当系统100处于自刷新模式中时，系统控制器106能够评估内部垂直同步(Vsync_int)时序信号与外部垂直同步(Vsync_ext)时序信号之间的同步程度或时间偏移程度，以确定要向时序控制器104提供的适当的时值(T_vals)。依据本发明的某些实施方式，系统控制器106还能够响应于Vsync_int与Vsync_ext之间的同步程度，控制MUX114将图像数据和/或显示数据从RX102或时序控制器104提供给行和列驱动逻辑(未示出)。系统控制器106还可以响应于由例如主处理器(未示出)或内部源之类的设备所提供的self_refresh_n信号，转换回自刷新模式，在自刷新模式中，将内部垂直同步(Vsync_int)与显示数据和/或图像数据一起提供。后面会更详细地描述系统控制器106的用途和功能。

存储器112可以包括适于存储和/或保持图像数据和/或像素数据(例如，按照红-绿-蓝(RGB)颜色值的形式)的任何存储设备或机制。在本发明的某些实施方式中，存储器112可以被描述为用于存储图像数据和/或像素数据和/或显示数据的帧缓冲器。虽然存储器112可能包括任何易失性或非易失性存储器技术，例如随机存取存储器(RAM)或快闪存储器，但是本发明决不受限于用作存储器112的存储器类型。本发明也不受限于读和写FIFO 108和109、存储器控制器110和/或MUX114的具体实现形式，因此不会更详细地描述上述部件。

图2是依据所要求权利的本发明的某些实施方式的系统控制器200(例如图1的控制器106)的部件的简化方框图。控制器200包括计数器202、锁存器204、比较器208和计算引擎206。依据本发明的某些实施方式，计数器202和锁存器204可以是任何能够生成与两个信号Vsync_int和Vsync_ext之间的时间间隔或时间偏移成比例的计数值的测量逻辑。本领域技术人员能够认识到计数器202和锁存器204如何提供上述功能，因此这里不会更详细地描述这两个元件。

依据本发明某些实施例，计算引擎206可以包括计算逻辑，该计算逻辑包括能够响应于锁存器204提供的计数值而且响应于时序控制器(例如系统100的时序控制器104)所提供的现有时值(Disp_int)以及可接受的数值范围和/或可允许的时间范围(T_rngs)来确定同步时值(T_vals)或一个或多个消隐间隔的持续时间的硬件、软件和/或固件的任何组合。后面会更详细地描述计算引擎206的用途和功能。

控制器200还包括比较器208，依据本发明某些实施方式，比较器208可以包括能够将由锁存器204提供的计数值与规定的最大计数值或最大偏移值(Max_val)相比较的任何比较器逻辑。如果该计数值超过了最大值，则比较器208可以提供信号(例如MUX_sel)，命令例如系统100的MUX114选择时序控制器104的图像数据和/或显示数据输出(Disp_int)。可替换地，例如，如果该计数值没有超过最大值，则比较器可以提208信号(例如经过“非”运算的MUX_sel)，命令系统100的MUX114选择RX102的图像数据和/或显示数据输出(Disp_ext)。后面会更详细地描述比较器208的用途和功能。

图3是示出了依据本发明的某些实施方式的处理300的流程图。虽然为了解释的方便，参照图1的系统100和图2的控制器200描述处理300，然而所要求权利的本发明并不限于此，根据所要求权利的本发明的某些实施方式，适当的设备所支持的其他处理或方案也是可能的。

图4虽然借助于处理300的描述而示出了代表性的数据信号400的多个部分，然而其决不是旨在限制所要求权利的本发明。信号400包括例如可以由系统100的时序控制器104所生成或提供的内部生成的垂直和水平同步信号(Vsync_int)402和(Hsync_int)412，还包括例如也可以由控制器104所提供或生成的图像数据和/或像素数据(P_data)信号417，其中，控制器104已经从存储器112读取了图像数据和/或像素数据。因此，本领域技术人员可以认识到，时序控制器104的Disp_int输出可以包括信号402、412和417，以及与本发明不特别密切相关且因此在图4中未示出的其他信号(例如设备启用信号等)。

Vsync_int信号402包括具有宽度406和两个消隐间隔408和410的脉冲404，两个消隐间隔408和410分别是由脉冲406与数据信号417的一个帧的最后一个像素之间的时间偏移或持续时间，以及脉冲406与数据信号417的下一帧的第一个像素之间的时间偏移或持续时间来定义的。Hsync_int信号412包括具有宽度416和两个消隐期间和/或消隐间隔418和420的脉冲414，消隐间隔418和420分别是由脉冲416与数据信号417的一行中最后一个像素之间的时间偏移或持续时间，以及脉冲416与数据信号417的下一行中第一个像素之间的时间偏移或持续时间所定义的。然而本发明并不限于描述间隔408和410所使用的术语，本领域技术人员能够认识到，消隐间隔408和410可以分别描述为与脉冲404相关联的“前沿”和“后沿”。

然而，值得注意的是，图4中的信号402、412和417以及与它们相关的量度并非必然是按照比例示出的。因而，例如，本领域技术人员可以认识到，如图4所示的，Vsync_int脉冲404的宽度406可以充分大于Hsync_int脉冲414的脉冲宽度416。本发明也不限于宽度406和416以及消隐间隔408、410、418和420的持续时间的特定值，而且也不限于上述消隐间隔是如何参照图像数据和/或像素数据信号417而定义的。

图4还示出了包括脉冲426的代表性Vsync_ext信号424与包括脉冲430的代表性Vsync_int信号428之间的比较情况。依据本发明的某些实施方式，可以将最大偏移值(Max_val)定义为脉冲426与脉冲430之间的最大可允许时间偏移和/或时差。换句话说，Max_val可以表示信号Vsync_ext与Vsync_int之间的最大可容忍时间偏移，其中上述信号之间的时间偏移大于Max_val，例如测量的偏移436，就可能会导致同步伪像，这将在后面更详细地描述。依据本发明的某些实施方式，处理300可以用于调整信号Vsync_ext与Vsync_int之间的时间偏移，以使其小于或等于Max_val。在进行上述处理时可以相对于脉冲426来调节脉冲430的时间位置。换句话说，例如，可以在时间上将脉冲430调节到与Max_val一致的新位置432。

处理300可以开始于接收外部垂直同步信号[动作302]和接收内部垂直同步信号[动作304]。在本发明的某些实施方式中，动作302和304分别可以包括系统控制器106从RX 102接收信号Vsync_ext和从时序控制器104接收信号Vsync_int。因而，参照图2的系统控制器200，动作302可以包括锁存器204接收Vsync_ext信号，而动作304可以包括计数器202的复位输入端接收Vsync_int信号。在本发明的某些实施方式中，当显示时序系统(例如系统100)从使用内部图像数据和/或显示数据流(例如Disp_int)驱动显示器的自刷新模式转换成使用外部图像数据和/或显示数据流(例如Disp_ext)驱动显示器的直接通过模式时，可以执行处理300。

处理300接下来确定这两个垂直同步信号之间的偏移[动作306]。在本发明的某些实施方式中，可以由计数器202结合锁存器204来完成动作308。本领域技术人员能够认识的是，计数器202和锁存器204可以响应于接收到各个信号Vsync_int和Vsync_ext，向计算引擎206和比较器208提供一个与Vsync_int和Vsync_ext之间的时间偏移或时差成比例的信号。例如，时间偏移可以是锁存器204所生成的计数值，该计数值用内部像素时钟单位表示。然而，本发明并不限于使用图2所示的逻辑来确定动作306中的偏移，在动作306中可以采用其他机制或方案，例如使用软件线程来计算或确定该偏移。

处理300接下来确定该时间偏移是否超过一最大值[动作308]。动作308可以通过由比较器208将锁存器204提供的该时间偏移(例如计数值)与提供给比较器208的规定的最大可接受偏移值(例如Max_val)相比较来实现。然而本发明并不限于特定的最大可接受偏移值，诸如显示分辨率和像素时钟频率之类很多种因素都可能影响适当的最大可接受偏移值。如果该计数值不大于该最大值，则处理300继续进行，从内部图像数据和/或显示数据流切换到外部图像数据和/或显示数据流[动作309]。

在本发明的某些实施方式中，可以由MUX 114响应于系统控制器106提供的信号MUX_sel，来执行动作309，该信号MUX_sel指示MUX 114从将内部图像数据和/或显示数据流(Disp_int)提供给显示驱动器逻辑(未示出)切换到将外部图像数据和/或显示数据流(Disp_ext)提供给该逻辑。系统控制器106如此指示MUX 114的原因在于，由于在306中所确定Vsync_ext与Vsync_int之间的时间偏移不超过最大可接受偏移，因此不需要使外部图像数据和/或显示数据流(例如包括Vsync_ext的Disp_ext)与内部图像数据和/或显示数据流(例如包括Vsync_int的Disp_int)进行同步。

另一方面，如果该时间偏移(例如表示为计数值)超过该最大值，则处理300继续进行到调整内部垂直和/或水平时序值[动作310]。在本发明的某些实施方式中，可以由系统控制器106响应于一个指示来执行动作310，该指示即：在动作306中确定在动作302和304中分别接收的外部垂直同步信号和内部垂直同步信号之间具有时间偏移，而且在动作308中发现该偏移达到或超过了最大可接受值。因此，再次参照图2中的系统控制器200，动作310可以包括例如计算引擎206响应于来自比较器208的、表示Vsync_int与Vsync_ext之间的时间偏移超过了最大可接受值的指示来调整垂直和/或水平时序值。

参照图4，依据本发明的某些实施方式，动作310可以包括向计算引擎206提供内部图像数据和/或显示数据流(即Disp_int)，其包括具有脉冲宽度406的内部垂直同步信号(例如Vsync_int)402、具有参照内部垂直同步信号402的脉冲404所定义的至少两个消隐间隔408和410的图像数据和/或像素数据(例如P_data)417、以及具有脉冲宽度416的内部水平同步信号(例如Hsync_int)412，其中图像数据和/或像素数据417具有参照内部水平同步信号412的脉冲414所定义的至少两个额外消隐间隔418和420。

然后，计算引擎206可以响应于内部图像数据和/或显示数据以及响应于用于向引擎206指示脉冲宽度404和414和/或消隐间隔408、410、418和420的可接受时值范围的一个可允许时间信号(例如T_rngs)，来调整脉冲宽度404和414的值和/或一个或多个消隐间隔408、410、418和420的持续时间。在此情况下，引擎206可以执行动作310，生成一个指示或信号T_val，其指示时序控制器104修改脉冲宽度404和414和消隐间隔408、410、418和420的值，以便使Disp_int的内部垂直同步信号(Vsync_int)具有相对于外部垂直同步信号(Vsync_ext)的修改后的时间偏移。

因此，如果测量的时间偏移436超过该时间偏移的最大可接受值434，则动作310就可以包括调整与内部图像数据和/或显示数据或流相关的时间间隔、持续时间或间隔。实现上述动作的一种方式是使引擎206和/或时序控制器104对像素数据信号增加或减少一个或多个消隐像素(例如P_data信号417)。然而本发明并不受限于可允许时序信号的特定值，诸如显示器的行和列驱动器的特性以及给定显示器的物理特性之类的多种因素都可能会影响由T_rngs表示的可接受时值范围。

然后，处理300返回另一个迭代，该迭代确定与动作310中修改的Disp_int相关的时间偏移[动作306]并评估该偏移是否超过最大值[动作308]。如果动作310的首次迭代中作出的调整是足够的，即如果动作310的调整已经将内部垂直同步信号与外部垂直同步信号之间的时间偏移减小到使得该偏移不超过所述最大可允许值，则处理300可以结束。然而，如果动作310的首次迭代中作出的调整不是足够的，即如果动作310的调整未能将内部垂直同步信号与外部垂直同步信号之间的时间偏移减小到使得该偏移不超过所述最大可允许值，则处理300继续动作310的另一个迭代，然后进行动作306和308。

因此，依据本发明的某些实施方式，动作306-308可以按照需要重复很多次，直到所测量的时间偏移小于或等于所述最大可允许值的时刻为止。一旦所测量的时间偏移小于或等于所述最大可允许值，系统控制器106就可以使用比较器208，向MUX 114提供信号MUX_sel，该信号MUX_sel指示MUX继续向显示驱动器逻辑(未示出)提供内部图像数据和/或显示数据(例如包括Vsync_int的Disp_int)。

图3所示的各个动作不需要按照所示的顺序执行，也没有必要执行所有的动作。同样，那些不依赖于其他动作的动作可以与所述其他动作并行地执行。例如，动作302和304可以并行地执行。此外，该图中所示的至少一些动作可以实现为在机器可读介质中实现的指令或指令集。

图5示出了依据本发明某些实施方式的示例系统500。系统500可以包括主处理器502、存储器506和508(例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性存储器等)、总线或通信路径510、输入/输出(I/O)接口512(例如通用同步总线(USB)接口)、并行端口、串行端口、电话端口和/或其他I/O接口)、网络接口514(例如有线和/或无线局域网(LAN)和/或广域网(WAN)和/或个域网(PAN)、和/或其他有线和/或无线网络接口)、显示处理器和/或控制器516、以及显示面板518。系统500还可以包括耦合到网络接口514上的天线515(例如偶极天线、窄带曲折线型天线(Meander Line Antenna，MLA)、宽带MLA、反相“F”天线、平面型反相“F”天线、Goubau天线、贴片天线等)。系统500可以是适用于处理图像数据和/或显示数据流，特别是适用于依据本发明使异步显示流进行同步的任何系统。

系统500可以采取多种物理实现方式。例如，系统500可以在个人计算机(PC)、网络计算机、服务器计算系统、手持计算平台(例如个人数字助理(PDA))、游戏系统(便携式或其他形式)、有3D能力蜂窝电话机等中实现。此外，虽然系统500的所有组件可以在单个设备中实现，例如片上系统(SOC)集成电路(IC)，但是系统500的各个组件也可以分布在多个IC或多个设备中。例如，主处理器502以及组件506、512、514可以实现为单个PC中包括的多个IC，而图形处理器504和组件508、516可以在与之分离的设备中实现，例如通过通信路径510与主处理器502及组件506、512、514耦合的显示器518。

主处理器502可以包括专用处理器或通用处理器，该处理器包括能够向图形处理器504或显示处理器516提供图像数据和/或相关指令的任何控制和/或处理逻辑、硬件、软件和/或固件。在一个实施方式中，主处理器502能够执行多个支持对异步显示流进行同步化的任务之中的任何一个。例如，上述任务可以包括向显示处理器516和/或显示器518中的逻辑提供最大时间偏移值(例如Max_val)和/或可允许时值范围(即T_rngs)、向处理器504和/或516下载微代码(经由天线515和接口514)、初始化和/或配置处理器504和/或516中的寄存器、提供中断服务、以及提供总线接口用以上载和/或下载图像数据等，然而本发明并不限于此。在可替换实施方式中，上述某些或所有功能可以由图形处理器504和/或显示处理器516实现。虽然图5将显示处理器516和显示器518显示为不同的组件，但是本发明并不限于此，本领域技术人员能够认识到处理器516以及可能还包括系统500中的其他组件可以在显示器518之中实现。

总线或通信路径510可以包括用于在系统500的任意元件之间传送信息(例如图形数据、指令等)的任何机制。例如，通信路径510可以包括能够在处理器502与处理器504或506之间传送例如指令(例如微代码)的多用途总线，然而本发明并不限于此。可替换地，路径510可以包括无线通信路径。

显示面板518可以是诸如帧缓冲显示面板的能够显示内部和外部生成的图像数据和/或显示数据或流的任何显示设备。此外，依据本发明的某些实施方式，显示面板518可以包括以上参照系统100和/或200所述的相似的逻辑，并且至少能够执行上述的处理300。在本发明的某些实施方式中，显示面板518可以是液晶显示(LCD)面板。然而本发明并不限于特定类型的显示技术，因此，显示面板518可以是例如等离子显示面板(PDP)。

显示处理器516可以包括能够将图形处理器504所提供的光栅化图像数据转换成适用于驱动显示器的格式(即显示专用数据)的任何处理逻辑、硬件、软件和/或固件。例如，处理器504可以向处理器516提供具有特定颜色数据格式(例如压缩红绿蓝(RGB)格式)的图像数据，处理器516可以通过产生例如相应的LCD驱动数据电平等来处理上述RGB数据。然而本发明并不限于此。虽然图5将处理器504和516显示为不同的组件，然而本发明并不限于此，本领域技术人员能够认识到，例如，图形处理器504和/或主处理器502能够执行显示处理器516的全部或部分功能。依据本发明的某些实施方式，处理器516以上参照系统100和/或200所述的相似的逻辑，并且至少能够执行上述的处理300。

因此，依据本发明的某些实施方式，帧缓冲显示时序控制器可以通过调整水平和/或垂直消隐间隔，为异步显示流提供同步化。如此，就可以添加或减少若干消隐像素和/或若干消隐像素行来改变传送一帧图像数据所需的时间。因此，依据本发明的某些实施方式的状态机能够监控与外部生成的显示流相关的垂直同步脉冲以及该脉冲与内部生成的垂直同步脉冲之间的时间偏移或相位偏移，并且可以指示生成该内部垂直同步脉冲的逻辑缩短或加长垂直和/或水平消隐期间，以便将该时间偏移或相位偏移减小到可接受值。如此，可以使异步显示流同步化，从而避免由异步显示流之间的转换所引起的不想要的视觉伪像和/或对显示结构的破坏。

虽然依据所要求权利的发明的一个或多个实例的上述描述提供了本发明的图示和描述，但是其并不旨在穷举或将本发明的范围限制在上述的特定实施方式。很明显，在上述教导下的修改和改变是可能的，或者可以从本发明的各种实施方式的实践中得到各种修改和改变。很明显，依照本发明，可以采用使异步显示流同步化的很多其他实施方式。

除非有明示，当前申请的说明书中所阐述的任何设备、元件、动作、数据类型、指令等都不应当视为本发明的关键或必要的部分。同样，这里使用的冠词“一个”旨在包括一个或多个对象。此外，当在这里或后面的权利要求中使用诸如“耦合”或“响应于”或“与...通信”等术语或短语时，这些术语应当作广义的解释。例如，短语“耦合到”指的是按照在使用该短语的语境中合适的方式，可通信地、电气地和/或可操作地进行耦合。此外，说明书全文使用的术语“显示数据”、“图像数据”和“像素数据”是可互换使用的。在基本不背离本发明的精神和原理的情况下，可以对所要求权利的发明的上述实施方式作出改变和修改。所有上述修改和改变应当包括在本公开内容的范围之内，而且由附带的权利要求所保护。

Claims

1.一种用于对要向显示器提供的第一显示数据流和第二显示数据流进行同步的方法，包括：

接收所述第一显示数据流，其是不经过存储器而直接提供的外部显示数据流；

接收所述第二显示数据流，其是来自存储器的内部显示数据流；

确定所述第一显示数据流与所述第二显示数据流之间的时间偏移；以及

通过调整所述第二显示数据流的至少一个水平消隐间隔来调整所述第二显示数据流的水平时序值，以减小所述时间偏移，

其中，确定所述第一显示数据流与所述第二显示数据流之间的时间偏移的步骤包括：确定所述第一显示数据流的同步信号与所述第二显示数据流的同步信号之间的时差，并且

其中，所述第一显示数据流的同步信号和所述第二显示数据流的同步信号是垂直同步信号。

2.如权利要求1所述的方法，其中，所述第二显示数据流的所述至少一个水平消隐间隔包括所述第二显示数据流的像素数据信号的至少一个水平消隐间隔。

3.如权利要求1所述的方法，进一步包括：

向所述显示器提供所述第一显示数据流；

调整所述第二显示数据流的所述至少一个水平消隐间隔，直到所述时间偏移小于或等于最大偏移值为止；以及

当所述时间偏移小于或等于所述最大偏移值时，从向所述显示器提供所述第一显示数据流切换到向所述显示器提供所述第二显示数据流。

4.如权利要求1所述的方法，其中，所述第一显示数据流包括存储在帧缓冲器中的图像数据。

5.如权利要求1所述的方法，其中，调整所述第二显示数据流的至少一个水平消隐间隔的步骤包括：向所述第二显示数据流的像素数据信号中添加一个或多个消隐像素或者从所述第二显示数据流的像素数据信号中去掉一个或多个消隐像素。

6.一种用于对要向显示器提供的第一显示数据流和第二显示数据流进行同步的装置，包括：

用于接收所述第一显示数据流的单元，所述第一显示数据流是不经过存储器而直接提供的外部显示数据流；

用于接收所述第二显示数据流的单元，所述第二显示数据流是来自存储器的内部显示数据流；

用于确定所述第一显示数据流与所述第二显示数据流之间的时间偏移的单元；以及

用于通过调整所述第二显示数据流的至少一个水平消隐间隔来调整所述第二显示数据流的水平时序值，以减小所述时间偏移的单元，

其中，用于确定所述第一显示数据流与所述第二显示数据流之间的时间偏移的单元包括：用于确定所述第一显示数据流的同步信号与所述第二显示数据流的同步信号之间的时差的单元，并且

7.如权利要求6所述的装置，进一步包括：

用于向所述显示器提供所述第一显示数据流的单元；

用于调整所述第二显示数据流的所述至少一个水平消隐间隔，直到所述时间偏移小于或等于最大偏移值为止的单元；以及

用于当所述时间偏移小于或等于所述最大偏移值时，从向所述显示器提供所述第一显示数据流切换到向所述显示器提供所述第二显示数据流的单元。

8.如权利要求6所述的装置，其中，用于调整所述第二显示数据流的至少一个水平消隐间隔的单元包括：用于向所述第二显示数据流的像素数据信号中添加一个或多个消隐像素或者从所述第二显示数据流的像素数据信号中去掉一个或多个消隐像素的单元。

9.如权利要求6所述的装置，其中，所述第一显示数据流包括存储在帧缓冲器中的图像数据。

10.一种用于对要向显示器提供的第一显示数据流和第二显示数据流进行同步的系统，包括：

系统控制器，用于接收所述第一显示数据流的第一同步信号和所述第二显示数据流的第二同步信号，其中，所述第一显示数据流是不经过存储器而直接提供的外部显示数据流，并且所述第二显示数据流是来自存储器的内部显示数据流；

时序控制器，用于提供所述第二显示数据流，所述第二显示数据流包括具有一个或多个消隐间隔的像素数据信号；以及

显示面板；

所述系统控制器用于确定所述第一同步信号与所述第二同步信号之间的时差，所述系统控制器指示所述时序控制器通过调整一个或多个水平消隐间隔的持续时间来调整所述第二显示数据流的水平时序值，直到所述时差小于或等于一最大值为止，

其中，所述第一同步信号和所述第二同步信号是垂直同步信号。

11.如权利要求10所述的系统，进一步包括：

存储器，用于存储所述像素数据。

12.如权利要求10所述的系统，其中，所述显示面板包括液晶显示面板或等离子显示面板之一。