[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6704790B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP6704790B2
JP6704790B2 JP2016103580A JP2016103580A JP6704790B2 JP 6704790 B2 JP6704790 B2 JP 6704790B2 JP 2016103580 A JP2016103580 A JP 2016103580A JP 2016103580 A JP2016103580 A JP 2016103580A JP 6704790 B2 JP6704790 B2 JP 6704790B2
Authority
JP
Japan
Prior art keywords
via electrode
insulating film
film
sidewall
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016103580A
Other languages
Japanese (ja)
Other versions
JP2017212299A (en
Inventor
文悟 田中
文悟 田中
道彦 三冨士
道彦 三冨士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016103580A priority Critical patent/JP6704790B2/en
Publication of JP2017212299A publication Critical patent/JP2017212299A/en
Application granted granted Critical
Publication of JP6704790B2 publication Critical patent/JP6704790B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、ビア電極に電気的に接続された抵抗体膜を備えた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a resistor film electrically connected to a via electrode and a method for manufacturing the semiconductor device.

特許文献１には、シリコン基板（半導体基板）と、シリコン基板上に配置された層間絶縁膜（絶縁膜）と、層間絶縁膜に埋め込まれた導電性プラグ（ビア電極）と、導電性プラグに電気的に接続されるように層間絶縁膜上に配置された薄膜抵抗体（抵抗体膜）とを備えた半導体装置が開示されている。 Patent Document 1 discloses a silicon substrate (semiconductor substrate), an interlayer insulating film (insulating film) arranged on the silicon substrate, a conductive plug (via electrode) embedded in the interlayer insulating film, and a conductive plug. A semiconductor device including a thin film resistor (resistor film) arranged on an interlayer insulating film so as to be electrically connected is disclosed.

特開２００５−２３５９９５号公報JP, 2005-235995, A

一般的に、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成では、ビア電極に電気的に接続された抵抗体膜に対して安定したオーミック性が要求される。つまり、抵抗体膜の抵抗値は、ビア電極から供給される電流や電圧の大きさに関わらず変動が少ないことが好ましい。しかし、抵抗体膜が絶縁膜上でビア電極に電気的に接続される構成では、ビア電極と抵抗体膜とのオーミック性が不安定になるという問題がある。 In general, in a configuration in which a via electrode embedded in an insulating film and a resistor film arranged on the insulating film are electrically connected on the insulating film, the resistor film electrically connected to the via electrode. A stable ohmic property is required for. That is, it is preferable that the resistance value of the resistor film does not vary much regardless of the magnitude of the current or voltage supplied from the via electrode. However, in the structure in which the resistor film is electrically connected to the via electrode on the insulating film, there is a problem that the ohmic property between the via electrode and the resistor film becomes unstable.

本願発明者らは、この問題がビア電極と抵抗体膜との接続部に起因していることを突き止めた。絶縁膜にビア電極が埋め込まれた構成では、その製造過程において、絶縁膜の上面よりも上方に突出した突出部を有するビア電極が形成されることがある。抵抗体膜は、ビア電極の上面、突出部の側壁および絶縁膜の上面を被覆するように、これらに沿って形成される。そのため、抵抗体膜において、突出部の側壁に沿う部分、とりわけビア電極の上面および突出部の側壁によって形成される角部に沿う部分は、薄く形成されるか、または、全く形成されない虞がある。その結果、抵抗体膜とビア電極との接続部における電気的な接続が不十分となり、ビア電極と抵抗体膜とのオーミック性が不安定となる。 The inventors of the present application have found out that this problem is caused by the connection portion between the via electrode and the resistor film. In the configuration in which the via electrode is embedded in the insulating film, a via electrode having a protruding portion protruding above the upper surface of the insulating film may be formed during the manufacturing process. The resistor film is formed along the upper surface of the via electrode, the side wall of the protruding portion and the upper surface of the insulating film so as to cover them. Therefore, in the resistor film, a portion along the sidewall of the protrusion, particularly a portion along the corner formed by the upper surface of the via electrode and the sidewall of the protrusion may be thinly formed or may not be formed at all. .. As a result, the electrical connection at the connection between the resistor film and the via electrode becomes insufficient, and the ohmic contact between the via electrode and the resistor film becomes unstable.

そこで、本発明は、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成において、抵抗体膜の成膜性を向上でき、抵抗体膜とビア電極とを良好に電気的に接続できる半導体装置およびその製造方法を提供することを目的とする。 Therefore, the present invention can improve the film forming property of the resistor film in the configuration in which the via electrode embedded in the insulating film and the resistor film disposed on the insulating film are electrically connected to each other. It is an object of the present invention to provide a semiconductor device capable of favorably electrically connecting a resistor film and a via electrode, and a manufacturing method thereof.

本発明の一局面に係る半導体装置は、半導体基板と、前記半導体基板上に配置された絶縁膜と、前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、前記ビア電極の前記突出部の側壁を被覆するサイドウォールと、前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿って配置された抵抗体膜とを含み、前記抵抗体膜は、ＣｒＳｉ膜を含む。 A semiconductor device according to one aspect of the present invention includes a semiconductor substrate, an insulating film disposed on the semiconductor substrate, and a protrusion that protrudes above an upper surface of the insulating film. An embedded via electrode, a sidewall that covers the sidewall of the protruding portion of the via electrode, an upper surface of the insulating film, a surface of the sidewall, and the via so as to be electrically connected to the via electrode. look including a disposed along the upper surface of the electrode resistor film, the resistor film, including the CrSi film.

本発明の他の局面に係る半導体装置は、半導体基板と、前記半導体基板上に配置された絶縁膜と、前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、前記ビア電極の前記突出部の側方に配置され、前記絶縁膜の上面と前記ビア電極の上面との間に形成された段差部の高低差を緩和するための段差緩和構造と、前記ビア電極に電気的に接続されるように、前記段差緩和構造、前記絶縁膜の上面および前記ビア電極の上面に沿って配置された抵抗体膜とを含み、前記抵抗体膜は、ＣｒＳｉ膜を含む。 A semiconductor device according to another aspect of the present invention includes a semiconductor substrate, an insulating film disposed on the semiconductor substrate, and a protrusion that protrudes above an upper surface of the insulating film. A via electrode embedded in the via electrode and a side surface of the projecting portion of the via electrode, and for alleviating a height difference of a step portion formed between the upper surface of the insulating film and the upper surface of the via electrode. a step reduction structure, said to be connected to the via electrode electrically, viewed including the step reduction structure and the insulating film on the upper surface and the via resistor film disposed along the upper surface of the electrode, the resistor body film, including the CrSi film.

本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、前記ビア電極の突出部を被覆するように前記絶縁膜上にサイドウォール材料を堆積した後、当該サイドウォール材料を選択的に除去することにより、前記ビア電極の前記突出部の側壁を被覆するサイドウォールを形成するサイドウォール形成工程と、前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿うＣｒＳｉ膜の抵抗体膜を形成する抵抗体膜形成工程とを含む。 A method of manufacturing a semiconductor device according to the present invention comprises a step of forming an insulating film on a semiconductor substrate, and a step of forming a protrusion protruding above the upper surface of the insulating film by selectively embedding a conductor in the insulating film. A via electrode forming step of forming a via electrode having, and by depositing a sidewall material on the insulating film so as to cover the protruding portion of the via electrode, and selectively removing the sidewall material, A sidewall forming step of forming a sidewall that covers the sidewall of the protruding portion of the via electrode, and an upper surface of the insulating film, a surface of the sidewall, and the via electrode so as to be electrically connected to the via electrode. A resistor film forming step of forming a resistor film of a CrSi film along the upper surface of the.

本発明の一局面に係る半導体装置によれば、ビア電極の突出部の側壁を被覆するサイドウォールが配置されており、絶縁膜の上面、サイドウォールの表面およびビア電極の上面に沿って抵抗体膜が配置されている。このサイドウォールにより、ビア電極の上面と絶縁膜の上面との間に形成された段差部の高低差を緩和できる。これにより、絶縁膜の上面およびビア電極の上面を被覆する抵抗体膜の成膜性を向上させることができるから、抵抗体膜とビア電極とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる。 According to the semiconductor device of one aspect of the present invention, the sidewall that covers the sidewall of the protruding portion of the via electrode is disposed, and the resistor is provided along the upper surface of the insulating film, the surface of the sidewall, and the upper surface of the via electrode. The membrane is arranged. The sidewall can reduce the height difference of the step portion formed between the upper surface of the via electrode and the upper surface of the insulating film. Thus, the film forming property of the resistor film covering the upper surface of the insulating film and the upper surface of the via electrode can be improved, so that the resistor film and the via electrode can be satisfactorily electrically connected. As a result, the stability of ohmic contact between the via electrode and the resistor film can be improved.

本発明の他の局面に係る半導体装置によれば、ビア電極の上面と絶縁膜の上面との間に形成された段差部の高低差を緩和するための段差緩和構造が、ビア電極の突出部の側方に配置されている。この段差緩和構造によって、絶縁膜の上面およびビア電極の上面を被覆する抵抗体膜の成膜性を向上させることができるから、抵抗体膜とビア電極とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる。 According to the semiconductor device of another aspect of the present invention, the step reducing structure for reducing the height difference of the step formed between the upper surface of the via electrode and the upper surface of the insulating film has the protruding portion of the via electrode. It is located on the side of. With this step reducing structure, the film forming property of the resistor film covering the upper surface of the insulating film and the upper surface of the via electrode can be improved, so that the resistor film and the via electrode can be satisfactorily electrically connected. it can. As a result, the stability of ohmic contact between the via electrode and the resistor film can be improved.

本発明の半導体装置の製造方法によれば、サイドウォール形成工程において形成されるサイドウォールにより、ビア電極の上面と絶縁膜の上面との間に形成された段差部の高低差を緩和できる。これにより、抵抗体膜を良好な成膜性で、絶縁膜の上面、サイドウォールの表面およびビア電極の上面を被覆するように形成できるから、抵抗体膜とビア電極とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる半導体装置を製造できる。 According to the method for manufacturing a semiconductor device of the present invention, the sidewall formed in the sidewall forming step can alleviate the height difference of the step portion formed between the upper surface of the via electrode and the upper surface of the insulating film. With this, the resistor film can be formed with good film-forming property so as to cover the upper surface of the insulating film, the surface of the sidewall, and the upper surface of the via electrode. Can be connected. As a result, it is possible to manufacture a semiconductor device capable of improving the ohmic stability of the via electrode and the resistor film.

図１は、本発明の一実施形態に係る半導体装置の模式的な縦断面図である。FIG. 1 is a schematic vertical sectional view of a semiconductor device according to an embodiment of the present invention. 図２は、図１に示される一点鎖線IIにより囲まれた領域の拡大断面図である。FIG. 2 is an enlarged cross-sectional view of the area surrounded by the alternate long and short dash line II shown in FIG. 図３は、図２に対応する部分の断面図であって、段差緩和構造の他の形態を示す図である。FIG. 3 is a cross-sectional view of a portion corresponding to FIG. 2, showing another form of the step reducing structure. 図４は、図２に対応する部分の断面図であって、段差緩和構造のさらに他の形態を示す図である。FIG. 4 is a cross-sectional view of a portion corresponding to FIG. 2 and is a view showing still another form of the step reducing structure. 図５は、図１に示されるV-V線に沿う横断面図である。FIG. 5 is a cross-sectional view taken along the line VV shown in FIG. 図６は、図５に対応する部分の横断面図であって、抵抗体膜の他の形態の平面形状を示す図である。FIG. 6 is a cross-sectional view of a portion corresponding to FIG. 5, showing a planar shape of another form of the resistor film. 図７は、抵抗体膜の温度特性を説明するためのグラフである。FIG. 7 is a graph for explaining the temperature characteristic of the resistor film. 図８は、参考例に係る半導体装置の部分拡大断面図である。FIG. 8 is a partially enlarged sectional view of a semiconductor device according to a reference example. 図９Ａは、図１に示される半導体装置の製造方法の一工程を示す縦断面図である。FIG. 9A is a vertical sectional view showing a step of the method for manufacturing the semiconductor device shown in FIG. 1. 図９Ｂは、図９Ａの次の工程を示す縦断面図である。FIG. 9B is a vertical sectional view showing a step subsequent to FIG. 9A. 図９Ｃは、図９Ｂの次の工程を示す縦断面図である。FIG. 9C is a vertical sectional view showing a step subsequent to FIG. 9B. 図９Ｄは、図９Ｃの次の工程を示す縦断面図である。FIG. 9D is a vertical sectional view showing a step subsequent to FIG. 9C. 図９Ｅは、図９Ｄの次の工程を示す縦断面図である。FIG. 9E is a vertical sectional view showing a step subsequent to FIG. 9D. 図９Ｆは、図９Ｅの次の工程を示す縦断面図である。FIG. 9F is a vertical sectional view showing a step subsequent to FIG. 9E. 図９Ｇは、図９Ｆの次の工程を示す縦断面図である。FIG. 9G is a vertical sectional view showing a step subsequent to FIG. 9F. 図９Ｈは、図９Ｇの次の工程を示す縦断面図である。FIG. 9H is a vertical sectional view showing a step subsequent to FIG. 9G. 図９Ｉは、図９Ｈの次の工程を示す縦断面図である。9I is a vertical sectional view showing a step subsequent to FIG. 9H. 図９Ｊは、図９Ｉの次の工程を示す縦断面図である。9J is a vertical sectional view showing a step subsequent to FIG. 9I. 図９Ｋは、図９Ｊの次の工程を示す縦断面図である。FIG. 9K is a vertical sectional view showing a step subsequent to FIG. 9J. 図９Ｌは、図９Ｋの次の工程を示す縦断面図である。9L is a vertical sectional view showing a step subsequent to FIG. 9K. 図９Ｍは、図９Ｌの次の工程を示す縦断面図である。FIG. 9M is a vertical sectional view showing a step subsequent to FIG. 9L. 図９Ｎは、図９Ｍの次の工程を示す縦断面図である。FIG. 9N is a vertical sectional view showing a step subsequent to FIG. 9M. 図９Ｏは、図９Ｎの次の工程を示す縦断面図である。FIG. 9O is a vertical sectional view showing a step subsequent to FIG. 9N. 図１０は、変形例に係る半導体装置の模式的な縦断面図である。FIG. 10 is a schematic vertical sectional view of a semiconductor device according to a modification.

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な縦断面図である。図２は、図１に示される一点鎖線IIにより囲まれた領域の拡大断面図である。
半導体装置１は、半導体基板２と、半導体基板２上に積層された複数の層間絶縁膜４，５，６とを含む。半導体基板２は、たとえば、その表面に能動素子や受動素子等の半導体素子３が作り込まれたシリコン基板からなる。複数の層間絶縁膜４，５，６には、半導体基板２の表面側から順に第１層間絶縁膜４、本発明の絶縁膜の一例としての第２層間絶縁膜５、および第３層間絶縁膜６が含まれる。第１層間絶縁膜４、第２層間絶縁膜５および第３層間絶縁膜６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic vertical sectional view of a semiconductor device 1 according to an embodiment of the present invention. FIG. 2 is an enlarged cross-sectional view of the area surrounded by the alternate long and short dash line II shown in FIG.
The semiconductor device 1 includes a semiconductor substrate 2 and a plurality of interlayer insulating films 4, 5, 6 stacked on the semiconductor substrate 2. The semiconductor substrate 2 is, for example, a silicon substrate having a semiconductor element 3 such as an active element or a passive element formed on the surface thereof. The plurality of interlayer insulating films 4, 5 and 6 include, in order from the front surface side of the semiconductor substrate 2, a first interlayer insulating film 4, a second interlayer insulating film 5 as an example of the insulating film of the present invention, and a third interlayer insulating film. 6 is included. The first interlayer insulating film 4, the second interlayer insulating film 5 and the third interlayer insulating film 6 have a single layer structure of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN).

第１層間絶縁膜４上には第１配線層７が形成されており、第２層間絶縁膜５上には第２配線層８が形成されており、第３層間絶縁膜６上には最上配線層としての第３配線層９が形成されている。なお、図示はしないが、半導体基板２の上面には、半導体素子３に電気的に接続される最下配線層が形成されている。第１配線層７、第２配線層８および第３配線層９とは、対応する層間絶縁膜４，５，６上に配置された導電体物によって、当該層間絶縁膜４，５，６の上面に電流経路が形成された層の総称である。 A first wiring layer 7 is formed on the first interlayer insulating film 4, a second wiring layer 8 is formed on the second interlayer insulating film 5, and an uppermost layer is formed on the third interlayer insulating film 6. A third wiring layer 9 is formed as a wiring layer. Although not shown, the lowermost wiring layer electrically connected to the semiconductor element 3 is formed on the upper surface of the semiconductor substrate 2. The first wiring layer 7, the second wiring layer 8 and the third wiring layer 9 are formed of the conductors disposed on the corresponding interlayer insulating films 4, 5, 6 so that the interlayer insulating films 4, 5, 6 can be formed. It is a general term for layers having current paths formed on the upper surface.

第１層間絶縁膜４上の第１配線層７は、間隔を空けて第１層間絶縁膜４上に形成された第１実配線１０および第２実配線１１を含む。第１実配線１０および第２実配線１１は、たとえば同一の方向に延びる直線状に形成されている。図１には、これら第１実配線１０および第２実配線１１の直線方向に直交する方向の断面図が示されている。本実施形態では、第２実配線１１における直線方向に直交する方向の幅が、第１実配線１０における直線方向に直交する方向の幅よりも大きくされている。 The first wiring layer 7 on the first interlayer insulating film 4 includes a first real wiring 10 and a second real wiring 11 which are formed on the first interlayer insulating film 4 at intervals. The first actual wiring 10 and the second actual wiring 11 are formed, for example, in a linear shape extending in the same direction. FIG. 1 shows a cross-sectional view of the first actual wiring 10 and the second actual wiring 11 in a direction orthogonal to the linear direction. In the present embodiment, the width of the second actual wiring 11 in the direction orthogonal to the linear direction is made larger than the width of the first actual wiring 10 in the direction orthogonal to the linear direction.

第１実配線１０および第２実配線１１は、いずれも複数の導電体層が積層された積層構造を有しており、第１層間絶縁膜４上から順に、下側バリアメタル層１２、アルミニウム（Ａｌ）を含むＡｌ配線層１３および上側バリアメタル層１４を含む。下側バリアメタル層１２は、図２に示されるように、第１層間絶縁膜４側から順にＴｉ層１５およびＴｉＮ層１６を含む積層構造を有している。Ａｌ配線層１３は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層１４は、図２に示されるように、Ａｌ配線層１３側からこの順に積層されたＴｉ層１７およびＴｉＮ層１８を含む積層構造を有している。 Each of the first actual wiring 10 and the second actual wiring 11 has a laminated structure in which a plurality of conductor layers are laminated, and the lower barrier metal layer 12 and the aluminum are formed in order from the first interlayer insulating film 4. An Al wiring layer 13 containing (Al) and an upper barrier metal layer 14 are included. As shown in FIG. 2, the lower barrier metal layer 12 has a laminated structure including a Ti layer 15 and a TiN layer 16 in order from the first interlayer insulating film 4 side. The Al wiring layer 13 is made of, for example, Al or AlCu alloy. As shown in FIG. 2, the upper barrier metal layer 14 has a laminated structure including a Ti layer 17 and a TiN layer 18 which are laminated in this order from the Al wiring layer 13 side.

第２層間絶縁膜５は、第１実配線１０および第２実配線１１を被覆するように、第１層間絶縁膜４上に配置されている。第２層間絶縁膜５には、ビア電極１９が埋め込まれている。ビア電極１９には、第１実配線１０に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第１ビア電極２１と、第２実配線１１に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第２ビア電極２２とが含まれる。 The second interlayer insulating film 5 is arranged on the first interlayer insulating film 4 so as to cover the first actual wiring 10 and the second actual wiring 11. A via electrode 19 is embedded in the second interlayer insulating film 5. The via electrode 19 is electrically connected to the first actual wiring 10 and the first via electrode 21 embedded in the second interlayer insulating film 5 so as to be electrically connected to the first actual wiring 10 and the second actual wiring 11. And a second via electrode 22 embedded in the second interlayer insulating film 5.

第１ビア電極２１および第２ビア電極２２は、いずれも、ビア本体２３と、ビア本体２３と第２層間絶縁膜５との間に介在するバリアメタル層２４とを含む。ビア本体２３は、たとえばタングステン（Ｗ）または銅（Ｃｕ）を含む。バリアメタル層２４は、図２に示されるように、第２層間絶縁膜５側からこの順に積層されたＴｉ層２５およびＴｉＮ層２６を含む積層構造を有している。 Each of the first via electrode 21 and the second via electrode 22 includes a via body 23 and a barrier metal layer 24 interposed between the via body 23 and the second interlayer insulating film 5. The via body 23 includes, for example, tungsten (W) or copper (Cu). As shown in FIG. 2, the barrier metal layer 24 has a laminated structure including a Ti layer 25 and a TiN layer 26 which are laminated in this order from the second interlayer insulating film 5 side.

図２に示されるように、ビア電極１９は、断面視において、第２層間絶縁膜５側から半導体基板２側に向けて先細りとなるテーパ形状に形成されている。ビア電極１９は、第２層間絶縁膜５内に埋め込まれた埋め込み部２７と、第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有している。突出部２８は、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に、第２層間絶縁膜５の上面５ａから上方に立ち上がる側壁２８ａを有している。この突出部２８により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に段差部２９が形成された構成とされている。 As shown in FIG. 2, the via electrode 19 is formed in a taper shape that is tapered from the second interlayer insulating film 5 side toward the semiconductor substrate 2 side in a sectional view. The via electrode 19 has a buried portion 27 buried in the second interlayer insulating film 5 and a protruding portion 28 protruding above the upper surface 5a of the second interlayer insulating film 5. The protruding portion 28 has a sidewall 28 a that rises upward from the upper surface 5 a of the second interlayer insulating film 5 between the upper surface 19 a of the via electrode 19 and the upper surface 5 a of the second interlayer insulating film 5. The protrusion 28 forms a step 29 between the upper surface 19 a of the via electrode 19 and the upper surface 5 a of the second interlayer insulating film 5.

第２層間絶縁膜５上の第２配線層８は、ビア電極１９に電気的に接続されるように第２層間絶縁膜５の上面５ａに配置された抵抗体膜３０を含む。図２に示されるように、本実施形態に係る半導体装置１は、ビア電極１９の突出部２８の側方に、第２層間絶縁膜５の上面５ａとビア電極１９の上面１９ａとの間に形成された段差部２９の高低差を緩和するための段差緩和構造３１が設けられており、抵抗体膜３０が、ビア電極１９に電気的に接続されるように、段差緩和構造３１、第２層間絶縁膜５の上面５ａおよびビア電極１９の上面１９ａに沿って配置されていることを特徴としている。 The second wiring layer 8 on the second interlayer insulating film 5 includes a resistor film 30 arranged on the upper surface 5a of the second interlayer insulating film 5 so as to be electrically connected to the via electrode 19. As shown in FIG. 2, in the semiconductor device 1 according to the present embodiment, between the upper surface 5 a of the second interlayer insulating film 5 and the upper surface 19 a of the via electrode 19, the side surface of the protruding portion 28 of the via electrode 19 is provided. A step reducing structure 31 is provided to reduce the height difference of the formed step portion 29. The step reducing structure 31 and the second step reducing structure 31 are provided so that the resistor film 30 is electrically connected to the via electrode 19. It is characterized in that it is arranged along the upper surface 5a of the interlayer insulating film 5 and the upper surface 19a of the via electrode 19.

より具体的には、本実施形態では、ビア電極１９の突出部２８の側壁２８ａを被覆する段差緩和構造３１としてのサイドウォール３２が第２層間絶縁膜５上に配置されており、抵抗体膜３０が、ビア電極１９に電気的に接続されるように、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａに沿って配置されている。本実施形態では、このサイドウォール３２（段差緩和構造３１）により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９の高低差を緩和することによって、抵抗体膜３０の成膜性を向上させて、抵抗体膜３０とビア電極１９とを良好に電気的に接続させるものである。 More specifically, in the present embodiment, the sidewall 32 as the step relaxing structure 31 that covers the sidewall 28a of the protruding portion 28 of the via electrode 19 is arranged on the second interlayer insulating film 5, and the resistor film is formed. 30 is arranged along the upper surface 5 a of the second interlayer insulating film 5, the surface 32 a of the sidewall 32, and the upper surface 19 a of the via electrode 19 so as to be electrically connected to the via electrode 19. In the present embodiment, the sidewall 32 (step difference reducing structure 31) reduces the height difference of the step portion 29 formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5. By this, the film forming property of the resistor film 30 is improved, and the resistor film 30 and the via electrode 19 are electrically connected well.

図２に示されるように、サイドウォール３２の表面３２ａは、ビア電極１９の上面１９ａから第２層間絶縁膜５の上面５ａに向けて傾斜している。本実施形態では、サイドウォール３２の表面３２ａは、ビア電極１９に対して外側に向かって湾曲した円弧状に形成されており、かつ、ビア電極１９の上面１９ａと段差なく繋がっている。
一つの形態として、サイドウォール３２は、導電体からなり、かつビア電極１９に電気的に接続されるようにビア電極１９の突出部２８の側壁２８ａを被覆していてもよい。この場合、抵抗体膜３０は、ビア電極１９に加えて、サイドウォール３２に電気的に接続されている。したがって、抵抗体膜３０をビア電極１９の突出部２８上に良好な成膜性で形成できると共に、抵抗体膜３０とビア電極１９の突出部２８との接続部において、抵抗体膜３０とビア電極１９とを良好に電気的に接続させることが可能となる。 As shown in FIG. 2, the surface 32 a of the sidewall 32 is inclined from the upper surface 19 a of the via electrode 19 toward the upper surface 5 a of the second interlayer insulating film 5. In the present embodiment, the surface 32 a of the sidewall 32 is formed in an arc shape curved outward with respect to the via electrode 19, and is connected to the upper surface 19 a of the via electrode 19 without a step.
As one form, the sidewall 32 may be made of a conductor and may cover the sidewall 28 a of the protruding portion 28 of the via electrode 19 so as to be electrically connected to the via electrode 19. In this case, the resistor film 30 is electrically connected to the sidewall 32 in addition to the via electrode 19. Therefore, the resistor film 30 can be formed on the projecting portion 28 of the via electrode 19 with good film-forming property, and at the connecting portion between the resistor film 30 and the projecting portion 28 of the via electrode 19, the resistor film 30 and the via can be formed. It is possible to make good electrical connection with the electrode 19.

サイドウォール３２は、導電体として、たとえば、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）または導電性が付与されたポリシリコンを含んでいてもよい。
他の形態として、サイドウォール３２は、絶縁体からなっていてもよい。サイドウォール３２は、絶縁体として、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）を含んでいてもよい。この構成において、サイドウォール３２は、第２層間絶縁膜５とは異なる絶縁体、より具体的には、第２層間絶縁膜５とはエッチング選択比が異なる絶縁体により形成されていることが好ましい。たとえば、第２層間絶縁膜５が酸化シリコン（ＳｉＯ２）からなる場合、サイドウォール３２は、窒化シリコン（ＳｉＮ）からなることが好ましい。また、たとえば、第２層間絶縁膜５が窒化シリコン（ＳｉＮ）からなる場合、サイドウォール３２は酸化シリコン（ＳｉＯ２）からなることが好ましい。 The sidewall 32 is made of, for example, copper (Cu), tungsten (W), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), or poly-conductivity provided as a conductor. It may contain silicon.
Alternatively, the sidewall 32 may be made of an insulating material. The sidewall 32 may include silicon oxide (SiO 2 ) or silicon nitride (SiN) as an insulator. In this structure, the sidewall 32 is preferably formed of an insulator different from the second interlayer insulating film 5, more specifically, an insulator different in etching selection ratio from the second interlayer insulating film 5. .. For example, when the second interlayer insulating film 5 is made of silicon oxide (SiO 2 ), the sidewall 32 is preferably made of silicon nitride (SiN). Further, for example, when the second interlayer insulating film 5 is made of silicon nitride (SiN), the sidewall 32 is preferably made of silicon oxide (SiO 2 ).

サイドウォール３２（段差緩和構造３１）は、図２に示される形態に代えて、図３または図４に示される形態とされてもよい。図３は、図２に対応する部分の断面図であって、サイドウォール３２の他の形態を示す図である。図４は、図２に対応する部分の断面図であって、サイドウォール３２のさらに他の形態を示す図である。
図３に示されるように、サイドウォール３２の表面３２ａは、ビア電極１９の上面１９ａから第２層間絶縁膜５の上面５ａに向けて傾斜し、ビア電極１９に対して内側に向かって湾曲する凹面状に形成されていてもよい。また、図４に示されるように、サイドウォール３２の表面３２ａは、ビア電極１９の上面１９ａから第２層間絶縁膜５の上面５ａに向けて直線状に傾斜するように形成されていてもよい。図３および図４のいずれの形態においても、サイドウォール３２の表面３２ａは、ビア電極１９の上面１９ａと段差なく繋がるように形成されていることが好ましい。 The side wall 32 (step difference reducing structure 31) may have the form shown in FIG. 3 or FIG. 4 instead of the form shown in FIG. FIG. 3 is a cross-sectional view of a portion corresponding to FIG. 2, showing another form of the sidewall 32. FIG. 4 is a cross-sectional view of a portion corresponding to FIG. 2 and is a view showing still another form of the sidewall 32.
As shown in FIG. 3, the surface 32 a of the sidewall 32 is inclined from the upper surface 19 a of the via electrode 19 toward the upper surface 5 a of the second interlayer insulating film 5 and curved inward with respect to the via electrode 19. It may be formed in a concave shape. Further, as shown in FIG. 4, the surface 32 a of the sidewall 32 may be formed so as to be linearly inclined from the upper surface 19 a of the via electrode 19 toward the upper surface 5 a of the second interlayer insulating film 5. .. 3 and 4, the surface 32a of the sidewall 32 is preferably formed so as to be connected to the upper surface 19a of the via electrode 19 without a step.

以下、図５を参照して、ビア電極１９、抵抗体膜３０およびサイドウォール３２の平面形状について具体的に説明する。図５は、図１に示されるV-V線に沿う横断面図である。
図５に示されるように、本実施形態では、ビア電極１９（第１ビア電極２１および第２ビア電極２２）は、一辺の幅Ｗが、たとえば０．１μｍ以上０．５μｍ以下（本実施形態では０．２２μｍ程度）とされた平面視四角形状に形成されている。サイドウォール３２は、ビア電極１９の突出部２８の側壁２８ａに沿って平面視四角環状に形成されている。平面視におけるビア電極１９の周縁とサイドウォール３２の周縁との間の寸法Ｓは、たとえば１ｎｍ以上２００ｎｍ以下（本実施形態では２０ｎｍ程度）である。なお、平面視円形状のビア電極１９が採用されることによって、平面視円環状のサイドウォール３２が形成されてもよい。 The planar shapes of the via electrode 19, the resistor film 30, and the sidewall 32 will be specifically described below with reference to FIG. FIG. 5 is a cross-sectional view taken along the line VV shown in FIG.
As shown in FIG. 5, in the present embodiment, the via electrode 19 (first via electrode 21 and second via electrode 22) has a side width W of, for example, 0.1 μm or more and 0.5 μm or less (this embodiment. Is about 0.22 μm). The sidewall 32 is formed in a square annular shape in plan view along the sidewall 28 a of the protruding portion 28 of the via electrode 19. The dimension S between the peripheral edge of the via electrode 19 and the peripheral edge of the sidewall 32 in a plan view is, for example, 1 nm or more and 200 nm or less (about 20 nm in this embodiment). Note that the side wall 32 that is annular in plan view may be formed by employing the via electrode 19 that is circular in plan view.

抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１と第２ビア電極２２との間の領域に配置された接続領域３３と、接続領域３３から側方に張り出すように接続領域３３と一体的に設けられたトリミング領域３４とを含む。 The resistor film 30 is arranged across the first via electrode 21 and the second via electrode 22 so as to be electrically connected to the first via electrode 21 and the second via electrode 22. The resistor film 30 is arranged in a region between the first via electrode 21 and the second via electrode 22 so as to be electrically connected to the first via electrode 21 and the second via electrode 22. And a trimming region 34 integrally formed with the connection region 33 so as to project laterally from the connection region 33.

抵抗体膜３０の接続領域３３は、平面視において第１ビア電極２１と第２ビア電極２２との間の領域を直線状に延びる長方形状に形成されている。トリミング領域３４は、その一部が選択的に除去可能とされた領域であり、接続領域３３の長手方向に沿う一辺３３ａからその側方に向けて平面視矩形状に張り出している。トリミング領域３４は、たとえばレーザ照射、ダイシングブレードまたはエッチング（以下、単に「レーザ照射等」という。）によって部分的に除去される。 The connection region 33 of the resistor film 30 is formed in a rectangular shape that linearly extends in a region between the first via electrode 21 and the second via electrode 22 in a plan view. A part of the trimming area 34 is selectively removable, and the trimming area 34 extends from one side 33 a along the longitudinal direction of the connection area 33 toward the side in a rectangular shape in plan view. The trimming region 34 is partially removed by, for example, laser irradiation, a dicing blade or etching (hereinafter, simply referred to as “laser irradiation etc.”).

これにより、抵抗体膜３０の抵抗値、延いては第１ビア電極２１および第２ビア電極２２間の抵抗値が所望の値に設定される。トリミング領域３４は、レーザ照射等によって刻設されたトリミング溝３５を選択的に有している。なお、抵抗値の調整が不要とされた場合には、トリミング領域３４は、レーザ照射等によって部分的に切断されないので、トリミング領域３４がトリミング溝３５を有さない構成とされる。 As a result, the resistance value of the resistor film 30, and thus the resistance value between the first via electrode 21 and the second via electrode 22 is set to a desired value. The trimming area 34 selectively has a trimming groove 35 formed by laser irradiation or the like. When the adjustment of the resistance value is unnecessary, the trimming region 34 is not partially cut by laser irradiation or the like, so that the trimming region 34 does not have the trimming groove 35.

なお、抵抗体膜３０は、図５に示される構成に代えて、図６に示されるような構成とされてもよい。図６は、図５に対応する部分の横断面図であって、抵抗体膜３０の他の形態の平面形状を示す図である。
図６に示されるように、抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、平面視長方形状に形成されており、抵抗体膜３０における第１ビア電極２１と第２ビア電極２２との間の領域がレーザ照射等によって部分的に除去される構成とされている。図６に示される抵抗体膜３０は、図５に示される抵抗体膜３０と異なり、第１ビア電極２１と第２ビア電極２２とを結ぶ直線を横切るようにトリミング溝３５が刻設される構成とされている。 The resistor film 30 may have a structure shown in FIG. 6 instead of the structure shown in FIG. FIG. 6 is a cross-sectional view of a portion corresponding to FIG. 5, showing a planar shape of another form of the resistor film 30.
As shown in FIG. 6, the resistor film 30 is arranged across the first via electrode 21 and the second via electrode 22 so as to be electrically connected to the first via electrode 21 and the second via electrode 22. Has been done. The resistor film 30 is formed in a rectangular shape in plan view, and a region of the resistor film 30 between the first via electrode 21 and the second via electrode 22 is partially removed by laser irradiation or the like. Has been done. The resistor film 30 shown in FIG. 6 is different from the resistor film 30 shown in FIG. 5 in that a trimming groove 35 is formed so as to cross a straight line connecting the first via electrode 21 and the second via electrode 22. It is configured.

抵抗体膜３０は、薄膜抵抗体であり、その厚さは、たとえば０．５ｎｍ以上１００ｎｍ以下である。抵抗体膜３０の材料としては、たとえば、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＴｉＮ等を使用できるが、この実施形態では、ＣｒＳｉ膜が用いられている。抵抗体膜３０の材料としては、導電性が付与されたポリシリコンを使用することも可能であるが、温度の変動および電圧の変動に対して抵抗値が大きく変動するという課題がある。以下、図７を参照して、抵抗体膜３０の温度特性について説明する。 The resistor film 30 is a thin film resistor, and its thickness is, for example, 0.5 nm or more and 100 nm or less. As the material of the resistor film 30, for example, CrSi, NiCr, TaN, TiN or the like can be used, but in this embodiment, the CrSi film is used. Although it is possible to use polysilicon to which conductivity is given as the material of the resistor film 30, there is a problem that the resistance value greatly changes in response to temperature changes and voltage changes. Hereinafter, the temperature characteristics of the resistor film 30 will be described with reference to FIG. 7.

図７は、抵抗体膜３０の温度特性を説明するためのグラフである。図７のグラフにおいて、横軸は温度（℃）であり、縦軸は抵抗値（Ω）である。図７には、直線Ｌ１と直線Ｌ２とが示されている。直線Ｌ１は、抵抗体膜３０が、導電性が付与されたポリシリコン膜を含む場合の抵抗値の温度特性を示しており、直線Ｌ２は、抵抗体膜３０が、ＣｒＳｉ膜を含む場合の抵抗値の温度特性を示している。 FIG. 7 is a graph for explaining the temperature characteristic of the resistor film 30. In the graph of FIG. 7, the horizontal axis represents temperature (° C.) and the vertical axis represents resistance value (Ω). In FIG. 7, a straight line L1 and a straight line L2 are shown. The straight line L1 shows the temperature characteristic of the resistance value when the resistor film 30 includes the polysilicon film to which conductivity is given, and the straight line L2 shows the resistance when the resistor film 30 includes the CrSi film. The temperature characteristic of the value is shown.

直線Ｌ１および直線Ｌ２を参照して、ＣｒＳｉ膜は、導電性が付与されたポリシリコン膜と比較して、温度の変動に対する抵抗値の変動が小さいことが理解される。したがって、ＣｒＳｉ膜であれば、抵抗体膜３０の薄膜化および抵抗体膜３０の面積の低減を良好に図りつつ、抵抗体膜３０の微細化に伴う高抵抗化を良好に図ることが可能となる。なお、抵抗体膜３０の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下であってもよい。また、抵抗体膜３０の抵抗値は、１００Ω／□以上５００００Ω／□以下であってもよい。 With reference to the straight lines L1 and L2, it is understood that the CrSi film has a smaller variation in the resistance value with respect to the variation in the temperature, as compared with the polysilicon film having conductivity. Therefore, with the CrSi film, the resistance film 30 can be thinned and the area of the resistance film 30 can be reduced, and the resistance can be increased with the miniaturization of the resistance film 30. Become. The Cr content with respect to the total weight of the resistor film 30 may be 5% by weight or more and 50% by weight or less. The resistance value of the resistor film 30 may be 100Ω/□ or more and 50000Ω/□ or less.

このように、本実施形態では、サイドウォール３２（段差緩和構造３１）によって、抵抗体膜３０を一様な厚さで、第２層間絶縁膜５の上面５ａおよびビア電極１９の上面１９ａを被覆させることができる。これにより、抵抗体膜３０とビア電極１９とを良好に電気的に接続させることができるから、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる。つまり、ビア電極１９から供給される電流や電圧の大きさに対して、抵抗値の変動の少ない抵抗体膜３０を提供できる。 As described above, in the present embodiment, the sidewall 32 (the step reducing structure 31) covers the upper surface 5a of the second interlayer insulating film 5 and the upper surface 19a of the via electrode 19 with the resistor film 30 having a uniform thickness. Can be made As a result, the resistor film 30 and the via electrode 19 can be electrically connected well, so that the ohmic stability of the via electrode 19 and the resistor film 30 can be improved. That is, it is possible to provide the resistor film 30 in which the resistance value varies little with respect to the magnitude of the current or voltage supplied from the via electrode 19.

図１および図２を再度参照して、抵抗体膜３０上には、保護膜３６が配置されている。保護膜３６は、抵抗体膜３０の平面形状と整合する平面形状で抵抗体膜３０上に配置されており、抵抗体膜３０の上面に対してコンフォーマルに形成されている。つまり、保護膜３６の上面および下面は、抵抗体膜３０の上面に沿うように形成されている。保護膜３６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。 Referring again to FIGS. 1 and 2, a protective film 36 is arranged on resistor film 30. The protective film 36 is arranged on the resistor film 30 in a planar shape that matches the planar shape of the resistor film 30, and is conformally formed on the upper surface of the resistor film 30. That is, the upper surface and the lower surface of the protective film 36 are formed along the upper surface of the resistor film 30. The protective film 36 has, for example, a single layer structure of silicon oxide (SiO 2 ) or silicon nitride (SiN).

第３層間絶縁膜６は、抵抗体膜３０および保護膜３６を被覆するように、第２層間絶縁膜５上に配置されている。第３層間絶縁膜６上の第３配線層９は、第３層間絶縁膜６上に形成された第３実配線３７を含む。第３実配線３７は、第２実配線１１の直上の領域に配置されており、たとえば第１実配線１０および第２実配線１１と同一の方向に延びる直線状に形成されている。第３実配線３７は、本実施形態では、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向していると共に、第３層間絶縁膜６の厚さ方向に抵抗体膜３０および保護膜３６と対向している。 The third interlayer insulating film 6 is arranged on the second interlayer insulating film 5 so as to cover the resistor film 30 and the protective film 36. The third wiring layer 9 on the third interlayer insulating film 6 includes the third actual wiring 37 formed on the third interlayer insulating film 6. The third actual wiring 37 is arranged in a region directly above the second actual wiring 11, and is formed, for example, in a linear shape extending in the same direction as the first actual wiring 10 and the second actual wiring 11. In the present embodiment, the third actual wiring 37 faces the second actual wiring 11 in the thickness direction of the third interlayer insulating film 6, and the resistor film 30 extends in the thickness direction of the third interlayer insulating film 6. And is opposed to the protective film 36.

第３実配線３７は、第１実配線１０および第２実配線１１と同様に、複数の導電体層が積層された積層構造を有しており、第３層間絶縁膜６上から順に、下側バリアメタル層３８、アルミニウムを含むＡｌ配線層３９および上側バリアメタル層４０を含む。下側バリアメタル層３８は、第３層間絶縁膜６側から順にＴｉ層およびＴｉＮ層を含む積層構造を有している。Ａｌ配線層３９は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層４０は、Ａｌ配線層３９側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。 The third actual wiring 37, like the first actual wiring 10 and the second actual wiring 11, has a laminated structure in which a plurality of conductor layers are laminated, and the third actual wiring 37 is arranged in order from the top of the third interlayer insulating film 6 to the lower side. It includes a side barrier metal layer 38, an Al wiring layer 39 containing aluminum, and an upper barrier metal layer 40. The lower barrier metal layer 38 has a laminated structure including a Ti layer and a TiN layer in order from the third interlayer insulating film 6 side. The Al wiring layer 39 is made of, for example, Al or AlCu alloy. The upper barrier metal layer 40 has a laminated structure including a Ti layer and a TiN layer which are laminated in this order from the Al wiring layer 39 side.

第３実配線３７は、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向する部分において、第３層間絶縁膜６の表面から第２実配線１１に至るように第３層間絶縁膜６に埋め込まれた第３ビア電極４１を介して第２実配線１１に電気的に接続されている。第３ビア電極４１は、前述のビア電極１９と同様に、タングステンを含むビア本体４２と、ビア本体４２と第２層間絶縁膜５との間およびビア本体４２と第３層間絶縁膜６との間に介在するバリアメタル層４３とを含む。バリアメタル層４３は、第２層間絶縁膜５側および第３層間絶縁膜６側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。 The third actual wiring 37 extends from the surface of the third interlayer insulating film 6 to the second actual wiring 11 in the portion facing the second actual wiring 11 in the thickness direction of the third interlayer insulating film 6. It is electrically connected to the second actual wiring 11 via the third via electrode 41 embedded in the insulating film 6. Similar to the above-mentioned via electrode 19, the third via electrode 41 includes a via body 42 containing tungsten, a space between the via body 42 and the second interlayer insulating film 5, and a via body 42 and the third interlayer insulating film 6. And a barrier metal layer 43 interposed therebetween. The barrier metal layer 43 has a laminated structure including a Ti layer and a TiN layer which are laminated in this order from the second interlayer insulating film 5 side and the third interlayer insulating film 6 side.

第３層間絶縁膜６上には、第３実配線３７を被覆するように、たとえば窒化シリコン（ＳｉＮ）からなるパッシベーション膜５０が形成されている。パッシベーション膜５０には、第３実配線３７の一部を電極パッド５１として選択的に露出させるパッド開口５２が形成されている。また、パッシベーション膜５０における抵抗体膜３０と対向する領域には、当該パッシベーション膜５０を貫通して第３層間絶縁膜６の一部が掘り下げるように形成されたトリミング開口５３が形成されている。このトリミング開口５３を介して抵抗体膜３０にレーザ照射等が実行されて、抵抗体膜３０にトリミング溝３５が刻設される。 A passivation film 50 made of, for example, silicon nitride (SiN) is formed on the third interlayer insulating film 6 so as to cover the third actual wiring 37. The passivation film 50 has a pad opening 52 that selectively exposes a part of the third actual wiring 37 as an electrode pad 51. Further, a trimming opening 53 is formed in a region of the passivation film 50 facing the resistor film 30 so as to penetrate the passivation film 50 and dig a part of the third interlayer insulating film 6. Laser irradiation or the like is performed on the resistor film 30 through the trimming opening 53, and a trimming groove 35 is formed in the resistor film 30.

次に、図８を参照しつつ、本実施形態に係る半導体装置１の効果について説明する。図８は、参考例に係る半導体装置１０１の部分拡大断面図である。なお、図８は、図２に対応する部分の断面図であり、参考例に係る半導体装置１０１は、サイドウォール３２（段差緩和構造３１）を有していない点を除いて、本実施形態に係る半導体装置１と略同様の構成を有している。図８において、図１〜図７に示された構成と同様の構成については同一の参照符号を付して説明を省略する。 Next, effects of the semiconductor device 1 according to the present embodiment will be described with reference to FIG. FIG. 8 is a partially enlarged cross-sectional view of the semiconductor device 101 according to the reference example. Note that FIG. 8 is a cross-sectional view of a portion corresponding to FIG. 2, and the semiconductor device 101 according to the reference example is the same as that of the present embodiment except that it does not have the sidewall 32 (step difference reducing structure 31). The semiconductor device 1 has a configuration substantially similar to that of the semiconductor device 1. 8, the same components as those shown in FIGS. 1 to 7 are designated by the same reference numerals, and the description thereof will be omitted.

図８に示されるように、参考例に係る半導体装置１０１は、サイドウォール３２（段差緩和構造３１）を有していない。したがって、抵抗体膜３０は、ビア電極１９の上面１９ａ、突出部２８の側壁２８ａおよび第２層間絶縁膜５の上面５ａを被覆するように、これらに沿って形成されている。そのため、図８に示されるように、抵抗体膜３０における突出部２８の側壁２８ａに沿う部分１０２、とりわけビア電極１９の上面１９ａおよび突出部２８の側壁２８ａによって形成される角部に沿う部分１０３が薄く形成されるか、または、全く形成されない虞がある。その結果、抵抗体膜３０とビア電極１９との接続部における電気的な接続が不十分となり、ビア電極１９と抵抗体膜３０とのオーミック性が不安定となる。 As shown in FIG. 8, the semiconductor device 101 according to the reference example does not include the sidewall 32 (step difference reducing structure 31). Therefore, the resistor film 30 is formed along the upper surface 19a of the via electrode 19, the side wall 28a of the protruding portion 28, and the upper surface 5a of the second interlayer insulating film 5 so as to cover them. Therefore, as shown in FIG. 8, a portion 102 of the resistor film 30 along the side wall 28a of the protrusion 28, particularly a portion 103 along the corner formed by the upper surface 19a of the via electrode 19 and the side wall 28a of the protrusion 28. May be thin or not formed at all. As a result, the electrical connection between the resistor film 30 and the via electrode 19 is insufficient, and the ohmic contact between the via electrode 19 and the resistor film 30 becomes unstable.

これに対して、本実施形態に係る半導体装置１では、図２に示されるように、第２層間絶縁膜５上にビア電極１９の突出部２８の側壁２８ａを被覆するサイドウォール３２が配置されており、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａに沿って抵抗体膜３０が配置されている。このサイドウォール３２により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９の高低差を緩和できる。 On the other hand, in the semiconductor device 1 according to the present embodiment, as shown in FIG. 2, the sidewall 32 that covers the sidewall 28 a of the protruding portion 28 of the via electrode 19 is arranged on the second interlayer insulating film 5. The resistor film 30 is arranged along the upper surface 5a of the second interlayer insulating film 5, the surface 32a of the sidewall 32, and the upper surface 19a of the via electrode 19. The sidewall 32 can reduce the height difference of the step portion 29 formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5.

特に、本実施形態では、図２に示されるように、サイドウォール３２の表面３２ａが、ビア電極１９に対して外側に向かって湾曲した円弧状に形成されており、かつ、ビア電極１９の上面１９ａと段差なく繋がっている。したがって、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９の高低差を効果的に緩和できる。 In particular, in the present embodiment, as shown in FIG. 2, the surface 32 a of the sidewall 32 is formed in an arc shape curved outward with respect to the via electrode 19, and the upper surface of the via electrode 19 is formed. It is connected to 19a without steps. Therefore, the height difference of the step portion 29 formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5 can be effectively reduced.

これにより、第２層間絶縁膜５の上面５ａおよびビア電極１９の上面１９ａを被覆する抵抗体膜３０の成膜性を効果的に向上させることができる。つまり、抵抗体膜３０を一様な厚さで、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａを被覆するように形成できる。これにより、抵抗体膜３０とビア電極１９とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を良好に向上させることができる。 Thereby, the film forming property of the resistor film 30 covering the upper surface 5a of the second interlayer insulating film 5 and the upper surface 19a of the via electrode 19 can be effectively improved. That is, the resistor film 30 can be formed with a uniform thickness so as to cover the upper surface 5a of the second interlayer insulating film 5, the surface 32a of the sidewall 32, and the upper surface 19a of the via electrode 19. As a result, the resistor film 30 and the via electrode 19 can be electrically connected well. As a result, it is possible to favorably improve the stability of the ohmic property between the via electrode 19 and the resistor film 30.

次に、図９Ａ〜図９Ｏを参照して、半導体装置１の製造方法の一例について説明する。図９Ａ〜図９Ｏは、図１に示される半導体装置１の製造方法の一工程を示す縦断面図である。
半導体装置１を製造するに当たり、まず、図９Ａに示されるように、その表面に半導体素子３が形成された半導体基板２が準備される。次に、たとえばＣＶＤ（Chemical Vapor Deposition:化学気相成長）法により、絶縁材料（たとえば酸化シリコン）が半導体基板２上に堆積されて第１層間絶縁膜４が形成される。 Next, an example of a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 9A to 9O. 9A to 9O are vertical cross-sectional views showing one step of a method of manufacturing the semiconductor device 1 shown in FIG.
In manufacturing the semiconductor device 1, first, as shown in FIG. 9A, a semiconductor substrate 2 having a semiconductor element 3 formed on its surface is prepared. Next, an insulating material (for example, silicon oxide) is deposited on semiconductor substrate 2 by, for example, a CVD (Chemical Vapor Deposition) method to form first interlayer insulating film 4.

次に、第１層間絶縁膜４上に、たとえばスパッタ法により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４が順に成膜される。下側バリアメタル層１２は、スパッタ法により、第１層間絶縁膜４側からＴｉ層１５およびＴｉＮ層１６（図２参照）をこの順に成膜することにより形成される。Ａｌ配線層１３は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層１２上に成膜することにより形成される。上側バリアメタル層１４は、スパッタ法により、Ａｌ配線層１３側からＴｉ層１７およびＴｉＮ層１８（図２参照）をこの順に成膜することにより形成される。 Next, the lower barrier metal layer 12, the Al wiring layer 13, and the upper barrier metal layer 14 are sequentially formed on the first interlayer insulating film 4 by, for example, a sputtering method. The lower barrier metal layer 12 is formed by depositing a Ti layer 15 and a TiN layer 16 (see FIG. 2) in this order from the first interlayer insulating film 4 side by a sputtering method. The Al wiring layer 13 is formed by depositing an AlCu alloy on the lower barrier metal layer 12 by a sputtering method. The upper barrier metal layer 14 is formed by forming a Ti layer 17 and a TiN layer 18 (see FIG. 2) in this order from the Al wiring layer 13 side by a sputtering method.

次に、図９Ｂに示されるように、第１実配線１０および第２実配線１１を形成すべき領域を被覆するレジストマスク６０が上側バリアメタル層１４上に配置される。そして、当該レジストマスク６０を介するドライエッチング（たとえばＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法）により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４の不要な部分が除去される。これにより、図９Ｃに示されるように、第１実配線１０および第２実配線１１が第１層間絶縁膜４上に形成される。 Next, as shown in FIG. 9B, a resist mask 60 that covers the regions where the first real wiring 10 and the second real wiring 11 are to be formed is arranged on the upper barrier metal layer 14. Then, unnecessary portions of the lower barrier metal layer 12, the Al wiring layer 13, and the upper barrier metal layer 14 are removed by dry etching (for example, RIE (Reactive Ion Etching) method) through the resist mask 60. To be done. Thereby, as shown in FIG. 9C, the first real wiring 10 and the second real wiring 11 are formed on the first interlayer insulating film 4.

次に、図９Ｄに示されるように、たとえばＣＶＤ法により、第１実配線１０および第２実配線１１を被覆するように、絶縁材料（たとえば酸化シリコン）が第１層間絶縁膜４上に堆積されて第２層間絶縁膜５が形成される。
次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第１実配線１０および第２実配線１１を選択的に露出させるビアホール６１が第２層間絶縁膜５に形成される。 Next, as shown in FIG. 9D, an insulating material (for example, silicon oxide) is deposited on the first interlayer insulating film 4 by, for example, a CVD method so as to cover the first real wiring 10 and the second real wiring 11. Thus, the second interlayer insulating film 5 is formed.
Next, a via hole 61 for selectively exposing the first real wiring 10 and the second real wiring 11 is formed in the second interlayer insulating film 5 by dry etching (RIE method) through a resist mask (not shown), for example. It

次に、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａ、ビアホール６１の内壁面、ビアホール６１から露出する第１実配線１０の露出面およびビアホール６１から露出する第２実配線１１の露出面に沿ってバリアメタル層２４が形成される。バリアメタル層２４は、スパッタ法により、第２層間絶縁膜５側からＴｉ層２５およびＴｉＮ層２６（図２参照）をこの順に成膜することにより形成される。 Next, the upper surface 5a of the second interlayer insulating film 5, the inner wall surface of the via hole 61, the exposed surface of the first actual wiring 10 exposed from the via hole 61, and the second actual wiring 11 exposed from the via hole 61 are exposed by, for example, a sputtering method. A barrier metal layer 24 is formed along the surface. The barrier metal layer 24 is formed by forming a Ti layer 25 and a TiN layer 26 (see FIG. 2) in this order from the second interlayer insulating film 5 side by a sputtering method.

次に、たとえばスパッタ法またはＣＶＤ法によって、ビアホール６１を埋めて第２層間絶縁膜５を被覆するように導電体（たとえばタングステン）が第２層間絶縁膜５上に堆積されて、導電体膜６２が形成される。
次に、図９Ｅに示されるように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により、第２層間絶縁膜５上に形成された導電体膜６２およびバリアメタル層２４が、第２層間絶縁膜５の上面５ａが露出するまで研磨されて除去される。これにより、ビアホール６１に埋め込まれた導電体膜６２がビア本体２３となり、ビア本体２３およびバリアメタル層２４を含むビア電極１９（第１ビア電極２１および第２ビア電極２２）が形成される。 Next, a conductor (for example, tungsten) is deposited on the second interlayer insulating film 5 so as to fill the via hole 61 and cover the second interlayer insulating film 5 by, for example, the sputtering method or the CVD method, and the conductor film 62. Is formed.
Next, as shown in FIG. 9E, a conductor film 62 formed on the second interlayer insulating film 5 by a CMP (Chemical Mechanical Polishing) method using an abrasive (abrasive grains) and The barrier metal layer 24 is polished and removed until the upper surface 5a of the second interlayer insulating film 5 is exposed. As a result, the conductor film 62 embedded in the via hole 61 becomes the via body 23, and the via electrode 19 (the first via electrode 21 and the second via electrode 22) including the via body 23 and the barrier metal layer 24 is formed.

次に、図９Ｆに示されるように、たとえば薬液を用いた洗浄により、第２層間絶縁膜５上に残存する研磨剤（砥粒）が除去される。この工程では、研磨剤（砥粒）と共に第２層間絶縁膜５の上面５ａの一部が薬液によって除去される。これにより、第２層間絶縁膜５に埋め込まれた埋め込み部２７と、当該第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有するビア電極１９が形成される。 Next, as shown in FIG. 9F, the polishing agent (abrasive grains) remaining on the second interlayer insulating film 5 is removed by cleaning with a chemical solution, for example. In this step, a part of the upper surface 5a of the second interlayer insulating film 5 is removed by the chemical liquid together with the polishing agent (abrasive grains). As a result, the via electrode 19 having the embedded portion 27 embedded in the second interlayer insulating film 5 and the protruding portion 28 protruding above the upper surface 5a of the second interlayer insulating film 5 is formed.

次に、図９Ｇに示されるように、たとえばスパッタ法またはＣＶＤ法により、ビア電極１９を被覆するようにサイドウォール材料が第２層間絶縁膜５上に堆積されて、サイドウォール材料膜６３が形成される。サイドウォール材料は、導電体であってもよいし絶縁体であってもよい。
次に、図９Ｈに示されるように、たとえばドライエッチング（ＲＩＥ法）を利用したエッチバックにより、サイドウォール材料膜６３が選択的に除去される。これにより、図９Ｉに示されるように、ビア電極１９の突出部２８の側壁２８ａを被覆する段差緩和構造３１としてのサイドウォール３２が形成される。エッチバックによれば、ビア電極１９の上面１９ａから第２層間絶縁膜５の上面５ａに向けて傾斜する表面を有するサイドウォール３２が形成される。本実施形態では、その表面が、ビア電極１９に対して外側に向かって湾曲した円弧状に形成されており、かつ、ビア電極１９の上面１９ａと段差なく繋がっているサイドウォール３２が形成される。 Next, as shown in FIG. 9G, a sidewall material is deposited on the second interlayer insulating film 5 so as to cover the via electrode 19 by, for example, a sputtering method or a CVD method to form a sidewall material film 63. To be done. The sidewall material may be a conductor or an insulator.
Next, as shown in FIG. 9H, the sidewall material film 63 is selectively removed by etching back using, for example, dry etching (RIE method). As a result, as shown in FIG. 9I, the sidewall 32 as the step reducing structure 31 that covers the sidewall 28a of the protruding portion 28 of the via electrode 19 is formed. By etching back, the sidewall 32 having a surface inclined from the upper surface 19a of the via electrode 19 toward the upper surface 5a of the second interlayer insulating film 5 is formed. In the present embodiment, the surface is formed in an arc shape curved outward with respect to the via electrode 19, and the sidewall 32 that is connected to the upper surface 19a of the via electrode 19 without steps is formed. ..

この工程では、ドライエッチングの条件を調整することにより、前述の図３に示されるように、ビア電極１９に対して内側に向かって湾曲する凹面状の表面を有するサイドウォール３２を形成できる。同様に、ドライエッチングの条件を調整することにより、前述の図４に示されるように、ビア電極１９の上面１９ａから絶縁膜の上面に向けて直線状に傾斜する表面を有するサイドウォール３２を形成することもできる。 In this step, by adjusting the dry etching conditions, the sidewall 32 having a concave surface that curves inward with respect to the via electrode 19 can be formed as shown in FIG. Similarly, by adjusting the dry etching conditions, as shown in FIG. 4, the sidewall 32 having a surface that is linearly inclined from the upper surface 19a of the via electrode 19 toward the upper surface of the insulating film is formed. You can also do it.

なお、図９Ｇの工程において、導電体からなるサイドウォール材料膜６３を第２層間絶縁膜５上に形成することにより、ビア電極１９に電気的に接続されるサイドウォール３２を形成してもよい。導電体からなるサイドウォール３２を形成することによって、後の工程において、ビア電極１９に加えて、サイドウォール３２に電気的に接続される抵抗体膜３０を形成できる。 In the process of FIG. 9G, the sidewall 32 electrically connected to the via electrode 19 may be formed by forming the sidewall material film 63 made of a conductor on the second interlayer insulating film 5. .. By forming the sidewall 32 made of a conductor, the resistor film 30 electrically connected to the sidewall 32 can be formed in addition to the via electrode 19 in a later step.

また、図９Ｇの工程において、絶縁体からなるサイドウォール材料膜６３を第２層間絶縁膜５上に形成してもよい。この場合、第２層間絶縁膜５とは異なる絶縁体、より具体的には、第２層間絶縁膜５とは異なるエッチング選択比を有する絶縁体からなるサイドウォール材料膜６３が第２層間絶縁膜５上に堆積されることが好ましい。この場合、第２層間絶縁膜５をエッチングストップ層とするエッチバックによりサイドウォール材料膜６３を選択的に除去できる。よって、第２層間絶縁膜５上にサイドウォール３２を良好に形成できる。 Further, in the step of FIG. 9G, the sidewall material film 63 made of an insulator may be formed on the second interlayer insulating film 5. In this case, the sidewall material film 63 made of an insulator different from the second interlayer insulating film 5, more specifically, an insulator having an etching selection ratio different from that of the second interlayer insulating film 5, is the second interlayer insulating film. 5 is preferably deposited. In this case, the sidewall material film 63 can be selectively removed by etching back using the second interlayer insulating film 5 as an etching stop layer. Therefore, the sidewall 32 can be favorably formed on the second interlayer insulating film 5.

次に、図９Ｊに示されるように、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａを被覆するように、抵抗体膜３０の材料（本実施形態ではＣｒＳｉ）が第２層間絶縁膜５上に堆積される。これにより、ＣｒＳｉ膜からなる抵抗体膜３０が形成される。
次に、図９Ｋに示されるように、たとえばスパッタ法またはＣＶＤ法により、抵抗体膜３０の全域を被覆するように絶縁材料（たとえば酸化シリコンまたは窒化シリコン）が抵抗体膜３０上に堆積される。これにより、抵抗体膜３０を保護するための保護膜３６が形成される。次に、図９Ｌに示されるように、抵抗体膜３０を形成すべき領域を選択的に被覆するレジストマスク６４が保護膜３６上に形成される。次に、当該レジストマスク６４を介するドライエッチング（たとえばＲＩＥ法）により、保護膜３６および抵抗体膜３０の不要な部分が除去される。 Next, as shown in FIG. 9J, the resistive film 30 is formed by, for example, a sputtering method so as to cover the upper surface 5a of the second interlayer insulating film 5, the surface 32a of the sidewall 32, and the upper surface 19a of the via electrode 19. A material (CrSi in this embodiment) is deposited on the second interlayer insulating film 5. As a result, the resistor film 30 made of the CrSi film is formed.
Next, as shown in FIG. 9K, an insulating material (eg, silicon oxide or silicon nitride) is deposited on the resistor film 30 by sputtering or CVD, for example, so as to cover the entire region of the resistor film 30. .. As a result, the protective film 36 for protecting the resistor film 30 is formed. Next, as shown in FIG. 9L, a resist mask 64 that selectively covers the region where the resistor film 30 is to be formed is formed on the protective film 36. Next, unnecessary portions of the protective film 36 and the resistor film 30 are removed by dry etching (for example, RIE method) through the resist mask 64.

これにより、図９Ｍに示されるように、ビア電極１９（第１ビア電極２１および第２ビア電極２２）に電気的に接続される所定パターン（図５も併せて参照）の抵抗体膜３０と、当該抵抗体膜３０を被覆する保護膜３６とが同時に形成される。
次に、図９Ｎに示されるように、たとえばＣＶＤ法により、抵抗体膜３０および保護膜３６を被覆するように、絶縁材料（たとえば酸化シリコン）が第２層間絶縁膜５上に堆積されて第３層間絶縁膜６が形成される。次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第３層間絶縁膜６の表面から第２実配線１１に至るビアホール６５が形成される。次に、たとえばスパッタ法により、第３層間絶縁膜６の上面、ビアホール６５の内壁面、ビアホール６５から露出する第２実配線１１の露出面に沿ってバリアメタル層４３が形成される。バリアメタル層４３は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。 As a result, as shown in FIG. 9M, the resistor film 30 having a predetermined pattern (see also FIG. 5) electrically connected to the via electrode 19 (first via electrode 21 and second via electrode 22). The protective film 36 covering the resistor film 30 is simultaneously formed.
Next, as shown in FIG. 9N, an insulating material (for example, silicon oxide) is deposited on the second interlayer insulating film 5 by, for example, a CVD method so as to cover the resistor film 30 and the protective film 36, and then a second insulating film The three-layer insulating film 6 is formed. Then, a via hole 65 extending from the surface of the third interlayer insulating film 6 to the second actual wiring 11 is formed by dry etching (RIE method) through a resist mask (not shown), for example. Next, the barrier metal layer 43 is formed along the upper surface of the third interlayer insulating film 6, the inner wall surface of the via hole 65, and the exposed surface of the second actual wiring 11 exposed from the via hole 65 by, for example, a sputtering method. The barrier metal layer 43 is formed by depositing a Ti layer and a TiN layer in this order from the third interlayer insulating film 6 side by a sputtering method.

次に、たとえばＣＶＤ法によって、ビアホール６５を埋めて第３層間絶縁膜６を被覆するように導電体（たとえばタングステン）が第３層間絶縁膜６上に堆積されて、導電体膜（図示せず）が形成される。次に、たとえば研磨剤（砥粒）を用いたＣＭＰ法により、第３層間絶縁膜６上に形成された導電体膜およびバリアメタル層４３が、第３層間絶縁膜６の上面が露出するまで研磨されて除去される。 Next, a conductor (for example, tungsten) is deposited on the third interlayer insulating film 6 by CVD, for example, so as to fill the via hole 65 and cover the third interlayer insulating film 6, and a conductor film (not shown) is deposited. ) Is formed. Next, the conductor film and the barrier metal layer 43 formed on the third interlayer insulating film 6 are exposed by, for example, the CMP method using an abrasive (abrasive grains) until the upper surface of the third interlayer insulating film 6 is exposed. Polished and removed.

これにより、ビアホール６５に埋め込まれた導電体膜がビア本体４２となり、ビア本体４２およびバリアメタル層４３を含む第３ビア電極４１が形成される。この工程の後、図９Ｆと同様に、たとえば薬液を用いた洗浄により、第３層間絶縁膜６上に残存する研磨剤（砥粒）が除去されてもよい。
次に、図９Ｏに示されるように、第３層間絶縁膜６上に、たとえばスパッタ法により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０が順に成膜される。下側バリアメタル層３８は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。Ａｌ配線層３９は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層３８上に成膜することにより形成される。上側バリアメタル層４０は、スパッタ法により、Ａｌ配線層３９側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。 As a result, the conductor film embedded in the via hole 65 becomes the via body 42, and the third via electrode 41 including the via body 42 and the barrier metal layer 43 is formed. After this step, similarly to FIG. 9F, the polishing agent (abrasive grains) remaining on the third interlayer insulating film 6 may be removed by cleaning with a chemical solution, for example.
Next, as shown in FIG. 9O, the lower barrier metal layer 38, the Al wiring layer 39, and the upper barrier metal layer 40 are sequentially formed on the third interlayer insulating film 6 by, for example, the sputtering method. The lower barrier metal layer 38 is formed by depositing a Ti layer and a TiN layer in this order from the third interlayer insulating film 6 side by a sputtering method. The Al wiring layer 39 is formed by depositing an AlCu alloy on the lower barrier metal layer 38 by a sputtering method. The upper barrier metal layer 40 is formed by depositing a Ti layer and a TiN layer in this order from the Al wiring layer 39 side by a sputtering method.

次に、第３実配線３７を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）が上側バリアメタル層４０上に配置される。そして、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０の不要な部分が除去される。これにより、第３層間絶縁膜６上に第３実配線３７が形成される。 Next, a resist mask (not shown) having openings selectively in the region where the third actual wiring 37 is to be formed is arranged on the upper barrier metal layer 40. Then, unnecessary portions of the lower barrier metal layer 38, the Al wiring layer 39, and the upper barrier metal layer 40 are removed by dry etching (for example, RIE method) through the resist mask. As a result, the third actual wiring 37 is formed on the third interlayer insulating film 6.

次に、たとえばＣＶＤ法により、第３実配線３７を被覆するように、絶縁材料（たとえば窒化シリコン）が第３層間絶縁膜６上に堆積されてパッシベーション膜５０が形成される。次に、パッド開口５２およびトリミング開口５３を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）がパッシベーション膜５０上に形成される。次に、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、パッド開口５２およびトリミング開口５３が同時に形成される。 Next, an insulating material (for example, silicon nitride) is deposited on the third interlayer insulating film 6 by CVD, for example, so as to cover the third actual wiring 37 to form the passivation film 50. Next, a resist mask (not shown) having openings selectively in the regions where the pad openings 52 and the trimming openings 53 are to be formed is formed on the passivation film 50. Next, the pad opening 52 and the trimming opening 53 are simultaneously formed by dry etching (for example, RIE method) through the resist mask.

その後、トリミング開口５３を介したレーザ照射等によって、抵抗体膜３０にトリミング溝３５（図５および図６も併せて参照）が選択的に刻設されて、抵抗体膜３０の抵抗値が所望の値に合わせ込まれる。以上の工程を経て、半導体装置１が製造される。
以上のように、本実施形態の半導体装置１の製造方法によれば、サイドウォール３２の形成工程（図９Ｇ〜図９Ｉ参照）において形成されるサイドウォール３２により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９の高低差を緩和できる。これにより、抵抗体膜３０の形成工程（図９Ｊ参照）の際に、抵抗体膜３０を良好な成膜性で、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａを被覆するように形成できる。 After that, a trimming groove 35 (see also FIGS. 5 and 6) is selectively formed in the resistor film 30 by laser irradiation through the trimming opening 53, and the resistance value of the resistor film 30 is desired. Is adjusted to the value of. The semiconductor device 1 is manufactured through the above steps.
As described above, according to the method of manufacturing the semiconductor device 1 of the present embodiment, the sidewall 32 formed in the step of forming the sidewall 32 (see FIGS. 9G to 9I) allows the upper surface 19a of the via electrode 19 and the first electrode 19a to be formed. The height difference of the step portion 29 formed between the upper surface 5a of the two-layer insulating film 5 can be relaxed. Thus, in the step of forming the resistor film 30 (see FIG. 9J), the resistor film 30 can be formed with good film-forming properties, such that the upper surface 5a of the second interlayer insulating film 5, the surface 32a of the sidewall 32, and the via electrode. It can be formed so as to cover the upper surface 19a of 19.

つまり、抵抗体膜３０を一様な厚さで、第２層間絶縁膜５の上面５ａ、サイドウォール３２の表面３２ａおよびビア電極１９の上面１９ａを被覆するように形成できる。これにより、抵抗体膜３０とビア電極１９とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる半導体装置１を製造できる。 That is, the resistor film 30 can be formed with a uniform thickness so as to cover the upper surface 5a of the second interlayer insulating film 5, the surface 32a of the sidewall 32, and the upper surface 19a of the via electrode 19. As a result, the resistor film 30 and the via electrode 19 can be electrically connected well. As a result, it is possible to manufacture the semiconductor device 1 capable of improving the ohmic stability of the via electrode 19 and the resistor film 30.

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、抵抗体膜３０が、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続され、第２層間絶縁膜５に形成された第２ビア電極２２を介して第２実配線１１に電気的に接続された例について説明した。しかし、この構成に代えて、図１０に示される構成が採用されてもよい。図１０は、変形例に係る半導体装置７１の模式的な縦断面図である。図１０において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。 Although the embodiments of the present invention have been described above, the present invention can be implemented in still other modes.
For example, in the above-described embodiment, the resistor film 30 is electrically connected to the first actual wiring 10 via the first via electrode 21 formed in the second interlayer insulating film 5, and the second interlayer insulating film 5 is formed. An example in which the second actual wiring 11 is electrically connected via the second via electrode 22 formed in the above has been described. However, instead of this structure, the structure shown in FIG. 10 may be adopted. FIG. 10 is a schematic vertical sectional view of a semiconductor device 71 according to a modification. In FIG. 10, configurations similar to those described in the first embodiment above are designated by the same reference numerals, and description thereof will be omitted.

図１０に示されるように、本変形例では、第３実配線３７は、第３層間絶縁膜６の厚さ方向に抵抗体膜３０と対向する部分において、第３層間絶縁膜６の表面から保護膜３６を貫通して抵抗体膜３０に至る第２ビア電極７２を介して抵抗体膜３０に電気的に接続されている。第２ビア電極７２は、第３層間絶縁膜６に形成されている点を除いて、前述の第２ビア電極２２と略同様の構成とされている。つまり、本変形例では、抵抗体膜３０は、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続されていると共に、第３層間絶縁膜６に形成された第２ビア電極７２を介して第３実配線３７に電気的に接続されている。 As shown in FIG. 10, in the present modification, the third actual wiring 37 extends from the surface of the third interlayer insulating film 6 in the portion facing the resistor film 30 in the thickness direction of the third interlayer insulating film 6. It is electrically connected to the resistor film 30 through a second via electrode 72 that penetrates the protective film 36 and reaches the resistor film 30. The second via electrode 72 has substantially the same configuration as the above-mentioned second via electrode 22 except that it is formed in the third interlayer insulating film 6. That is, in this modification, the resistor film 30 is electrically connected to the first actual wiring 10 via the first via electrode 21 formed in the second interlayer insulating film 5, and the third interlayer insulating film is formed. It is electrically connected to the third actual wiring 37 via the second via electrode 72 formed on the film 6.

このような第２ビア電極７２は、前述の図９Ｎの工程において、第３ビア電極４１の形成工程の前後、またはそれと同時に第２ビア電極７２を形成する工程を追加すればよい。第２ビア電極７２は、第３ビア電極４１の形成工程と略同様の工程を経て形成できる。このように、抵抗体膜３０は、必ずしも二つのビア電極１９を被覆するように形成されている必要はなく、一つのビア電極１９を被覆するように形成された構成とされてもよい。 Such a second via electrode 72 may be formed by adding the step of forming the second via electrode 72 before or after the step of forming the third via electrode 41 in the step of FIG. 9N described above or at the same time. The second via electrode 72 can be formed through substantially the same steps as the step of forming the third via electrode 41. Thus, the resistor film 30 does not necessarily have to be formed so as to cover the two via electrodes 19, but may be formed so as to cover one via electrode 19.

半導体装置１，７１は、たとえば、自動車（電気自動車を含む）や、産業用ロボット等の高精度アナログＩＣの一部として組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 The semiconductor devices 1 and 71 can be incorporated, for example, as a part of a high-precision analog IC such as an automobile (including an electric vehicle) or an industrial robot.
In addition, various design changes can be made within the scope of the matters described in the claims.

１，７１…半導体装置、２…半導体基板、５…第２層間絶縁膜（絶縁膜）、５ａ…第２層間絶縁膜の上面、１９…ビア電極、１９ａ…ビア電極の上面、２１…第１ビア電極、２２…第２ビア電極、２８…ビア電極の突出部、２８ａ…突出部の側壁、２９…段差部、３０…抵抗体膜、３１…段差緩和構造、３２…サイドウォール、３２ａ…サイドウォールの表面、３３…抵抗体膜の接続領域、３４…抵抗体膜のトリミング領域 1, 71... Semiconductor device, 2... Semiconductor substrate, 5... Second interlayer insulating film (insulating film), 5a... Upper surface of second interlayer insulating film, 19... Via electrode, 19a... Upper surface of via electrode, 21... First Via electrode, 22... Second via electrode, 28... Via electrode protrusion, 28a... Side wall of protrusion, 29... Step portion, 30... Resistor film, 31... Step reducing structure, 32... Side wall, 32a... Side Wall surface, 33... Resistor film connection region, 34... Resistor film trimming region

Claims (17)

半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極の前記突出部の側壁を被覆するサイドウォールと、
前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿って配置された抵抗体膜とを含み、
前記抵抗体膜は、ＣｒＳｉ膜を含む、半導体装置。 A semiconductor substrate,
An insulating film disposed on the semiconductor substrate,
And a via electrode embedded in the insulating film, which has a protruding portion protruding above the upper surface of the insulating film,
A sidewall covering the sidewall of the protruding portion of the via electrode,
Wherein so as to be electrically connected to the via electrode, the upper surface of the insulating film, seen including a surface and the via resistor film disposed along the upper surface of the electrode of said side walls,
A semiconductor device in which the resistor film includes a CrSi film . 前記抵抗体膜の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下である、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the content of Cr with respect to the total weight of the resistor film is 5% by weight or more and 50% by weight or less. 前記サイドウォールの表面は、前記ビア電極の上面から前記絶縁膜の上面に向けて傾斜している、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein a surface of the sidewall is inclined from an upper surface of the via electrode toward an upper surface of the insulating film. 前記サイドウォールの表面は、前記ビア電極に対して外側に向かって湾曲した円弧状に形成されている、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein a surface of the sidewall is formed in an arc shape curved outward with respect to the via electrode. 前記サイドウォールの表面は、前記ビア電極の上面と段差なく繋がっている、請求項１〜４のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a surface of the sidewall is connected to an upper surface of the via electrode without a step. 前記サイドウォールは、導電体からなり、かつ前記ビア電極に電気的に接続されるように前記ビア電極の前記突出部の側壁を被覆しており、
前記抵抗体膜は、前記ビア電極に加えて、前記サイドウォールに電気的に接続されている、請求項１〜５のいずれか一項に記載の半導体装置。 The sidewall is made of a conductor and covers the sidewall of the protruding portion of the via electrode so as to be electrically connected to the via electrode,
The semiconductor device according to claim 1, wherein the resistor film is electrically connected to the sidewall in addition to the via electrode. 前記サイドウォールは、絶縁体からなる、請求項１〜５のいずれか一項に記載の半導体装置。 The side wall is made of an insulator, a semiconductor device according to any one of claims 1-5. 前記サイドウォールは、前記絶縁膜とはエッチング選択比が異なる絶縁体からなる、請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the sidewall is made of an insulator having an etching selection ratio different from that of the insulating film. 前記ビア電極は、間隔を空けて前記絶縁膜に埋め込まれた第１ビア電極および第２ビア電極を含み、
前記抵抗体膜は、前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極および前記第２ビア電極に跨っている、請求項１〜８のいずれか一項に記載の半導体装置。 The via electrode includes a first via electrode and a second via electrode embedded in the insulating film with a space therebetween,
9. The resistor film as described above extends over the first via electrode and the second via electrode so as to be electrically connected to the first via electrode and the second via electrode. The semiconductor device according to claim 1. 前記抵抗体膜は、
前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極と前記第２ビア電極との間の領域に配置された接続領域と、
前記接続領域から側方に張り出すように前記接続領域と一体的に設けられ、その一部が選択的に除去可能とされたトリミング領域とを含む、請求項９に記載の半導体装置。 The resistor film is
A connection region arranged in a region between the first via electrode and the second via electrode so as to be electrically connected to the first via electrode and the second via electrode;
10. The semiconductor device according to claim 9, further comprising a trimming region which is integrally provided with the connection region so as to project laterally from the connection region, and a part of which is selectively removable. 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、
前記ビア電極の突出部を被覆するように前記絶縁膜上にサイドウォール材料を堆積した後、当該サイドウォール材料を選択的に除去することにより、前記ビア電極の前記突出部の側壁を被覆するサイドウォールを形成するサイドウォール形成工程と、
前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含み、
前記抵抗体膜形成工程は、ＣｒＳｉ膜を含む前記抵抗体膜を形成する工程を含む、半導体装置の製造方法。 A step of forming an insulating film on the semiconductor substrate,
A via electrode forming step of forming a via electrode having a protrusion protruding above the upper surface of the insulating film by selectively embedding a conductor in the insulating film;
After depositing a sidewall material on the insulating film so as to cover the protruding portion of the via electrode, and selectively removing the sidewall material, a side covering the sidewall of the protruding portion of the via electrode. A sidewall forming step of forming a wall,
Wherein so as to be electrically connected to the via electrode, the upper surface of the insulating film, seen including a resistor film formation step of forming a resistor film along the top surface and the via electrode of said sidewalls,
The method of manufacturing a semiconductor device , wherein the resistor film forming step includes a step of forming the resistor film including a CrSi film . 前記ビア電極形成工程は、
前記絶縁膜に導電体を選択的に埋め込む工程と、
研磨剤を用いた研磨により、前記絶縁膜の上面を平坦化する工程と、
薬液により、前記研磨剤と共に前記絶縁膜の上面の一部を除去すると同時に、前記ビア電極において前記絶縁膜の上面よりも上方に突出した前記突出部を形成する工程とを含む、請求項１１に記載の半導体装置の製造方法。 In the via electrode forming step,
Selectively embedding a conductor in the insulating film,
A step of flattening the upper surface of the insulating film by polishing with an abrasive,
By a chemical solution, and at the same time to remove a portion of the upper surface of the insulating layer with the polishing agent, and forming the protrusion protruding upward from the upper surface of the insulating layer in the via electrodes, according to claim 1 1 A method of manufacturing a semiconductor device according to item 1. 前記サイドウォール形成工程は、前記ビア電極の上面と段差なく繋がる表面を有する前記サイドウォールを形成する工程を含む、請求項１１または１２のいずれか一項に記載の半導体装置の製造方法。 It said sidewall forming step comprising said step of forming a side wall, a method of manufacturing a semiconductor device according to any one of claims 11 or 12 having an upper surface and a stepless leading surface of the via electrode. 前記サイドウォール形成工程は、導電体からなる前記サイドウォール材料を前記絶縁膜上に堆積することにより、前記ビア電極に電気的に接続される前記サイドウォールを形成する工程を含み、
前記抵抗体膜形成工程は、前記ビア電極に加えて、前記サイドウォールに電気的に接続される前記抵抗体膜を形成する工程を含む、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。 The sidewall forming step includes a step of depositing the sidewall material made of a conductor on the insulating film to form the sidewall electrically connected to the via electrode,
The resistor film forming step, in addition to the via electrode, comprising the step of forming the resistor film to be electrically connected to the side walls, the semiconductor according to any one of claims 11 to 13 Device manufacturing method. 前記サイドウォール形成工程は、絶縁体からなる前記サイドウォール材料を前記絶縁膜上に堆積する工程を含む、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。 It said sidewall forming step comprises depositing the sidewall material made of an insulating material on the insulating film, a method of manufacturing a semiconductor device according to any one of claims 11 to 13. 前記サイドウォール形成工程は、前記絶縁膜とはエッチング選択比が異なる絶縁体からなる前記サイドウォール材料を前記絶縁膜上に堆積した後、前記絶縁膜をエッチングストップ層とするエッチバックにより前記サイドウォール材料を選択的に除去する工程を含む、請求項１５に記載の半導体装置の製造方法。 In the sidewall forming step, after depositing the sidewall material made of an insulator having an etching selection ratio different from that of the insulating film on the insulating film, the sidewall is formed by etching back using the insulating film as an etching stop layer. The method of manufacturing a semiconductor device according to claim 15 , further comprising the step of selectively removing a material. 半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極の前記突出部の側方に配置され、前記絶縁膜の上面と前記ビア電極の上面との間に形成された段差部の高低差を緩和するための段差緩和構造と、
前記ビア電極に電気的に接続されるように、前記段差緩和構造、前記絶縁膜の上面および前記ビア電極の上面に沿って配置された抵抗体膜とを含み、
前記抵抗体膜は、ＣｒＳｉ膜を含む、半導体装置。 A semiconductor substrate,
An insulating film disposed on the semiconductor substrate,
And a via electrode embedded in the insulating film, which has a protruding portion protruding above the upper surface of the insulating film,
A step reducing structure that is disposed on the side of the projecting portion of the via electrode and reduces a height difference of a step portion formed between the upper surface of the insulating film and the upper surface of the via electrode;
Said to be connected to the via electrode electrically, viewed including the step reduction structure and the insulating film on the upper surface and the via resistor film disposed along the upper surface of the electrode,
A semiconductor device in which the resistor film includes a CrSi film .
JP2016103580A 2016-05-24 2016-05-24 Semiconductor device and manufacturing method thereof Active JP6704790B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016103580A JP6704790B2 (en) 2016-05-24 2016-05-24 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016103580A JP6704790B2 (en) 2016-05-24 2016-05-24 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2017212299A JP2017212299A (en) 2017-11-30
JP6704790B2 true JP6704790B2 (en) 2020-06-03

Family

ID=60475711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016103580A Active JP6704790B2 (en) 2016-05-24 2016-05-24 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP6704790B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7340948B2 (en) * 2018-09-05 2023-09-08 ローム株式会社 electronic components
US11062992B2 (en) 2018-09-05 2021-07-13 Rohm Co., Ltd. Electronic component
JP7232679B2 (en) * 2019-03-20 2023-03-03 ローム株式会社 electronic components
JP7440212B2 (en) * 2019-03-27 2024-02-28 ローム株式会社 Thin film resistor and its manufacturing method, as well as electronic components equipped with thin film resistor
US11393752B2 (en) 2019-03-20 2022-07-19 Rohm Co., Ltd. Electronic component

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976971A (en) * 1995-07-19 1999-11-02 Ricoh Company, Ltd. Fabrication process of a semiconductor device having an interconnection structure
JPH09270465A (en) * 1995-07-19 1997-10-14 Ricoh Co Ltd Method of manufacturing semiconductor devices
US6368900B1 (en) * 2000-02-11 2002-04-09 Chartered Semiconductor Manufacturing Ltd. Method of fabricating an antifuse element
JP4549075B2 (en) * 2004-02-19 2010-09-22 株式会社リコー Semiconductor device and manufacturing method thereof
JP2006216690A (en) * 2005-02-02 2006-08-17 Renesas Technology Corp Semiconductor device
JP5217259B2 (en) * 2007-06-07 2013-06-19 富士通株式会社 Semiconductor device and manufacturing method thereof
JP2010165950A (en) * 2009-01-16 2010-07-29 Toshiba Corp Nonvolatile semiconductor memory and method of manufacturing the same
JP4792097B2 (en) * 2009-03-25 2011-10-12 株式会社東芝 Nonvolatile memory device and manufacturing method thereof
KR101070291B1 (en) * 2009-12-18 2011-10-06 주식회사 하이닉스반도체 Resistive memory device and method for manufacturing the same
JP2015082545A (en) * 2013-10-22 2015-04-27 マイクロンメモリジャパン株式会社 Resistance change element

Also Published As

Publication number Publication date
JP2017212299A (en) 2017-11-30

Similar Documents

Publication Publication Date Title
JP6704790B2 (en) Semiconductor device and manufacturing method thereof
US8426745B2 (en) Thin film resistor
CN104425715B (en) Resistance variable memory structure and forming method thereof
JP6075114B2 (en) Semiconductor device and manufacturing method of semiconductor device
US10153432B2 (en) Resistive random access memory structure and manufacturing method thereof
US8816314B2 (en) Contact structure and method for variable impedance memory element
US9478584B2 (en) Nonvolatile memory device and method for manufacturing the same
US11018299B2 (en) Memory cell having resistance variable film and method of making the same
TW200427058A (en) Semiconductor device including metal interconnection and metal resistor and method of manufacturing the same
US20150348908A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP4936643B2 (en) Semiconductor device and manufacturing method thereof
JP4776199B2 (en) Manufacturing method of semiconductor device
JP4549075B2 (en) Semiconductor device and manufacturing method thereof
EP2989661A2 (en) Integrated circuit with same level different resistors
TWI393216B (en) Resistance memory and method for manufacturing the same
JP6655469B2 (en) Semiconductor device and manufacturing method thereof
US20240074336A1 (en) Self-aligned patterned projection liner for sidewall electrode pcm
CN112420919A (en) Structure of variable resistance type memory and manufacturing method thereof
US9806032B1 (en) Integrated circuit structure with refractory metal alignment marker and methods of forming same
US12041863B2 (en) Resistive random access memory (RRAM) structure and forming method thereof
JP4497975B2 (en) Semiconductor device
JP2008311606A (en) Semiconductor device, and manufacturing method thereof
JP2014167972A (en) Semiconductor device and manufacturing method of the same
JP2015207715A (en) Semiconductor device and manufacturing method of the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200513

R150 Certificate of patent or registration of utility model

Ref document number: 6704790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250