JP6639593B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。

近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴは、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。

例えば、特許文献１（特開２００７−２３４９８６号公報）および特許文献２（国際公開第２００６／０２２４５３号）には、ＡｌＮ障壁層を有するＧａＮ系の電解効果トランジスタが開示されている。この電解効果トランジスタは、素子表面の絶縁膜としてＳｉＮ絶縁膜が用いられている。

特開２００７−２３４９８６号公報 国際公開第２００６／０２２４５３号

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、基板の上方に形成された第１窒化物半導体層と、その上に形成された第２窒化物半導体層と、第２窒化物半導体層上に、ゲート絶縁膜を介して配置されたゲート電極とを有する。そして、ゲート電極の両側の第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極を有する。そして、さらに、第１電極とゲート電極との間の第２窒化物半導体層上に形成された第１窒化シリコン膜と、第２電極とゲート電極との間の第２窒化物半導体層上に形成された第２窒化シリコン膜と、を有する。そして、第１窒化物半導体層の電子親和力は、第２窒化物半導体層の電子親和力より大きい。

本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に第１窒化物半導体層を形成する工程、（ｂ）第１窒化物半導体層上に第２窒化物半導体層を形成する工程、（ｃ）第２窒化物半導体層の第１領域上にゲート絶縁膜を形成する工程、を有する。そして、（ｄ）第２窒化物半導体層およびゲート絶縁膜上に窒化シリコン膜を形成する工程、（ｅ）ゲート絶縁膜の上方に窒化シリコン膜を介してゲート電極を形成する工程を有する。そして、さらに、（ｆ）ゲート電極の一方の側の第２窒化物半導体層の上方に第１電極を形成し、ゲート電極の他方の側の第２窒化物半導体層の上方に第２電極を形成する工程、を有する。第１窒化物半導体層の電子親和力は、第２窒化物半導体層の電子親和力より大きい。また、（ｄ）工程の後の第１窒化物半導体層と第２窒化物半導体層の積層部のシート抵抗は、（ｂ）工程における第１窒化物半導体層と第２窒化物半導体層の積層部のシート抵抗より小さい。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。

実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 （ａ）は、実施の形態２の半導体装置の構成を示す断面図であり、（ｂ）は、実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。

本実施の形態の半導体装置においては、基板Ｓ上に、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。チャネル層ＣＨは、窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。

本実施の形態のＭＩＳＦＥＴは、障壁層ＢＡの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、後述するように、素子分離領域（ＩＳＯ）で区画された活性領域（ＡＣ）に形成されている（図２参照）。

ここで、本実施の形態においては、ゲート電極ＧＥとソース電極ＳＥとの間に位置する障壁層ＢＡ上には、窒化シリコン膜ＳＮが形成されている。また、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する障壁層ＢＡ上には、窒化シリコン膜ＳＮが形成されている。

また、本実施の形態においては、窒化シリコン膜ＳＮと障壁層ＢＡとの接触領域の下方において、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。そして、この窒化シリコン膜ＳＮは、ゲート絶縁膜ＧＩとゲート電極ＧＥとの間にも延在している。

また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート電極ＧＥ（ゲート絶縁膜ＧＩ）の下方においては、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、チャネルが生成される。

このように、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態において、ゲート電極ＧＥ（ゲート絶縁膜ＧＩ）の下方においては、２次元電子ガス２ＤＥＧが形成されないため、オフ状態を維持できる。また、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においては、生成したチャネルを介して２次元電子ガス２ＤＥＧが接続されるため、オン状態を維持できる。このように、ノーマリオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位である。

ここで、本実施の形態において、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなるが、これらの半導体層を単に接触させただけでは、これらの層の接合面（ヘテロ界面）に形成される２次元電子ガス（２ＤＥＧ）の濃度が低く、電気的導通を図ることができない。

一般的に、窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる障壁層ＢＡとを接触させると、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。

しかしながら、本実施の形態においては、障壁層ＢＡの膜厚が薄く、これらの半導体層の接合面に形成される２次元電子ガス（２ＤＥＧ）の濃度が低い。また、障壁層ＢＡおよびチャネル層ＣＨとして、ノンドープのエピタキシャル層を用いることで、これらの積層膜が高抵抗となり、ソース電極ＳＥとドレイン電極ＤＥとの間の電気的導通を阻害することができる。低濃度の２次元電子ガス（２ＤＥＧ）しか生じていない接合面のシート抵抗（ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗）は、１０ＭΩ／ｓｑ．以上、より好ましくは、１０ＧΩ／ｓｑ．以上である。シート抵抗は、４探針法により積層部を流れる電流とその際生じる電位差を測定することにより求めることができる。なお、シート抵抗（ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗）が上記範囲で調整可能な場合は、障壁層ＢＡおよびチャネル層ＣＨに、不純物が導入されていてもよい。また、このようなシート抵抗を実現するためには、例えば、障壁層ＢＡの膜厚を、薄くする。好ましい膜厚は障壁層ＢＡのＡｌ組成によって異なり、例えば、Ａｌ組成１５％〜２０％の障壁層ＢＡを用いた場合、その膜厚を９ｎｍ以下、より好ましくは５ｎｍ以下とする。また、Ａｌ組成２０％〜３０％の障壁層ＢＡを用いた場合、その膜厚を５ｎｍ以下、より好ましくは３ｎｍ以下とする。この例は、バッファ層としてＧａＮを用いた場合であり、ＡｌＧａＮを用いた場合は、バッファ層のＡｌ組成と障壁層のＡｌ組成の差分を先に述べた組成範囲と読み替える。例えば、バッファ層のＡｌ組成が４％、障壁層のＡｌ組成が２０％の場合、差分の１６％を、上記Ａｌ組成とみなす。即ち、バッファ層としてＧａＮを用いた場合は、バッファ層（ＧａＮ）のＡｌ組成が０％の場合に相当する。

一方、本実施の形態においては、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間に位置する障壁層ＢＡ上には、窒化シリコン膜ＳＮが形成されている。この窒化シリコン膜ＳＮにより、障壁層ＢＡの表面ポテンシャルが下がり、２次元電子ガス（２ＤＥＧ）が形成される。言い換えれば、２次元電子ガス（２ＤＥＧ）の濃度が高くなる。

このように、窒化シリコン膜ＳＮの形成領域にのみ、選択的に２次元電子ガス（２ＤＥＧ）を形成することにより、ノーマリオフ化を実現することができる。

次いで、本実施の形態の半導体装置の詳細な構成について、図１を参照しながら説明する。

基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。

チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。

障壁層ＢＡとしては、例えば、ＡｌＧａＮ層を用いることができる。また、ＡｌＧａＮ層の厚さは、例えば、５ｎｍ程度である。ＡｌＧａＮ層の組成は、例えば、Ａｌ_０．２Ｇａ_０．８Ｎである。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。

また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、これらの半導体層を単に接触させただけでは、これらの層の接合面（ヘテロ界面）に形成される２次元電子ガス（２ＤＥＧ）の濃度は低い。

窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。なお、窒化シリコン膜（ＳｉＮ）の他、酸窒化シリコン膜（ＳｉＯＮ）を用いてもよい。

ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ_２）膜や、酸化ハフニウム（ＨｆＯ_２）膜などを用いてもよい。

ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。

ソース電極ＳＥおよびドレイン電極ＤＥとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、障壁層ＢＡとオーミック接触する材料であればよい。ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。

ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁膜（層間絶縁膜）ＩＬが配置されている。この絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、２０００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。この絶縁膜中には、コンタクトホールが形成され、絶縁膜ＩＬ上には、コンタクトホールの内部に埋め込まれたプラグＰＧと電気的に接続される配線Ｍ１が形成される。さらに、この配線Ｍ１上には、保護膜ＰＲＯが形成される。保護膜としては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。

図２は、本実施の形態の半導体装置の構成を示す平面図である。例えば、図１に示すゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、図２のＡ−Ａ断面部に対応する。

上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図２のように配置される。ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に延在するライン状である。言い換えれば、Ｙ方向に長辺を有する矩形状（四角形状）である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、複数のゲート電極ＧＥの一方の端部（図中上側）は、Ｘ方向に延在するゲート線ＧＬに接続される。また、複数のゲート電極ＧＥの一方の端部（図中下側）は、Ｘ方向に延在するゲート線ＧＬに接続される。なお、２本のゲート線ＧＬのうち、いずれかを省略し、ゲート電極ＧＥおよびゲート線ＧＬの総形状を櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。この活性領域ＡＣは、素子分離領域ＩＳＯで囲まれ区画されている。

［製法説明］
次いで、図３〜図１１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。

図３に示すように、基板Ｓ上に、チャネル層ＣＨを形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、チャネル層ＣＨとして、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、８０ｎｍ程度である。

なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、基板Ｓ上に形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。

なお、基板Ｓとチャネル層ＣＨとの間に、核生成層、歪み緩和層およびバッファ層などを設けてもよい。これらの層は、例えば、以下のように形成する。例えば、基板Ｓ上に、核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、ヘテロエピタキシャル成長させる。次いで、核生成層上に、歪み緩和層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。次いで、歪み緩和層上に、バッファ層として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。

核生成層は、その上に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪み緩和層は、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。また、バッファ層は、チャネルの直下に負の分極電荷を発生させ、コンダクションバンドを持ち上げるために形成する。これにより、閾値を上昇させることができる。

次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、５ｎｍ程度の膜厚でヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ_０．２Ｇａ_０．８Ｎ層を形成する。前述したバッファ層のＡｌＧａＮ層を用いる場合、障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比を、バッファ層のＡｌＧａＮ層のＡｌの組成比より大きくする。

このようにして、チャネル層ＣＨおよび障壁層ＢＡの積層体（積層部ともいう）が形成される。この積層体の形成時においては、前述したように、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、低濃度の２次元電子ガス（２ＤＥＧ）しか生成されない。この時点のチャネル層ＣＨと障壁層ＢＡの積層体のシート抵抗をＲ１とする。このシート抵抗Ｒ１は、１０ＭΩ／ｓｑ．以上である。

次いで、図４に示すように、素子分離領域ＩＳＯを形成する。例えば、障壁層ＢＡ上に、素子分離領域に開口部を有するフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜をマスクとして、窒素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。

例えば、窒素イオンを、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、５×１０^１４（５Ｅ１４）ｃｍ^−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル層ＣＨの底面より下に位置するように、窒素イオンの打ち込み条件を調整する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる（図２参照）。図２に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、フォトレジスト膜を除去する。

次いで、図５に示すように、障壁層ＢＡ上にゲート絶縁膜ＧＩを形成する。例えば、障壁層ＢＡ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。

ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＨｆＯ_２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。

次いで、図６に示すように、酸化アルミニウムをエッチングすることにより、ゲート電極形成領域にのみ、ゲート絶縁膜（酸化アルミニウム）ＧＩを残存させる。

例えば、ゲート絶縁膜ＧＩ上に、フォトレジスト膜（図示せず）を形成し、露光・現像することにより、ゲート電極形成領域にのみフォトレジスト膜を残存させ、このフォトレジスト膜をマスクとして、ゲート絶縁膜（酸化アルミニウム）ＧＩをエッチングする。なお、このフォトレジスト膜の形成から除去までの工程を“パターニング”という。

このエッチングの際、例えば、ゲート絶縁膜ＧＩを、紙面に垂直な方向（図２のＹ方向）に延在するライン状にパターニングする。ラインの幅は、例えば、ＷＧＩである。これにより、ライン状のゲート絶縁膜ＧＩの両側に、障壁層ＢＡが露出する。

次いで、図７および図８に示すように、ライン状のゲート絶縁膜ＧＩの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、例えば、リフトオフ法を用いて形成することができる。図７に示すように、ゲート絶縁膜ＧＩおよび障壁層ＢＡ上にフォトレジスト膜ＰＲ１を形成し、露光・現像することにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域上のフォトレジスト膜ＰＲ１を除去する。なお、ソース電極ＳＥおよびドレイン電極ＤＥをパターニングにより形成してもよい。

次いで、フォトレジスト膜ＰＲ１上を含む障壁層ＢＡ上に、金属膜ＭＦ１を形成する。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域においては、障壁層ＢＡ上に、直接、金属膜ＭＦ１が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ１上に金属膜ＭＦ１が形成される。

金属膜ＭＦ１は、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜により構成される（Ｔｉ／Ａｌ）。金属膜ＭＦ１を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。

次いで、フォトレジスト膜ＰＲ１を除去する。この際、フォトレジスト膜ＰＲ１上に形成されている金属膜ＭＦ１もフォトレジスト膜ＰＲ１とともに除去され、障壁層ＢＡ上に直接接触するように形成されている金属膜ＭＦ１（ソース電極ＳＥおよびドレイン電極ＤＥ）だけが残存する（図８）。次いで、基板Ｓに、熱処理（アロイ処理）を施す。例えば、６５０℃、３０秒程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、障壁層ＢＡとのオーミック接触を図ることができる。同様に、ドレイン電極ＤＥと障壁層ＢＡとのオーミック接触を図ることができる。このように、オーミック接続したソース電極ＳＥおよびドレイン電極ＤＥの形成領域においては、基板Ｓ（障壁層ＢＡ）の表面ポテンシャルが下がり、２次元電子ガス２ＤＥＧが形成される。言い換えれば、２次元電子ガス２ＤＥＧの濃度が高くなる。この時点のチャネル層ＣＨと障壁層ＢＡの積層体のシート抵抗をＲ２とする。このシート抵抗Ｒ２は、１０ｋΩ／ｓｑ．以下である。

次いで、図９に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート絶縁膜ＧＩ上を含む障壁層ＢＡ上に、窒化シリコン膜ＳＮを形成する。例えば、窒化シリコン膜をＣＶＤ法などを用いて１００ｎｍ程度堆積する。

これにより、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間に位置する障壁層ＢＡとが窒化シリコン膜ＳＮで覆われる。このように、窒化シリコン膜ＳＮで覆われた障壁層ＢＡにおいては、障壁層ＢＡの表面ポテンシャルが下がり、２次元電子ガス２ＤＥＧが形成される。言い換えれば、２次元電子ガス２ＤＥＧの濃度が高くなる。

即ち、図９に示すように、ゲート絶縁膜ＧＩの形成領域以外の活性領域（ＡＣ）の障壁層ＢＡとチャネル層ＣＨとの境界に、２次元電子ガス２ＤＥＧが形成される。

次いで、図１０に示すように、ゲート絶縁膜ＧＩ上に窒化シリコン膜ＳＮを介してゲート電極ＧＥを形成する。例えば、窒化シリコン膜ＳＮ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。ゲート電極ＧＥの幅は、例えば、ＷＧＥである。このゲート電極ＧＥの幅ＷＧＥは、ゲート絶縁膜ＧＩの幅ＷＧＩより大きい（ＷＧＥ＞ＷＧＩ）。

次いで、図１１に示すように、ゲート電極ＧＥおよび窒化シリコン膜ＳＮ上に、絶縁膜ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法などを用いて２０００ｎｍ程度堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＬおよび窒化シリコン膜ＳＮ中に、コンタクトホールを形成する。コンタクトホールは、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。

例えば、絶縁膜ＩＬ上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、絶縁膜ＩＬおよび窒化シリコン膜ＳＮをエッチングすることにより、コンタクトホールを形成する。

次いで、ゲート電極ＧＥの両側のソース電極ＳＥおよびドレイン電極ＤＥ上にそれぞれ、プラグ（接続部）ＰＧおよび配線Ｍ１を形成する。例えば、コンタクトホール内を含む絶縁膜ＩＬ上に導電性膜を形成する。例えば、導電性膜をスパッタリング法などを用いて形成し、この導電性膜をパターニングする。これにより、コンタクトホールに導電性膜が埋め込まれたプラグ（接続部）ＰＧが形成され、また、プラグＰＧ上に配線Ｍ１が形成される。配線Ｍ１は、例えば、前述したソース線ＳＬやドレイン線ＤＬを含むものである。

この後、絶縁膜ＩＬ上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）を形成する。例えば、絶縁膜ＩＬ上に、保護膜（図示せず）として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図１参照）。

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態によれば、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間に位置する障壁層ＢＡ上に、窒化シリコン膜ＳＮを形成したので、この窒化シリコン膜ＳＮにより、障壁層ＢＡの表面ポテンシャルが下がり、２次元電子ガス（２ＤＥＧ）が形成される。一方、ゲート絶縁膜ＧＩの下方においては、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間より２次元電子ガス（２ＤＥＧ）の濃度が低くなっている。これにより、ゲート絶縁膜ＧＩの下方においては、チャネルの形成の有無、即ち、ゲート電極ＧＥに印加される電位により、導通、非導通の制御を行うことができる。また、導通状態においては、２次元電子ガス（２ＤＥＧ）により、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間の低抵抗化を図ることができる。このように、ノーマリオフ動作が可能となる。また、ゲート電極をいわゆるＭＩＳ構造とすることでオフ時のゲートリークを抑制することができる。また、ゲート絶縁膜の膜厚の制御により容易に動作電圧を調整（設計）することができる。

例えば、トレンチゲート構造を採用することによりノーマリオフ動作を可能とすることができる。このような半導体装置は、障壁層を貫通し、チャネル層の途中まで掘り込まれた溝（トレンチ、リセスともいう）の内部にゲート絶縁膜を介して配置されたゲート電極を有する。この場合、溝により２次元電子ガス（２ＤＥＧ）が切断されるため、ノーマリオフ動作が可能となる。

しかしながら、トレンチゲート構造の半導体装置では、障壁層およびチャネル層の積層膜をエッチングすることにより溝を形成する。このような場合、エッチング処理により、ＭＩＳ構造部の界面に正の固定電荷が発生しやすく、閾値電位が低下する場合がある。これに対し、本実施の形態においては、溝を形成する必要がないため、溝の形成時のエッチングダメージを回避することができ、閾値電位の調整（設計）が容易となる。

（実施の形態２）
本実施の形態においては、ゲート絶縁膜ＧＩの側面（側壁）がテーパー形状となっている。

図１２（ａ）は、本実施の形態の半導体装置の構成を示す断面図であり、（ｂ）は、本実施の形態の半導体装置の製造工程を示す断面図である。

図１２（ａ）に示すように、ゲート絶縁膜ＧＩの側面をテーパー形状としてもよい。別の言い方をすれば、ゲート絶縁膜ＧＩの断面形状を下辺が長い台形状としてもよい。なお、ゲート絶縁膜ＧＩの側面の形状以外は、実施の形態１（図１）の半導体装置の場合と同様であるため、その説明を省略する。

このように、本実施の形態においては、実施の形態１で説明した効果に加え、短チャネル効果を抑制することができる。即ち、ゲート絶縁膜ＧＩの側面をテーパー形状とすることで、ゲート絶縁膜ＧＩの側面において、ゲート長とゲート電極とチャネルとの距離の比（アスペクト比）を小さくでき、短チャネル効果を抑制することができる。

次いで、本実施の形態の半導体装置の製造工程について説明する。本実施の形態の半導体装置の製造工程について、ゲート絶縁膜ＧＩの形成工程以外は、実施の形態１（図１）の半導体装置の製造工程と同様であるため、その説明を省略する。

図１２（ｂ）に示すように、障壁層ＢＡ上に、酸化アルミニウム膜をＡＬＤ法などを用いて５０ｎｍ程度の膜厚で堆積した後、酸化アルミニウム膜上に、フォトレジスト膜ＰＲ２１を形成し、露光・現像することにより、ゲート電極形成領域にのみフォトレジスト膜ＰＲ２１を残存させ、このフォトレジスト膜ＰＲ２１をマスクとして、ゲート絶縁膜（酸化アルミニウム）ＧＩをエッチングする。

このエッチングの際、例えば、弗酸系のエッチング液を用いたウェットエッチングを行う。このように、ウェットエッチングを行うことで、ゲート絶縁膜ＧＩの側面をテーパー形状とすることができる。なお、マスクはフォトレジスト膜を用いてもよいし、パターニングした酸化シリコン膜や窒化シリコン膜などのハードマスクを用いてもよい。

ここで、ゲート絶縁膜ＧＩの側面のテーパー形状について、ゲート絶縁膜ＧＩの側面と障壁層ＢＡとのなす角θは、９０度未満である（θ＜９０°）。この角θについて、１０°〜８０°の範囲とすることが好ましい。

（実施の形態３）
本実施の形態１、２においては、ゲート絶縁膜ＧＩ上に窒化シリコン膜ＳＮを介してゲート電極ＧＥを配置したが、ゲート絶縁膜ＧＩ上の窒化シリコン膜ＳＮに開口部を設け、その上にゲート電極ＧＥを配置してもよい。

［構造説明］
図１３は、本実施の形態の半導体装置の構成を示す断面図である。図１３に示すように、本実施の形態においては、ゲート絶縁膜ＧＩとゲート電極ＧＥとが、窒化シリコン膜ＳＮ中の開口部ＯＡ３１において接触している。窒化シリコン膜ＳＮ中の開口部以外は、実施の形態２（図２）の半導体装置の場合と同様であるため、その説明を省略する。

このように、本実施の形態においては、実施の形態１および２で説明した効果に加え、ゲート絶縁膜ＧＩ上の窒化シリコン膜ＳＮを除去することで、窒化シリコン膜ＳＮ中に存在する固定電荷やトラップの影響を低減することができる。これにより、トランジスタ動作の安定性をさらに向上することができる。開口部ＯＡ３１の幅は、例えば、ＷＯＡである。この開口部の幅ＷＯＡは、ゲート絶縁膜ＧＩの幅（ここでは、上辺の幅ＷＧＩＵ）より小さい（ＷＯＡ＜ＷＧＩＵ）。

［製法説明］
次いで、図１４〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。

図１４に示すように、基板Ｓ上に、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。チャネル層ＣＨおよび障壁層ＢＡは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、実施の形態１の場合と同様にして、素子分離領域ＩＳＯを形成する。

次いで、実施の形態２の場合（図１２（ｂ）参照）と同様にして、ゲート絶縁膜材料を堆積し、フォトレジスト膜をマスクとしてゲート絶縁膜材料をエッチングする。この際、例えば、実施の形態２で説明したように、弗酸系のエッチング液を用いたウェットエッチングを行い、ゲート絶縁膜ＧＩの側面をテーパー形状とする。

次いで、図１５に示すように、ゲート絶縁膜ＧＩの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様に、リフトオフ法を用いて形成することができる。次いで、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート絶縁膜ＧＩ上を含む障壁層ＢＡ上に、窒化シリコン膜ＳＮを形成する。例えば、窒化シリコン膜を実施の形態１の場合と同様にして形成する。

次いで、図１６に示すように、窒化シリコン膜ＳＮに開口部ＯＡ３１を形成する。例えば、窒化シリコン膜ＳＮ上に、フォトレジスト膜（図示せず）を形成し、露光・現像することにより、ゲート電極形成領域上のフォトレジスト膜を除去する。ついで、このフォトレジスト膜をマスクとして、窒化シリコン膜ＳＮをエッチングする。開口部ＯＡ３１の平面形状は、例えば、紙面に垂直な方向（図２のＹ方向）に延在するライン状である。この開口部の幅ＷＯＡは、ゲート絶縁膜ＧＩの上辺の幅ＷＧＩＵより小さい。この後、フォトレジスト膜を除去する。

次いで、図１７に示すように、窒化シリコン膜ＳＮの開口部ＯＡ３１上にゲート電極ＧＥを形成する。例えば、開口部ＯＡ３１内を含む窒化シリコン膜ＳＮ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、実施の形態１の場合と同様にして、ＴｉＮ膜をパターニングすることによりゲート電極ＧＥを形成する。ゲート電極ＧＥの幅は、例えば、ＷＧＥである。このゲート電極ＧＥの幅ＷＧＥは、ゲート絶縁膜ＧＩの下辺の幅ＷＧＩＢより大きい（ＷＧＥ＞ＷＧＩＢ）。また、このゲート電極ＧＥの幅ＷＧＥは、開口部ＯＡ３１の幅ＷＯＡより大きい（ＷＧＥ＞ＷＯＡ）。

次いで、ゲート電極ＧＥおよび窒化シリコン膜ＳＮ上に、絶縁膜ＩＬを形成した後、プラグＰＧや配線Ｍ１を形成し、さらに、保護膜ＰＲＯを形成する（図１３参照）。絶縁膜ＩＬ、プラグＰＧ、配線Ｍ１および保護膜ＰＲＯは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

なお、本実施の形態においては、実施の形態２において説明した側面がテーパー形状のゲート絶縁膜ＧＩ上の窒化シリコン膜ＳＮに開口部を設けたが、実施の形態１のゲート絶縁膜ＧＩ上の窒化シリコン膜ＳＮに開口部を設けてもよい。

（実施の形態４）
実施の形態１においては、基板Ｓ上に、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡを形成したが、障壁層ＢＡを省略してもよい。

図１８は、本実施の形態の半導体装置の構成を示す断面図である。図１８に示すように、本実施の形態においては、基板Ｓ上に、チャネル層（電子走行層ともいう）ＣＨが形成され、障壁層ＢＡが省略された構成となっている。

よって、本実施の形態においては、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のチャネル層ＣＨ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この場合、ソース電極ＳＥおよびドレイン電極ＤＥは、チャネル層ＣＨとオーミック接触する。なお、省略された障壁層ＢＡ以外は、実施の形態１（図１）の半導体装置の場合と同様であるため、その説明を省略する。

このように、本実施の形態によれば、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間に位置するチャネル層ＣＨ上に、窒化シリコン膜ＳＮを形成したので、この窒化シリコン膜ＳＮにより、チャネル層ＣＨの表面ポテンシャルが下がり、２次元電子ガス（２ＤＥＧ）が形成される。一方、ゲート絶縁膜ＧＩの下方においては、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間より２次元電子ガス（２ＤＥＧ）の濃度が低くなっている。これにより、ゲート絶縁膜ＧＩの下方においては、チャネルの形成の有無、即ち、ゲート電極ＧＥに印加される電位により、導通、非導通の制御を行うことができる。また、導通状態においては、２次元電子ガス（２ＤＥＧ）により、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間の低抵抗化を図ることができる。このように、ノーマリオフ動作が可能となる。また、ゲート電極をいわゆるＭＩＳ構造とすることでオフ時のゲートリークを抑制することができる。また、ゲート絶縁膜の膜厚の制御により容易に動作電圧を調整（設計）することができる。

次いで、本実施の形態の半導体装置の製造工程について説明する。本実施の形態の半導体装置の製造工程について、障壁層ＢＡの形成工程を省略する以外は、実施の形態１（図１）の半導体装置の製造工程と同様である。また、本実施の形態の半導体装置の製造工程においても、チャネル層ＣＨ形成時のチャネル層ＣＨのシート抵抗（例えば、１０ＧΩ／ｓｑ．以上）より、窒化シリコン膜ＳＮ形成後のチャネル層ＣＨのシート抵抗（例えば、１ＭΩ／ｓｑ．以下）が小さくなる。

（実施の形態５）
実施の形態１においては、素子分離領域ＩＳＯを形成したが、素子分離領域において、窒化シリコン膜ＳＮを削除してもよい。

図１９は、本実施の形態の半導体装置の構成を示す断面図である。図１９に示すように、本実施の形態においては、素子分離領域の窒化シリコン膜ＳＮが削除されている。このため、本実施の形態においては、素子分離領域において２次元電子ガス２ＤＥＧが形成されない。言い換えれば、素子分離領域においては、ゲート電極ＧＥとソース電極ＳＥ間およびゲート電極ＧＥとドレイン電極ＤＥ間より２次元電子ガス（２ＤＥＧ）の濃度が低くなっている。このようにして、素子分離を行うこともできる。

次いで、本実施の形態の半導体装置の製造工程について説明する。実施の形態１において説明した製造工程において、素子分離領域ＩＳＯの形成工程を省略し、窒化シリコン膜ＳＮの形成後、素子分離領域の窒化シリコン膜ＳＮの除去工程を加えればよい。なお、実施の形態３で説明したように、窒化シリコン膜ＳＮに開口部を設ける場合には、この開口部の窒化シリコン膜ＳＮの除去と同時に素子分離領域の窒化シリコン膜ＳＮを除去すればよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施の形態４のゲート絶縁膜ＧＩの側面をテーパー形状としてもよい。また、実施の形態２や３において、素子分離領域の窒化シリコン膜ＳＮの除去工程を適用してもよい。また、上記実施の形態４において、素子分離領域の窒化シリコン膜ＳＮの除去工程を適用してもよい。また、上記実施の形態４において、素子分離領域の窒化シリコン膜ＳＮの除去工程に加え、ゲート絶縁膜ＧＩの側面をテーパー形状とする構成を適用してもよい。
［付記１］
（ａ）基板の上方に第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層の第１領域上にゲート絶縁膜を形成する工程、
（ｃ）前記第１窒化物半導体層および前記ゲート絶縁膜上に窒化シリコン膜を形成する工程、
（ｄ）前記ゲート絶縁膜の上方に前記窒化シリコン膜を介してゲート電極を形成する工程、
（ｅ）前記ゲート電極の一方の側の前記第１窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の他方の側の前記第１窒化物半導体層の上方に第２電極を形成する工程、
を有し、
前記（ｃ）工程の後の前記第１窒化物半導体層の抵抗は、前記（ａ）工程における前記第１窒化物半導体層の抵抗より小さい、半導体装置。

２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＬ ドレイン線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＩＬ 絶縁膜
ＩＳＯ 素子分離領域
Ｍ１ 配線
ＭＦ１ 金属膜
ＯＡ３１ 開口部
ＰＧ プラグ
ＰＲ１ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲＯ 保護膜
Ｓ 基板
ＳＥ ソース電極
ＳＬ ソース線
ＳＮ 窒化シリコン膜
ＷＧＥ 幅
ＷＧＩ 幅
ＷＧＩＢ 下辺の幅
ＷＧＩＵ 上辺の幅
ＷＯＡ 幅

Claims (8)

1. 基板の上方に形成された第１窒化物半導体層と、
   前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
   前記第２窒化物半導体層上に、ゲート絶縁膜を介して配置されたゲート電極と、
   前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
   前記第１電極と前記ゲート電極との間の前記第２窒化物半導体層上に形成された第１窒化シリコン膜と、
   前記第２電極と前記ゲート電極との間の前記第２窒化物半導体層上に形成された第２窒化シリコン膜と、
   を有し、
   前記第１窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
   前記第１窒化シリコン膜および前記第２窒化シリコン膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の第１境界の２次元電子ガスの濃度は、前記第１窒化シリコン膜および前記第２窒化シリコン膜の誘起により、前記ゲート絶縁膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の第２境界の２次元電子ガスの濃度より高く、
   前記第１窒化シリコン膜は、前記ゲート絶縁膜と前記ゲート電極との間まで延在し、前記第２窒化シリコン膜と接続されている、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１窒化シリコン膜および前記第２窒化シリコン膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の積層部のシート抵抗は、前記ゲート絶縁膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の積層部のシート抵抗より小さい、半導体装置。
3. 請求項２記載の半導体装置において、
   前記ゲート絶縁膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の積層部のシート抵抗は、１０ＭΩ／ｓｑ．以上である、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第２窒化物半導体層と前記第１電極は、オーミック接続され、
   前記第２窒化物半導体層と前記第２電極は、オーミック接続されている、半導体装置。
5. 請求項１記載の半導体装置において、
   前記ゲート絶縁膜の側面は、テーパー状である、半導体装置。
6. 請求項１記載の半導体装置において、
   前記ゲート絶縁膜と前記ゲート電極とは、前記第１窒化シリコン膜と前記第２窒化シリコン膜との間に位置する開口部において接触している、半導体装置。
7. （ａ）基板の上方に第１窒化物半導体層を形成する工程、
   （ｂ）前記第１窒化物半導体層上に第２窒化物半導体層を形成する工程、
   （ｃ）前記第２窒化物半導体層の第１領域上にゲート絶縁膜を形成する工程、
   （ｄ）前記第１領域の両側の前記第２窒化物半導体層の上方に第１窒化シリコン膜および第２窒化シリコン膜をそれぞれ形成する工程、
   （ｅ）前記ゲート絶縁膜の上方にゲート電極を形成する工程、
   （ｆ）前記ゲート電極の一方の側の前記第２窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の他方の側の前記第２窒化物半導体層の上方に第２電極を形成する工程、
   を有し、
   前記第１窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
   前記（ｄ）工程の後の、前記第１窒化シリコン膜および前記第２窒化シリコン膜の下方における、前記第１窒化物半導体層と前記第２窒化物半導体層の第１境界の２次元電子ガスの濃度は、
   前記（ｂ）工程の後の、前記第１窒化物半導体層と前記第２窒化物半導体層の境界の２次元電子ガスの濃度より、高く、
   前記（ｄ）工程において、前記第１窒化シリコン膜は、前記ゲート絶縁膜と前記ゲート電極との間まで延在し、前記第２窒化シリコン膜と接続されており、
   前記（ｃ）工程は、側面がテーパー状である前記ゲート絶縁膜を形成する工程である、半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記（ｄ）工程と前記（ｅ）工程の間に、
   （ｇ）前記ゲート絶縁膜上の前記第１窒化シリコン膜に開口部を設ける工程を有し、
   前記（ｅ）工程は、前記開口部および前記第１窒化シリコン膜上に前記ゲート電極を形成する工程である、半導体装置の製造方法。

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