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JP6617571B2 - 半導体スイッチング素子のゲート駆動回路 - Google Patents

半導体スイッチング素子のゲート駆動回路 Download PDF

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Description

本発明は、電力変換装置に使用される電圧駆動形の半導体スイッチング素子のゲート駆動回路に関するものである。
図4は、電圧駆動形の半導体スイッチング素子を用いたインバータの主回路構成図である。
図4において、1は直流電源、2は電圧駆動形の半導体スイッチング素子2a〜2fからなる三相のインバータ部、3a,3bはゲート駆動回路、4は制御回路、S,Sは制御回路4からゲート駆動回路3a,3bにそれぞれ与えられる制御信号、Mは負荷としてのモータである。
なお、直流電源1は、交流電源電圧を整流する整流回路と電解コンデンサとによって置き換えても良い。また、図4では、ゲート駆動回路3a,3b及び制御信号S,Sが一相分のスイッチング素子2a,2bについて示されているが、他のスイッチング素子2c〜2fにも同様に設けられている。
電圧駆動形のスイッチング素子2a〜2fとしては、図示するMOSFETの他にIGBTが使用されることもあり、その場合には、IGBT本体に還流ダイオードが逆並列接続される。
ゲート駆動回路3a,3bの構成は何れも同一であるため、ここでは、スイッチング素子2aを駆動するゲート駆動回路3aの構成例について説明する。
図5は、第1の従来技術としてのゲート駆動回路3aを示している。図5において、31は制御信号Sが入力されるフォトカプラ等からなる駆動部、32は回路駆動用の直流電源(その電圧値をVとする)、33は駆動部31に一端が接続されたベース抵抗、34,35はベース抵抗33の他端に各ベースが接続されたトーテムポール出力形のトランジスタ、36,37はトランジスタ34,35にそれぞれ直列に接続された電流制限用の抵抗である。
ここで、主回路のスイッチング素子2aをターンオンさせるためのトランジスタ34はNPN形、スイッチング素子2aをターンオフさせるためのトランジスタ35はPNP形であり、これらのトランジスタ34,35は、駆動部31からベース抵抗33を介して入力される信号Sがベースに加わることによって相補的に動作する。
この回路の電源としては、直流電源32の代わりに、トランジスタ34,35に対応させて正負の電源が設けられる場合もある。
図5の動作を詳細に説明すると、信号Sが「High」レベルの時はトランジスタ34がオンして直流電源32からスイッチング素子2aのゲートに電流が流れ込み、ゲート・ソース間電圧VGSがゲートしきい値電圧(以下、単にしきい値電圧ともいう)Vthを超えるとスイッチング素子2aがオンする。一方、信号Sが「Low」レベルの時はトランジスタ35がオンすることで、スイッチング素子2aのゲートに蓄積している電荷が放電する方向に電流が流れるため、スイッチング素子2aがオフする。
なお、ベース抵抗33及び電流制限用の抵抗36,37の抵抗値を調整することにより、スイッチング素子2aのスイッチング時における波形を制御してサージ電圧の抑制等が行われる。
図5に示したようなゲート駆動回路は、例えば特許文献1に記載されている。
次に、図6は第2の従来技術としてのゲート駆動回路3aを示している。このゲート駆動回路3aは、図5の回路にトランジスタ38等からなるアクティブミラークランプ回路を追加したものである。
図6において、ターンオフ用のトランジスタ35がオンしてスイッチング素子2aがオフしているときに、図4の対向アームのスイッチング素子2bがターンオンすることによりスイッチング素子2aの寄生ダイオードが逆回復すると大きなdv/dtが発生し、寄生容量Cを介して、電流i(=C・dv/dt)がスイッチング素子2aのゲートに流れ込む。これにより、スイッチング素子2aのゲート電位が上昇していき、ゲート・ソース間電圧VGSがしきい値電圧Vthを超えるとスイッチング素子2aがターンオンして上下アームが短絡することとなり、最悪の場合にはスイッチング素子2a,2bが破壊されるおそれがある。
このため、図6に示す如く、スイッチング素子2aのゲート・ソース間にトランジスタ38を接続し、スイッチング素子2aのオフ時にはトランジスタ38を強制的にオンすることにより、スイッチング素子2aのゲート・ソース間を低インピーダンスにしてターンオンを防止している。トランジスタ38をオンさせる制御動作としては、駆動部31aが、信号線39を介してスイッチング素子2aのゲート・ソース間電圧VGSを検出し、この電圧VGSがしきい値電圧Vthに達する前に強制オン信号Sを出力してトランジスタ38のベースに与える。
図6のようなアクティブミラークランプ回路を備えたゲート駆動回路は、例えば特許文献2に記載されている。
特開2004−129378号公報(段落[0005]、図8等) 特開2006−296119号公報(段落[0008]、図2等)
さて、一般にシステムの大容量化を図るために、インバータ等の各アームのスイッチング素子を複数、並列に接続して使用することがある。
図7は、互いに並列に接続されたスイッチング素子2a,2a’を図5と同一のゲート駆動回路3aにより駆動する場合の構成図である。この図7において、i,iはそれぞれスイッチング素子2a,2a’のドレイン電流を示す。
図7において、スイッチング素子2a,2a’のしきい値電圧Vthに特性上のばらつきがあると、これらのスイッチング素子2a,2a’のスイッチングタイミングにずれが生じる。すなわち、図8に示すように、上昇していくゲート・ソース間電圧VGSに対して低いしきい値電圧Vth1を有する素子は時刻tにてターンオンし、高いしきい値電圧Vth2を有する素子は時刻tにてターンオンすることになり、t,t間にずれ時間Δtが生じる。これにより、早くターンオンした素子には、ずれ時間Δtに大きな電流が流れてスイッチング損失が集中する。
図9,図10は、スイッチング素子2a,2a’のドレイン電流i,iを示す波形図であり、図9はしきい値電圧Vth1,Vth2の差(言い換えればターンオン時刻t,tの差)が小さい場合、図10はVth1,Vth2の差が大きい場合である。これらの図から明らかなように、ずれ時間Δtが大きいほど電流i,iのアンバランスは顕著になる。
また、図11は、スイッチング素子2a,2a’の対向アームに2個のスイッチング素子が互いに並列接続されており、これらのしきい値電圧Vth1,Vth2の差が大きい場合の、対向アーム側の2個のスイッチング素子の各ダイオード(スイッチング素子がMOSFETである場合は寄生ダイオード)の逆回復時における電流i1d,i2dの波形図である。
スイッチング素子2a,2a’のしきい値電圧Vth1,Vth2の差が大きいと、仮にダイオード側の特性が等しくても、配線構造的な要因によって電流のアンバランスが少なからず発生し、結果として、図11に示すように対向アーム側のダイオードにも電流i1d,i2dのアンバランスが発生する。
このため、スイッチング素子のゲートしきい値電圧のばらつきを考慮した損失設計、温度設計を行う必要があり、必然的に、上記のばらつきがない場合、つまり各スイッチング素子の特性が一致する場合と比較して設計作業が冗長化せざるを得ない。また、各スイッチング素子の特性を個別に管理すれば設計の冗長化は緩和されるが、特性の個別管理に要する費用がかさむため、その分のコスト上昇は避けられない。
一方、図7に示した回路においても、ゲート駆動回路に前述したアクティブミラークランプ回路を備えれば、スイッチング素子2a,2a’の不要なターンオンを防ぐことが可能であるが、ゲート駆動回路の規模が大きくなると共に、アクティブミラークランプ回路の制御回路やその制御機能を備えた専用のICが必要になり、これらもコスト上昇の原因となっていた。
更に、アクティブミラークランプ回路を設けたとしても、しきい値電圧Vth1,Vth2のばらつきによる電流アンバランスは未解決のままである。
そこで、本発明の解決課題は、互いに並列に接続された複数の半導体スイッチング素子を駆動する場合に、ゲートしきい値電圧のばらつきに起因する電流アンバランスを抑制すると共に、回路規模を増大させることなく、対向アームがターンオンした際の上下アームの短絡を防止可能としたゲート駆動回路を提供することにある。
上記課題を解決するため、請求項1に係る発明は、互いに並列に接続された複数の電圧駆動形半導体スイッチング素子からなるスイッチング素子群を駆動するために前記スイッチング素子群のゲートに共通して接続されるゲート駆動回路であって、
前記スイッチング素子群をターンオンさせる第1のスイッチと、前記第1のスイッチに直列に接続されて前記スイッチング素子群をターンオフさせる第2のスイッチと、前記第1のスイッチを流れる電流を制限する第1の電流制限用抵抗と、前記第2のスイッチを流れる電流を制限する第2の電流制限用抵抗と、前記第1のスイッチ及び前記第2のスイッチの駆動電源としての少なくとも第1の直流電源と、を備えたゲート駆動回路において、
前記第1のスイッチに対するオン指令信号によりオンして前記スイッチング素子群をターンオンさせる第3のスイッチと、
前記第2のスイッチに対するオフ指令信号によりオフして前記スイッチング素子群をターンオフさせる第4のスイッチと、
前記第3のスイッチ及び前記第4のスイッチの駆動電源として、前記第3のスイッチと前記第4のスイッチとを含む直列回路の両端に接続され、かつ、前記第1の直流電源より電圧値が低い第2の直流電源と、
オン状態の前記第3のスイッチを介して前記第2の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスを、オン状態の前記第1のスイッチを介して前記第1の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスよりも低くしたものである。
請求項2に係る発明は、請求項1に記載した半導体スイッチング素子のゲート駆動回路において、前記第2の直流電源の電圧値を、前記スイッチング素子群のゲートしきい値電圧のうちの最大値にほぼ等しくしたものである。
請求項3に係る発明は、請求項1または2に記載した半導体スイッチング素子のゲート駆動回路において、前記第4のスイッチをオンさせるタイミングを、前記第2のスイッチをオンさせるタイミングより遅くするためのオフ遅延回路を備えたものである。
請求項4に係る発明は、請求項1〜3の何れか1項に記載した半導体スイッチング素子のゲート駆動回路において、前記第2の直流電源を、前記第1の直流電源の両端に接続された抵抗とツェナーダイオードとの直列回路と、前記ツェナーダイオードに並列に接続されたコンデンサとにより構成し、前記コンデンサの両端電圧を前記第2の直流電源の電圧値として用いるものである。
本発明のゲート駆動回路によれば、互いに並列に接続された複数の半導体スイッチング素子を駆動する場合において、ゲートしきい値電圧のばらつきに起因する電流アンバランスを抑制する機能と、対向アームのスイッチング素子がターンオンする際のダイオードの逆回復現象に伴う上下アーム短絡を防止する機能とを、同時に果たすことができる。
これにより、設計の冗長化や各スイッチング素子の特性の個別管理を解消し、また、回路規模の増大を回避してコストの低減を図ることができる。
本発明の実施形態を示す回路構成図である。 図1における第2の直流電源の他の構成図である。 図1における主回路スイッチング素子のゲート・ソース間電圧を示す波形図である。 電圧駆動形半導体スイッチング素子を用いたインバータの主回路構成図である。 ゲート駆動回路の第1の従来技術を示す構成図である。 ゲート駆動回路の第2の従来技術を示す構成図である。 並列接続された2個のスイッチング素子を図5のゲート駆動回路により駆動する場合の構成図である。 図7における主回路スイッチング素子のゲート・ソース間電圧を示す波形図である。 並列接続された2個のスイッチング素子のゲートしきい値電圧のばらつきが小さい場合の電流波形図である。 並列接続された2個のスイッチング素子のゲートしきい値電圧のばらつきが大きい場合の電流波形図である。 並列接続された2個のスイッチング素子のゲートしきい値電圧のばらつきが大きい場合の、対向アーム側ダイオードの逆回復時の電流波形図である。
以下、図に沿って本発明の実施形態を説明する。
図1は、本実施形態に係るゲート駆動回路30を、駆動対象の半導体スイッチング素子2a,2a’と共に示した構成図である。この実施形態では、前述した図7と同様に、インバータ等の一つのアームに2個のスイッチング素子2a,2a’が互いに並列に接続されており、これらのスイッチング素子2a,2a’をゲート駆動回路30が駆動する場合を想定している。
図1において、図7と同一の部分には同一の参照符号を付してあり、以下では、図7と異なる部分を中心に説明する。
図1のゲート駆動回路30では、図7のゲート駆動回路3aに対して、新たにオフ遅延回路41、ダイオード42,44、トーテムポール出力形のNPN形トランジスタ43及びPNP形トランジスタ45、並びに直流電源46が追加されている。すなわち、トランジスタ34,35の共通接続されたベースとトランジスタ43,45の共通接続されたベースとの間に、オフ遅延回路41とダイオード42との並列回路が接続され、トランジスタ43,45のエミッタ間にダイオード44が接続されると共に、トランジスタ43,45のコレクタ間に直流電源46が接続されている。そして、トランジスタ45のエミッタはトランジスタ34,35のエミッタと共に、スイッチング素子2a,2a’のゲートに接続されている。
なお、ダイオード44は、トランジスタ34,43が同時にオンしている場合に、トランジスタ43に逆電圧が印加されるのを防止するためのものである。
ここで、直流電源46の電圧VB2は、直流電源32の電圧VB1より低い値とし(VB2<VB1)、主回路のスイッチング素子2a,2a’のゲートしきい値電圧Vth1,Vth2の最大値(大きい方の値)程度にすることが望ましい。直流電源46は、入力側の直流電源32と別個独立に構成しても良いし、図2に示すように、直流電源32に抵抗46aとツェナーダイオード46bとを直列に接続し、ツェナーダイオード46bに並列に接続したコンデンサ46cの両端から電圧VB2を得ても良い。
なお、直流電源32,46は請求項における第1,第2の直流電源にそれぞれ相当し、トランジスタ34,35,43,45は第1〜第4のスイッチにそれぞれ相当する。第1の直流電源は、図示する直流電源32のように正側電源だけでなく、トランジスタ34,35に対応させて正側電源及び負側電源を設けても良い。
上記構成において、主回路のスイッチング素子2a,2a’はIGBTでも良く、その並列接続数は3以上でも良い。また、第1〜第4のスイッチは、バイポーラトランジスタに限らずFETを使用しても良い。
更に、抵抗36,37の接続位置は、トランジスタ34,35のエミッタ側でも良い。
次に、本実施形態の動作を説明する。
スイッチング素子2a,2a’のターンオン時には、制御信号Sに基づいて駆動部31から出力されるターンオン指令信号Sがベース抵抗33を介してターンオン用のトランジスタ34のベースに加わる。同時に、ターンオン指令信号Sは、ベース抵抗33、ダイオード42を介してターンオン用のトランジスタ43のベースに加わる。これにより、トランジスタ34,43がオンする。
この時、トランジスタ43側には、その出力電流経路にトランジスタ34側の抵抗36のような電流制限用の抵抗が存在せず、出力電流経路が低インピーダンスであるため、直流電源46の電圧VB2により、トランジスタ43及びダイオード44を介した電流がスイッチング素子2a,2a’のゲート側に急速に流れる。
その後、スイッチング素子2a,2a’のゲート・ソース間電圧VGSが電圧VB2に達した時点以降は、直流電源32から電流制限用の抵抗36、トランジスタ34を介した電流がスイッチング素子2a,2a’のゲート側に流れ、ゲート電位が最終的に確立する。
従って、スイッチング素子2a,2a’のゲートしきい値電圧Vth1,Vth2にばらつきがあったとしても、ゲート・ソース間電圧VGSは、図3に示す如くVB2に達するまでは急峻なdv/dtで立ち上がる。このため、ゲート・ソース間電圧VGSが立ち上がってから各しきい値電圧Vth1,Vth2に達するまでの時刻t,tは短く、両者のずれ時間Δtは非常に短くなる。
なお、上記のずれ時間Δtに、トランジスタ43に過大な電流が流れるのを防止するため、トランジスタ43のエミッタ側またはコレクタ側に、電流制限用の抵抗を直列に接続しても良い。
この実施形態によれば、スイッチング素子2a,2a’のターンオン時における電流や損失のアンバランスが解消され、両者のターンオン時のドレイン電流波形は、しきい値電圧Vthの差が小さい場合の図9のような波形となる。このようにスイッチング素子2a,2a’の電流波形がほぼ等しくなることで、スイッチング素子2a,2a’に対向するアームのダイオードを流れる電流波形もほぼ同様になるため、図11に示したようなダイオード側の電流や損失のアンバランスも解消されるようになる。
スイッチング素子2a,2a’のターンオフ時には、駆動部31からのターンオフ指令信号Sにより、トランジスタ35,45がオンする。その際、トランジスタ45側のベースにはオフ遅延回路41が接続されているため、入力側のトランジスタ35の方がトランジスタ45より早くオンする。
これにより、スイッチング素子2a,2a’のゲートの充電電荷は、トランジスタ35及び抵抗37を介して徐々に放電され、その後にトランジスタ45がオンする。
ここで、オフ遅延回路41は、スイッチング素子2a,2a’のターンオフ時におけるゲート抵抗を抵抗37によって確保しつつ、ターンオフ完了時に対向アームのターンオンにより生じ得るスイッチング素子2a,2a’の誤オン動作を、専用のIC等を用いずに防止する機能を果たしている。このオフ遅延回路41は、トランジスタ45のオン動作をトランジスタ35より遅らせることができれば良いため、例えばRC時定数回路等により構成して所定の遅延時間を持たせれば良い。
スイッチング素子2a,2a’がターンオフする過渡現象以外の、スイッチング素子2a,2a’の通常のオフ状態では、トランジスタ45をオン状態にすることにより、スイッチング素子2a,2a’のゲート・ソース間は、ほぼゼロインピーダンスで短絡されている。従って、スイッチング素子2a,2a’の対向アームのスイッチング素子がターンオンし、自アームの還流ダイオード(または寄生ダイオード)が逆回復した時に大きなdv/dtが発生しても、スイッチング素子2a,2a’のゲート・ソース間電圧VGSがしきい値電圧Vth1,Vth2を超えることはなく、これらの誤オンによる上下アームの短絡を防止することが可能になる。
以上説明したように、本実施形態によれば、直流電源46及びトランジスタ43,45等からなる回路を従来のゲート駆動回路に追加するだけで、主回路スイッチング素子のゲートしきい値電圧のばらつきによる電流アンバランスの抑制機能と、対向アームがターンオンした際の上下アームの短絡防止機能とを果たすことができる。
本発明に係るゲート駆動回路は、互いに並列に接続された複数の電圧駆動型半導体スイッチング素子を駆動する用途であれば、インバータ、コンバータ、チョッパ等、各種の電力変換装置に適用可能である。
1:直流電源
2a,2a’,2b,2c,2d,2e,2f:半導体スイッチング素子
4:制御回路
30:ゲート駆動回路
31:駆動部
32,46:直流電源
33:ベース抵抗
34,35,43,45:トランジスタ
36,37:抵抗
41:オフ遅延回路
42,44:ダイオード
46a:抵抗
46b:ツェナーダイオード
46c:コンデンサ
M:モータ

Claims (4)

  1. 互いに並列に接続された複数の電圧駆動形半導体スイッチング素子からなるスイッチング素子群を駆動するために前記スイッチング素子群のゲートに共通して接続されるゲート駆動回路であって、
    前記スイッチング素子群をターンオンさせる第1のスイッチと、前記第1のスイッチに直列に接続されて前記スイッチング素子群をターンオフさせる第2のスイッチと、前記第1のスイッチを流れる電流を制限する第1の電流制限用抵抗と、前記第2のスイッチを流れる電流を制限する第2の電流制限用抵抗と、前記第1のスイッチ及び前記第2のスイッチの駆動電源としての少なくとも第1の直流電源と、を備えたゲート駆動回路において、
    前記第1のスイッチに対するオン指令信号によりオンして前記スイッチング素子群をターンオンさせる第3のスイッチと、
    前記第2のスイッチに対するオフ指令信号によりオフして前記スイッチング素子群をターンオフさせる第4のスイッチと、
    前記第3のスイッチ及び前記第4のスイッチの駆動電源として、前記第3のスイッチと前記第4のスイッチとを含む直列回路の両端に接続され、かつ、前記第1の直流電源より電圧値が低い第2の直流電源と、
    を備え、
    オン状態の前記第3のスイッチを介して前記第2の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスを、オン状態の前記第1のスイッチを介して前記第1の直流電源から前記スイッチング素子群のゲートに流れる電流の経路のインピーダンスよりも低くしたことを特徴とする半導体スイッチング素子のゲート駆動回路。
  2. 請求項1に記載した半導体スイッチング素子のゲート駆動回路において、
    前記第2の直流電源の電圧値を、前記スイッチング素子群のゲートしきい値電圧のうちの最大値にほぼ等しくしたことを特徴とする半導体スイッチング素子のゲート駆動回路。
  3. 請求項1または2に記載した半導体スイッチング素子のゲート駆動回路において、
    前記第4のスイッチをオンさせるタイミングを、前記第2のスイッチをオンさせるタイミングより遅くするためのオフ遅延回路を備えたことを特徴とする半導体スイッチング素子のゲート駆動回路。
  4. 請求項1〜3の何れか1項に記載した半導体スイッチング素子のゲート駆動回路において、
    前記第2の直流電源を、前記第1の直流電源の両端に接続された抵抗とツェナーダイオードとの直列回路と、前記ツェナーダイオードに並列に接続されたコンデンサとにより構成し、前記コンデンサの両端電圧を前記第2の直流電源の電圧値として用いることを特徴とする半導体スイッチング素子のゲート駆動回路。
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