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DE102014119088A1 - Ein Verfahren zum Bilden eines Halbleiterbauelements und eines Halbleitersubstrats - Google Patents

Ein Verfahren zum Bilden eines Halbleiterbauelements und eines Halbleitersubstrats Download PDF

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DE102014119088A1
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dopant
semiconductor
semiconductor substrate
chalcogen
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DE102014119088.2A
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English (en)
Inventor
Gerhard Schmidt
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Priority to US14/960,261 priority patent/US10192974B2/en
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Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst ein Einbringen von Chalkogen-Dotierstoffatomen in einen Halbleiter-Dotierungsbereich eines Halbleitersubstrats eines Halbleiterbauelements. Das Verfahren umfasst ferner ein Einbringen von Schwermetallatomen in den Halbleiter-Dotierungsbereich.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele beziehen sich auf ein Produzieren von Halbleiterbauelementen und insbesondere auf ein Verfahren zum Bilden eines Halbleiterbauelements und eines Halbleitersubstrats.
  • Hintergrund
  • Float-Zone-Silizium (FZ-Silizium; FZ = Float Zone = Fließ-Zone) kann als ein Substratmaterial für Silizium-Leistungskomponenten (Si-Leistungskomponenten) verwendet werden. Die Verwendung von FZ-Materialien für die Produktion von Transistoren (z. B. IGBTs) und Dioden ist durch Kosten und Wafergröße begrenzt. Czochralski-Materialien (CZ-Materialien; CZ = Czochralski) oder preiswertere und größere Wafer-Durchmesser sind möglich. CZ-Materialien leiden jedoch aufgrund der hohen Reaktionsfähigkeit von Silizium häufig unter höherer Verunreinigung von Sauerstoff im Vergleich zu FZ-Material. Sauerstoff wird in magnetischen Czochralski-Materialien (MCZ-Materialien; MCZ = Magnetic Czochralski) (z. B. MCZ-Si) reduziert, aber MCZ-Si kann im Vergleich zu FZ-Si immer noch eine höhere interstitielle Sauerstoff[Oi]-Konzentration aufweisen. Zum Beispiel kann eine Wechselwirkung von Sauerstoff und Dotierstoffen zu einer Verschlechterung der Träger-Lebensdauer bei Halbleiterbauelementen führen.
  • Zusammenfassung
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Einbringen von Chalkogen-Dotierstoffatomen in einen Halbleiter-Dotierungsbereich eines Halbleitersubstrats eines Halbleiterbauelements. Das Verfahren umfasst ferner ein Einbringen von Schwermetallatomen in den Halbleiter-Dotierungsbereich.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleitersubstrat. Das Halbleitersubstrat umfasst einen Halbleiter-Dotierungsbereich, der Chalkogen-Dotierstoffatome in einer ersten Dotierstoffkonzentration und Schwermetallatome in einer zweiten Dotierstoffkonzentration umfasst.
  • Kurze Beschreibung der Figuren
  • Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend nur beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen
  • 1 eine schematische Darstellung eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt;
  • 2 eine schematische Darstellung eines Dotierstoffprofils eines Halbleiterbauelements zeigt;
  • 3 eine schematische Darstellung eines Halbleitersubstrats eines Halbleiterbauelements zeigt;
  • 4A Sperrkennlinien von Waferrand- und Waferzentrums-Halbleiterbauelementen bei einer Verarbeitungstemperatur von 1000°C zeigt;
  • 4B Sperrkennlinien von Waferrand- und Waferzentrums-Halbleiterbauelementen bei einer Verarbeitungstemperatur von 1050°C zeigt;
  • Detaillierte Beschreibung
  • Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.
  • Während sich Ausführungsbeispiele für verschiedene Modifikationen und alternative Formen eignen, werden dementsprechend Ausführungsbeispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Ausführungsbeispiele alle in den Schutzbereich der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzten Ausdrücke sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für beispielhafte Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, es sei denn im Zusammenhang wird deutlich etwas anderes angegeben. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweisen” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung jedoch einem Begriff eine spezifische Bedeutung geben, die von einer durch einen Fachmann allgemein verstandenen Bedeutung abweicht, soll diese Bedeutung in dem spezifischen Kontext, in dem diese Definition hierin gegeben wird, berücksichtigt werden.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel.
  • Das Verfahren 100 umfasst ein Einbringen 110 von Chalkogen-Dotierstoffatomen in einen Halbleiter-Dotierungsbereich eines Halbleitersubstrats eines Halbleiterbauelements.
  • Das Verfahren 100 umfasst ferner ein Einbringen 120 von Schwermetallatomen in den Halbleiter-Dotierungsbereich.
  • Aufgrund der Einlagerung von Chalkogen-Dotierstoffatomen und Schwermetallatomen in den Halbleiter-Dotierungsbereich kann das Verhalten (z. B. Schaltverhalten) von Halbleiterbauelementen (z. B. Dioden, Freilaufdioden oder Transistoren) verbessert werden und eine Verschlechterung bei Halbleiterbauelementen kann aufgrund einer unerwünschten Bildung von Komplexen reduziert werden. Ferner können Dotierungswerte und Minoritätsträger-Lebensdauer-Werte zum Beispiel zuverlässig mit geringer Abhängigkeit von Störstellen (z. B. Sauerstoffwerten) in dem Halbleitersubstrat gesteuert werden.
  • Das Halbleitersubstrat kann zum Beispiel Teil eines Halbleiter-Wafers oder Teil eines Halbleiter-Chips sein. Das Halbleitersubstrat kann ein siliziumbasiertes Halbleitersubstrat sein. Zum Beispiel kann das Halbleitersubstrat ein Float-Zone-Silizium-Substrat (FZ-Silizium-Substrat), ein Czochralski-Silizium-Substrat (CZ-Silizium-Substrat) oder ein magnetisches Czochralski-Silizium-Substrat (MCZ-Silizium-Substrat) sein.
  • Bei einem Beispiel kann das Halbleitersubstrat (z. B vor dem Einbringen der Chalkogen-Dotierstoffatome und vor dem Einbringen der Schwermetallatome) Silizium umfassen (oder ein Siliziumsubstrat sein), das einen spezifischen elektrischen Widerstand zwischen 500 Ωcm und 100 KΩcm, oder z. B. größer als 10000 Ωcm, oder z. B. größer als 5000 Ωcm, z. B. 5700 Ωcm, aufweist. Das Halbleitersubstrat kann zum Beispiel einen interstitiellen Sauerstoffgehalt zwischen 1 × 1017 cm–3 und 1 × 1018 cm–3 aufweisen. Zum Beispiel kann ein solches Halbleitersubstrat ein Siliziumsubstrat sein, das durch einen MCZ- oder einen CZ-Prozess produziert werden kann.
  • Alternativ dazu kann das Halbleitersubstrat (z. B. vor einem Verarbeiten) zum Beispiel (FZ-)Silizium mit einem spezifischen elektrischen Widerstand größer als 1000 Ωcm, oder z. B. zwischen 1000 Ωcm und 3000 Ωcm umfassen. Zum Beispiel kann das (FZ-)Halbleitersubstrat einen interstitiellen Sauerstoffgehalt von weniger als 1 × 1016 cm–3 aufweisen. Das FZ-Si kann eine geringere Sauerstoffkonzentration, aber höhere Kosten und Schwierigkeiten mit größeren Wafergrößen aufweisen.
  • Obwohl ein Silizium- oder auf Silizium basierendes Substrat bei den hierin beschriebenen Beispielen verwendet wird, ist das Halbleitersubstrat nicht zwingend darauf begrenzt, ein Silizium- oder auf Silizium basierendes Substrat zu sein, und kann bei alternativen Beispielen zum Beispiel ein auf Siliziumcarbid basierendes Halbleitersubstrat, ein auf Galliumarsenid basierendes Halbleitersubstrat oder ein auf Galliumnitrid basierendes Halbleitersubstrat sein.
  • Zusätzlich oder optional kann das Halbleitersubstrat (z. B. vor einem Verarbeiten gemäß dem Verfahren 100) zum Beispiel ein undotierter (intrinsischer) Halbleiterwafer sein, der eine im Wesentlichen gleiche Anzahl von Ladungsträgern eines ersten Ladungstyps (z. B. Löcher) und von Ladungsträgern eines zweiten Ladungsträgertyps (z. B. Elektronen) aufweist.
  • Die Chalkogen-Dotierstoffatome können Elemente der Gruppe 16 des Periodensystems umfassen. Zum Beispiel können Chalkogen-Dotierstoffatome Selenatome (Se-Atome), Telluratome (Te-Atome) oder Schwefelatome (S-Atome) sein. Die Chalkogen-Dotierstoffatome können aus Chalkogen-Dotierstoffatomen des gleichen Chalkogen-Elements bestehen (z. B. nur Se-Atome oder nur Te-Atome oder nur S-Atome). Alternativ dazu können die Chalkogen-Dotierstoffatome zum Beispiel eine Mischung aus unterschiedlichen Chalkogen-Atomen umfassen.
  • Zum Beispiel können die Chalkogen-Dotierstoffatome (z. B. Se) in den Halbleiter-Dotierungsbereich durch Ionenimplantation und/oder -diffusion eingelagert werden. Bei einer Ionenimplantation können die Chalkogen-Dotierstoffatome in einer Dosiskonzentration zwischen 6 × 1013 cm–2 und 5 × 1014 cm–2, oder z. B. zwischen 1 × 1014 cm–2 und 5 × 1014 cm–2, z. B. 3 × 1014 cm–2, implantiert werden. Eine Implantationsenergie von zumindest 150 keV kann für die Implantation verwendet werden. Eine Implantationstiefe kann zum Beispiel zwischen 30 nm und 100 nm sein.
  • Zum Beispiel können die Chalkogen-Dotierstoffatome auf eine Dotierstofftiefe zwischen 20 μm und 500 μm, oder z. B. 50 μm und 150 μm, z. B. 120 μm, von einer ersten Seite oder Oberfläche (z. B. einer Vorderseite oder Oberfläche) des Halbleitersubstrats durch eine Tiefdiffusion (Transport oder Bewegung) der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich eingelagert werden. Die Tiefdiffusion kann durch ein Erwärmen (oder Ausheilen) des Halbleitersubstrats (z. B. bis auf oder bei einer Temperatur zwischen 1000°C und 1200°C) für die Tiefdiffusion der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich nach der Implantation der Dotierstoffatome durchgeführt werden. Die (finale) Dotierstofftiefe, die durch die Chalkogen-Dotierstoffatome durch Tiefdiffusion erreicht wird, kann zum Beispiel größer sein als die Tiefe, die durch die Chalkogen-Dotierstoffatome durch Ionenimplantation ohne Diffusion erreicht wird, z. B. 500 bis 5000 Mal größer, oder z. B. 500 bis 2000 Mal größer, oder z. B. 1000 Mal größer.
  • Die Chalkogen-Dotierstoffatome können in den Halbleiter-Dotierungsbereich in einer ersten durchschnittlichen Dotierstoffkonzentration eingelagert werden. Zum Beispiel kann die erste durchschnittliche Dotierstoffkonzentration von Chalkogen-Dotierstoffatomen, die in den Halbleiter-Dotierungsbereich eingelagert sind, zwischen 1 × 1012 cm–3 und 5 × 1014 cm–3, oder z. B. zwischen 5 × 1013 cm–3 und 5 × 1014 cm–3, z. B. bei 1 × 1014 cm–3, liegen. Bei der Dotierstofftiefe kann die erste durchschnittliche Dotierstoffkonzentration oder Dotierstoffkonzentration der Chalkogen-Dotierstoffatome im Wesentlichen homogen sein (z. B. Dotierstoff-Schwankungen oder -Variationen von nicht mehr als 10% von dem ersten durchschnittlichen Dotierstoffkonzentrations-Wert). Zum Beispiel können die Chalkogen-Dotierstoffatome in dem Halbleiter-Dotierungsbereich dazu führen, dass der Halbleiter-Dotierungsbereich einen ersten Leitfähigkeitstyp (z. B. n-Typ) aufweist.
  • Die Schwermetallatome können Platinatome, Palladiumatome oder Goldatome sein. Die Schwermetallatome können aus Schwermetallatomen des gleichen Schwermetall-Elements (z. B. Pt-Atome) bestehen, oder können alternativ dazu Atome unterschiedlicher Schwermetallatome umfassen.
  • Zum Beispiel können die Schwermetallatome (z. B. Pt-Atome) in den Halbleiter-Dotierungsbereich durch Ionenimplantation und/oder -diffusion nach der Einlagerung von Chalkogen-Dotierstoffatomen in den Halbleiter-Dotierungsbereich eingelagert werden. Bei einem Beispiel können die Schwermetallatome in einer Dosiskonzentration zwischen 1 × 1012 cm–2 und 1 × 1014 cm–2, oder z. B. zwischen 2 × 1012 cm–2 und 5 × 1013 cm–2, z. B. bei 3 × 1012 cm–2, implantiert werden.
  • Bei einem alternativen Beispiel kann die Diffusion von Pt in den Halbleiter-Dotierungsbereich durch Bilden einer Platinsilizid-Schicht (PtSi-Schicht) über einer Seite oder Oberfläche (z. B. der ersten Seite oder Vorderoberfläche) des Halbleitersubstrats durch Abscheiden einer Pt-Schicht durchgeführt werden. Zum Beispiel führt das Erwärmen des Halbleitersubstrats bei einer Temperatur höher als 600°C (z. B. bei etwa 800°C) zu einer Diffusion von Platin aus der PtSi-Schicht heraus und in den Halbleiter-Dotierungsbereich hinein.
  • Die implantierten oder diffundierten Schwermetallatome können in den Halbleiter-Dotierungsbereich in einer zweiten durchschnittlichen Dotierstoffkonzentration eingelagert werden. Die zweite durchschnittliche Dotierstoffkonzentration (der Schwermetallatome) und die erste durchschnittliche Dotierstoffkonzentration (der Chalkogen-Dotierstoffatome) können unterschiedlich sein. Zum Beispiel kann die erste durchschnittliche Dotierstoffkonzentration höher sein als die zweite durchschnittliche Dotierstoffkonzentration. Zum Beispiel kann die zweite durchschnittliche Dotierstoffkonzentration zwischen 5 × 1011 cm–3 und 1 × 1014 cm–3, oder z. B. zwischen 1 × 1012 cm–3 und 1 × 1014 cm–3, z. B. bei 1 × 1012 cm–3, liegen.
  • Bei einer Dotierstofftiefe, z. B. zwischen 100 μm und 500 μm, oder z. B. 100 μm und 150 μm, z. B. 120 μm, von der ersten Seite oder Oberfläche kann die zweite durchschnittliche Dotierstoffkonzentration oder Dotierstoffkonzentration der Schwermetall-Dotierstoffatome im Wesentlichen homogen sein (z. B. Dotierstoff-Schwankungen oder -Variationen von nicht mehr als 10% von dem zweiten durchschnittlichen Dotierstoffkonzentrations-Wert). Zum Beispiel kann sich die Dotierstoffkonzentration von der ersten Oberfläche zu der Dotierstofftiefe von 1 × 1014 cm–3 auf homogene 1 × 1012 cm–3 an der Dotierstofftiefe verringern.
  • Das Verfahren 100 kann zusätzlich oder weiterhin ein Erzeugen von Defekten in dem Halbleiter-Dotierungsbereich umfassen, um die Diffusion von Dotierstoffatomen auf die gewünschte Dotierstofftiefe zu verbessern. Zum Beispiel kann das Verfahren 100 zusätzlich oder weiterhin das Erzeugen von Defekten in dem Halbleiter-Dotierungsbereich umfassen, sodass die Tiefdiffusion der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich eintreten kann. Die Defekte können durch Übersättigen eines Siliziumgitters des Halbleitersubstrats mit Eigenzwischengitteratomen erzeugt werden (z. B. durch Bilden einer defekt-induzierenden Schicht über einer Seite, z. B. auf einer vorderseitigen Hauptoberfläche oder einer rückseitigen Hauptoberfläche des Halbleitersubstrats und in der Nähe des Halbleiter-Dotierungsbereichs). Zum Beispiel kann die defekt-induzierende Schicht eine Beanspruchung verursachen, die auf das Halbleitersubstrat angewandt werden sollen, was eine Bildung von Defekten und/oder Zwischengitteratomen (z. B. Eigenzwischengitteratomen) in dem Halbleiter-Dotierungsbereich bewirken kann. Die Bildung von Zwischengitteratomen und/oder Defekten erhöht die Diffusionstiefe und/oder verursacht eine beschleunigte Diffusion der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich.
  • Die defekt-induzierende Schicht kann jegliches Material, Element, Verbindung umfassen, das/die eine Beanspruchung verursachen kann, die auf das Halbleitersubstrat und auf den Halbleiter-Dotierungsbereich angewandt werden soll. Zum Beispiel kann die defekt-induzierende Schicht gebildet werden, indem phosphorhaltige (z. B. P) Dotierstoffatome zum Bilden der defekt-induzierenden Schicht, die Phosphor (z. B. Phosphorglas) umfasst, bereitgestellt werden. Bei einem Beispiel kann die defekt-induzierende Schicht auf einer Seite des Halbleitersubstrats gebildet werden, indem Phosphan (PH3) oder Phosphoroxychlorid-Gas (POCl3-Gas) oder eine andere gasförmige Verbindung, die Phosphor umfasst, bei einer Temperatur zwischen 900°C und 1050°C an das Substrat bereitgestellt wird.
  • Die defekt-induzierende Schicht kann vor oder während des Einbringens der Chalkogen-Dotierstoffatome gebildet werden. Bei einem Beispiel kann die defekt-induzierende Schicht nach der Implantation von Chalkogen-Dotierstoffatomen, aber vor dem Erwärmen oder Ausheilen des Halbleitersubstrats für die Eindiffusion (z. B. Tiefdiffusion) der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich gebildet werden. Die defekt-induzierende Schicht kann von dem Halbleitersubstrat entfernt werden oder kann während des Erwärmens oder Ausheilens auf dem Halbleitersubstrat verbleiben. Bei einem alternativen Beispiel kann die defekt-induzierende Schicht gebildet werden, bevor die Chalkogen-Dotierstoffatome implantiert werden, z. B. durch Implantation von Phosphor-Ionen in einen Oberflächenbereich (z. B. von etwa 1 μm) des Halbleitersubstrats. Zum Beispiel kann die defekt-induzierende Schicht auf dem Halbleitersubstrat während der Einlagerung der Chalkogen-Dotierstoffatome verbleiben. Sobald die Eindiffusion der Chalkogen-Dotierstoffatome durchgeführt worden ist, können die Schwermetallatome in den Halbleiter-Dotierungsbereich eingelagert werden. Die defekt-induzierende Schicht kann vor oder nach der Einlagerung der Schwermetallatome in den Halbleiter-Dotierungsbereich entfernt werden.
  • Das Verfahren 100 kann ferner ein Einbringen von Dotierstoffatomen in einen oder mehrere Diodenbereiche oder Transistor-Dotierungsbereiche des Halbleiterbauelements nach der Einlagerung der Schwermetallatome in den Halbleiter-Dotierungsbereich umfassen. Zum Beispiel können der eine oder die mehreren Transistor-Dotierungsbereiche Source- und/oder Drain-Bereiche einer Transistorstruktur (z. B. eines Metalloxid-Halbleiter-Feldeffekt MOSFET; MOSFET = metal oxide semiconductor field effect) und/oder einen Kollektor- und/oder einen Emitter-Bereich einer bipolaren Transistorstruktur (z. B. einer Bipolartransistor-Struktur mit isoliertem Gate (IGBJT-Struktur); IGBJT = insulated gate bipolar junction transistor) und/oder einen oder mehrere Body-Bereiche und/oder Wannen-Bereiche einer Transistorstruktur umfassen.
  • Die Dotierstoffatome zum Bilden des einen oder der mehreren Diodenbereiche oder Transistor-Dotierungsbereiche können sich von den Chalkogen-Dotierstoffatomen und den Schwermetallatomen unterscheiden. Zum Beispiel können die Dotierstoffatome zum Bilden des einen oder der mehreren Transistor-Dotierungsbereiche Bor (B) für eine P-Typ-Dotierung der Transistor-Dotierungsbereiche und Phosphor (P) oder Arsen (As) für eine N-Typ-Dotierung der Transistor-Dotierungsbereiche umfassen.
  • Die Bildung eines oder mehrerer Transistor-Dotierungsbereiche kann an der erste Seite (z. B. der Vorderseite) durchgeführt werden. Zum Beispiel können bei einer lateralen Transistorstruktur die Transistor-Dotierungsbereiche (z. B. der Source/Emitter-Transistor-Dotierungsbereich, der Drain/Kollektor-Transistor-Dotierungsbereich, Body-Bereiche und/oder Wannen-Bereiche) durch Einbringen von Dotierstoffatomen in die jeweiligen Transistor-Dotierungsbereiche gebildet werden.
  • Danach können einer oder mehrere Elektrodenbereiche durch Abscheiden von Metall (z. B. durch Sputtern oder Verdampfung) auf zumindest einem Transistor-Dotierungsbereich (z. B. auf einem Source/Emitter-Transistor-Dotierungsbereich und/oder Drain/Kollektor-Transistor-Dotierungsbereich) an der ersten Seite gebildet werden.
  • Bei einer vertikalen Transistorstruktur kann zum Beispiel ein erster Transistor-Dotierungsbereich (z. B. ein Source-Bereich oder ein Emitter-Bereich) zuerst an der ersten Seite (z. B. an der Vorderseite des Halbleitersubstrats) gebildet werden. Danach kann die Metallschicht (z. B. Kupfer Cu oder Aluminium Al oder jegliches geeignete Metall) abgeschieden werden, um einen ersten Elektrodenbereich zu bilden, der den ersten Transistor-Dotierungsbereich an der ersten Seite kontaktiert.
  • Nach Abscheidung und Strukturierung der Metallisierungsschichten an der ersten Seite kann das Verfahren ferner ein Dünnen (z. B. Rückschleifen) des Halbleitersubstrats an einer zweiten Seite (z. B. der Rückseite) des Halbleitersubstrats umfassen. Das Halbleitersubstrat kann auf eine Dicke zwischen 40 μm und 500 μm, oder z. B. zwischen 40 μm und 200 μm, oder z. B. zwischen 40 μm und 150 μm gedünnt werden. Zum Beispiel kann eine 600 V-Vorrichtung eine Dicke von etwa 60 μm aufweisen.
  • Das Verfahren kann weiterhin ein Bilden eines Feldstopp-Dotierungsbereichs des ersten Leitfähigkeitstyps an der zweiten Seite des (gedünnten) Halbleitersubstrats umfassen. Das Bilden des Feldstopp-Dotierungsbereichs kann ein Implantieren von Protonen (z. B. Protonenbestrahlung) und ein Ausheilen des Halbleitersubstrats bei einer Temperatur zwischen 400°C und 500°C umfassen. Die Protonen können zum Beispiel von der zweiten Seite (z. B. der Rückseite) des Halbleitersubstrats implantiert werden, und können auf eine Tiefe von zwischen 30 μm und 100 μm, oder z. B. zwischen 30 μm und 100 μm, oder z. B. zwischen 30 μm und 50 μm von der zweiten Seite des Halbleitersubstrats implantiert werden. Zum Beispiel kann der Feldstopp-Dotierungsbereich direkt benachbart zu dem Halbleiter-Dotierungsbereich gebildet werden.
  • Das Verfahren kann ferner ein Einbringen von Dotierstoffatomen (anders als die Chalkogen-Dotierstoffatome und die Schwermetallatome) in einen zweiten Transistor-Dotierungsbereich umfassen, um einen zweiten Transistor-Dotierungsbereich an der zweiten Seite des Halbleitersubstrats zu bilden. Der zweite Transistor-Dotierungsbereich kann über oder direkt auf dem Feldstopp-Dotierungsbereich gebildet werden. Thermisches Laserausheilen (LTA = laser thermal annealing) kann vor den Metallisierungsprozessen durchgeführt werden. Zum Beispiel kann das Verfahren ferner ein Abscheiden von Metall (z. B. Rückseiten-Metallisierung) umfassen, um einen zweiten Elektrodenbereich zu bilden, der nach dem LTA-Prozess den zweiten Transistor-Dotierungsbereich kontaktiert oder auf demselben ist.
  • Bei einigen Beispielen kann das Verfahren 100 das Bilden eines Halbleiterbauelements umfassen, das eine Diode, eine Transistorstruktur (z. B. eine MOSFET-Struktur oder eine IGBT-Struktur) oder ein Halbleiterleistungsbauelement umfassen kann.
  • Zum Beispiel kann der Halbleiter-Dotierungsbereich als ein dotierter Body-Bereich einer MOSFET-Struktur oder als ein dotierter Drift-Bereich einer IGBT-Struktur gebildet werden. Zum Beispiel kann der Halbleiter-Dotierungsbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich liegen.
  • Um eine vertikale IGBT-Struktur zu bilden, kann das Verfahren 100 ein Bilden des Halbleiter-Dotierungsbereichs durch Einbringen der Chalkogen-Dotierstoffatome und der Schwermetallatome in den Halbleiter-Dotierungsbereich umfassen. Zum Beispiel kann das Verfahren ein Bilden (z. B. danach) eines Transistor-Dotierungsbereichs (z. B. eines Body-Bereichs) durch Einbringen von Dotierstoffatomen (z. B. B) umfassen, um einen Body-Bereich eines zweiten Leitfähigkeitstyps (z. B. p-Typs) zu bilden. Zum Beispiel kann das Verfahren ein Bilden des ersten Transistor-Dotierungsbereichs (z. B. eines Emitter-Bereichs) an der ersten Seite durch Einbringen von Dotierstoffatomen (z. B. P oder As) umfassen, um den ersten Transistor-Dotierungsbereich eines ersten Leitfähigkeitstyps (z. B. n-Typs) an der ersten Seite zu bilden. Zum Beispiel kann das Verfahren das Bilden des ersten Transistor-Dotierungsbereichs zumindest teilweise in dem Body-Bereich und ein Bilden des Body-Bereichs über und/oder (direkt) benachbart zu dem Halbleiter-Dotierungsbereich umfassen. Das Verfahren kann ein Bilden eines ersten Elektrodenbereichs an der ersten Seite des Halbleitersubstrats umfassen, das den ersten Transistor-Dotierungsbereich kontaktiert. Das Verfahren kann ferner ein Bilden des Feldstopp-Dotierungsbereichs eines ersten Leitfähigkeitstyps (z. B. n-Typs) an der zweiten Seite des Halbleitersubstrats durch eine Einlagerung von Protonen in das Halbleitersubstrat umfassen. Das Verfahren kann ein Bilden des Feldstopp-Dotierungsbereichs benachbart (z. B. direkt benachbart) zu dem Halbleiter-Dotierungsbereich umfassen. Das Verfahren kann ein Bilden eines zweiten Transistor-Dotierungsbereichs (z. B. eines Kollektorbereichs) eines zweiten Leitfähigkeitstyps (z. B. eines stark dotierten p+-Typ-Bereichs) benachbart (z. B. direkt benachbart) zu dem Feldstopp-Dotierungsbereich an der zweiten Seite des Halbleitersubstrats umfassen. Das Verfahren kann ein Bilden eines zweiten Elektrodenbereichs an der zweiten Seite des Halbleitersubstrats umfassen, der den zweiten Transistor-Dotierungsbereich kontaktiert.
  • Bei einem Beispiel des Flusses von Prozessen gemäß Verfahren 100 kann eine Dotierung von Se-Atomen durch Implantieren zwischen 1 × 1014 cm–2 und 5 × 1014 cm–2 (z. B. 3 × 1014 cm–2) durchgeführt werden. Dem kann eine PH3-Diffusion zwischen 900°C und 1150°C, (z. B. 1000°C to 1050°C) folgen, der ein Treiben in den Temperaturbereich zwischen 1000°C und 1200°C folgen kann.
  • Nach der Vordiffusion können ein Prozess (z. B. ein Produktions- oder Herstellungsprozess) einer Diode (oder Transistors) mit einem Emitter und ein Pt-Diffusionsprozess durchgeführt werden. Zum Beispiel kann die Pt-Diffusion durch eine Bildung eines Pt-Silizids in einem Kontaktloch durchgeführt werden, das eine unerschöpfliche Quelle darstellt. Eine erforderliche Pt-Konzentration in einem Basenbereich zum Einstellen einer Vorwärtsspannung VF [F = Forwards = Vorwärts] (des Halbleiterbauelements) kann durch die Pt-Diffusionstemperatur gesteuert werden, die zum Beispiel für einige Diodentypen bei etwa 857°C liegen kann.
  • Nach der Metallisierung der Vorderseite kann ein Dünnen des Wafers an dem Waferende (z. B. an der Rückseite oder zweiten Seite des Wafers) auf eine Dicke von etwa 120 μm durchgeführt werden. Dem kann die Implantation des Rückseiten-Emitters und Laserausheilen folgen. Die Herstellung eines Rückseiten-Feldstopps kann durch Protonenimplantation und ein Ausheilen bei 400°C durchgeführt werden. Bei dieser Temperatur können die Pt-H-Komplexe in dem Protonenfeldstopp wieder aufgelöst werden. Nach der Metallisierung der Rückseite kann zum Beispiel eine Messung der statischen Parameter in einem Wafer-Testfeld durchgeführt werden.
  • Für Si-Leistungskomponenten (Halbleiterbauelemente, die in der Lage sind, Ströme zwischen 50 A und 100 A sowie Spannungen von 500 V bis über 1000 V zu unterstützen) kann zum Beispiel ein n-dotiertes, zonengezogenes Float-Zone-Grundmaterial (FZ-Grundmaterial) (z. B. als ein Substratmaterial) verwendet werden. Phosphor kann als ein Dotierstoffmaterial während der Ziehprozesse zugegeben werden, um den erforderlichen spezifischen Widerstand zu erreichen. Alternativ dazu kann für moderat niedrige Dotierungsniveaus eine Neutronenbestrahlung (z. B. Neutronen-Transmutationsdotierung (NTD = Neutron Transmutation Doping)) durchgeführt werden, wo bei über einen Kern(Nuklear)Reaktor Siliziumkerne zu Phosphorkernen umgewandelt werden können. NTD führt aufgrund des geringen Einfangquerschnitts der Neutronen zu einer sehr gleichmäßigen Dotierung über den Siliziumstab. Damit lassen sich radiale Widerstandsschwankungen stark reduzieren und das Material kann zum Beispiel insbesondere für Hochspannungsanwendungen verwendet werden. Die Verwendung von FZ-Materialien für die Serienproduktion von IGBTs und Dioden in dem niedrigeren Spannungsbereich von 400 V bis 1200 V ist jedoch verhältnismäßig teuer und Scheibengrößen können nicht über 8 Zoll hinausgehen. Zum Beispiel können FZ-Si-Wafer größer als 300 mm nicht produziert werden.
  • Demgegenüber werden Czochralski-CZ-Materialien preisgünstiger hergestellt und Wafer-Durchmesser bis zu 12 Zoll werden serienmäßig produziert. Allerdings zeigt das produzierte Material aufgrund der hohen Reaktionsfähigkeit von Silizium eine deutlich höhere Verunreinigung von Sauerstoff im Vergleich zu FZ-Material. Mit dem magnetischen Czochralski-Material (MCZ) wird durch die Verwendung eines Magnetfeldes während des Dotierungsprozesses der Effekt von Sauerstoff deutlich abgeschwächt und damit wird zum Beispiel die Bildung von Sauerstoffpräzipitaten unterdrückt.
  • Im Gegensatz zu FZ-Materialien zeigt MCZ-Si dennoch eine deutlich höhere Konzentration von interstitiellem Sauerstoff [Oi]. Während zum Beispiel beim FZ-Si typische Werte unter 1 × 1016 cm–3 liegen, sind MCZ-Materialien etwa um 2 Größenordnungen größer. Zum Beispiel liegen Werte zwischen 1 × 1017 cm–3 und 1 × 1018 cm–3. Der interstitielle Sauerstoff führt bei Temperaturen zwischen 300°C und 550°C zu einem Aufbau von thermischen Donatoren durch Wechselwirkung mit Punktdefekten (Leerstellen, Eigenzwischengitteratome) in dem Si-Gitter.
  • Es wird eine Unterscheidung vorgenommen zwischen tiefen thermischen Doppel-Donatoren (TDD = thermal double donors), die als Sauerstoffkomplexe mit drei oder mehr Sauerstoffatomen interpretiert werden, und flachen thermischen Donatoren (STDH = shallow thermal donors), zu deren Bildung Wasserstoff erforderlich ist und die daher z. B. nach einer Protonenbestrahlung beobachtet werden. Oberhalb von 550°C sind die thermischen Donatoren nicht stabil und lösen sich auf. Da allerdings die Back-End-of-Line-Prozesstemperaturen (BEOL-Prozesstemperaturen) (z. B. von Metallsintern und Imidzyklierung) in dem Bereich zwischen 300°C und 400°C liegen, kann ihr Einfluss auf die Dotierung in der Driftzone zum Beispiel nur vernachlässigt werden, wenn die [Oi]-Konzentration ausreichend niedrig bleibt (z. B. ≤ 3 × 1017 cm–3).
  • Zusätzlich sollte zum Beispiel eine Wechselwirkung des Sauerstoffs mit den Dotierstoffen, die verwendet werden, um den spezifischen Widerstand in der Driftzone zu erreichen, vermieden werden. Zum Beispiel kann eine B-Dotierung mit p-Typ-CZ-Silizium, das zum Herstellen von Solarzellen verwendet wird, eine Verschlechterung der Träger-Lebensdauer aufgrund des Aufbaus von B-O-Komplexen erfahren.
  • Eine n-Dotierung von MCZ-Si (z. B. mit P) wird üblicherweise als ein Grund(substrat)material für Leistungskomponenten verwendet. Da keine P-O- und/oder Se-Komplexe beobachtet werden, kann Sauerstoff als weniger schädlich angesehen werden.
  • Eine Schwierigkeit besteht allerdings in Bezug auf die erforderlichen, verhältnismäßig engen Toleranzen der Dotierstoffkonzentration des Endmaterials für die Verwendung als Leistungskomponenten. Die Variation der spezifischen Widerstände ist für CZ-Materialien aufgrund des Herstellungsprozesses mehr als oder gleich 15%. Der Grund dafür liegt in den radialen Dotierstoffschwankungen (Striationen) durch die Ströme in der flüssigen Phase und der Variation über den Stab aufgrund der Segregation von Dotierstoffmaterialien in der Schmelze. Die übliche Spezifikation für das standardmäßige (voreingestellte) verwendete FZ-Material kann allerdings eine Streuung von typischerweise ±10% aufweisen. Die Spezifischer-Widerstand-Toleranzgrenzen sind allerdings 8% bis 12% gemäß der Spezifikation der Daten für unterschiedliche Chiptypen.
  • Das Verfahren 100 kann verwendet werden, um Toleranzen durch Dotieren von intrinsischem oder hochohmigem Material mit Chalkogeniden (S, Se, Te) einzuschränken. Eine hoch dotierte P–-Oberflächenschicht kann über eine PH3-Abscheidung und einen optionalen darauffolgenden Diffusion-Eintreibprozess erzeugt werden, der das Gitter mit Eigenzwischengitteratomen übersättigt, was die tiefe Eindiffusion des Chalkogenids verursacht. Durch das Dotieren der hochohmigen MCZ-Wafer, z. B. mit Se, wird keine Abhängigkeit des Dotierungseffekts aufgrund des Sauerstoffgehalts bei den produzierten Materialien beobachtet. Selbst bei einem direkten Vergleich mit FZ-Si wird unter den gleichen Bedingungen die gleiche Donatorenkonzentration bei der Basisdotierung gemessen.
  • Eine weitere Überlegung während der Produktion von bipolaren Leistungskomponenten ist die unerwünschte Reduzierung der Minoritätsträger-Lebensdauer. Dies kann Freilaufdioden betreffen, die für ein schnelles Schaltverhalten in der Parallelverzweigung zu dem aktiven Schalter, z. B. einem IGBT, optimiert werden können. Dazu gehören auch Bauelementkonzepte, bei denen die Diode monolithisch in die aktive Schaltung, z. B. in einen rückwärtsleitenden IGBT (RC-IBGT = reverse conducting IBGT), integriert ist. Schwermetalle, z. B. Gold, Pt oder Pd können in die Driftzone der Halbleiterkomponenten eindiffundiert werden. Dies kann Störstellen mit tiefen Energieniveaus bis zu der Mitte der Bandlücke bilden und für Elektronen und Löcher aufgrund ihres Einfangquerschnitts und energetischen Position zu einer effektiven Erhöhung der Rekombinationsrate (ihren.
  • Die Dotierung des Kristallgitters mit Rekombinationszentren führt zu der erwünschten Reduzierung der Schaltverluste. Dies kann jedoch zu einem Anstieg des Spannungsabfalls VF unter Vorwärtsbelastung (Ein-Zustands-Verlust) und des Leckstroms in dem Dioden-Aus-Zustand (Sperrverlust) führen. Für Letzteres ist die genaue Lage des Energieniveaus des Rekombinationszentrums in der Bandlücke entscheidend. Ein Kompromiss zwischen Schaltverlusten und Sperrstrompegel kann durch die Verwendung von Pt aufgrund seiner dezentralen energetischen Lage in der Bandlücke sichergestellt werden (d. h. zwischen dem Valenzband und dem Leitungsband von Silizium), verglichen mit Gold, das sich beinahe exakt in der Mitte der Bandlücke befindet. Pt kann auch gewählt werden, wenn höhere Betriebstemperaturen (z. B. 125–150°C) erforderlich sind.
  • Dies verringert die Notwendigkeit für einen geringeren Wärmewiderstand und eine effektive Kühlung, um Temperaturdrift des ganzen Leistungsumwandlungssystems, wie beispielsweise eines IGBT-Moduls, zu vermeiden und kann durch das Verfahren 100 verringert werden.
  • Es kann wichtig sein zu wissen, ob bei MCZ-Si nur der eine effektive Rekombinationszentrumstyp bei EC = 0,23 eV durch Pt-Substitutionsatome gebildet wird, oder ob andere Rekombinationszentren durch eine Komplexbildung mit Sauerstoff geschaffen werden können. Wenn ein solcher Effekt auftreten würde, kann sich der Sauerstoffgehalt des Grundmaterials direkt auf die elektrischen Parameter der Diode auswirken, was unterwünscht sein kann, da der Sauerstoffgehalt des Stabs in sowohl der radialen als auch der axialen Richtung variiert.
  • Zum Beispiel weist ein Pt-O-Komplex ein Zentrum auf, das bei EC = 0,52 eV liegt, also fast in der Mitte der Bandlücke. Gemäß den DLTS-Messungen passt das Energieniveau allerdings auch gut zu einem Pt-H-Komplex, der durch ein nasschemisches Ätzen der Proben vor der Abscheidung einer Schottky-Metallisierung für die DLTS-Messung gebildet werden kann. Der Wasserstoff kann bis zu einer Tiefe von etwa 5 μm ohne zusätzliche Temperaturbehandlung während der Präparation durch das nasschemische Ätzen diffundieren. In etwa dieser Tiefe können sich Pt-H-Komplexe bilden. Bei der sogenannten Arrhenius-Bewertung der DLTS-Messung deckt sich die postulierte Pt-O-Komplex-Signatur (Energieniveau und Einfangsquerschnitt) innerhalb der Messgenauigkeit mit einem Zentrum, das durch einen Pt-H-Komplex gebildet wird. Dies kann Zweifel in Bezug auf die Existenz von Pt-O-Zentren hervorrufen; insbesondere, da Versuchsergebnisse zeigen, dass die Se-diffundierte Diode keinen Unterschied beim elektrischen Verhalten zeigt, ob sie aus einem hochohmigen FZ-Produzierten-Material oder hochohmigen MCZ-Produzierten-Material hergestellt wurde.
  • Die Pt-H-Komplexe, die während des nasschemischen Ätzens einer DLTS-Untersuchung erzeugt werden, können bei realen Komponenten nicht natürlich auftreten, da der Wasserstoff nicht bis in das Basisgebiet vordringen kann. Es ist allerdings angemessen, in einer durch Protonenbestrahlung eingeführten Feldstoppzone Wechselwirkungen zu erwarten. Dies ist ein Teil der sogenannten „kurzen Dünnwaferprozesse” KDWP, die nach dem Abschluss aller Prozesse auf der Wafervorderseite und nach dem Si-Dünnprozess (Schleifen & Ätzen) durchgeführt wird, um die Enddicke zu erreichen.
  • Elektrisch aktive Zentren (d. h. Pt-H-Komplexe) können direkt nach der Bestrahlung beim Tempern bis zu etwa 300°C gebildet werden. Die Pt-H-Komplexe verschwinden allerdings bei Temperaturen zwischen 300°C und 370°C wieder. Diese Komplexe sollten also während des üblichen KDWP-Protonen-Ausheilens bei typischen Temperaturen zwischen 400°C und 500°C wieder verschwinden. Folglich verbleiben bei einer entsprechenden Prozessabfolge keine ungewollten (störenden) Komplexe in der fertiggestellten verarbeiteten Komponente. Daher produziert eine Se-Tiefdiffusion für eine Basisdotierung von MCZ-Si in Kombination mit einer Pt-Diffusion zur Lebensdauer-Einstellung bei KDWP-Prozessen ausreichend enge Herstellungstoleranzen, die mit den Produktionsstandards von FZ-Si vergleichbar sind.
  • Wenn das Pt über Ionenimplantation eingeführt wird, kann dies ferner zu einer geringeren Leckstromverteilung führen. Der Grund hierfür kann in einer Pt-Dekoration von Gleitlinien liegen, deren Dichte mit zunehmender PH3-Abscheidungs- und/oder -Diffusions-Temperatur zunimmt. Zum Beispiel zeigen Experimente mit 1200 V-Dioden, dass eine Abscheidungstemperatur von 1050°C in Kombination mit einem Pt-Standard-Diffusionsprozess bereits kritisch wird.
  • Das Verfahren bezieht sich auf ein Bilden eines Halbleiterbauelements, bei dem ein hochohmiges MCZ-Substrat-Grundmaterial verwendet werden kann, und durch das durch eine Chalkogenid-Tiefdiffusion (gegebenenfalls in Kombination mit einer Vordotierung mit einem n-Dotierstoff, z. B. P) die Basisdotierung eingestellt wird und zusätzlich über eine Schwermetalldiffusion (Pt, Pd, Au) die Lebensdauer angepasst wird. Das Schwermetall kann durch eine Ionenimplantation eingelagert werden. Zusätzlich kann die Auswirkung auf eine Leckstromverteilung verringert oder vermieden werden, wenn die PH3-Abscheidungstemperatur auf weniger als oder auf gleich 1050° gesenkt wird.
  • Es versteht sich, dass, obwohl die hierin beschriebenen Beispiele den Dotierungsbereich des ersten Leitfähigkeitstyps als einen n-Typ-Dotierungsbereich und den Dotierungsbereich des zweiten Leitfähigkeitstyp als einen p-Typ-Dotierungsbereich beschrieben haben, die Dotierung bei anderen Beispielen auch umgekehrt sein kann. Zum Beispiel kann der Dotierungsbereich des ersten Leitfähigkeitstyps ein P-Typ-Dotierungsbereich und der Dotierungsbereich des zweiten Leitfähigkeitstyps ein n-Typ-Dotierungsbereich sein.
  • 2 zeigt eine graphische Darstellung 200 eines Dotierungsprofils eines Demonstrator-Halbleiterbauelements mit tiefdiffundiertem Se 230 und eines mit Phosphor dotierten Referenzhalbleiterbauelements 240. Zum Beispiel zeigt 2 eine graphische Darstellung einer Gesamtträgerkonzentration 210 in cm–3 gegen Tiefe 220 in μm. |NA – ND| kann zum Beispiel einen absoluten Wert einer Unterscheidung in Akzeptorkonzentration (NA) [A = acceptor = Akzeptor] und Donatorkonzentration (ND) [D = donator = Donator] darstellen bzw. repräsentieren.
  • Bei einem Beispiel kann das Demonstrator-Halbleiterbauelement (ein Bauelement mit einem Se-dotierten Halbleiter-Dotierungsbereich) eine Diode umfassen, die für einen Nennstrom von 100 A und eine Sperrspannung von 1200 V ausgelegt sein kann. Bei der Sedotierten Demonstrator-Diode kann MCZ-Si mit einem anfänglichen spezifischen Widerstandswert von 5700 Ωcm, der durch einen Hintergrund-n-Dotierstoff, z. B. P, verursacht wird, verwendet werden (der gemäß dem Verfahren von 1 mit Se co-dotiert sein kann). Für die Referenz-Diode kann FZ-Si verwendet werden, das mit dem erforderlichen spezifischen Widerstandswert von 65 Ωcm vordotiert sein kann. Das Dotierstoffprofil kann bei den (unterschiedlichen) Tiefen durchgeführt (oder erhalten) werden. Eine Gesamtnettoladungsträgerkonzentration von etwa 1 × 1014 cm–3 kann in dem Driftbereich bei einer Tiefe von z. B. zwischen 10 μm und 120 μm erreicht werden. Aufgrund eines niedrigeren Aktivierungsniveaus von Se-Atomen in Si können allerdings nur etwa 1 × 1012 cm–3 der Se-Atome elektrisch aktiv sein.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen beschrieben (z. B. in Bezug auf die Chalkogen-Atome, die Schwermetallatome, das Halbleitersubstrat, den Halbleiter-Dotierungsbereich, das Halbleiterbauelement, die Transistor-Dotierungsbereiche, den Feldstoppbereich, die Dotierstofftiefe, die erste durchschnittliche Dotierstoffkonzentration und die zweite durchschnittliche Dotierstoffkonzentration). Das in 2 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale umfassen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vorstehend (z. B. 1) oder nachstehend (z. B. 3 bis 4B) beschriebenen Ausführungsbeispiele erwähnt sind.
  • 3 zeigt eine schematische Darstellung eines Halbleitersubstrats 300 gemäß einem Ausführungsbeispiel.
  • Das Halbleitersubstrat 300 umfasst einen Halbleiter-Dotierungsbereich 301, der Chalkogen-Dotierstoffatome in einer ersten durchschnittlichen Dotierstoffkonzentration und Schwermetallatome in einer zweiten durchschnittlichen Dotierstoffkonzentration umfasst.
  • Aufgrund der Einlagerung von Chalkogen-Dotierstoffatomen und Schwermetallatomen in den Halbleiter-Dotierungsbereich kann das Verhalten (z. B. Schaltverhalten) von Halbleiterbauelementen (z. B. Dioden, Freilaufdioden oder Transistoren) verbessert werden und die Verschlechterung von Halbleiterbauelementen aufgrund einer unerwünschten Bildung von Komplexen kann verringert werden. Ferner können zum Beispiel Dotierungswerte und Minoritätsträger-Lebensdauer-Werte bei geringer Abhängigkeit von Störstellen (z. B. Sauerstoffkonzentration) in dem Halbleitersubstrat zuverlässig gesteuert werden.
  • Die Chalkogen-Dotierstoffatome können Selenatome, Schwefelatome oder Telluratome sein. Die erste durchschnittliche Dotierstoffkonzentration kann zum Beispiel zwischen 1 × 1012 cm–3 und 5 × 1014 cm–3, oder z. B. zwischen 5 × 1013 cm–3 und 5 × 1014 cm–3, z. B. bei 1 × 1014 cm–3, liegen, jedoch kann eine kleinere Konzentration von Se-Atomen aktiv sein (z. B. 1 × 1012 cm–3).
  • Die Schwermetallatome können Platinatome, Palladiumatome oder Goldatome sein. Die zweite durchschnittliche Dotierstoffkonzentration kann zwischen 5 × 1011 cm–3 und 1 × 1014 cm–3, oder z. B. zwischen 1 × 1012 cm–3 und 1 × 1014 cm–3, z. B. bei 1 × 1012 cm–3, liegen.
  • Die zweite durchschnittliche Dotierstoffkonzentration (der Schwermetallatome) und die erste durchschnittliche Dotierstoffkonzentration (der Chalkogen-Dotierstoffatome) können unterschiedlich sein. Zum Beispiel kann die erste durchschnittliche Dotierstoffkonzentration größer sein als die zweite durchschnittliche Dotierstoffkonzentration.
  • Das Halbleitersubstrat 300 kann Teil eines Halbleiterbauelements 310, z. B. einer MOSFET- oder einer IGBT-Struktur, sein und der Halbleiter-Dotierungsbereich 301 kann zum Beispiel zwischen einem ersten Elektrodenbereich und einem zweiten Elektrodenbereich liegen.
  • Bei einem Beispiel kann das Halbleiterbauelement 310 den Halbleiter-Dotierungsbereich 301 umfassen, der Chalkogen-Dotierstoffatome in einer ersten durchschnittlichen Dotierstoffkonzentration und Schwermetallatome in einer unterschiedlichen zweiten durchschnittlichen Dotierstoffkonzentration aufweist. Zum Beispiel kann das Halbleiterbauelement 310 einen Transistor-Dotierungsbereich 302 (z. B. einen Body-Bereich) eines zweiten Leitfähigkeitstyps (z. B. p-Typ) umfassen, der an der ersten Seite 304 des Halbleitersubstrats gebildet wird. Zum Beispiel kann das Halbleiterbauelement ferner einen ersten Transistor-Dotierungsbereich 303 (z. B. einen Emitter-Bereich) eines ersten Leitfähigkeitstyps (z. B. n-Typs oder z. B. einen n+-dotierten Bereich) an der ersten Seite 304 des Halbleitersubstrats 300 umfassen. Der erste Transistor-Dotierungsbereich 303 kann zumindest teilweise in dem Body-Bereich 302 gebildet werden und der Body-Bereich 302 kann über und/oder (direkt) benachbart zu dem Halbleiter-Dotierungsbereich 301 (z. B. einem leicht dotierten n-Bereich) gebildet werden. Das Halbleiterbauelement 310 kann ferner einen ersten Elektrodenbereich 305 an der ersten Seite 304 des Halbleitersubstrats 300 umfassen, der den ersten Transistor-Dotierungsbereich 303 elektrisch kontaktiert. Das Halbleiterbauelement 310 kann ferner einen Feldstopp-Dotierungsbereich 306 eines ersten Leitfähigkeitstyps (z. B. n-Typs oder z. B. stark dotierten n+-dotierten Bereich) benachbart (z. B. direkt benachbart) zu dem Halbleiter-Dotierungsbereich 301 umfassen. Der Halbleiter-Dotierungsbereich 301 kann zum Beispiel zwischen dem Body-Bereich 302 und dem Feldstopp-Dotierungsbereich 306 liegen. Das Halbleiterbauelement 310 kann ferner einen zweiten Transistor-Dotierungsbereich 307 (z. B. einen Kollektorbereich) eines zweiten Leitfähigkeitstyps (z. B. eines stark dotierten p+-Typ-Bereichs) benachbart (z. B. direkt benachbart) zu dem Feldstopp-Dotierungsbereich 306 an einer zweiten Seite 308 des Halbleitersubstrats 300 umfassen. Die zweite Seite 308 kann der ersten Seite 304 gegenüber liegen. Das Halbleiterbauelement 310 kann ferner einen zweiten Elektrodenbereich 309 an der zweiten Seite 308 (z. B. über der zweiten Oberfläche) des Halbleitersubstrats 300 umfassen, der den zweiten Transistor-Dotierungsbereich 307 kontaktiert.
  • Die Vorwärtsspannung, Sperrspannung und der Leckstrom von Halbleitersubstraten, die den Halbleiter-Dotierungsbereich aufweisen, können beobachtet werden, indem ein Los von Demonstrator-Halbleiterbauelementen (z. B. Dioden), die gemäß dem Verfahren von 1 verarbeitet wurden, und von Referenz-Halbleiterbauelementen gemessen wird. Für ein Los von 1200 V-Demonstrator-Dioden können alle elektrischen Daten von dem Los innerhalb der Spezifikationsgrenzen liegen. Zum Beispiel kann ein Medianwert der Vorwärtsspannung von Dioden, die gemäß dem Verfahren 100 verarbeitet wurden, eine Vorwärtsspannung VF zwischen 1,85 und 1,95 V bei 100 A aufweisen. Der Leckstrom IR bei 1260 V kann zum Beispiel zwischen 3 × 10–8 A und 1 × 10–7 A sein. Die Sperrspannung VR bei 200 μA kann zum Beispiel zwischen 1320 V und 1420 V sein. Bei den Halbleitersubstraten lässt sich im Vergleich zu anderen Referenzsubstraten aufgrund des Splitting bezogen auf PH3-Abscheidungs- und/oder -Diffusions-Temperatur eine breitere Verteilung von VR- und IR-Werten beobachten. Die VF-, IR- und VR-Werte liegen allerdings innerhalb der Toleranzen, die zum Beispiel für FZ-Siliziumdioden erforderlich sind.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt (z. B. in Bezug auf die Chalkogenatome, die Schwermetallatome, das Halbleitersubstrat, den Halbleiter-Dotierungsbereich, das Halbleiterbauelement, die Transistor-Dotierungsbereiche, den Feldstoppbereich, die Dotierstofftiefe, die erste durchschnittliche Dotierstoffkonzentration und die zweite durchschnittliche Dotierstoffkonzentration). Das in 3 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale umfassen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vorstehend (z. B. 1 oder 2) oder nachstehend (z. B. 4A bis 4B) beschriebenen Ausführungsbeispiele erwähnt sind.
  • 4A und 4B zeigen Sperrkennlinien der Demonstrator-Halbleiterbauelemente (z. B. Dioden) und Referenz-Halbleiterbauelemente (z. B. Dioden). Die gestrichelten Linien stellen Kerb-(oder Rand-)Bauelemente dar und die durchgezogenen Linien stellen Bauelemente dar, die aus dem Waferzentrum genommen wurden.
  • 4A zeigt eine graphische Darstellung 400 von Leckstrom in Ampere (A) 410 gegen Sperrspannung in Volt (V) 420. 4A zeigt bei Raumtemperatur und bei 125°C gemessene Sperrkennlinien eines Wafers (oder Diode) mit einer PH3-Abscheidungs- und/oder -Diffusions-Temperatur von 1000°C, der aus einem Los von 1200 V-Demonstrator-Dioden genommen wurde, und eines Referenz-Wafers (oder -Diode). Die Messungen werden zum Beispiel aus dem Wafer-Mitten-(-Zentrums-)Bereich und an dem Wafer-Rand-(-Kerben-)Bereich genommen.
  • 4B zeigt eine graphische Darstellung 450 von Leckstrom in Ampere (A) 430 gegen Sperrspannung in Volt (V) 440. 4B zeigt Sperrkennlinien, wobei die PH3-Abscheidungstemperatur 1050°C oder mehr ist.
  • Die graphische Darstellung 411 stellt die Sperrmessungen bei Raumtemperatur eines Demonstrator-Halbleiterbauelements aus einem Waferzentrum dar (Exp. Zentrum RT).
  • Die graphische Darstellung 412 stellt die Sperrmessungen bei Raumtemperatur eines Demonstrator-Halbleiterbauelements von einem Waferrand dar (Exp. Kerbe RT).
  • Die graphische Darstellung 413 stellt die Sperrmessungen bei Raumtemperatur eines Referenz-Halbleiterbauelements aus einem Waferzentrum dar (Ref. Zentrum RT).
  • Die graphische Darstellung 414 stellt die Sperrmessungen bei Raumtemperatur eines Referenz-Halbleiterbauelements aus einem Waferzentrum dar (Ref. Kerbe RT).
  • Die graphische Darstellung 415 stellt die Sperrmessungen bei 125°C eines Demonstrator-Halbleiterbauelements aus einem Waferzentrum dar (Exp. Zentrum 125°C).
  • Die graphische Darstellung 416 stellt die Sperrmessungen bei 125°C eines Demonstrator-Halbleiterbauelements von einem Waferrand dar (Exp. Kerbe 125°C).
  • Die graphische Darstellung 417 stellt die Sperrmessungen bei 125°C eines Referenz-Halbleiterbauelements aus einem Waferzentrum dar (Ref. Zentrum 125°C).
  • Die graphische Darstellung 418 stellt die Sperrmessungen bei 125°C eines Referenz-Halbleiterbauelements von einem Waferrand dar (Ref. Kerbe 125°C).
  • Im Allgemeinen zeigt der Chip an dem Waferrand einen Anstieg des Leckstroms bei höheren Spannungen und eine zugehörige Abnahme der Sperrspannung im Gegensatz zu dem Chip in der Wafermitte, und im Vergleich zu einem Referenz-Rand-Chip. Ein systematischer Mitte-Rand-Effekt kann beobachtet werden. Die Sperrkennlinien bei den Leckstromverhaltensweisen zeigen einen deutlichen Unterschied zwischen Chips aus der Wafermitte und von dem Waferrand (4A und 4B).
  • Der Unterschied wird umso ausgeprägter, wenn höhere zugrundeliegende PH3-Abscheidungs- und/oder -Diffusions-Temperaturen (4B) verwendet werden. Die kann durch größere Leckströme bei Chips in einer Kerbposition (durch die Pfeile gezeigt) gezeigt werden, wenn die PH3-Abscheidungs- und/oder -Diffusions-Temperatur 1050°C oder mehr ist.
  • Dieser Effekt kann ferner durch Waferabbildungen bestätigt werden. Zum Beispiel gibt es für den Parameter IR bei 1260 V fast keine Chips mit einem Leckstrom größer als 100 nA, wenn eine 1000°C (Temperatur)-Abscheidung verwendet wird. Die Anzahl von schlechten Chips nimmt allerdings bei einer 1050°C-(Temperatur-)Beladung deutlich zu und die Anzahl von ausgefallenen Chips kann ebenfalls ansteigen (bei 4B). Die ausgefallenen Chips liegen überwiegend in dem Waferrand.
  • Mit zunehmender PH3-Abscheidungs- und/oder -Diffusions-Temperatur kann auch die Dichte der Gleitlinien zunehmen, die bei Hochtemperaturprozessen entstehen. Ferner können sie während der Pt-Diffusion mit Schwermetallatomen dekoriert sein. Wie die Rekombinationsrate mit Schwermetall-Dekoration ansteigt, kann basierend auf einer EBIC-Messung (EBIC = Electron Beam Induced Current = Elektronenstrahl-induzierter Strom) quantifiziert werden. Die Versetzungslinien können von dem Waferrand beginnen und hier hauptsächlich von (kritischen) Auflagepunkten des Waferboots, das bei dem Diffusionsprozess verwendet wird.
  • Gleitlinien können auch bei einer SIRD-Messung (SIRD = Scanning Infra-Red Depolarization = Scannende Infrarot-Depolarisation) beobachtet werden. Die SIRD-Messung von Wafern mit einer PH3-Abscheidungs- und/oder -Diffusions-Temperatur von etwa 1000°C, z. B. 1050°C, zeigt, dass zum Beispiel bei höheren Temperaturen eine höhere Versetzungsdichte an dem Randbereich des Wafers auftritt. Bei niedrigeren Temperaturen (außer an den Auflagepunkten und mit der Handhabung verbundenen Kratzern) lassen sich zum Beispiel kaum irgendwelche Anomalien beobachten.
  • Eine Verbesserung der Leckstromverteilung kann nahe der Begrenzung des thermischen Budgets und durch die Einführung von Pt-Implantationsprozessen erwartet werden. Die Einstellung der VF kann durch einen entsprechenden Temperaturanstieg (im Vergleich zu den Werten einer Pt-Eindiffusion aus Pt-Silizid) bei verhältnismäßig niedrigen Dotierungswerten (in dem Bereich von mehreren 1012 cm–2 bis zu mehreren 1013 cm–2) erreicht werden. Praktisch kann die gesamte Pt-Menge substitutionell eingelagert werden und durch den fehlenden Überschuss an Schwermetallatomen (wie bei der unerschöpflichen Quelle, wobei die verfügbaren Dosen sich von Werten von etwa 1016 cm–2 erstrecken können) ist keine signifikante Versorgung zum Dekorieren der Gleitlinien vorhanden. Dies kann sich auch mittels paralleler Experimente durch Substitution eines klassischen (z. B. Diffusions-)Pt-Prozesses einer produktiven Diode durch einen Ionenimplantationsprozess zeigen. Analytische Verfahren, wie beispielsweise Kapazitäts-Transienten-Spektroskopie (DLTS = deep level transient spectroscopy), Ausbreitungswiderstandsuntersuchungs-Messungen (SRP-Messungen; SRP = spreading resistance probe), SIRD und EBIC können auch zum Nachweis der vorgeschlagenen Prozessabfolge verwendet werden.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen beschrieben (z. B. in Bezug auf die Chalkogenatome, die Schwermetallatome, das Halbleitersubstrat, den Halbleiter-Dotierungsbereich, das Halbleiterbauelement, die Transistor-Dotierungsbereiche, den Feldstoppbereich, die Dotierstofftiefe, die erste durchschnittliche Dotierstoffkonzentration und die zweite durchschnittliche Dotierstoffkonzentration). Das in 4A und 4B gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale umfassen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vorstehend (z. B. 1 bis 3) beschriebenen Ausführungsbeispiele erwähnt sind.
  • Verschiedene Beispiele beziehen sich auf eine Pt-Se-Codotierung von MCZ-Silizium.
  • Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Ausführungsbeispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Schutzbereich enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Ausführungsbeispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.
  • Als „Mittel für ...” (Durchführung einer gewissen Funktion) bezeichnete Funktionsblöcke sind als Funktionsblöcke umfassend Schaltungen zu verstehen, die jeweils zum Durchführen einer gewissen Funktion ausgebildet sind. Daher kann ein „Mittel für etwas” ebenso als „Mittel ausgebildet für oder geeignet für etwas” verstanden werden. Ein Mittel ausgebildet zum Durchführen einer gewissen Funktion bedeutet daher nicht, dass ein solches Mittel notwendigerweise die Funktion durchführt (in einem gegebenen Zeitmoment).
  • Funktionen verschiedener in den Figuren dargestellter Elemente einschließlich jeder als „Mittel”, „Mittel zur Bereitstellung eines Sensorsignals”, „Mittel zum Erzeugen eines Sendesignals” usw. bezeichneter Funktionsblöcke können durch die Verwendung dedizierter Hardware wie beispielsweise „eines Signalanbieters”, „einer Signalverarbeitungseinheit”, „eines Prozessors”, „einer Steuerung”, usw. wie auch als Hardware fähig der Ausführung von Software in Verbindung mit zugehöriger Software bereitgestellt werden. Weiterhin könnte jede hier als „Mittel” beschriebene Instanz als „ein oder mehrere Module”, „eine oder mehrere Vorrichtungen”, „eine oder mehrere Einheiten”, usw. implementiert sein oder diesem entsprechen. Bei Bereitstellung durch einen Prozessor können die Funktionen durch einen einzigen dedizierten Prozessor, durch einen einzelnen geteilten Prozessor oder durch eine Vielzahl einzelner Prozessoren bereitgestellt werden, von denen einige geteilt sein können. Weiterhin soll ausdrückliche Verwendung des Begriffs „Prozessor” oder „Steuerung” nicht als ausschließlich auf zur Ausführung von Software fähige Hardware bezogen ausgelegt werden, und kann implizit ohne Begrenzung Digitalsignalprozessor-(DSP-)Hardware, Netzprozessor, anwendungsspezifische integrierte Schaltung (ASIC = Application Specific Integrated Circuit), feldprogrammierbare Logikanordnung (FPGA = Field Programmable Gate Array), Nurlesespeicher (ROM = Read Only Memory) zum Speichern von Software, Direktzugriffsspeicher (RAM = Random Access Memory) und nichtflüchtige Speichervorrichtung (storage) einschließen. Auch kann sonstige Hardware, herkömmliche und/oder kundenspezifische, eingeschlossen sein.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Flussdiagramme, Ablaufdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiligen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Schritte oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte. Durch die Offenbarung von vielfachen Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Ausführungsbeispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Verfahren (100) zum Bilden eines Halbleiterbauelements, das Verfahren umfassend: Einbringen (110) von Chalkogen-Dotierstoffatomen in einen Halbleiter-Dotierungsbereich eines Halbleitersubstrats eines Halbleiterbauelements; und Einbringen (120) von Schwermetallatomen in den Halbleiter-Dotierungsbereich.
  2. Das Verfahren gemäß Anspruch 1, wobei die Chalkogen-Dotierstoffatome Selenatome, Telluratome oder Schwefelatome sind.
  3. Das Verfahren gemäß Anspruch 1 oder 2, wobei die Schwermetallatome Platinatome, Palladiumatome oder Goldatome sind.
  4. Das Halbleitersubstrat gemäß einem der vorherigen Ansprüche, wobei das Halbleitersubstrat vor dem Einbringen der Chalkogen-Dotierstoffatome und der Schwermetallatome Silizium mit einem spezifischen elektrischen Widerstand zwischen 500 Ωcm und 6000 Ωcm umfasst.
  5. Das Halbleitersubstrat gemäß einem der vorherigen Ansprüche, wobei das Halbleitersubstrat einen interstitiellen Sauerstoffgehalt zwischen 1 × 1017 cm–3 und 1 × 1018 cm–3 aufweist.
  6. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei das Einbringen der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich umfasst: Übersättigen eines Siliziumgitters des Halbleitersubstrats mit Eigenzwischengitteratomen; und Erwärmen des Halbleitersubstrats für eine Tiefdiffusion der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich.
  7. Das Verfahren gemäß Anspruch 6, umfassend das Übersättigen eines Siliziumgitters des Halbleitersubstrats mit Eigenzwischengitteratomen durch Bilden einer defektinduzierenden Schicht über einer Oberfläche des Halbleitersubstrats.
  8. Das Verfahren gemäß Anspruch 7, umfassend ein Bereitstellen von phosphorhaltigen Dotierstoffatomen zum Bilden der defektinduzierenden Schicht, die Phosphor vor oder während des Einbringens der Chalkogen-Dotierstoffatome umfasst.
  9. Das Verfahren gemäß einem der vorherigen Ansprüche, umfassend ein Einbringen der Chalkogen-Dotierstoffatome auf eine Dotierstofftiefe zwischen 20 μm und 500 μm von einer Oberfläche des Halbleitersubstrats.
  10. Das Verfahren gemäß einem der vorherigen Ansprüche, umfassend das Einbringen der Chalkogen-Dotierstoffatome in den Halbleiter-Dotierungsbereich in einer ersten durchschnittlichen Dotierstoffkonzentration und das Einbringen der Schwermetallatome in den Halbleiter-Dotierungsbereich in einer zweiten durchschnittlichen Dotierstoffkonzentration, wobei die erste durchschnittliche Dotierstoffkonzentration und die zweite durchschnittliche Dotierstoffkonzentration unterschiedlich sind.
  11. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die Chalkogen-Dotierstoffatome in einer Dosiskonzentration zwischen 1 × 1014 cm–2 und 5 × 1014 cm–2 implantiert werden.
  12. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die Schwermetallatome in einer Dosiskonzentration zwischen 1 × 1012 cm–2 und 1 × 1014 cm–2 implantiert werden.
  13. Das Verfahren gemäß einem der vorherigen Ansprüche, umfassend ein Einbringen von Dotierstoffatomen in einen oder mehrere Diodenbereiche oder Transistor-Dotierungsbereiche des Halbleiterbauelements, wobei sich die Dotierstoffatome zum Bilden des einen oder der mehreren Diodenbereiche oder Transistor-Dotierungsbereiche von den Chalkogen-Dotierstoffatomen und den Schwermetallatomen unterscheiden.
  14. Ein Halbleitersubstrat (300), umfassend: einen Halbleiter-Dotierungsbereich (301), der Chalkogen-Dotierstoffatome in einer ersten durchschnittlichen Dotierstoffkonzentration und Schwermetallatome in einer zweiten durchschnittlichen Dotierstoffkonzentration umfasst.
  15. Das Halbleitersubstrat gemäß Anspruch 14, wobei die Chalkogen-Dotierstoffatome Selenatome, Schwefelatome oder Telluratome sind.
  16. Das Halbleitersubstrat gemäß Anspruch 14 oder 15, wobei die Schwermetallatome Platinatome, Palladiumatome oder Goldatome sind.
  17. Das Halbleitersubstrat gemäß einem der Ansprüche 14 bis 16, wobei die erste durchschnittliche Dotierstoffkonzentration zwischen 5 × 1013 cm–3 und 5 × 1014 cm–3 liegt.
  18. Das Halbleitersubstrat gemäß einem der Ansprüche 14 bis 17, wobei die zweite durchschnittliche Dotierstoffkonzentration zwischen 1 × 1012 cm–3 und 1 × 1014 cm–3 liegt.
  19. Ein Halbleiterbauelement (310), umfassend ein Halbleitersubstrat (300) gemäß einem der Ansprüche 14 bis 18; und einen ersten Elektrodenbereich (305) und einen zweiten Elektrodenbereich (309), wobei der Halbleiter-Dotierungsbereich (301) zwischen dem ersten Elektrodenbereich (305) und dem zweiten Elektrodenbereich (309) liegt.
  20. Das Halbleiterbauelement gemäß Anspruch 19, wobei der Halbleiter-Dotierungsbereich einen Driftbereich einer Bipolartransistor-Struktur mit isoliertem Gate umfasst.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015102130B4 (de) * 2015-02-13 2022-07-14 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
JP6311840B2 (ja) 2015-06-17 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
DE102017118899B4 (de) 2016-12-15 2020-06-18 Taiwan Semiconductor Manufacturing Co. Ltd. Dichtungsringstrukturen und Verfahren zu ihrer Herstellung
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10163974B2 (en) 2017-05-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming absorption enhancement structure for image sensor
US10438980B2 (en) * 2017-05-31 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with a high absorption layer
US10559563B2 (en) 2017-06-26 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing monolithic three-dimensional (3D) integrated circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012102341A1 (de) * 2011-03-30 2012-10-04 Infineon Technologies Ag Halbleiterbauelement und Substrat mit chalkogen-dotiertem Gebiet
DE102008049663B4 (de) * 2008-09-30 2014-01-16 Infineon Technologies Austria Ag Verfahren zum Herstellen von Akzeptoren in einem Halbleiterkörper

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709958B2 (en) * 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US6774000B2 (en) * 2002-11-20 2004-08-10 International Business Machines Corporation Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
DE102007020039B4 (de) 2007-04-27 2011-07-14 Infineon Technologies Austria Ag Verfahren zur Herstellung einer vertikal inhomogenen Platin- oder Goldverteilung in einem Halbleitersubstrat und in einem Halbleiterbauelement, derart hergestelltes Halbleitersubstrat und Halbleiterbauelement
US8178386B2 (en) * 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7933139B2 (en) * 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
WO2012058340A2 (en) * 2010-10-26 2012-05-03 California Institute Of Technology HEAVILY DOPED PbSe WITH HIGH THERMOELECTRIC PERFORMANCE
US8759935B2 (en) * 2011-06-03 2014-06-24 Infineon Technologies Austria Ag Power semiconductor device with high blocking voltage capacity
JP5865751B2 (ja) * 2012-03-27 2016-02-17 株式会社東芝 半導体装置及びその製造方法
US9099601B2 (en) * 2012-03-29 2015-08-04 The Trustees Of Boston College Thermoelectric materials and methods for synthesis thereof
US9276157B2 (en) * 2012-08-31 2016-03-01 First Solar, Inc. Methods of treating a semiconductor layer
US20140065799A1 (en) * 2012-09-03 2014-03-06 Intermolecular, Inc. Methods and Systems for Low Resistance Contact Formation
US9336879B2 (en) * 2014-01-24 2016-05-10 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008049663B4 (de) * 2008-09-30 2014-01-16 Infineon Technologies Austria Ag Verfahren zum Herstellen von Akzeptoren in einem Halbleiterkörper
DE102012102341A1 (de) * 2011-03-30 2012-10-04 Infineon Technologies Ag Halbleiterbauelement und Substrat mit chalkogen-dotiertem Gebiet
US20130119522A1 (en) * 2011-03-30 2013-05-16 Infineon Technologies Ag Semiconductor Device and Substrate with Chalcogen Doped Region

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