[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6697870B2 - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP6697870B2
JP6697870B2 JP2015239315A JP2015239315A JP6697870B2 JP 6697870 B2 JP6697870 B2 JP 6697870B2 JP 2015239315 A JP2015239315 A JP 2015239315A JP 2015239315 A JP2015239315 A JP 2015239315A JP 6697870 B2 JP6697870 B2 JP 6697870B2
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring layer
hole
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015239315A
Other languages
English (en)
Other versions
JP2017107933A (ja
Inventor
達明 傳田
達明 傳田
修 星野
修 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015239315A priority Critical patent/JP6697870B2/ja
Priority to US15/351,814 priority patent/US9826639B2/en
Publication of JP2017107933A publication Critical patent/JP2017107933A/ja
Application granted granted Critical
Publication of JP6697870B2 publication Critical patent/JP6697870B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10106—Light emitting diode [LED]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10234—Metallic balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/005—Punching of holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fastening Of Light Sources Or Lamp Holders (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、配線基板及びその製造方法に関する。
従来、絶縁層の表裏に形成された配線層と、表裏の配線層同士を電気的に接続する貫通配線が形成されてなる配線基板が知られている。このような配線基板を製造するには、例えば、両面銅箔付基材の片面にドライフィルムのパターニングを行い、片面の銅箔をエッチングし、ドライフィルムを剥離する。その後、レーザを用いて絶縁層に貫通孔を形成し、電解めっき法により貫通孔を充填して貫通配線を形成すると共に片面の銅箔上の全面に電解めっき膜を形成する。その後、両面の銅箔のパターニングを行い、配線基板が完成する（例えば、特許文献１参照）。
特許第３６２６４８６号
しかしながら、上記の配線基板では、レーザを用いて比較的小径の貫通孔を形成するため、貫通配線は有効な放熱経路になり難い。例えば、配線基板に発熱性の電子部品が搭載される場合があり、そのような場合を考慮すると、貫通配線を放熱経路として有効に利用して放熱性を向上することが好ましい。
本発明は、上記の点に鑑みてなされたものであり、貫通配線を有する配線基板において放熱性を向上することを課題とする。
本配線基板は、絶縁層と、前記絶縁層の一方の面側に設けられた第１配線層と、前記絶縁層の他方の面側に設けられた第２配線層と、前記第１配線層及び前記絶縁層を貫通し、前記第２配線層と電気的に接続された貫通配線と、を有し、前記貫通配線の側壁は、前記絶縁層と接し、前記貫通配線の前記第１配線層側の端部は、前記第１配線層の一方の面から突出して突出部を形成し、前記突出部の一方の面は、最外周が最も浅く、最外周側よりも中央側の深さが深い凹面であることを要件とする。
開示の技術によれば、貫通配線を有する配線基板において放熱性を向上することができる。
第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第１の実施の形態の変形例１に係る配線基板を例示する断面図である。 第１の実施の形態の変形例１に係る半導体装置を例示する断面図である。 第２の実施の形態に係る配線基板を例示する斜視図である。 第２の実施の形態に係る配線基板を例示する断面斜視図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図である。図１を参照するに、配線基板１は、絶縁層１０と、接着層２１及び２２と、配線層３１及び３２と、貫通配線４０と、ソルダーレジスト層５１及び５２と、金属層６１及び６２とを有する。
なお、本実施の形態では、便宜上、配線基板１のソルダーレジスト層５１側を上側又は一方の側、ソルダーレジスト層５２側を下側又は他方の側とする。又、各部位のソルダーレジスト層５１側の面を上面又は一方の面、ソルダーレジスト層５２側の面を下面又は他方の面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を絶縁層１０の一方の面の法線方向から視ることを指し、平面形状とは対象物を絶縁層１０の一方の面の法線方向から視た形状を指すものとする。
配線基板１において、絶縁層１０としては、例えば、可撓性を有する絶縁樹脂フィルムを用いることができる。絶縁樹脂フィルムとしては、例えば、ポリイミド系樹脂フィルムやポリエステル系樹脂フィルム等を用いることができる。但し、絶縁層１０は可撓性を有する絶縁樹脂フィルムには限定されず、例えば、ＦＲ４（Flame Retardant ４）規格のガラスエポキシ樹脂製の基板等を用いてもよい。絶縁層１０の厚さは、例えば、１０〜５０μｍ程度とすることができる。
接着層２１は、絶縁層１０の一方の面に貼着され、配線層３１を絶縁層１０に接着している。接着層２２は、絶縁層１０の他方の面に貼着され、配線層３２を絶縁層１０に接着している。接着層２１及び２２としては、例えば、エポキシ系接着剤等を用いることができる。接着層２１及び２２の夫々の厚さは、例えば、３〜１０μｍ程度とすることができる。
配線層３１（第１配線層）は、絶縁層１０の一方の面に接着層２１を介して設けられており、所定の平面形状にパターニングされている。配線層３２（第２配線層）は、絶縁層１０の他方の面に接着層２２を介して設けられており、所定の平面形状にパターニングされている。配線層３１及び３２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層３１及び３２の夫々の厚さは、例えば、１２〜５０μｍ程度とすることができる。
貫通孔１ｘは、配線層３１、接着層２１、絶縁層１０、及び接着層２２を貫通し、配線層３２の一方の面を露出している。貫通孔１ｘの平面形状は、例えば、直径が１５０μｍ程度の円形とすることができる。但し、放熱性を考慮し、更に大径（例えば、数ｍｍ程度）としてもよい。なお、貫通孔１ｘは、配線層３１側から接着層２２側に金型等により打ち抜き加工することにより形成する。そのため、配線層３１、接着層２１、絶縁層１０、及び接着層２２において、貫通配線４０の側壁と接する部分は、上側から下側に垂れ下がるように変形している。
すなわち、配線層３１の貫通配線４０の側壁と接する部分の配線層３１の一方の面側の角部は、曲面状に丸みを帯びている（打抜き方向側に、所謂『だれ』が生じている）。又、配線層３１の貫通配線４０の側壁と接する部分の絶縁層１０側の角部は、配線層３１の他方の面から絶縁層１０側に突出している（打抜き方向側に、所謂『ばり』が生じている）。接着層２１、絶縁層１０、及び接着層２２についても配線層３１と同様の形状となる。
貫通配線４０は、貫通孔１ｘ内に充填されている。貫通配線４０の配線層３１側の端部は、配線層３１の一方の面から突出すると共に、貫通孔１ｘの上端部の外周側に位置する配線層３１の一方の面に環状に延在し、突出部４０Ｔを形成している。貫通配線４０の配線層３２側の端部は、配線層３２の一方の面と直接接合されている。配線層３１と配線層３２とは、貫通配線４０を介して、電気的に接続されている。貫通配線４０（突出部４０Ｔも含む）の材料としては、例えば、銅（Ｃｕ）等を用いることができる。
突出部４０Ｔの平面形状は、例えば、直径が２００μｍ程度の円形とすることができる。つまり、突出部４０Ｔの平面形状は、貫通配線４０の貫通孔１ｘ内に充填された部分の平面形状（＝貫通孔１ｘの平面形状）よりも大径とされている。突出部４０Ｔの一方の面は、外周側よりも中央側の深さが深い凹面である。突出部４０Ｔの一方の面は、例えば、外周側から中央側に向かうに従って深さが徐々に深くなる椀状の凹面とすることができる。
突出部４０Ｔは、電子部品と接続するパッドとして用いることができる。突出部４０Ｔをパッドして用いる場合、突出部４０Ｔの厚さは、例えば、１０〜２０μｍ程度とすることができる。但し、突出部４０Ｔは、電子部品と接続するピラーとして用いることもできる。突出部４０Ｔをピラーとして用いる場合、突出部４０Ｔの厚さは、例えば、１００〜２００μｍ程度とすることができる。
ソルダーレジスト層５１は、配線層３１の一方の面を被覆するように接着層２１上に形成されている。ソルダーレジスト層５１は開口部５１ｘを有し、開口部５１ｘ内には配線層３１の一方の面の一部及び突出部４０Ｔの一方の面が露出している。開口部５１ｘ内に露出する配線層３１及び突出部４０Ｔは、半導体チップ等の電子部品と接続される外部接続用のパッドを構成している。但し、必ずしも、配線層３１の一方の面の一部及び突出部４０Ｔの一方の面の両方をパッドとして用いる必要はなく、用途に応じて、これらの何れか一方のみを開口部５１ｘ内に露出させてパッドとして用いてもよい。
なお、開口部５１ｘは、配線層３１のパッドを構成する部分及び突出部４０Ｔにオーバーラップさせて形成してもよい（Solder Mask Defined：ＳＭＤ）。或いは、配線層３１のパッドを構成する部分の側面及び突出部４０Ｔの側面と間隔を空けて形成してもよい（Non Solder Mask Defined：ＮＳＭＤ）。
ソルダーレジスト層５２は、配線層３２の他方の面を被覆するように接着層２２上に形成されている。ソルダーレジスト層５２は開口部５２ｘを有し、開口部５２ｘ内には配線層３２の他方の面の一部が露出している。開口部５２ｘ内に露出する配線層３２は、半導体チップ等の電子部品と接続される外部接続用のパッドを構成している。なお、開口部５２ｘは、配線層３２のパッドを構成する部分にオーバーラップさせて形成してもよいし（ＳＭＤ）、配線層３２のパッドを構成する部分の側面と間隔を空けて形成してもよい（ＮＳＭＤ）。ソルダーレジスト層５１及び５２の材料としては、例えば、感光性のエポキシ系絶縁樹脂やアクリル系絶縁樹脂等を用いることができる。ソルダーレジスト層５１及び５２の夫々の厚さは、例えば、５〜４０μｍ程度とすることができる。
ソルダーレジスト層５１の開口部５１ｘ内に露出する配線層３１の一方の面及び貫通配線４０の突出部４０Ｔの一方の面には、金属層６１が形成されている。又、ソルダーレジスト層５２の開口部５２ｘ内に露出する配線層３２の他方の面には、金属層６２が形成されている。金属層６１及び６２の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。但し、金属層６１及び６２は、必要に応じて形成すればよい。又、金属層６１及び６２の形成に代えて、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施してもよい。なお、ＯＳＰ処理により形成される表面処理層は、アゾール化合物やイミダゾール化合物等からなる有機被膜である。
図２は、第１の実施の形態に係る半導体装置を例示する断面図である。図２を参照するに、半導体装置１００は、配線基板１の一方の側にバンプ１１０を介して電子部品１２０を搭載し、他方の側に接合層１３０を介して電子部品１４０を搭載したものである。電子部品１２０及び１４０の一方又は双方は、例えば、発光素子等の半導体チップである。半導体装置１００は、半導体チップ以外に、抵抗やコンデンサ、インダクタ等を搭載してもよい。
バンプ１１０は、配線基板１の金属層６１と、電子部品１２０の電極（図示せず）とを電気的に接続している。バンプ１１０としては、例えば、銅コアボール１１１の周囲をはんだ１１２で覆った構造のはんだボールを用いることができる。接合層１３０は、配線基板１の金属層６２と、電子部品１４０の電極（図示せず）とを電気的に接続している。接合層１３０の材料としては、例えば、はんだを用いることができる。
前述のように、配線基板１において、貫通配線４０の突出部４０Ｔの一方の面は外周側よりも中央側の深さが深い凹面である。従って、バンプ１１０となるはんだボールを容易に位置決めすることができる。又、突出部４０Ｔの平面形状は貫通配線４０の貫通孔１ｘ内に充填された部分の平面形状（＝貫通孔１ｘの平面形状）よりも大径とされており、かつ、突出部４０Ｔの一方の面は外周側よりも中央側の深さが深い凹面である。これらの形状により、突出部４０Ｔの表面積を拡大することが可能となり、半導体装置１００の放熱性を向上できる。
なお、従来のようにレーザで比較的小径（数十μｍ程度）の貫通孔を開けた場合には突出部の一方の面は略平坦面となる。本実施に形態に係る貫通孔１ｘは打ち抜き加工により開けられた比較的大径（１５０μｍ程度）の孔であるため、貫通孔１ｘを充填する貫通配線４０の突出部４０Ｔの一方の面が凹面となり、突出部４０Ｔの表面積を拡大することができる。
特に、貫通配線４０は、電子部品１４０と接続された配線層３２（パッド）に直接接合されている。そのため、電子部品１４０が発熱性部品である場合には、電子部品１４０の発した熱が配線層３２（パッド）を介して効率よく貫通配線４０に伝わり、貫通配線４０が放熱経路となって突出部４０Ｔの一方の面から放熱することができる。この場合も、貫通孔１ｘが打ち抜き加工により開けられた比較的大径（１５０μｍ程度）の孔であるため、放熱経路となる貫通配線４０の熱抵抗を低減でき、放熱性向上に有利となる。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図３〜図６は、第１の実施の形態に係る配線基板の製造工程を例示する図である。なお、第１の実施の形態に係る配線基板の製造工程の説明で用いる断面図は、全て図１に対応する断面図である。
まず、図３（ａ）に示す工程では、絶縁層１０の一方の面に接着層２１を介して保護フィルム８１が剥離可能に設けられ、絶縁層１０の他方の面に接着層２２を介して保護フィルム８２が剥離可能に設けられたベース基材Ａを準備する。絶縁層１０、接着層２１及び２２の材料や厚さは前述の通りである。保護フィルム８１及び８２の材料としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルム等を用いることができる。保護フィルム８１及び８２の夫々の厚さは、例えば、２５〜５０μｍ程度とすることができる。
次に、図３（ｂ）に示す工程では、ベース基材Ａから保護フィルム８１を剥離し、接着層２１の一方の面に配線層３１を形成する。配線層３１は、例えば、接着層２１の一方の面に銅箔等の金属層をラミネートすることにより形成できる。配線層３１の材料や厚さは前述の通りである。
次に、図３（ｃ）に示す工程では、配線層３１の一方の面側から保護フィルム８２側に打ち抜き加工を行うことにより、配線層３１、接着層２１、絶縁層１０、接着層２２、及び保護フィルム８２を貫通する貫通孔１ｘを形成する。貫通孔１ｘの平面形状や大きさは前述の通りである。打ち抜き加工により、配線層３１、接着層２１、絶縁層１０、接着層２２、及び保護フィルム８２において、貫通孔１ｘの側壁を構成する部分（最終的に貫通配線４０の側壁と接する部分）は、上側から下側に垂れ下がるように変形する。
すなわち、配線層３１の貫通孔１ｘの側壁を構成する部分の配線層３１の一方の面側の角部は、曲面状に丸みを帯びる（打抜き方向側に、所謂『だれ』が生じる）。又、配線層３１の貫通孔１ｘの側壁を構成する部分の絶縁層１０側の角部は、配線層３１の他方の面から絶縁層１０側に突出する（打抜き方向側に、所謂『ばり』が生じる）。接着層２１、絶縁層１０、接着層２２、及び保護フィルム８２についても配線層３１と同様の形状となる。
次に、図４（ａ）に示す工程では、図３（ｃ）に示す構造体から保護フィルム８２を剥離し、接着層２２の他方の面に配線層３２を形成する。配線層３２は、例えば、接着層２２の他方の面に銅箔等の金属層をラミネートすることにより形成できる。配線層３２の材料や厚さは前述の通りである。
次に、図４（ｂ）に示す工程では、配線層３１をパターニングする。配線層３１のパターニングは、例えば、残存させたい部分の配線層３１上にレジストを形成し、レジストに被覆されていない部分をエッチングで除去することにより形成できる（サブトラクティブ法）。
次に、図４（ｃ）に示す工程では、配線層３１の一方の面にマスキング材９１を形成し、配線層３２の他方の面にマスキング材９２を形成する。マスキング材９１及び９２は、例えば、感光性の樹脂フィルムをラミネートすることにより形成できる。その後、例えば、マスキング材９１を露光及び現像し、貫通孔１ｘ及び貫通孔１ｘの外周側に位置する配線層３１の一方の面を露出する開口部９１ｘを形成する。すなわち、後工程で貫通配線４０の突出部４０Ｔを形成する部分に開口部９１ｘを形成する。
次に、図５（ａ）に示す工程では、クリーニング（異物の除去等）のため、図４（ｃ）に示す構造体の貫通孔１ｘの側壁と貫通孔１ｘ内に露出する配線層３２の一方の面を１〜２μｍ程度ソフトエッチングし、その後、貫通配線４０を形成する。貫通配線４０は、例えば、配線層３２を給電層とする電解めっき法により形成できる。貫通配線４０の材料としては、例えば、銅等を用いることができる。
この場合、配線層３２側から銅めっき膜が析出成長し、開口部内９１ｘ内に露出する貫通孔１ｘを充填すると共に、配線層３１側の端部が配線層３１の一方の面から開口部内９１ｘ内に突出する貫通配線４０が形成される。配線層３１の一方の面から開口部内９１ｘ内に突出する部分が突出部４０Ｔである。突出部４０Ｔの一方の面は、外周側よりも中央側の深さが深い凹面となる。又、突出部４０Ｔは、開口部内９１ｘ内に露出する貫通孔１ｘの外周側に位置する配線層３１の一方の面に延在する。突出部４０Ｔの平面形状や厚さは前述の通りである。突出部４０Ｔをピラーとして用いる場合には、それに合わせてマスキング材９１を厚く形成しておき、電解めっきの時間を長くすればよい。
なお、前述のように、配線層３１の貫通孔１ｘの側壁を構成する部分の絶縁層１０側の角部が配線層３１の他方の面から絶縁層１０側に突出しているため、配線層３２側から析出成長しためっき膜が早い段階で（低い位置で）配線層３１と接合される。つまり、貫通配線４０は、接着層２１、絶縁層１０、及び接着層２２の貫通孔１ｘの側壁を構成する部分とは接するだけで接合されないが、この接合されない部分を少なくし、配線層３１の貫通孔１ｘの側壁を構成する部分と接合される部分を多くすることができる。これにより、配線層３１と貫通配線４０との接続信頼性を向上できる。
次に、図５（ｂ）に示す工程では、図５（ａ）に示すマスキング材９１及び９２を除去する。そして、図５（ｃ）に示す工程では、配線層３２をパターニングする。配線層３２のパターニングは、例えば、残存させたい部分の配線層３２上にレジストを形成し、レジストに被覆されていない部分をエッチングで除去することにより形成できる（サブトラクティブ法）。
なお、図４（ｂ）に示す工程を実行せず、図５（ｃ）に示す工程で、配線層３１及び３２を同時にパターニングしてもよい。この場合、製造工程の効率化が図れる。但し、突出部４０Ｔをピラーとして用いる場合には、突出部４０Ｔが厚いため、突出部４０Ｔを覆うようにエッチングマスクとなるレジストを形成することが困難である。その場合には、突出部４０Ｔを形成する前の図４（ｂ）に示す工程で配線層３１をパターニングし、本工程では配線層３２のみをパターニングすることが好ましい。
次に、図６（ａ）に示す工程では、接着層２１の一方の面に、配線層３１及び貫通配線４０を被覆するソルダーレジスト層５１を形成する。そして、ソルダーレジスト層５１に、配線層３１の一方の面の一部と貫通配線４０の突出部４０Ｔの一方の面とを露出する開口部５１ｘを形成する。又、接着層２２の他方の面に、配線層３２を被覆するソルダーレジスト層５２を形成する。そして、ソルダーレジスト層５２に、配線層３２の他方の面の一部を露出する開口部５２ｘを形成する。
ソルダーレジスト層５１は、例えば、接着層２１の一方の面に、液状又はペースト状の感光性樹脂を、スクリーン印刷法、ロールコート法、又は、スピンコート法等により、配線層３１及び貫通配線４０を被覆するように塗布することで形成できる。或いは、接着層２１の一方の面に、フィルム状の感光性樹脂を、配線層３１及び貫通配線４０を被覆するようにラミネートしてもよい。ソルダーレジスト層５２も同様の方法で形成できる。ソルダーレジスト層５１及び５２の材料や厚さは前述の通りである。開口部５１ｘ及び５２ｘは、例えば、フォトリソグラフィ法により形成できる。ソルダーレジスト層５１及び５２に非感光性の絶縁樹脂を用い、開口部５１ｘ及び５２ｘをレーザ加工法やブラスト処理等により形成してもよい。
次に、図６（ｂ）に示す工程では、ソルダーレジスト層５１の開口部５１ｘ内に露出する配線層３１の一方の面及び貫通配線４０の突出部４０Ｔの一方の面に、金属層６１を形成する。又、ソルダーレジスト層５２の開口部５２ｘ内に露出する配線層３２の他方の面に、金属層６２を形成する。金属層６１及び６２は、例えば、無電解めっき法により形成できる。金属層６１及び６２の材料の例は、前述の通りである。但し、金属層６１及び６２は、必要に応じて形成すればよい。又、金属層６１及び６２の形成に代えて、ＯＳＰ処理等の酸化防止処理を施してもよい。
このように、配線基板１の製造工程では、貫通配線４０を電解めっき法により形成するが（図５（ａ））、電解めっきを行う前に配線層３１の一方の面に電解めっきを行う部分のみを露出する開口部９１ｘを備えたマスキング材９１を形成する（図４（ｃ））。これにより、電解めっきを行う部分の面積を抑制できるため、電解めっき法により貫通配線４０を形成する際に、電解めっき時間の短縮化及び低電流化が可能となる。
例えば、背景技術で説明した配線基板の製造方法では、マスキング材を用いずに電解めっき行い、貫通孔を充填して貫通配線を形成すると共に片面の銅箔上の全面に電解めっき膜を形成する。この場合、多数の貫通配線が銅箔上に形成された電解めっき膜によりつながり始めると、単位面積当たりの電流密度が急激に低下し、電解めっき膜の成長が著しく遅くなって一部の貫通配線がつながらない場合が生じ、貫通配線の接続信頼性が大幅に低下する。これを防止するには、電解めっきの時間を大幅に増やすか、電解めっき時に高電流を流すことが必要となる。
これに対して、配線基板１の製造工程では、マスキング材９１を形成してから電解めっきを行うことにより、多数の貫通配線がつながる現象が生じない（大幅な電流密度の低下が生じない）。そのため、電解めっきの時間を大幅に増やしたり、電解めっき時に高電流を流したりすることなく、貫通配線の接続信頼性を確保できる。
又、図４（ｃ）の工程で、マスキング材９１として、永久レジストではなく剥離可能なレジストを用いることにより、図６（ａ）に示す工程でソルダーレジスト層５１を形成する際に、フォトリソグラフィ法等により任意の位置に開口部５１ｘを形成できる。これにより、貫通配線４０の近傍に開口部５１ｘを設け、開口部５１ｘ内に露出する配線層３１を他の電子部品と接続するためのパッドとして用いることが可能となる。その結果、配線基板１を小型化できると共に、多数の電子部品を搭載することが可能となる。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、突出部の一方の面を露出させない例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図７は、第１の実施の形態の変形例１に係る配線基板を例示する断面図である。図７を参照するに、配線基板１Ａは、突出部４０Ｔの一方の面に金属層６１が形成されていなく、突出部４０Ｔの一方の面がソルダーレジスト層５１に被覆されている点が、配線基板１（図１参照）と相違する。
すなわち、配線基板１Ａでは、配線層３１の一方の面を被覆するソルダーレジスト層５１が設けられ、ソルダーレジスト層５１は、配線層３１の一方の面を露出する開口部５１ｘを備えている。そして、突出部４０Ｔの一方の面はソルダーレジスト層５１に被覆されている。開口部５１ｘ内に露出する配線層３１は、半導体チップ等の電子部品と接続される外部接続用のパッドを構成している。
なお、配線基板１Ａにおいて、金属層６１及び６２は、必要に応じて形成すればよい。又、金属層６１及び６２の形成に代えて、ＯＳＰ処理等の酸化防止処理を施してもよい。但し、ソルダーレジスト層５１に被覆されている突出部４０Ｔの一方の面には、金属層６１の形成や酸化防止処理は不要である。
図８は、第１の実施の形態の変形例１に係る半導体装置を例示する断面図である。図８を参照するに、半導体装置１００Ａは、配線基板１Ａの他方の側に接合層１３０を介して電子部品１４０を搭載したものである。電子部品１４０は、例えば、発光素子等の半導体チップである。半導体装置１００Ａは、半導体チップ以外に、抵抗やコンデンサ、インダクタ等を搭載してもよい。例えば、開口部５１ｘ内に露出する金属層６１上に各種部品を実装することができる。
このように、突出部４０Ｔの一方の面がソルダーレジスト層５１に被覆されていてもよい。この場合も、突出部４０Ｔの平面形状が貫通配線４０の貫通孔１ｘ内に充填された部分の平面形状よりも大径とされており、かつ、突出部４０Ｔの一方の面が外周側よりも中央側の深さが深い凹面である点は第１の実施の形態と同様である。そのため、突出部４０Ｔの表面積を拡大することが可能となり、半導体装置１００Ａの放熱性を向上できる。
なお、突出部４０Ｔの一方の面を被覆するソルダーレジスト層５１の材料として、高熱伝導性の絶縁材料を選択すると好適である。高熱伝導性の絶縁材料としては、例えば、エポキシ系樹脂、ポリイミド系樹脂、又はアクリル系樹脂をベース材料とし、熱伝導性の高いフィラーを含有した絶縁材料を使用できる。フィラーとしては、例えば、酸化アルミニウム（アルミナ）、酸化チタン（チタニア）、酸化マグネシウム（マグネシア）等の無機フィラーを使用できる。
特に、貫通配線４０は、電子部品１４０と接続された配線層３２（パッド）に直接接合されている。そのため、電子部品１４０が発熱性部品である場合には、電子部品１４０の発した熱が配線層３２（パッド）を介して効率よく貫通配線４０に伝わり、貫通配線４０が放熱経路となって突出部４０Ｔの一方の面から放熱することができる。この場合も、貫通孔１ｘが打ち抜き加工により開けられた比較的大径（１５０μｍ程度）の孔であるため、放熱経路となる貫通配線４０の熱抵抗を低減でき、放熱性向上に有利となる。
〈第２の実施の形態〉
第２の実施の形態では、複数の電子部品を縦横に搭載可能な配線基板の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図９は、第２の実施の形態に係る配線基板を例示する斜視図であり、図９（ａ）は平面斜視図、図９（ｂ）は底面斜視図である。図１０は、第２の実施の形態に係る配線基板を例示する断面斜視図であり、図１０（ａ）は図９（ａ）のＡ−Ａ線に沿う断面斜視図、図１０（ｂ）は図１０（ａ）のＣ部の部分拡大断面斜視図である。
図９及び図１０を参照するに、配線基板２は、図７に示す配線基板１Ａと同様の積層構造である。但し、図９及び図１０では、図７とは上下を反転させて描いている。又、図９及び図１０では、ソルダーレジスト層５２を透過し配線パターン３２ｃが図示されている
配線基板２は、１つの電子部品が搭載される電子部品搭載領域Ｂを複数個（図９の例では２５個）有している。複数の電子部品搭載領域Ｂは、例えば、絶縁層１０上に格子状（グリッド状）に配置することができる。夫々の電子部品搭載領域Ｂには、配線層３１と、電子部品搭載用のパッドを備えた配線層３２と、貫通配線４０が設けられている。
より詳しくは、配線層３２は、電子部品搭載用のパッド３２ａ及び３２ｂと、配線パターン３２ｃと、外部端子３２ｄと、外部端子３２ｇとを有している。パッド３２ａ及び３２ｂは、ソルダーレジスト層５２の開口部５２ｘから露出して配置されている（ＮＳＭＤ）。
又、配線基板２の電子部品搭載領域Ｂ側の面には、複数の外部端子３２ｄ及び１つの外部端子３２ｇが、ソルダーレジスト層５２の開口部５２ｘから露出して配置されている（ＮＳＭＤ）。各パッド３２ａは、対応する配線パターン３２ｃを介して、対応する外部端子３２ｄと電気的に接続されている。
各パッド３２ｂは、貫通配線４０を介して配線層３１と電気的に接続されている。配線層３１は、夫々の電子部品搭載領域Ｂに共通のベタ状に形成されたＧＮＤパターンである。配線層３１に接続された外部端子３１ｇが、ソルダーレジスト層５１の開口部５１ｘから露出して配置されている（ＮＳＭＤ）。外部端子３１ｇは、貫通配線４０を介して外部端子３２ｇと電気的に接続されている。外部端子３１ｇ及び３２ｇは、ＧＮＤ端子である。
パッド３２ａ及び３２ｂを図９及び図１０のように配置することにより、夫々の電子部品搭載領域Ｂに２端子の電子部品（例えば、発光ダイオード等）を搭載することができる。搭載する電子部品が発光ダイオードである場合、発光ダイオードの正極をパッド３２ａと接続し、負極をパッド３２ｂ（ＧＮＤ）と接続する。これにより、外部端子３１ｇ又は３２ｇ（ＧＮＤ）と、任意に選択した外部端子３２ｄとの間に所定電圧を印加することで、対応する発光ダイオードを点灯させることができる。例えば、外部端子３１ｇ又は３２ｇ（ＧＮＤ）と全ての外部端子３２ｄとの間に所定電圧を印加することで、搭載した全ての発光ダイオードを同時に点灯させることができる。
このように、第２に実施の形態に係る配線基板２によれば、複数の電子部品を高密度に搭載することができる。又、突出部４０Ｔの平面形状が貫通配線４０の貫通孔１ｘ内に充填された部分の平面形状よりも大径とされており、かつ、突出部４０Ｔの一方の面が外周側よりも中央側の深さが深い凹面である点は第１の実施の形態と同様である。そのため、突出部４０Ｔの表面積を拡大することが可能となり、搭載する発光ダイオード等の放熱性を向上できる。
特に、貫通配線４０は、搭載する発光ダイオード等と接続されるパッド３２ｂに直接接合されている。そのため、発光ダイオード等の発した熱がパッド３２ａを介して効率よく貫通配線４０に伝わり、貫通配線４０が放熱経路となって突出部４０Ｔの一方の面から放熱することができる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、配線基板１等に搭載する電子部品は発光ダイオード等の発光素子には限定されず、動作時の電流により発熱する発熱性の電子部品を搭載することができる。配線基板１等は放熱性に優れているため、搭載する発熱性の電子部品の放熱性を向上させ、熱に起因する問題を低減することができる。発光素子以外の発熱性の電子部品としては、例えば、パワー半導体素子等を挙げることができる。パワー半導体素子としては、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等を挙げることができる。
又、配線基板１等に搭載する電子部品は発熱性の電子部品でなくてもよく、例えば、各種のセンサ等であってもよい。又、配線基板１等に搭載する電子部品の個数は任意とすることができる。
１、１Ａ、２ 配線基板
１ｘ 貫通孔
１０ 絶縁層
２１、２２ 接着層
３１、３２ 配線層
３１ｇ、３２ｄ、３２ｇ 外部端子
３２ａ、３２ｂ パッド
３２ｃ 配線パターン
４０ 貫通配線
４０Ｔ 突出部
５１、５２ ソルダーレジスト層
５１ｘ、５２ｘ、９１ｘ 開口部
６１、６２ 金属層
８１、８２ 保護フィルム
９１、９２ マスキング材
１００、１００Ａ 半導体装置
１１０ バンプ
１１１ 銅コアボール
１１２ はんだ
１２０、１４０ 電子部品
１３０ 接合層

Claims (12)

  1. 絶縁層と、
    前記絶縁層の一方の面側に設けられた第１配線層と、
    前記絶縁層の他方の面側に設けられた第２配線層と、
    前記第１配線層及び前記絶縁層を貫通し、前記第２配線層と電気的に接続された貫通配線と、を有し、
    前記貫通配線の側壁は、前記絶縁層と接し、
    前記貫通配線の前記第１配線層側の端部は、前記第１配線層の一方の面から突出して突出部を形成し、
    前記突出部の一方の面は、最外周が最も浅く、最外周側よりも中央側の深さが深い凹面である配線基板。
  2. 前記貫通配線は単一層構成である請求項１に記載の配線基板。
  3. 前記貫通配線は、前記第１配線層及び前記絶縁層を貫通する貫通孔を充填し、
    前記突出部は、前記貫通孔の外周側に位置する前記第１配線層の一方の面に延在している請求項１又は２に記載の配線基板。
  4. 前記第１配線層の一方の面を被覆するソルダーレジスト層が設けられ、
    前記ソルダーレジスト層は、前記第１配線層の一方の面、及び前記突出部の一方の面を露出する開口部を備え、
    前記開口部内に露出する前記第１配線層及び前記突出部は、外部接続用のパッドを構成している請求項１乃至３の何れか一項に記載の配線基板。
  5. 前記第１配線層の一方の面を被覆するソルダーレジスト層が設けられ、
    前記ソルダーレジスト層は、前記第１配線層の一方の面を露出する開口部を備え、
    前記突出部の一方の面は前記ソルダーレジスト層に被覆され、
    前記開口部内に露出する前記第１配線層は、外部接続用のパッドを構成している請求項１乃至３の何れか一項に記載の配線基板。
  6. 前記第１配線層の前記貫通配線の側壁と接する部分の前記絶縁層側の角部は、前記第１配線層の他方の面から前記絶縁層側に突出している請求項１乃至５の何れか一項に記載の配線基板。
  7. 前記第１配線層の前記貫通配線の側壁と接する部分の前記突出部側の角部は、丸みを帯びている請求項１乃至６の何れか一項に記載の配線基板。
  8. 前記第２配線層は、外部接続用のパッドを備え、
    前記貫通配線の前記第２配線層側の端部は、前記パッドに直接接合されている請求項１乃至７の何れか一項に記載の配線基板。
  9. 前記絶縁層上に複数の電子部品搭載領域が格子状に配置され、
    夫々の前記電子部品搭載領域に、前記第１配線層と、電子部品搭載用のパッドを備えた前記第２配線層と、前記貫通配線が設けられている請求項１乃至８の何れか一項に記載の配線基板。
  10. 絶縁層と、前記絶縁層の一方の面側に設けられた第１配線層と、を備えた基材に、打ち抜き加工により前記絶縁層及び前記第１配線層を貫通する貫通孔を形成する工程と、
    前記絶縁層の他方の面側に前記貫通孔を被覆して金属層を設け、前記金属層をパターニングして第２配線層を形成する工程と、
    前記第１配線層の一方の面に、前記貫通孔を露出する開口部を備えたマスキング材を形成する工程と、
    前記第２配線層を給電層とする電解めっき法により、前記開口部内に露出する前記貫通孔を充填すると共に、前記第１配線層側の端部が前記第１配線層の一方の面から前記開口部内に突出する貫通配線を形成する工程と、
    前記マスキング材を除去する工程と、を有し、
    前記貫通配線を形成する工程において、前記端部の一方の面は、外周側よりも中央側の深さが深い凹面となる配線基板の製造方法。
  11. 前記貫通配線を形成する工程において、前記端部は、前記貫通孔の外周側に位置する前記第１配線層の一方の面に延在する請求項１０に記載の配線基板の製造方法。
  12. 前記貫通孔を形成する工程において、前記第１配線層の一方の面側から前記打ち抜き加工を行うことにより前記貫通孔を形成し、
    前記打ち抜き加工により、前記第１配線層の前記貫通孔の側壁を構成する部分が前記絶縁層側に突出する請求項１０又は１１に記載の配線基板の製造方法。
JP2015239315A 2015-12-08 2015-12-08 配線基板及びその製造方法 Active JP6697870B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015239315A JP6697870B2 (ja) 2015-12-08 2015-12-08 配線基板及びその製造方法
US15/351,814 US9826639B2 (en) 2015-12-08 2016-11-15 Wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015239315A JP6697870B2 (ja) 2015-12-08 2015-12-08 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017107933A JP2017107933A (ja) 2017-06-15
JP6697870B2 true JP6697870B2 (ja) 2020-05-27

Family

ID=58800520

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015239315A Active JP6697870B2 (ja) 2015-12-08 2015-12-08 配線基板及びその製造方法

Country Status (2)

Country Link
US (1) US9826639B2 (ja)
JP (1) JP6697870B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
TWI642333B (zh) * 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US10398025B2 (en) * 2017-11-09 2019-08-27 International Business Machines Corporation Peripheral end face attachment of exposed copper layers of a first printed circuit board to the surface of a second printed circuit board by surface mount assembly
US10321564B2 (en) 2017-11-09 2019-06-11 International Business Machines Corporation Solder assembly of pins to the peripheral end face of a printed circuit board
CN107911939B (zh) * 2017-11-24 2024-05-10 惠州市鹏程电子科技有限公司 一种柔性印刷电路板
US11343918B2 (en) * 2017-12-20 2022-05-24 Sumitomo Electric Industries, Ltd. Method of making printed circuit board and laminated structure
JP7212783B2 (ja) * 2019-07-30 2023-01-25 京セラ株式会社 電子素子実装用基板、電子装置、電子モジュールおよび電子素子実装用基板の製造方法
KR102505020B1 (ko) * 2022-10-07 2023-03-02 주식회사 테크엔 열전달매체가 설치된 led 조명등용 메탈기판 및 이의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0154994B1 (ko) * 1993-11-22 1998-12-01 세끼자와 다다시 반도체장치 및 그 제조방법
JP3626486B2 (ja) * 2003-06-30 2005-03-09 Ｔｄｋ株式会社 電子部品の製造方法および電子部品
JP4227973B2 (ja) * 2005-05-26 2009-02-18 Ｔｄｋ株式会社 基板、電子部品、及び、これらの製造方法
US20100065318A1 (en) * 2006-11-28 2010-03-18 Kyocera Corporation Circuit board and semiconductor element mounted structure using the same
JP5077324B2 (ja) * 2009-10-26 2012-11-21 株式会社デンソー 配線基板

Also Published As

Publication number Publication date
US9826639B2 (en) 2017-11-21
JP2017107933A (ja) 2017-06-15
US20170164473A1 (en) 2017-06-08

Similar Documents

Publication Publication Date Title
JP6697870B2 (ja) 配線基板及びその製造方法
TWI355050B (en) Thin double-sided package substrate and manufactur
JP5561460B2 (ja) 配線基板および配線基板の製造方法
US9282628B2 (en) Component built-in board and method of manufacturing the same
JP5231340B2 (ja) 配線基板の製造方法
KR101095202B1 (ko) 하이브리드형 방열기판 및 그 제조방법
JP6027001B2 (ja) 放熱回路基板
US9307675B2 (en) Radiant heat circuit board, method of manufacturing the same, heat generating device package having the same, and backlight
JP6280710B2 (ja) 配線基板、発光装置及び配線基板の製造方法
JP2015156463A (ja) 配線基板及び半導体パッケージ
JP2015146346A (ja) 多層配線板
JP2008124247A (ja) 部品内蔵基板及びその製造方法
TWI693870B (zh) 電路板及其製造方法
JP6392163B2 (ja) 配線基板及びその製造方法、半導体装置
JP2015156471A (ja) 配線基板及びその製造方法、並びに半導体パッケージ
JP6279921B2 (ja) 配線基板及び半導体パッケージ
KR20160095520A (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
JP2005347359A (ja) 回路装置
JP2011077164A (ja) 半導体発光装置
KR20110082895A (ko) 하이브리드형 방열기판 및 그 제조방법
JP5574132B2 (ja) 配線基板および半導体パッケージ
JP2012248891A (ja) 配線基板及びその製造方法
JP2009152372A (ja) プリント基板、半導体装置、及びこれらの製造方法
JPH06291246A (ja) マルチチップ半導体装置
TWI743618B (zh) 封裝載板及發光裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200427

R150 Certificate of patent or registration of utility model

Ref document number: 6697870

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150