JP6696329B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Description
第1実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のMOSFETが形成されたSiC半導体装置を例に挙げて説明する。
まず、半導体基板として、n+型基板1を用意する。そして、このn+型基板1の主表面上にSiCからなるn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順にエピタキシャル成長させる。
次に、n+型ソース領域4の表面に図示しないマスクを配置し、マスクのうちのp型ディープ層5、p型ガードリング21およびp型繋ぎ層30の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより、トレンチ5a、21a、30aを形成する。これにより、トレンチ5a、21a、30aがそれぞれ所望の間隔で形成される。
マスクを除去した後、p型層50を成膜する。このとき、埋込エピにより、トレンチ5a、21a、30a内にp型層50が埋め込まれることになるが、トレンチ5a、21a、30aを幅が狭いライン状で形成していることから、各トレンチ5a、21a、30a内にp型層50を確実に埋め込むことが可能になる。
ドライエッチングによってp型層50のうちn+型ソース領域4の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、p型ディープ層5、p型ガードリング21およびp型繋ぎ層30が形成される。
n+型ソース領域4などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ6の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことで、ゲートトレンチ6を形成する。
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜7を形成し、ゲート絶縁膜7によってゲートトレンチ6の内壁面上およびn+型ソース領域4の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ6内にPoly−Siを残すことでゲート電極8を形成する。
ゲート電極8およびゲート絶縁膜7の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜10を形成する。そして、層間絶縁膜10の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極8の間に位置する部分、つまりp型ディープ層5と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜10をパターニングすることでp型ディープ層5およびn+型ソース領域4を露出させるコンタクトホールを形成する。
層間絶縁膜10の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極9およびゲートパッド40を形成する。なお、本図とは異なる断面において各セルのゲート電極8に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜10にコンタクトホールが開けられることで、ゲートパッド40とゲート電極8との電気的接続が行われるようになっている。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型ディープ層5などの構造を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してパワー素子として縦型MOSFETに変えてジャンクションバリアショットキーダイオード(以下、JBSという)を備えるようにしたものである。その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
5 p型ディープ層
8 ゲート電極
9 ソース電極
11 ドレイン電極
21 p型ガードリング層
30 p型繋ぎ層
Claims (8)
- セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
第1または第2導電型の基板(1、101)、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第1導電型のドリフト層(2、102)を有し、
前記セル部もしくは前記セル部および前記繋ぎ部には、
前記ドリフト層にストライプ状に形成された複数のライン状の第1トレンチ(5a、30a、103a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型層(5、31、103)とが備えられ、
前記セル部には、
前記第2導電型層に電気的に接続された第1電極(9、106)と、
前記基板の裏面側に形成された第2電極(11、107)と、を有し、
前記第1電極と前記第2電極との間に電流を流す縦型の半導体素子が備えられ、
前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第2トレンチ(21a、30a、104a、105a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型リング(21、32、104、105)が備えられ、
前記第2導電型リングのうち外周側に位置している少なくとも一部がガードリング(21、104)とされ、
前記ガードリングは、内周側から外周側に向かうに連れて幅が大きくされているとともに、該ガードリング同士の間隔が前記幅に対応して大きくされており、
前記ガードリングのうち最も内周側に位置しているものの前記幅は前記第2導電型層の幅よりも小さくされ、該最も内周側に位置しているものとその1つ外側のものとの間隔は前記第2導電型層同士の間隔よりも小さくされている炭化珪素半導体装置。 - 前記第2導電型層は等間隔に配置されており、
前記セル部において、前記第2導電型層の幅に対する該第2導電型層同士の間隔の比である第1比に対して、前記外周部において、前記第2導電型リングの幅に対する該第2導電型リングとその1つ外側の前記第2導電型リングとの間隔との比である第2比が2/3倍〜1.5倍の範囲に含まれている請求項1に記載の炭化珪素半導体装置。 - 前記第2導電型層は等間隔に配置されており、
前記セル部において、前記第2導電型層の幅に対する該第2導電型層同士の間隔の比である第1比と、前記外周部において、前記第2導電型リングの幅に対する該第2導電型リングとその1つ外側の前記第2導電型リングとの間隔との比である第2比とが等しい請求項1または2に記載の炭化珪素半導体装置。 - 前記セル部には、
前記ドリフト層(2)の上に形成された第2導電型のベース領域(3)と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型のソース領域(4)と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ(6)内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されたゲート電極(8)と、を有して構成されたトレンチゲート構造と、
前記ドリフト層のうち前記ゲートトレンチよりも深い位置まで形成され、前記第1トレンチの少なくとも一部として含まれるディープトレンチ(5a)内に配置された、前記第2導電型層の少なくとも一部を構成するディープ層(5)と、
前記ソース領域および前記ベース領域に電気的に接続された前記第1電極を構成するソース電極(9)と、
前記基板の裏面側に形成された前記第2電極を構成するドレイン電極(11)と、を備えた縦型の半導体素子が形成されている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記基板(101)は第1導電型であり、
前記セル部には、
前記第1トレンチの少なくとも一部として含まれるディープトレンチ(103a)内に配置された、前記第2導電型層の少なくとも一部を構成するディープ層(103)と、
前記ドリフト層(102)および前記ディープ層(103)に対して接触させられた前記第1電極を構成するショットキー電極(106)と、
前記基板の裏面側に配置された前記第2電極を構成するオーミック電極(107)と、を備えた縦型のショットキーダイオードが形成されている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
第1または第2導電型の基板(1)を用意することと、
前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)を形成することと、
前記ドリフト層の上に、第2導電型のベース領域(3)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第1導電型のソース領域(4)を形成することと、
前記ソース領域の表面から異方性エッチングを行うことで、セル部のディープトレンチ(5a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(21a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(30a)と、を含むトレンチを形成することと、
第2導電型層(50)をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
前記ディープトレンチ内のディープ層(5)、前記ガードリングトレンチ内のガードリング(21)および前記繋ぎトレンチ内の繋ぎ層(30)を、前記第2導電型層のうち前記ソース領域の上に形成された部分をエッチバックして取り除くことで形成することと、
前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
前記基板の裏面側に、ドレイン電極(11)を形成することと、を含み、
前記トレンチを形成することにおいては、
前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記繋ぎトレンチを、少なくとも前記セル部を囲む枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。 - セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
第1または第2導電型の基板(1)を用意することと、
前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)を形成することと、
前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ(5a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(21a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(30a)と、を含むトレンチを形成することと、
第2導電型層(50)をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
前記ディープトレンチ内のディープ層(5)、前記ガードリングトレンチ内のガードリング(21)および前記繋ぎトレンチ内の繋ぎ層(30)を、前記第2導電型層のうち前記ドリフト層の上に形成された部分をエッチバックして取り除くことで形成することと、
前記ディープ層、前記ガードリングおよび前記繋ぎ層の上と前記ドリフト層の上に、第2導電型のベース領域(3)を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第1導電型のソース領域(4)を形成することと、
前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
前記基板の裏面側に、ドレイン電極(11)を形成することと、を含み、
前記トレンチを形成することにおいては、
前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記繋ぎトレンチを、少なくとも前記セル部を囲む枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。 - セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
第1導電型の基板(101)を用意することと、
前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(102)を形成することと、
前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ(103a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(104a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(105a)と、を含むトレンチを形成することと、
第2導電型層をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
エッチバックにより前記第2導電型層のうち前記ドリフト層の上に形成された部分を取り除くことで、前記ディープトレンチ内のディープ層(103)、前記ガードリングトレンチ内のガードリング(104)および前記繋ぎトレンチ内の繋ぎ層(105)を形成することと、
前記セル部および前記繋ぎ部に、前記ドリフト層と前記ディープ層および前記繋ぎ層に接触させられるショットキー電極(106)を形成することと、
前記基板の裏面側に、オーミック電極(107)を形成することと、を含み、
前記トレンチを形成することにおいては、
前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記繋ぎトレンチおよび前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。
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