[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6696329B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6696329B2
JP6696329B2 JP2016133676A JP2016133676A JP6696329B2 JP 6696329 B2 JP6696329 B2 JP 6696329B2 JP 2016133676 A JP2016133676 A JP 2016133676A JP 2016133676 A JP2016133676 A JP 2016133676A JP 6696329 B2 JP6696329 B2 JP 6696329B2
Authority
JP
Japan
Prior art keywords
trench
type
layer
guard ring
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016133676A
Other languages
English (en)
Other versions
JP2018006631A (ja
Inventor
竹内 有一
有一 竹内
周平 箕谷
周平 箕谷
鈴木 克己
克己 鈴木
侑佑 山下
侑佑 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2016133676A priority Critical patent/JP6696329B2/ja
Priority to PCT/JP2017/023990 priority patent/WO2018008529A1/ja
Priority to US16/304,783 priority patent/US10720492B2/en
Priority to CN201780041585.3A priority patent/CN109417089B/zh
Publication of JP2018006631A publication Critical patent/JP2018006631A/ja
Application granted granted Critical
Publication of JP6696329B2 publication Critical patent/JP6696329B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856Source regions
    • H01L29/086Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、ディープ層およびガードリング層を有する炭化珪素(以下、SiCという)半導体装置およびその製造方法に関する。
従来より、高い電界破壊強度が得られるパワーデバイスの素材としてSiCが注目されている。SiCのパワーデバイスとしては、例えばMOSFETやショットキーダイオードなどが提案されている(例えば、特許文献1参照)。
SiCのパワーデバイスでは、MOSFETやショットキーダイオード等のパワー素子が形成されるセル部と、セル部の周囲を囲むガードリング部とが備えられる。セル部とガードリング部との間には、これらの間を繋ぐための繋ぎ部が設けられる。そして、ガードリング部を含む外周領域において、半導体基板の表面を窪ませた凹部とすることで、基板の厚み方向において、セル部および繋ぎ部が島状に突出したメサ部となるようにしている。
特開2011−101036号公報
上記のようにセル部とガードリング部の間に繋ぎ部を備えつつ、ガードリング部を含む外周領域において凹部を形成し、セル部および繋ぎ部を島状に突出させたメサ部とする場合、例えば図9に示す構造とすることが考えられる。
これらの図に示すように、n+型SiC基板J1の上にn-型ドリフト層J2を形成した半導体基板を用いて、MOSFETなどで構成されるパワー素子J3が形成されるセル部とガードリング部とを形成している。セル部には、パワー素子J3の耐圧向上のためのp型ディープ層J4を複数本ストライプ状に形成しており、ガードリング部にはp型層にて構成されるp型ガードリングJ5を枠形状で形成している。そして、セル部とガードリング部との間に繋ぎ部を備え、繋ぎ部に電界緩和用のp型繋ぎ層J6を形成することで、繋ぎ部において等電位線が終端しないようにし、電界集中を抑制している。また、この繋ぎ部において、半導体基板の表面側に形成された層間絶縁膜J7の上に電極パッドJ8を配置した電極パッド部を備え、パワー素子J3の所望箇所、例えばゲート電極と外部との電気的接続が行えるようにしている。
さらに、ガードリング部に凹部J9を形成し、n-型ドリフト層J2の表面を露出させてこの上に層間絶縁膜J7が形成されるようにし、n+型SiC基板J1の厚み方向において、凹部J9の内側がガードリング部よりも突出したメサ部となるようにしている。
このような構造において、p型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5については、n-型ドリフト層J2に対してp型不純物をイオン注入によって形成することができる。
しかしながら、SiCではイオン注入による飛程が短く、深い位置までイオン注入を行うことが難しい。これらp型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5を深い位置まで形成するには、これらをイオン注入ではなくエピタキシャル成長によるエピタキシャル膜によって構成することが必要である。すなわち、トレンチ内にエピタキシャル膜を埋め込んだのち、トレンチ外の部分のエピタキシャル膜をエッチバックして取り除くことで、p型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5を形成するのである。
ところが、エピタキシャル膜を用いる場合、p型ディープ層J4やp型ガードリングJ5のように幅が狭いものと比較してp型繋ぎ層J6の幅が大きいことから、p型繋ぎ層J6の厚みが薄くなったり、p型繋ぎ層J6が無くなる領域が発生するという問題が生じた。このため、パワーデバイスとして要求される耐圧を得ることができなかった。
これを防ぐために、本発明者らは、p型繋ぎ層J6を幅広とするのではなく、p型ディープ層J4やp型ガードリングJ5と同等幅の幅狭のものによって構成することについて検討した。このように、p型繋ぎ層J6を幅狭のものにすると、p型繋ぎ層J6を構成するためのトレンチ内へのエピタキシャル膜の埋込みを良好に行うことが可能となる。ただし、ガードリング部においては、電界集中を緩和して等電位線がよりセル部の外周側に向かうように、p型ガードリングJ5の間隔を外周に向かうに連れて大きくすることが望ましい。また、p型繋ぎ層J6については、電界緩和の役割をより確実に果たせるように、p型繋ぎ層J6の間隔をp型ディープ層J4の間隔やp型ガードリングJ5の間隔よりも狭くすることが望ましい。
しかしながら、このような間隔設計を行った場合、p型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5を形成するためにエピタキシャル膜を成膜したときに、膜厚にバラツキが生じる事が確認された。
具体的には、まず図10Aに示すように、n-型ドリフト層J2に対してトレンチJ10を形成する。この後、トレンチJ10内をエピタキシャル膜で埋め込んだのちエッチバックしてp型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5を形成することになる。このとき、理想的には、図10Bに示すように、n-型ドリフト層J2に加えてp型ディープ層J4やp型繋ぎ層J6およびp型ガードリングJ5の表面が同一平面になっているのが好ましい。
ところが、ガードリング部において、p型ガードリングJ5の間隔を外周に向かうに連れて徐々に大きくする構造にすると、図10Cに示すように、ガードリング部ではトレンチJ10が疎となって、エピタキシャル膜J11の膜厚が他の部分よりも大きくなる。このため、図10Dに示すように、エッチバックしたときに、ガードリング部ではエピタキシャル膜J11が残渣として残ってしまうことがある。しかしながら、ガードリング部としての機能を果たせなくなり、電界緩和が行えなくなって素子耐圧を低下させることになる。エッチバック量を増加させれば残渣を取り除くこともできるが、その場合、セル部や繋ぎ部においてn-型ドリフト層J2やp型ディープ層J4およびp型繋ぎ層J6が薄くなってしまい、耐圧低下を招いてしまう。このため、パワーデバイスとして要求される耐圧を得ることができなくなる可能性がある。
また、p型繋ぎ層J6の間隔をp型ディープ層J4やp型ガードリングJ5の間隔よりも狭くする場合には、繋ぎ部においてトレンチJ10が密となり、エピタキシャル膜J11の膜厚が他の部分よりも小さくなる。このため、エッチバックしたときに、表面から同じエッチング量だけ除去されることから、繋ぎ部が凹んだ形状になる。この場合、ガードリング部における残渣を取り除こうとしてエッチバック量を増加させると、繋ぎ部においてn-型ドリフト層J2やp型繋ぎ層J6が尚更に薄くなり、さらに耐圧低下を招く可能性がある。
本発明は上記点に鑑みて、耐圧を確保することができるパワー素子を備えたSiC半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載のSiC半導体装置では、第1または第2導電型の基板(1、101)、および、基板の表面側に形成され、基板よりも低不純物濃度とされた第1導電型のドリフト層(2、102)を有た構成において、セル部に加えて、該セル部の外周を囲むガードリング部およびガードリング部とセル部との間に位置する繋ぎ部を含む外周部が形成されている。セル部もしくはセル部および繋ぎ部には、ドリフト層にストライプ状に形成された複数のライン状の第1トレンチ(5a、30a、103a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型層(5、31、103))が備えられている。また、セル部には、第2導電型層に電気的に接続された第1電極(9、106)と、基板の裏面側に形成された第2電極(11、107)と、を備え、第1電極と第2電極との間に電流を流す縦型の半導体素子が備えられている。ガードリング部もしくはガードリング部および繋ぎ部には、ドリフト層の表面から形成されていると共にセル部を囲む複数の枠形状とされたライン状の第2トレンチ(21a、30a、104a、105a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型リング(21、32、104、105)が備えられている。そして、第2導電型リングのうち外周側に位置している少なくとも一部がガードリング部に備えられるガードリング(21、104)とされ、第2導電型リングは、内周側から外周側に向かうに連れて幅が大きくされているとともに、該第2導電型リング同士の間隔が幅に対応して大きくされている。また、ガードリングのうち最も内周側に位置しているものの幅は第2導電型層の幅よりも小さくされ、該最も内周側に位置しているものとその1つ外側のものとの間隔は第2導電型層同士の間隔よりも小さくされている。
このような構成によれば、セル部と繋ぎ部およびガードリング部において、単位面積当たりのトレンチの形成面積の差を小さくできる。したがって、第2導電型層を形成する際に、単位面積当たりのトレンチ内に入り込む第2導電型層の量の差も小さくなる。これにより、セル部や繋ぎ部およびガードリング部の上に形成される第2導電型層の厚みを均一化することが可能となる。このため、第2導電型層をエッチバックする際に、ガードリング部に第2導電型層が残渣として残ってしまうことを抑制することが可能となる。よって、耐圧を確保することができる半導体素子を備えたSiC半導体装置とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第1実施形態にかかるSiC半導体装置の上面レイアウトを模式的に示した図である。 図1のII−II断面図である。 第1実施形態にかかるSiC半導体装置の製造工程を示した断面図である。 図3に続くSiC半導体装置の製造工程を示した断面図である。 参考例として繋ぎ層の幅を大きくした場合の製造工程中の様子を示した断面図である。 第2実施形態にかかるSiC半導体装置の断面図である。 第3実施形態にかかるSiC半導体装置の上面レイアウトを模式的に示した図である。 図7中のVIII−VIII断面図である。 本発明者らが検討を行ったSiC半導体装置の断面図である。 本発明者らが検討を行ったSiC半導体装置の製造工程中の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のMOSFETが形成されたSiC半導体装置を例に挙げて説明する。
図1に示すSiC半導体装置は、トレンチゲート構造のMOSFETが形成されるセル部と、このセル部を囲む外周部とを有した構成とされている。外周部は、ガードリング部と、ガードリング部よりも内側、つまりセル部とガードリング部との間に配置される繋ぎ部とを有した構成とされている。なお、図1は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
図2に示すように、SiC半導体装置は、SiCからなるn+型基板1を用いて形成され、n+型基板1の主表面上にSiCからなるn-型ドリフト層2とp型ベース領域3、および、n+型ソース領域4が順にエピタキシャル成長させられている。
+型基板1は、例えばn型不純物濃度が1.0×1019/cm3とされ、表面が(0001)Si面とされている。n-型ドリフト層2は、例えばn型不純物濃度が0.5〜2.0×1016/cm3とされている。
また、p型ベース領域3は、チャネル領域が形成される部分で、p型不純物濃度が例えば2.0×1017/cm3程度とされ、厚みが300nmで構成されている。n+型ソース領域4は、n-型ドリフト層2よりも高不純物濃度とされ、表層部におけるn型不純物濃度が例えば2.5×1018〜1.0×1019/cm3、厚さ0.5μm程度で構成されている。
セル部では、n+型基板1の表面側においてp型ベース領域3およびn+型ソース領域4が残されており、ガードリング部では、これらn+型ソース領域4およびp型ベース領域3を貫通してn-型ドリフト層2に達するように凹部20が形成されている。このような構造とすることでメサ構造が構成されている。
また、セル部では、n+型ソース領域4やp型ベース領域3を貫通してn-型ドリフト層2に達するようにp型ディープ層5が形成されている。p型ディープ層5は、p型ベース領域3よりもp型不純物濃度が高くされている。具体的には、p型ディープ層5は、n-型ドリフト層2に複数本が等間隔に配置され、図1に示すように、互いに交点なく離れて配置されたストライプ状のトレンチ5a内に備えられ、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ5aがディープトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。なお、図1に示されるp型ディープ層5や後述するトレンチゲート構造および繋ぎ層30などについては、実際には図示した数以上に備えられているが、簡略化の為に本数を少なくして記載してある。
例えば、各p型ディープ層5は、p型不純物濃度が例えば1.0×1017〜1.0×1019cm3、幅0.7μm、深さ2.0μm程度で構成されている。p型ディープ層5は、図1に示すようにセル部の一端から他端に渡って形成されている。そして、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端よりも更にセル部の外側に延設された後述するp型繋ぎ層30とつながっている。
p型ディープ層5の延設方向については任意であるが、<11−20>方向に延設し、トレンチ5aのうち長辺を構成している対向する両壁面が同じ(1−100)面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
また、p型ベース領域3およびn+型ソース領域4を貫通してn-型ドリフト層2に達するように、例えば幅が0.8μm、深さが1.0μmのゲートトレンチ6が形成されている。このゲートトレンチ6の側面と接するように上述したp型ベース領域3およびn+型ソース領域4が配置されている。ゲートトレンチ6は、図2の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図1に示すように、ゲートトレンチ6は、複数本がそれぞれp型ディープ層5の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。
さらに、p型ベース領域3のうちゲートトレンチ6の側面に位置している部分を、縦型MOSFETの作動時にn+型ソース領域4とn-型ドリフト層2との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ6の内壁面にはゲート絶縁膜7が形成されている。そして、ゲート絶縁膜7の表面にはドープドPoly−Siにて構成されたゲート電極8が形成されており、これらゲート絶縁膜7およびゲート電極8によってゲートトレンチ6内が埋め尽くされている。
また、n+型ソース領域4およびp型ディープ層5の表面やゲート電極8の表面には、層間絶縁膜10を介して第1電極に相当するソース電極9や電極パッド部に配置されたゲートパッド40が形成されている。ソース電極9およびゲートパッド40は、複数の金属(例えばNi/Al等)にて構成されている。そして、複数の金属のうち少なくともn型SiC(具体的にはn+型ソース領域4やn型ドープの場合のゲート電極8)と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC(具体的にはp型ディープ層5)と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極9およびゲートパッド40は、層間絶縁膜10上に形成されることで電気的に絶縁されている。そして、層間絶縁膜10に形成されたコンタクトホールを通じて、ソース電極9はn+型ソース領域4およびp型ディープ層5と電気的に接触させられ、ゲートパッド40はゲート電極8と電気的に接触させられている。
さらに、n+型基板1の裏面側にはn+型基板1と電気的に接続された第2電極に相当するドレイン電極11が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。そして、このようなMOSFETが複数セル配置されることでセル部が構成されている。
一方、ガードリング部では、上記したように、n+型ソース領域4およびp型ベース領域3を貫通してn-型ドリフト層2に達するように凹部20が形成されている。このため、セル部から離れた位置ではn+型ソース領域4およびp型ベース領域3が除去されて、n-型ドリフト層2が露出させられている。そして、n+型基板1の厚み方向において、凹部20よりも内側に位置するセル部や繋ぎ部が島状に突き出したメサ部となっている。
また、凹部20の下方に位置するn-型ドリフト層2の表層部には、セル部を囲むように、複数本(図1中では5本記載してある)のp型ガードリング21が備えられている。本実施形態の場合、p型ガードリング21を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。p型ガードリング21は、n+型ソース領域4およびp型ベース領域3を貫通してn-型ドリフト層2に達するトレンチ21a内に配置され、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ21aがガードリングトレンチに相当するものである。
p型ガードリング21は、本実施形態では四隅が丸められた四角形状とされている。p型ガードリング21を構成する各部は、上記したp型ディープ層5と同様の構成とされている。p型ガードリング21は、上面形状がセル部および繋ぎ部を囲む枠形状のライン状とされている点や幅が外周に向かうに連れて大きくされている点において、直線状で一定幅に形成されたp型ディープ層5と異なっているが、他は同様である。また、各p型ガードリング21の間隔については、より内周側、つまりセル部側において電界集中を緩和して等電位線がより外周側に向かうように、p型ガードリング21の間隔がセル部側で狭く外周側に向かうほど大きくされている。
本実施形態の場合、p型ガードリング21の幅は、最も内周側ではp型ディープ層5よりも小さくなっているが、外周側に向かうに連れて徐々に大きくなり、最も外周側ではp型ディープ層5の幅より大きくされている。同様に、隣り合うp型ガードリング21同士の間隔は、最も内周側ではp型ディープ層5同士の間隔より小さくされており、そこから外周側に向かうに連れて徐々に大きくなり、最も外周側ではp型ディープ層5同士の間隔より大きくされている。すなわち、p型ガードリング21の幅は、隣り合うp型ガードリング21同士の間隔に合わせて設定されており、間隔が大きくなるほど幅が大きくなるようにしている。これにより、各p型ガードリング21の幅とその隣のp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなるようにしている。
なお、図示していないが、必要に応じてp型ガードリング21よりも外周にEQR構造が備えられることにより、セル部を囲む外周耐圧構造が備えられたガードリング部が構成されている。
さらに、セル部からガードリング部に至るまでの間を繋ぎ部として、繋ぎ部において、n-型ドリフト層2の表層部にp型繋ぎ層30が形成されている。本実施形態の場合、図1に示すように、セル部を囲むように繋ぎ部が形成されており、さらに繋ぎ部の外側を囲むように、上記したように四隅が丸められた四角形状のp型ガードリング21が複数本形成されている。p型繋ぎ層30は、セル部に形成されるp型ディープ層5と平行に複数本並べてストライプ状に配置された直線状部31と、p型ディープ層5および直線状部31を囲むように1本または複数本並べて形成された枠状部32とを有した構成とされている。
直線状部31は、セル部と枠状部32との間の領域において、n-型ドリフト層2内にp型層が形成されていないために等電位線が過剰にせり上がる場所が発生しないように、セル部と枠状部32との間に形成される。p型ディープ層5の長手方向に対する垂直方向におけるセル部と枠状部32との間では、複数本の直線状部31がp型ディープ層5と並行に並べて配置されている。p型ディープ層5の長手方向におけるセル部と枠状部32との間では、直線状部31がp型ディープ層5の先端につなげられるように形成されている。このように、セル部と枠状部32との間に直線状部31が配置され、直線状部31と枠状部32との間の距離がp型ディープ層5同士の間隔と同じもしくはそれより小さくなるようにしてある。
枠状部32は、四隅が丸められた四角形状とされており、セル部および直線状部31の周囲を囲んでいる。具体的には、枠状部32は、ガードリング部と同心状に配置されている。本実施形態では枠状部32が複数本備えられている。
これら直線状部31と枠状部32とによって構成された各p型繋ぎ層30は、n+型ソース領域4およびp型ベース領域3を貫通してn-型ドリフト層2に達するトレンチ30a内に配置され、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ30aが繋ぎトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。p型繋ぎ層30は、p型ベース領域3に接触させられていることから、ソース電位に固定される。
本実施形態の場合、p型繋ぎ層30のうちの直線状部31については、p型ディープ層5と同じ幅とされ、直線状部31同士の間隔がp型ディープ層5同士の間隔と同じとされている。枠状部32については、メサ部の内周側では基本的にはp型ディープ層5と同じ幅とされ、メサ部の外縁側ではp型ディープ層5それより小さな幅とされている。すなわち、p型繋ぎ層30においては、枠状部32の幅の変化を抑制するのが好ましいため、基本的にはp型ディープ層5と同じ幅としている。枠状部32の幅をすべてp型ディープ層5と同じ幅とすることもできるが、ここではメサ部の外縁側においてp型ガードリング21のうちの内周側のものと同じ幅としている。これは、メサ部を形成するための凹部20を形成するときのマスクずれに対応できるようにするためである。
マスクずれが発生すると、凹部20の内周端の形成位置がずれる。例えば、図1の構造において、マスクずれが発生して凹部20の内周端の形成位置が紙面右側にずれたとする。この場合、紙面左側において枠状部32の一部がメサ部の外となる凹部20内に形成され、紙面右側においてp型ガードリング21の一部が凹部20内ではなくメサ部内に形成されることになる。このような構造になると、枠状部32の一部がガードリングと同様の構造になることから、p型ガードリング21のうちの内周側のものと同じ幅であるのが好ましい。したがって、本実施形態のように、枠状部32のうちメサ部の外縁側に位置する部分について、p型ガードリング21のうちの内周側のものと同じ幅となるようにすることで、マスクずれにも対応することが可能となる。
また、枠状部32同士の間隔もしくは枠状部32とp型ガードリング21との間隔は、枠状部32の幅に応じて変化させられており、幅が広いほど広い間隔とされている。すなわち、枠状部32のうちp型ディープ層5と同じ幅とされた部分同士の間隔は、p型ディープ層5同士の間隔と同じとされている。また、枠状部32のうちp型ガードリング21における内周側のものと同じ幅とされた部分同士の間隔は、p型ガードリング21における内周側のもの同士の間隔と同じとされている。これにより、各枠状部32の幅とその隣の枠状部32もしくはp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなるようにしている。
なお、ここでは枠状部32をp型ガードリング21と区別して説明したが、枠状部32とp型ガードリング21とによって、同心状とされた複数の枠形状のp型リングが構成されていると言える。つまり、p型リングのうち凹部20より内周側に配置された部分が枠状部32を構成し、凹部20内に形成された部分がp型ガードリング21を構成していると言える。p型リングは、メサ部の内周側ではp型ディープ層5と同じ幅とされ、それよりも外側では、内周側から外周側に向かうに連れて幅が大きくなり、さらに隣り合うp型リング同士の間隔も大きくなる。これにより、各p型リングの幅とその隣のp型リングまでの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくされている。そして、p型リングのうちメサ部の境界に位置している部分のものの幅がp型ディープ層5の幅より小さくされているとともに、その部分において隣り合うp型リング同士の間隔がp型ディープ層5同士の間隔より小さくされている。さらに、p型リングのうち最も外周側のものの幅がp型ディープ層5の幅より大きくされているとともに、最も外周側のものとその1つ内側のものとの間隔がp型ディープ層5同士の間隔より大きくされている。
このようなp型繋ぎ層30を形成し、かつ、p型繋ぎ層30同士の間隔を上記のように設定することで、p型繋ぎ層30のうちの直線状部31や枠状部32の間において等電位線が過剰にせり上がることを抑制できる。これにより、p型繋ぎ層30の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。
なお、各直線状部31における長手方向の両端、つまり直線状部31が形成されたトレンチ30aの両端では、直線状部31の上面形状が半円形とされている。トレンチ30aの両端の上面形状を四角形状にしても良いが、角部にn型層が先に形成されることでn型化することがある。このため、各直線状部31の両端の上面形状を半円形とすることで、n型層が形成される部分を無くすことが可能となる。
また、繋ぎ部においても、n+型ソース領域4の表面に層間絶縁膜10が形成されている。上記したゲートパッド40は、繋ぎ部において、層間絶縁膜10の上に形成されている。
このように、セル部とガードリング部との間に繋ぎ部を備えた構造とし、繋ぎ部を幅狭のトレンチ30a内に埋め込まれた複数本のp型繋ぎ層30によって構成しているため、p型繋ぎ層30の厚みが薄くなったり、p型繋ぎ層30が無くなることはない。その反面、p型繋ぎ層30を複数に分割した構造としていることから、p型繋ぎ層30の間に等電位線がせり上がってくる可能性がある。しかしながら、p型繋ぎ層30同士の間隔を上記のように設定することで、等電位線の過剰なせり上がりを抑制でき、耐圧低下を抑制できる。
以上のような構造により、本実施形態にかかるSiC半導体装置が構成されている。このように構成されるSiC半導体装置は、MOSFETをオンするときには、ゲート電極8への印加電圧を制御することでゲートトレンチ6の側面に位置するp型ベース領域3の表面部にチャネル領域を形成する。これにより、n+型ソース領域4およびn-型ドリフト層2を介して、ソース電極9およびドレイン電極11の間に電流を流す。
また、MOSFETのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたp型ディープ層5によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜7の破壊が防止される。
繋ぎ部では、等電位線のせり上がりが抑制され、ガードリング部側に向かうようにされる。
さらに、ガードリング部において、p型ガードリング21によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、ガードリング部でも所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なSiC半導体装置とすることができる。
特に、p型ガードリング21のうち最も内周側とその1つ外側のものの間隔はp型ディープ層5同士の間隔より小さく、外周側に向かうに連れて大きくなってp型ディープ層5同士の間隔より大きくなっている。したがって、等電位線が終端するp型ガードリング21以外の部分、つまり等電位線が終端させられるn-型ドリフト層2の部分を徐々に増やせる。このため、結果的に、等電位線を集中させることなく終端させられるようにしつつ、より外周側へ広がらなくてもすべての等電位線を終端させることが可能となる。したがって、ガードリング部の面積を縮小することが可能となり、チップ面積の縮小ひいては製品コスト低減を図ることが可能となる。
続いて、本実施形態に係るSiC半導体装置の製造方法について図3〜図4を参照して説明する。
〔図3(a)に示す工程〕
まず、半導体基板として、n+型基板1を用意する。そして、このn+型基板1の主表面上にSiCからなるn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順にエピタキシャル成長させる。
〔図3(b)に示す工程〕
次に、n+型ソース領域4の表面に図示しないマスクを配置し、マスクのうちのp型ディープ層5、p型ガードリング21およびp型繋ぎ層30の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより、トレンチ5a、21a、30aを形成する。これにより、トレンチ5a、21a、30aがそれぞれ所望の間隔で形成される。
〔図3(c)に示す工程〕
マスクを除去した後、p型層50を成膜する。このとき、埋込エピにより、トレンチ5a、21a、30a内にp型層50が埋め込まれることになるが、トレンチ5a、21a、30aを幅が狭いライン状で形成していることから、各トレンチ5a、21a、30a内にp型層50を確実に埋め込むことが可能になる。
さらに、上記したように、各p型ガードリング21の幅とその隣のp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなるようにしている。また、各枠状部32の幅とその隣の枠状部32もしくはp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなるようにしている。このため、セル部や繋ぎ部およびガードリング部それぞれにおいて、単位面積当たりのトレンチ5a、21a、30aの形成面積がほぼ等しくなって、単位面積当たりのトレンチ5a、21a、30a内に入り込むp型層50の量も等しくなる。これにより、セル部や繋ぎ部およびガードリング部の上に形成されるp型層50の厚みを均一化することが可能となる。
〔図3(d)に示す工程〕
ドライエッチングによってp型層50のうちn+型ソース領域4の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、p型ディープ層5、p型ガードリング21およびp型繋ぎ層30が形成される。
このとき、上記したように、セル部や繋ぎ部およびガードリング部の上に形成されるp型層50の厚みがほぼ等しくなっている。このため、エッチバック時にセル部のp型層50を除去すれば、繋ぎ部やガードリング部においても残渣が残ることなくp型層50を除去することが可能になる。よって、ガードリング部の上においてp型層50の厚みが他の部分よりも厚くなる場合のように、ガードリング部においてp型層50が残渣として残ってしまうことを抑制することが可能となる。
〔図4(a)に示す工程〕
+型ソース領域4などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ6の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことで、ゲートトレンチ6を形成する。
さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部20の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことで凹部20を形成する。これにより、凹部20が形成された位置において、n+型ソース領域4およびp型ベース領域3を貫通してn-型ドリフト層2が露出させられ、n-型ドリフト層2の表層部に複数本のp型ガードリング21が配置された構造が構成される。
なお、ここではゲートトレンチ6の凹部20を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。
〔図4(b)に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜7を形成し、ゲート絶縁膜7によってゲートトレンチ6の内壁面上およびn+型ソース領域4の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ6内にPoly−Siを残すことでゲート電極8を形成する。
〔図4(c)に示す工程〕
ゲート電極8およびゲート絶縁膜7の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜10を形成する。そして、層間絶縁膜10の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極8の間に位置する部分、つまりp型ディープ層5と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜10をパターニングすることでp型ディープ層5およびn+型ソース領域4を露出させるコンタクトホールを形成する。
〔図4(d)に示す工程〕
層間絶縁膜10の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極9およびゲートパッド40を形成する。なお、本図とは異なる断面において各セルのゲート電極8に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜10にコンタクトホールが開けられることで、ゲートパッド40とゲート電極8との電気的接続が行われるようになっている。
この後の工程については図示しないが、n+型基板1の裏面側にドレイン電極11を形成するなどの工程を行うことで、本実施形態にかかるSiC半導体装置が完成する。
以上説明したように、本実施形態では、p型ガードリング21の幅を隣り合うp型ガードリング21同士の間隔に合わせて設定し、p型ガードリング21同士の間隔が大きくなるほど幅が大きくなるようにし、外周に向かうほどこれらを共に大きくしている。また、枠状部32の幅を基本的にはp型ディープ層5の幅と等しくして枠状部32同士の間隔をp型ディープ層5同士の間隔と等しくしている。そして、枠状部32のうちp型ディープ層5よりも幅を小さくする部分については、枠状部32同士もしくは枠状部32とp型ガードリング21との間隔がp型ディープ層5同士の間隔よりも小さくなるようにしている。
このため、各p型ガードリング21の幅とその隣のp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなる。また、各枠状部32の幅とその隣の枠状部32もしくはp型ガードリング21までの間隔との比が、各p型ディープ層5の幅とp型ディープ層5同士の間隔との比と等しくなる。
したがって、セル部と繋ぎ部およびガードリング部において、単位面積当たりのトレンチ5a、21a、30aの形成面積の差を小さくできる。本実施形態の場合であれば、単位面積当たりのトレンチ5a、21a、30aの形成面積を等しくできる。したがって、p型層50を形成する際に、単位面積当たりのトレンチ5a、21a、30a内に入り込むp型層50の量の差も小さくなる。これにより、セル部や繋ぎ部およびガードリング部の上に形成されるp型層50の厚みを均一化することが可能となる。よって、p型層50をエッチバックする際に、ガードリング部にp型層50が残渣として残ってしまうことを抑制することが可能となる。
よって、p型ディープ層5やp型ガードリング21およびp型繋ぎ層30をエピタキシャル膜によって構成しても、耐圧を確保することができる半導体素子を備えたSiC半導体装置とすることが可能となる。
参考として、p型繋ぎ層30の幅を狭くせずに、セル部からガードリング部に至るまで間の全域をp型繋ぎ層30とする場合の製造工程について、図5に示す。図5(a)、(b)に示す工程として、図3(a)、(b)と同様の工程を行うが、このときにトレンチ30aの幅をセル部からガードリング部に至るまでの間の全域に相当する幅とする。この後、図5(c)の工程において、図3(c)と同様にp型層50を成膜すると、トレンチ30aの幅が大きいためにp型層50のうちp型繋ぎ層30を構成する部分の厚みが薄くなる。この後、p型層50をエッチバックすると、繋ぎ層30の厚みが薄くなりトレンチ30a内の底部のみにp型層50が残った状態となる。さらに、この後に、メサ部を覆いつつガードリング部が開口する図示しないマスクを用いたエッチングを行うと、メサ部よりも外周側において繋ぎ層30が完全に消失し、さらにn-型ドリフト層2までエッチングされた状態となる。したがって、図5(d)に示すように、メサ部を構成しようとしている領域では繋ぎ層30が薄くなり、メサ部よりも外側の領域では繋ぎ層30が無い状態となってしまう。したがって、本実施形態のように、繋ぎ層30の幅を狭く取ることで、繋ぎ層30が薄くなる等の問題を解消できる。このため、パワーデバイスとして要求される耐圧を確保することが可能となる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型ディープ層5などの構造を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図6に示すように、本実施形態では、p型ディープ層5やp型繋ぎ層30およびp型ガードリング21の幅や各部の間隔については第1実施形態と同様としているが、p型ベース領域3の下方にのみp型ディープ層5やp型繋ぎ層30を形成している。そして、p型ベース領域3とソース電極9とを電気的に接続するために、n+型ソース領域4に対してイオン注入を行うことでp+型コンタクト部3aを形成している。これにより、p+型コンタクト部3aがソース電極9と電気的に接続され、p型ベース領域3を通じてp型ディープ層5やp型繋ぎ層30もソース電位となる。このような構造としても、第1実施形態と同様の効果を得ることができる。
このような構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であるが、n-型ドリフト層2に対してトレンチ5a、21a、30aを形成した後、p型ベース領域3の形成前に、p型層50を形成してエッチバックを行うことになる。これにより、p型ディープ層5やp型繋ぎ層30およびp型ガードリング21が形成される。このとき、第1実施形態と同様に、p型層50がセル部や繋ぎ部およびガードリング部において厚みがほぼ等しくできるため、p型層50をエッチバックしたときに、ガードリング部においてp型層50が残渣として残ってしまうことを抑制することが可能となる。
また、n+型ソース領域4を形成した後で、図示しないマスクを用いてn+型ソース領域4のうちp型ディープ層5と対応する位置にp型不純物のイオン注入を行うことで、p+型コンタクト部3aを形成する工程を行うことになる。その他の工程については、第1実施形態と同様である。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してパワー素子として縦型MOSFETに変えてジャンクションバリアショットキーダイオード(以下、JBSという)を備えるようにしたものである。その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図7および図8に示すように、n+型基板101の上にn-型ドリフト層102が形成されている。そして、セル部には、n-型ドリフト層102に対してストライプ状とされたp型ディープ層103が形成され、その周囲を囲むガードリング部にはp型ガードリング104が形成されている。また、セル部とガードリング部との間における繋ぎ部においても、p型繋ぎ層105が形成されている。
p型ディープ層103は、n-型ドリフト層102に複数本が等間隔に配置されたストライプ状のトレンチ103a内に配置され、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ103aがディープトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。また、p型ディープ層103の先端は上面形状が半円形とされている。
p型ガードリング104は、n-型ドリフト層102に形成されたトレンチ104a内に配置され、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ104aがガードリングトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。本実施形態の場合、p型ガードリング104を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。
p型繋ぎ層105は、n-型ドリフト層102に形成されたトレンチ105a内に配置され、エピタキシャル成長によるp型のエピタキシャル膜によって構成されている。なお、このトレンチ105aが繋ぎトレンチに相当するものであり、例えば幅が1μm以下、アスペクト比が2以上の深さとされている。本実施形態の場合、p型繋ぎ層105は、セル部に形成されるp型ディープ層103の周囲を囲む枠形状のものが複数本並べられた構成とされている。
セル部および繋ぎ部において、n-型ドリフト層102やp型ディープ層103およびp型繋ぎ層105の表面に接触させた第1電極に相当するショットキー電極106が形成されている。すなわち、本実施形態の場合、セル部を囲むライン状の枠形状のトレンチ内にエピタキシャル膜を配置して構成したp型層からなるp型リングを複数本備え、そのうちの内周側の一部を覆うようにショットキー電極106を配置した構成としている。このような複数本のp型リングのうちショットキー電極106と接触したのものをp型繋ぎ層105と呼んでいる。また、複数本のp型層のうちショットキー電極106と接触しておらず、それよりも外側に位置していてn-型ドリフト層102が露出させられている位置に配置されているものをp型ガードリング104と呼んでいる。そして、ショットキー電極106が形成される部分は、n+型基板101の厚み方向において、ショットキー電極106が配置されたセル部および繋ぎ部の位置がガードリング部よりも島状に突き出したメサ部となる。
さらに、n+型基板101の裏面側には、第2電極に相当するオーミック電極107が形成されている。
このように、JBSをパワー素子として備えるSiC半導体装置においても、p型繋ぎ層105やp型ガードリング104の幅や間隔を第1実施形態と同様としている。
すなわち、p型繋ぎ層105の幅を基本的にはp型ディープ層103の幅と等しくし、メサ部の外縁側ではp型ディープ層103よりも小さくしている。また、p型繋ぎ層105のうち幅をp型ディープ層103と同じ幅としている部分については、p型繋ぎ層105同士の間隔をp型ディープ層103同士の間隔と等しくしている。そして、p型繋ぎ層105のうち幅をp型ディープ層103の幅よりも小さくしている部分については、p型繋ぎ層105同士の間隔をp型ディープ層103同士の間隔よりも小さくしている。
また、p型ガードリング104の幅およびp型ガードリング104同士の間の間隔が外周側に向かうに連れて徐々に大きくされている。そして、最も外周側においてはp型ガードリング104の幅がp型ディープ層103の幅よりも大きくされ、p型ガードリング104同士の間隔もp型ディープ層103同士の間隔よりも大きくされている。
このような構造とすることによっても、第1実施形態と同様の効果を得ることができる。すなわち、このような構造のSiC半導体装置の製造方法では、n-型ドリフト層2にトレンチ103a、104a、105aを形成した後、p型層を形成してエッチバックを行う。これによって、p型ディープ層103やp型繋ぎ層105およびp型ガードリング104を形成する。このとき、p型層がセル部や繋ぎ部およびガードリング部において厚みがほぼ等しくできるため、p型層をエッチバックしたときに、ガードリング部においてp型層が残渣として残ってしまうことを抑制することが可能となる。
そして、このような効果が得られることから、JBSを備えるSiC半導体装置においては、ショットキー電極106をバリアハイトの小さいものにすることができ、オン電圧を小さくできると共に、表面電界を小さくできる。また、p型ディープ層103などのp型層をイオン注入によって形成する場合と比較して、欠陥の発生が少ないため、逆方向リークも低減することが可能となる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(1)例えば、上記各実施形態では、p型繋ぎ層30の直線状部31やp型ディープ層103のうちの長手方向の両端が半円形とされる場合について説明したが、先端が尖った三角形状、先端が平面とされた四角形状であっても良い。三角形状とする場合、直線状部31やp型ディープ層103の延設方向が<11−20>方向であると、SiCのような六方晶においては、三角形状とされる先端の2辺を構成する壁面の面方位が共に等価な(1−100)面となり易い。したがって、等価な面それぞれでの埋込エピ時の成長が等しくなり、均一な膜質にできると共に埋込不良の抑制効果も得られる。
さらに、p型ディープ層5もしくは直線状部31の先端が枠状部32に接する構造となっていても良い。ただし、その場合には、p型ディープ層5もしくは直線状部31の先端が枠状部32に接する部分において、トレンチ幅が大きくなり、p型層50の表面が凹み得る。したがって、p型ディープ層5もしくは直線状部31の先端と枠状部32とが接する部分において、p型ディープ層5もしくは直線状部31の先端の幅や枠状部32の幅を他の部分よりも狭くすると好ましい。
(2)上記第2実施形態では、p型ベース領域3をソース電極9と接続するために、n+型ソース領域4を貫通してp型ベース領域3に達するようにp+型コンタクト部3aを形成した。これに対して、n+型ソース領域4を貫通するトレンチを形成してソース電極9が直接p型ベース領域3と接するような構造としても良い。
(3)上記各実施形態では、p型ベース領域3の上にn+型ソース領域4を連続してエピタキシャル成長させて形成したが、p型ベース領域3の所望位置にn型不純物をイオン注入することでn+型ソース領域4を形成しても良い。
(4)上記各実施形態では、縦型のパワー素子としてnチャネルタイプの反転型のトレンチゲート構造のMOSFETやショットキーダイオードを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第1電極と裏面側に設けられる第2電極との間に電流を流す縦型の半導体素子であれば、他の構造もしくは導電型のものであっても良い。
例えば、上記第1実施形態等では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETとしても良い。また、上記説明では、半導体素子としてMOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のMOSFETとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
(5)上記第1、第2実施形態では、繋ぎ部のうちの外周側およびガードリング部に枠形状で構成される枠状部32やp型ガードリング21を備え、セル部および繋ぎ部の一部にストライプ状とされたライン状のp型ディープ層5や直線状部31を備えるようにした。しかしながら、これは一例を示したに過ぎず、例えば、第3実施形態と同様に、繋ぎ部を枠状部32のみで構成し、その内側が全域セル部となるようにして、ストライプ状とされたライン状のp型ディープ層5が配置される構造としても良い。
なお、上記各実施形態において、ストライプ状とされるライン状の第2導電型層を構成するトレンチが第1トレンチに相当し、枠形状の第2導電型リングを構成するトレンチが第2トレンチに相当する。すなわち、第1、第2実施形態においては、トレンチ5aおよびトレンチ30aのうち直線状部31が備えられる部分が第1トレンチに相当し、トレンチ30aのうち枠状部32が備えられる部分およびトレンチ21aが第2トレンチに相当する。また、第3実施形態においては、トレンチ103aが第1トレンチに相当し、トレンチ104a、105aが第2トレンチに相当する。
(6)上記第1〜第3実施形態では、ストライプ状とされるライン状の第2導電型層の幅と第2導電型層同士の間隔との比である第1比と、枠形状とされる第2導電型リングの幅と第2導電型リング同士の間隔との比である第2比が等しくなるようにした。つまり、セル部、繋ぎ部およびガードリング部の全域において、単位面積当たりの第2導電型のエピタキシャル膜が形成される面積が一定となるようにした。
しかしながら、これは最も好ましい例を示したに過ぎず、第1比と第2比が所定の範囲内に含まれるようにすることで、上記効果を得ることができる。具体的には、第1比に対して第2比が2/3倍〜1.5倍の範囲に含まれていれば、上記効果を得ることができる。
(7)上記第1実施形態では、凹部20を形成することによってメサ部を設ける構造としたが、必ずしもメサ部を備えるようにする必要はない。例えば、第2実施形態のようにn-型ドリフト層2の表面からp型ディープ層5などを形成する。その後、p型ベース領域3やn+型ソース領域4を形成したい領域にトレンチを形成し、当該トレンチ内にp型層やn+型層を選択的にエピタキシャル成長させることでp型ベース領域3やn+型ソース領域4を形成する。または、p型ベース領域3やn+型ソース領域4を形成したい領域にp型不純物やn型不純物を選択的にイオン注入することで、p型ベース領域3やn+型ソース領域4を形成する。このようにすれば、メサ部を有さない構造のSiC半導体装置とすることもできる。この場合であっても、繋ぎ部やガードリング部の構造を第1実施形態と同様の構造にすれば、第1実施形態と同様の効果を得ることができる。
(8)なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー(−)を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
1 n+型基板
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
5 p型ディープ層
8 ゲート電極
9 ソース電極
11 ドレイン電極
21 p型ガードリング層
30 p型繋ぎ層

Claims (8)

  1. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第1または第2導電型の基板(1、101)、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第1導電型のドリフト層(2、102)を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層にストライプ状に形成された複数のライン状の第1トレンチ(5a、30a、103a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型層(5、31、103)とが備えられ、
    前記セル部には、
    前記第2導電型層に電気的に接続された第1電極(9、106)と、
    前記基板の裏面側に形成された第2電極(11、107)と、を有し、
    前記第1電極と前記第2電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第2トレンチ(21a、30a、104a、105a)内に配置され、第2導電型のエピタキシャル膜によって構成された第2導電型リング(21、32、104、105)が備えられ、
    前記第2導電型リングのうち外周側に位置している少なくとも一部がガードリング(21、104)とされ、
    前記ガードリングは、内周側から外周側に向かうに連れて幅が大きくされているとともに、該ガードリング同士の間隔が前記幅に対応して大きくされており、
    前記ガードリングのうち最も内周側に位置しているものの前記幅は前記第2導電型層の幅よりも小さくされ、該最も内周側に位置しているものとその1つ外側のものとの間隔は前記第2導電型層同士の間隔よりも小さくされている炭化珪素半導体装置。
  2. 前記第2導電型層は等間隔に配置されており、
    前記セル部において、前記第2導電型層の幅に対する該第2導電型層同士の間隔の比である第1比に対して、前記外周部において、前記第2導電型リングの幅に対する該第2導電型リングとその1つ外側の前記第2導電型リングとの間隔との比である第2比が2/3倍〜1.5倍の範囲に含まれている請求項に記載の炭化珪素半導体装置。
  3. 前記第2導電型層は等間隔に配置されており、
    前記セル部において、前記第2導電型層の幅に対する該第2導電型層同士の間隔の比である第1比と、前記外周部において、前記第2導電型リングの幅に対する該第2導電型リングとその1つ外側の前記第2導電型リングとの間隔との比である第2比とが等しい請求項1または2に記載の炭化珪素半導体装置。
  4. 前記セル部には、
    前記ドリフト層(2)の上に形成された第2導電型のベース領域(3)と、
    前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型のソース領域(4)と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ(6)内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されたゲート電極(8)と、を有して構成されたトレンチゲート構造と、
    前記ドリフト層のうち前記ゲートトレンチよりも深い位置まで形成され、前記第1トレンチの少なくとも一部として含まれるディープトレンチ(5a)内に配置された、前記第2導電型層の少なくとも一部を構成するディープ層(5)と、
    前記ソース領域および前記ベース領域に電気的に接続された前記第1電極を構成するソース電極(9)と、
    前記基板の裏面側に形成された前記第2電極を構成するドレイン電極(11)と、を備えた縦型の半導体素子が形成されている請求項1ないしのいずれか1つに記載の炭化珪素半導体装置。
  5. 前記基板(101)は第1導電型であり、
    前記セル部には、
    前記第1トレンチの少なくとも一部として含まれるディープトレンチ(103a)内に配置された、前記第2導電型層の少なくとも一部を構成するディープ層(103)と、
    前記ドリフト層(102)および前記ディープ層(103)に対して接触させられた前記第1電極を構成するショットキー電極(106)と、
    前記基板の裏面側に配置された前記第2電極を構成するオーミック電極(107)と、を備えた縦型のショットキーダイオードが形成されている請求項1ないしのいずれか1つに記載の炭化珪素半導体装置。
  6. セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
    第1または第2導電型の基板(1)を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)を形成することと、
    前記ドリフト層の上に、第2導電型のベース領域(3)を形成することと、
    前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第1導電型のソース領域(4)を形成することと、
    前記ソース領域の表面から異方性エッチングを行うことで、セル部のディープトレンチ(5a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(21a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(30a)と、を含むトレンチを形成することと、
    第2導電型層(50)をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
    前記ディープトレンチ内のディープ層(5)、前記ガードリングトレンチ内のガードリング(21)および前記繋ぎトレンチ内の繋ぎ層(30)を、前記第2導電型層のうち前記ソース領域の上に形成された部分をエッチバックして取り除くことで形成することと、
    前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
    前記基板の裏面側に、ドレイン電極(11)を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記繋ぎトレンチを、少なくとも前記セル部を囲む枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。
  7. セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
    第1または第2導電型の基板(1)を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)を形成することと、
    前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ(5a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(21a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(30a)と、を含むトレンチを形成することと、
    第2導電型層(50)をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
    前記ディープトレンチ内のディープ層(5)、前記ガードリングトレンチ内のガードリング(21)および前記繋ぎトレンチ内の繋ぎ層(30)を、前記第2導電型層のうち前記ドリフト層の上に形成された部分をエッチバックして取り除くことで形成することと、
    前記ディープ層、前記ガードリングおよび前記繋ぎ層の上と前記ドリフト層の上に、第2導電型のベース領域(3)を形成することと、
    前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第1導電型のソース領域(4)を形成することと、
    前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
    前記基板の裏面側に、ドレイン電極(11)を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記繋ぎトレンチを、少なくとも前記セル部を囲む枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。
  8. セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
    第1導電型の基板(101)を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(102)を形成することと、
    前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ(103a)と、前記セル部の外周を囲むガードリング部のガードリングトレンチ(104a)と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ(105a)と、を含むトレンチを形成することと、
    第2導電型層をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
    エッチバックにより前記第2導電型層のうち前記ドリフト層の上に形成された部分を取り除くことで、前記ディープトレンチ内のディープ層(103)、前記ガードリングトレンチ内のガードリング(104)および前記繋ぎトレンチ内の繋ぎ層(105)を形成することと、
    前記セル部および前記繋ぎ部に、前記ドリフト層と前記ディープ層および前記繋ぎ層に接触させられるショットキー電極(106)を形成することと、
    前記基板の裏面側に、オーミック電極(107)を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記繋ぎトレンチおよび前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、複数の枠形状を構成する前記ガードリングトレンチそれぞれの幅を前記セル部の外周側に向かうほど大きくするとともに、隣り合う前記ガードリングトレンチの間隔を前記セル部の外周側に向かうほど大きくし、かつ、前記ガードリングトレンチのうち最も内周側に位置しているものの前記幅を前記ディープトレンチの幅よりも小さく、該最も内周側に位置しているものとその1つ外側のものとの間隔を前記ディープトレンチ同士の間隔よりも小さくする炭化珪素半導体装置の製造方法。
JP2016133676A 2016-07-05 2016-07-05 炭化珪素半導体装置およびその製造方法 Active JP6696329B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016133676A JP6696329B2 (ja) 2016-07-05 2016-07-05 炭化珪素半導体装置およびその製造方法
PCT/JP2017/023990 WO2018008529A1 (ja) 2016-07-05 2017-06-29 炭化珪素半導体装置およびその製造方法
US16/304,783 US10720492B2 (en) 2016-07-05 2017-06-29 Silicon carbide semiconductor device and manufacturing method therefor
CN201780041585.3A CN109417089B (zh) 2016-07-05 2017-06-29 碳化硅半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016133676A JP6696329B2 (ja) 2016-07-05 2016-07-05 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2018006631A JP2018006631A (ja) 2018-01-11
JP6696329B2 true JP6696329B2 (ja) 2020-05-20

Family

ID=60912163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016133676A Active JP6696329B2 (ja) 2016-07-05 2016-07-05 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10720492B2 (ja)
JP (1) JP6696329B2 (ja)
CN (1) CN109417089B (ja)
WO (1) WO2018008529A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6914624B2 (ja) 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6740759B2 (ja) 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7000240B2 (ja) * 2018-04-18 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置
JP7297654B2 (ja) 2019-12-11 2023-06-26 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN117116996B (zh) * 2023-10-24 2024-05-14 合肥海图微电子有限公司 一种功率器件及其制作方法
CN117711929B (zh) * 2023-12-13 2024-10-22 深圳芯能半导体技术有限公司 一种沟槽器件终端及其栅极结构制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1237619C (zh) * 2002-01-28 2006-01-18 三菱电机株式会社 半导体装置
US7355207B2 (en) * 2004-05-24 2008-04-08 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP4412335B2 (ja) * 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
JP5691259B2 (ja) 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
JP5310687B2 (ja) * 2010-09-30 2013-10-09 株式会社デンソー 接合型電界効果トランジスタを備えた半導体装置およびその製造方法
TWI407568B (zh) 2010-11-22 2013-09-01 Sinopower Semiconductor Inc 半導體元件
JP2012186318A (ja) * 2011-03-05 2012-09-27 Shindengen Electric Mfg Co Ltd 高耐圧半導体装置
JP5512581B2 (ja) * 2011-03-24 2014-06-04 株式会社東芝 半導体装置
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5812029B2 (ja) 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5954140B2 (ja) * 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
JP6048317B2 (ja) 2013-06-05 2016-12-21 株式会社デンソー 炭化珪素半導体装置
US9147727B2 (en) * 2013-09-30 2015-09-29 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
JP6206339B2 (ja) * 2014-06-23 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6740759B2 (ja) 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2018008529A1 (ja) 2018-01-11
US20190386094A1 (en) 2019-12-19
CN109417089B (zh) 2021-09-28
US10720492B2 (en) 2020-07-21
CN109417089A (zh) 2019-03-01
JP2018006631A (ja) 2018-01-11

Similar Documents

Publication Publication Date Title
JP6740759B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6696329B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6870546B2 (ja) 半導体装置およびその製造方法
JP6409681B2 (ja) 半導体装置およびその製造方法
JP4683075B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6673174B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5812029B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7420485B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2013038308A (ja) 炭化珪素半導体装置およびその製造方法
WO2018135542A1 (ja) 炭化珪素半導体装置
JP2008091749A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200406

R150 Certificate of patent or registration of utility model

Ref document number: 6696329

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250