JP6682832B2 - 光電変換素子、画像読取装置、画像形成装置及び画像読取方法 - Google Patents

Description

本発明は、光電変換素子、画像読取装置、画像形成装置及び画像読取方法に関する。

スキャナに使用される光電変換素子は、従来ＣＣＤが使われていたが、近年の高速化の要求により、ＣＭＯＳリニアイメージセンサ（ＣＭＯＳセンサ）が注目されている。ＣＭＯＳセンサは、入射光をフォトダイオード（ＰＤ）によって光電変換する点はＣＣＤと同じである。しかし、ＣＭＯＳセンサは、画素付近で電荷−電圧変換して後段に出力する点がＣＣＤとは異なる。また、ＣＭＯＳセンサは、ＣＭＯＳプロセスが使用されることからＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ）等の回路を内蔵することが可能である。また、ＣＭＯＳセンサは、１画素又は複数画素毎に１つのＡＤＣを構成して、それらを並列動作させることにより、高速性の面でＣＣＤより有利となる。

一方、ＣＭＯＳセンサでは、駆動クロックに変調クロック（ＳＳＣ：Ｓｐｅｃｔｒｕｍ−Ｓｐｒｅａｄ−Ｃｌｏｃｋ）が用いられる場合がある。これは、不要輻射（ＥＭＩ）の影響を低減するためであるが、アナログ回路にＳＳＣを用いると画像にスジを発生させてしまうことがある。スジの発生は、ＳＳＣによって駆動タイミングが変調されることによる。しかし、仮にアナログ回路にＳＳＣを用いていなくても、ＣＭＯＳセンサと同一チップ上にＡＤＣや他のロジック回路が設けられている場合、ロジック回路からＳＳＣによるノイズがアナログ回路側に回り込み、同様の画像スジが発生してしまう。

上記の問題に対して、例えば特許文献１には、変調位相整列手段によりスペクトラム拡散クロック発生回路の変調周期の位相を主走査ライン同期信号に対応させて揃えて、変調周波数の位相を一致させることで、主走査ラインの周期的なノイズを次の主走査ライン以降に対しても等しくすることができるようにした画像読取装置が開示されている。

しかしながら、従来の技術では、シェーディング補正用に各画素データを平均・保持するメモリが必要であり、回路規模が増大してしまうという問題があった。

本発明は、上記に鑑みてなされたものであって、回路規模が増大することを抑えつつ、読取画像にスジが生じることを低減することができる光電変換素子、画像読取装置、画像形成装置及び画像読取方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、受光する光の色毎に一方向に配列され、光を電気信号に変換する複数の画素と、予め定められた数の前記画素を画素群として、前記画素がそれぞれ変換した複数の電気信号を周波数拡散クロックに同期して前記画素群毎に並列処理する並列処理部と、前記並列処理部が並列処理した複数の電気信号それぞれに対し、前記画素群毎に共通の値に基づいてオフセットレベルを補正する補正部と、を有する。

本発明によれば、回路規模が増大することを抑えつつ、読取画像にスジが生じることを低減することができるという効果を奏する。

図１は、ＳＳＣＧの出力特性を示す図である。 図２は、ＳＳＣの周波数変動に応じて変動する画像信号の出力レベルを示す図である。 図３は、ＳＳＣに同期して画像を読取る画像読取装置が読取った画像に生じた画像スジを示す図である。 図４は、従来の画像スジを低減した読取画像を示す図である。 図５は、実施形態にかかるＣＭＯＳリニアイメージセンサの構成を示すブロック図である。 図６は、光電変換素子における並列処理部の詳細及びその周辺を示す図である。 図７は、ＰＤ及び画素回路の詳細を示す図である。 図８は、ＡＭＥＭの詳細を示す図である。 図９は、光電変換素子におけるＳＳＣの影響が画素群毎に全画素一律のオフセット変化となる原理を示す図である。 図１０は、ＳＳＣの変調とライン周期の位相を合わせることによって横スジを抑制する方法を示す図である。 図１１は、ＳＳＣの変調ゼロに処理タイミングを合わせることにより影響を抑制する方法を示す図である。 図１２は、制御部の構成例を示す図である。 図１３は、制御部が変調リセットを行った状態を示す図である。 図１４は、ＳＳＣＧでの変調リセット時に周波数が変動してしまうことを低減する方法を示す図である。 図１５は、遮光画素を用いてオフセットを補正する補正部の構成を示す図である。 図１６は、画素位置毎のオフセット量を示すグラフである。 図１７は、例えば光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明をするに至った背景について説明する。画像読取装置では、高速化に伴って不要輻射（ＥＭＩ）が問題となっている。この問題を低減するために、近年ではＳＳＣＧ（Ｓｐｅｃｔｒｕｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）が一般的に使われている。図１は、ＳＳＣＧの出力特性を示す図である。

図１（ａ）に示すように、ＳＳＣＧは、入力されたクロック信号の周波数を変調した周波数拡散クロック（ＳＳＣ：Ｓｐｅｃｔｒｕｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ）を生成することにより、単位時間当りの放射ノイズのピークレベルを低減する。ここで、Ｓ１は変調前の特性を示し、Ｓ２は変調後の特性を示している。

ＳＳＣＧによる変調は、三角波プロファイルで示す単調変調が一般的である。図１（ｂ）に示すように、変調後の周波数拡散クロックは、所定の周期で周波数が増加又は減少している。周波数の変化幅は、変調幅（拡散幅）で示されており、周波数が増減する周期が変調周期である。

図２は、ＳＳＣの周波数変動に応じて変動する画像信号の出力レベルを示す図である。従来よりスキャナに用いられてきたＣＣＤでは、各画素が読取った値が１画素ずつ順次処理されて出力されるため、画素の出力順序（処理順序）と時間を等価な概念と捉えることができる。すなわち、図２に示すように、各画素が処理される時間が異なると、各画素が処理される時のクロック周波数が異なることになる。ｆｃは、ＳＳＣの中心周波数を示している。

このとき、ＣＣＤの駆動タイミングが画素毎に変化してしまうので、画像信号の出力レベルがＳＳＣの周波数変化に応じて変動してしまう。なお、図２におけるｌｓｙｎｃは、主走査同期信号を示している。

図３は、ＳＳＣに同期して画像を読取る画像読取装置が読取った画像（２次元画像）に生じた画像スジを示す図である。図２において示したように、ＳＳＣの変調周期と主走査ライン周期（ｌｓｙｎｃ周期）は通常非同期である。このため、図３に示すように、１ライン目、２ライン目・・・と進むにしたがって画像信号の変動の位相がずれて、所定数のラインが読取られた後に最初の位相に戻る。このとき、例えば信号レベルの変動のピークは、走査方向に対して斜めにシフトしていくことになり、結果として読み取り画像上に斜めスジ（画像スジ）が現れてしまう。

図４は、従来の画像スジを低減した読取画像を示す図である。従来、変調周期の位相を主走査ラインに対応させて揃え、主走査方向の周期的なノイズを次の主走査ライン以降に対しても等しくし、後段にシェーディング補正回路を設けて基準データとの差分を取ることにより、ノイズを除去していた。しかし、従来は、画素毎にシェーディング補正を行うために、各画素データの平均・保持するメモリが必要となり、回路規模が増大するという問題があった。

（実施形態）
図５は、実施形態にかかるＣＭＯＳリニアイメージセンサ（光電変換素子）１０の構成を示すブロック図である。ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ約７０００個のＰＤ（フォトダイオード：受光素子）を有し、ＲＧＢの色毎に構成されている。ＰＤは、画素に含まれ、受光する光の色毎に一方向に配列されて、受光量に応じて電荷を発生させる。また、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ両端側に遮光画素領域４０が設けられている。遮光画素領域４０は、複数の遮光画素（ＯＰＢ：ＯＰｔｉｃａｌ Ｂｌａｃｋ）を備える。遮光画素は、他の画素と同様にＰＤを含み、遮光されている点が他の画素と異なる。

ここでは、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれが同時に処理される１つの画素群となっている。つまり、受光する光の色毎に画素群が構成されている。さらに、画素群それぞれは、同じ方向に配列された複数の遮光画素も含むものとする。また、光電変換素子１０は、受光する光の色毎にそれぞれ複数の画素群が構成されてもよい。例えば、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ予め定められた数の画素からなる２つの画素群を有していてもよい。

また、ＰＩＸ＿ＢＬＫ（Ｒ）２１、ＰＩＸ＿ＢＬＫ（Ｇ）２３、及びＰＩＸ＿ＢＬＫ（Ｂ）２５は、それぞれ約７０００個の画素回路（ＰＩＸＢＬＫ）を有し、ＲＧＢの色毎に構成されている。つまり、各ＰＤには画素回路（ＰＩＸＢＬＫ）がそれぞれ設けられている。

各画素回路（ＰＩＸＢＬＫ）は、ＰＤが蓄積した電荷をそれぞれ電圧信号に変換し、読出線を通してアナログメモリ（ＡＭＥＭ）に信号を出力する。ＰＩＸＢＬＫには、ＰＤの電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタ、ＦＤをリセットするリセットトランジスタ、及びＦＤ電圧をバッファリングして読出線に出力するソースフォロワトランジスタが構成されている。リニアセンサは、エリアセンサとは異なり、ＲＧＢ各画素から独立に信号が読み出されるため、読出し線が画素毎に独立に存在する。

ＡＭＥＭ部２６は、例えばＲＧＢの色毎にそれぞれ約７０００個のアナログメモリ（図８に示すＣｓ）を有し、画素毎に信号を保持して、カラム単位で画像信号を順次に出力する。このＡＭＥＭ部２６が信号を保持することにより、ＰＩＸ及びＰＩＸＢＬＫの動作タイミング、つまり露光タイミングがＲＧＢで同時となるグローバルシャッタ方式が実現される。

ＡＤＣ部２７は、カラム数と同じ数のＡＤ変換器を有し、カラム単位で画像信号を順次にＡＤ変換する。ＡＤＣ部２７は、カラム数と同じ数のＡＤ変換器を有して並列処理を行うことにより、ＡＤ変換器の動作速度を抑えつつ、光電変換素子としての高速化を実現している。

ＡＤＣ部２７がＡＤ変換した信号は、パラレル−シリアル変換部（Ｐ／Ｓ）２８によって画素毎に保持され、保持された信号が補正部（Ｏｆｓ＿Ｃａｌ）２９に順次出力される。補正部２９は、Ｐ／Ｓ２８が出力する信号（電気信号）それぞれに対し、画素群毎に共通の値（例えば遮光画素の出力レベル）に基づいてオフセットレベルを補正する。補正部２９の詳細な動作については後述する。ＬＶＤＳ３０は、補正部２９が出力した信号を低電圧差動シリアル信号に変換し、後段に対して出力する。制御部（ＴＧ：タイミングジェネレータ）３１は、図１２を用いて後述するように、周波数拡散クロック（ＳＳＣ）に同期させて光電変換素子１０を構成する各部を制御する。

光電変換素子１０は、Ｐ／Ｓ２８よりも上流側では、主走査方向の各画素に対して並列処理したパラレルデータを処理する。つまり、ＡＭＥＭ部２６及びＡＤＣ部２７は、各画素がそれぞれ変換した複数の電気信号を、制御部３１が出力する周波数拡散クロックに同期して、画素群毎に並列処理する並列処理部となっている。一方、光電変換素子１０は、Ｐ／Ｓ２８から下流側ではＲＧＢ色毎のシリアルデータを処理する。

このように、光電変換素子１０は、ＳＳＣの周波数がどのような値であっても、各画素が出力する電気信号を画素群毎に並列処理部が並列処理する。すなわち、光電変換素子１０は、画素群毎にＳＳＣによる影響が各画素において一律のオフセット変化となって現れる。したがって、光電変換素子１０は、オフセット量を補正部２９が例えば減算することにより、後段で画素毎に補正する必要がなくなり、各画素データの平均・保持するメモリが不要となって、回路規模やコストが増大する問題が解消される。

次に、光電変換素子１０における並列処理を行う構成について、図６〜図８を用いて詳述する。図６は、光電変換素子１０における並列処理部（ＡＭＥＭ部２６及びＡＤＣ部２７）の詳細及びその周辺を示す図である。例えば、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ約７０００個のＰＤ（フォトダイオード：受光素子）２００を有する。ＰＩＸ＿ＢＬＫ（Ｒ）２１、ＰＩＸ＿ＢＬＫ（Ｇ）２３、及びＰＩＸ＿ＢＬＫ（Ｂ）２５は、それぞれ約７０００個の画素回路（ＰＩＸＢＬＫ）２１０を有する。ＡＭＥＭ部２６は、約７０００個のＡＭＥＭ２６０を有する。ＡＤＣ部２７は、約７０００個のＡＤＣ２７０を有する。図７は、ＰＤ２００及び画素回路２１０の詳細を示す図である。図８は、ＡＭＥＭ２６０の詳細を示す図である。

光電変換素子１０は、ＲＧＢの各色で１つのＡＤＣ２７０を共有し（カラムＡＤＣ構成）、ＲＧＢ各画素を順次デジタルデータへの変換していくことによって色毎に並列動作を実現している。この場合、ＲＧＢそれぞれの同色の各画素が出力する電気信号は、全て同時にＡＤ変換され、ＡＤ変換されたＲ−Ｇ−Ｂの各画素の電気信号はシリアルに出力される。ここでは、Ｒの全画素（遮光画素を含む）からなる画素群と、Ｇの全画素（遮光画素を含む）からなる画素群と、Ｂの全画素（遮光画素を含む）からなる画素群の３つの画素群が予め定められているものとする。

また、図７に示したように、ＰＤ２００は、蓄積した電荷を画素回路２１０に対して出力する。画素回路２１０は、電荷−電圧変換を行うフローティングディフュージョン（ＦＤ）、ＦＤをリセットするリセットトランジスタ（ＲＳ）、ＰＤの電荷をＦＤに転送する転送トランジスタ（Ｔ）、後段に信号をバッファリングして出力するソースフォロワ（ＳＦ）、及びＳＦのバイアス電流源（Ｉｓ）を有する。

また、図８に示したように、ＡＭＥＭ２６０は、各色の信号を選択する選択スイッチ（ＳＬ）、各色の信号保持用の容量（Ｃｓ：アナログメモリ）、各ＣｓからＡＤＣ２７０に信号を読み出すための選択スイッチ（ＳＷ＿＊）を有する。ここで、ＰＤ２００が電荷を出力してＡＭＥＭ２６０が電気信号を保持までの動作は、ＲＧＢで同時である。ＡＭＥＭ２６０が保持した電気信号をＡＤＣ２７０が読み出す動作は１画素ずつ行われる。

なお、光電変換素子１０は、ＲＧＢ１画素ずつの計３画素でＡＤＣ２７０を共有しているが、ＲＧＢ２画素ずつ計６画素でＡＤＣ２７０を共有するように構成されてもよい。また、画素群がＲ、Ｇ、Ｂそれぞれの色毎に構成されると、光電変換素子１０は、副走査方向の画素列毎に並列動作し、副走査方向に時系列処理することになる。この場合、画素位置ごとに動作が等しくなるため、例えば並列処理部を共通化することができ、構成を簡素化することができる。なお、ＲＧＢ２画素ずつ計６画素でＡＤＣ２７０を共有している場合、色毎に２画素単位で並列処理部が共通化できる。

図９は、光電変換素子１０におけるＳＳＣの影響が画素群毎（ここでは色毎）に全画素一律のオフセット変化となる原理を示す図である。まず、上述したリセットトランジスタ（ＲＳ）がＯＮ（Ｈ）になると、ＦＤがリセットされる。次いでＴがＯＮ（Ｈ）にされるとＰＤに蓄積された電荷がＦＤに転送される。この期間ＳＬをＯＮ（Ｈ）にすることにより、メモリ容量ＣｓにＦＤの出力信号が保持される。ここまでは全画素一斉に同じ動作をする。

Ｃｓに保持された信号は、ＲＧＢの各信号が順次ＡＤＣ２７０に読み出されるが、まずＳＷ＿ＲがＯＮ（Ｒ）にされることによりＲの信号がＣｓから読み出される。このとき、同時にＡＤＣ２７０も動作しており、ＳＷ＿ＲがＯＮしている期間でＡＤ変換がなされ、後段にデジタルデータが出力される。このとき、Ｒの画素は全て同じ動作、つまり並列動作をしている。Ｇ、Ｂについても同様であり、ＳＷ＿Ｇ、ＳＷ＿ＢがＯＮしている期間でＡＤ変換がなされ、やはりＧ又はＢの画素も各々の色で全画素並列動作をしている。

一方、上述した一連の動作の間、ＳＳＣの周波数は図９のように時間的に変化している。例えば、ＡＤ変換時（デジタルデータ確定時）にＳＳＣの周波数変化による影響が出る場合、Ｒは周波数のピーク付近、Ｇはボトム付近、Ｂはセンター付近の時にＡＤ変換をそれぞれ行っていることになる。このとき、例えば周波数の増減に伴って画像の出力レベルが変化したとすると、Ｒは出力レベルが増加し（Δｒ）、Ｇは減少（Δｇ）、Ｂはほぼ変わらない（Δｂ〜０）。この出力レベルが変化すること自体は図２に示した例と同じである。

しかし、光電変換素子１０は、同色の画素が全て同時にＡＤ変換を行う並列動作であるため、出力レベルの変化は同色内で全画素同じように発生している。つまり、ＲＧＢ各色は、それぞれ全画素一律同じ変化を示すため、ＳＳＣの影響は各色それぞれの出力オフセットとして現れる。したがって、後段ではオフセット（Δｒ／Δｇ／Δｂ）を減算するだけでＳＳＣによる影響を補正することができる。

以上のように、光電変換素子１０は、画素群毎に並列処理することにより、オフセットを減算するだけでＳＳＣによる影響を補正することができる。このことは、任意の画素群毎に並列処理する構成によってＳＳＣの周波数変化の影響を画素群毎のオフセットに制限していると考えることができる。したがって、画素毎にシェーディング補正するためのメモリが不要となり、回路規模やコストを増大させずにＳＳＣによる画像スジを低減することができる。

なお、ＳＳＣによる影響について、ＰＤ２００からＡＤＣ２７０までの制御信号にＳＳＣが用いられる場合を例に説明したが、ＰＤ２００からＡＤＣ２７０にＳＳＣを使わず別な回路、例えばＬＶＤＳや他のロジック回路でＳＳＣを用いている場合でも効果を発揮する。これは、光電変換素子１０が様々な回路を１チップ化している構成であることに起因しており、ＳＳＣを直接用いていなくても電源やＧＮＤを介してＳＳＣのノイズが重畳されることがあるためである。すなわち、光電変換素子１０がＳＳＣの影響を直接的・間接的に受け易い構成であるからである。

一方、ＣＣＤリニアセンサでは、電荷転送を行う構成上、実施形態にかかる光電変換素子１０のように、数千画素単位の並列処理を行うことはできない。また、ＣＭＯＳエリアセンサでは並列処理が可能であるが、並列処理する画素群毎にオフセット減算部を構成すると数千画素分が必要となるため、回路規模がシェーディング補正メモリを構成する場合と変わらない。つまり、光電変換素子１０における実施形態の効果は、ＣＭＯＳリニアセンサ特有の効果と言える。

図１０は、ＳＳＣの変調とライン周期の位相を合わせることによって横スジを抑制する方法を示す図である。図９においては、予め定められた画素（例えば色毎の全画素）を画素群として並列処理することにより、ＳＳＣによる影響を画素群毎のオフセットに制限できることを述べたが、ＳＳＣの変調周期とライン周期が非同期の場合、図１０（ａ）に示した比較例のように画素群毎のオフセットはライン毎に変化することになる。画素群毎のオフセットがライン毎に変化すると、ライン毎にレベルが変動することによって横スジが画像に残ることになる。

実施形態にかかる光電変換素子１０は、図４に示した例と同様に、ＳＳＣの変調周期とライン周期の位相関係がライン毎に変化しないようにすることにより、オフセット補正が十分でない場合でも横スジが発生するのを抑制することができる（図１０（ｂ））。

図１０（ａ）に示した比較例では、ＳＳＣの変調周期とライン周期が非同期である。つまり、ＳＳＣの変調の位相がライン毎に異なっている。このとき、例えばＲが処理されるタイミングでのＳＳＣの周波数はライン毎に異なる（図１０（ａ）中の丸印）。したがって、ＳＳＣの周波数によって決まるオフセットレベルはライン毎に変動することになる。また、ＳＳＣとライン周期の関係は所定のライン数が処理された後には元の関係に戻る。図１０（ａ）に示した比較例は、５ラインの処理によって戻る様子が示されており、読取画像上に周期的な横スジが生じる原因となっている。

一方、図１０（ｂ）に示したように、実施形態にかかる光電変換素子１０では、制御部３１がＳＳＣの変調周期とライン周期を同期させる。つまり、ＳＳＣの変調の位相がライン毎に揃っている。そのため、Ｒが処理されるタイミングでのＳＳＣの周波数はライン毎に同じであり、オフセットレベルはライン毎に一定となる。

なお、図１０（ｂ）に示したＳＳＣによる影響は画像全体の濃淡となって現れる。ここで、人間のパターン認識の度合いはその周期や密度によって見え方が変わることが知られており、一般に、全体的な濃淡の違いに比べれば横スジや縦筋のような周期的又は急峻な変化の方が認識され易い。すなわち、横スジよりも画像全体の濃淡の方が画像への影響は小さく、見た目上、画質劣化を小さくすることができる。つまり、光電変換素子１０は、横スジのような周期的かつ空間周波数の高い画像変化を、空間周波数の低い（全体的な画像濃淡では空間周波数はほぼゼロ）画像変化に変換していると言える。

また、図１０（ｂ）ではＲＧＢ毎に並列処理する例で示しているが、特にこのように同色の画素のＳＳＣの位相を全て揃えることにより、画像全体を完全な濃淡に制限できるため画質劣化を低減することができる。また、ＲＧＢ各２画素毎に並列処理する場合でも、同色内の２画素における処理タイミングのＳＳＣ周波数が近ければ、横スジによる画像変化の急峻さ（空間周波数）を低い空間周波数に変換することができるため、同様に画質劣化を低減することができる。

図１１は、ＳＳＣの変調ゼロ（略中心周波数ｆｃ）に処理タイミングを合わせることにより影響を抑制する方法を示す図である。図１１に示した例では、ＳＳＣの変調周期の位相をライン毎に揃えている点は図１０と同様である。しかし、Ｒが処理されるタイミングでは変調ゼロのタイミングとなっている点が異なる。すなわち、ＲはＳＳＣが中心周波数となっている瞬時的に変調されていないタイミングで処理されている。したがって、Ｒの出力レベルへの影響は無変調時と等価であり、ＳＣの変調の影響を完全に抑制することが可能となっている。なお、図１１は、Ｒの処理タイミングと変調ゼロを合わせている例であるが、他のＧ／Ｂについても同様に合わせれば全色に対してＳＳＣの影響をなくすことができる。

次に、上述したＳＳＣの影響をなくす方法を実現する制御部３１について、さらに詳述する。図１２は、制御部３１の構成例を示す図である。制御部３１は、主走査同期信号を生成するライン周期生成部（ＬＳＹＮＣ＿ＧＥＮ）３１０、及びＳＳＣＧ３１１を有し、変調リセットを行うことができるようにされている。

ＳＳＣＧ３１１は、ＰＬＬ３１３を備え、任意周波数クロックを発生する内部のＶＣＯ（Ｖａｒｉａｂｌｅ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）の入力に変調制御部（ＭＯＤ＿ＣＮＴ）３１２からの変調信号（ｍｏｄ）を印加する構成となっている。変調制御部３１２は、ＰＬＬ３１３に変調波形ｍｏｄを印加するが、ライン周期生成部（ＬＳＹＮＣ＿ＧＥＮ）からｌｓｙｎｃが入力されると、変調をゼロにリセットする変調波形をＰＬＬに出力する。

図１３は、制御部３１が変調リセットを行った状態を示す図である。制御部３１が生成した変調波形は、図１３の変調プロファイルに示されている。すなわち、ｌｓｙｎｃの直後には周波数が変調ゼロにリセットされ、以降はこれまで述べてきたような三角波プロファイルとなる。また、図１３の下部には実際に変調されたクロック（ＳＳＣ）の周波数プロファイルが示されている。ＳＳＣは、基本的に変調プロファイルと同じ変化を示すが、ｌｓｙｎｃが入るときのみ強制的に変調ゼロにリセットされる。

このように、光電変換素子１０は、ＳＳＣの変調をライン毎にリセットするＳＳＣＧ３１１を有することにより、ＳＳＣの生成方法や変調周期とライン周期の設定方法の違いなどによらず、変調周期をライン周期に同期化することが可能となる。

図１４は、ＳＳＣＧ３１１での変調リセット時に周波数が変動してしまうことを低減する方法を示す図である。変調リセット直前の周波数と、リセット時の周波数との差が大きい場合には、周波数が変動してしまうことがある。光電変換素子１０は、変調周期とライン周期との関係を、変調リセット直前の周波数とリセット時の周波数がほぼ同じになるように設定されてもよい。

図１４においては、変調リセット直前の周波数と、リセット時の周波数とがほぼ同じとなるように設定されている。具体的には、ライン周期を変調周期の約３．５倍としてある。このとき、変調リセットが入れられることにより、ＳＳＣは、変調ゼロにリセットされるが、リセット直前の変調プロファイルもほぼ変調ゼロになる。すなわち、変調リセットの直前／直後の周波数がほぼ同じであるため、リセットによって周波数が変動してしまうことを低減することができる。

なお、図１４においては、ライン周期を変調周期の約３．５倍とする場合を例としているが、ライン周期を変調周期の整数倍としてもよい。つまり、変調ゼロにリセットする場合、１ライン周期後にほぼ変調ゼロの周波数となっていればよい。

また、発明者は、一般的なＳＳＣＧの帯域の場合、変調ゼロの状態から２０％程度の差であれば動作に影響がないことを見出している。したがって、ライン周期と変調周期の関係を必ずしも厳密に合わせる必要はなく、以下に示すように、±２０％程度の誤差（Ｎは整数）であれば動作には問題ない。

ライン周期を変調周期のほぼＮ倍に合わせる場合 ： Ｎ−０．２〜Ｎ＋０．２（倍）
ライン周期を変調周期のほぼＮ＋０．５倍とする場合：Ｎ＋０．３〜Ｎ＋０．７（倍）

つまり、制御部３１は、画素が光を電気信号に変換する周期が、変調周期又は変調周期の半周期に対して、変調周期の２０％以下の進み又は遅れとなるように制御する。さらに、リセットによって周波数が変動してしまうことを低減する他の構成との組み合わせなどにより、ライン周期と変調周期の関係が上述した±２０％よりも大きな差であっても、ＳＳＣの影響を低減することが可能である。

次に、ＳＳＣの影響を示す各色それぞれの出力オフセットを補正する補正部２９について詳述する。図１５は、遮光画素を用いてオフセットを補正する補正部２９の構成を示す図である。補正部２９は、図５に示した遮光画素領域４０が備える複数の遮光画素（ＯＰＢ）を用いて画素群毎のオフセットレベルを補正する。

画素群は、例えばＲＧＢの色毎に分かれており、Ｒの有効画素とＲのＯＰＢは同時に処理される。すなわち、この２つの画素に含まれるＳＳＣの影響は同じであるため、光電変換素子１０は、有効画素の出力とＯＰＢの出力との差分を算出することによってＳＳＣによる影響であるオフセットを補正することができる。

図１５に示すように、まず、Ｐ／Ｓ２８から出力されたＲＧＢの画素データがＲＧＢ毎に１画素ずつのシリアルデータとして補正部（Ｏｆｓ＿Ｃａｌ）２９に入力される。入力された画素データがＯＰＢの場合、画素データは、ＯＰＢ演算部（ＯＰＢ＿ＣＡＬ）２９０に入力されて主走査複数画素分が平均化されてオフセットデータ（ＯＦＳＤＡＴ＿＊）として保持される。生成されたオフセットデータＯＦＳＤＡＴ＿＊は、減算部（ＳＵＢ）２９２によって、画素データ（ＰＳＯＵＴ＿＊）から減算され、オフセット補正後のデータ（ＯＦＳＯＵＴ＿＊）として出力される。

なお、ＣＭＯＳリニアセンサは、エリアセンサとは異なり、一般に全画素を独立に読み出す。したがって、ＲのＯＰＢ画素データを読み出す場合、常に同じ画素データを読み出すことになるため、時間的に（リニアセンサでは副走査方向に）平均化し、オフセットの補正精度を高めることが可能である。但し、副走査方向に単純平均することは補正のリアルタイム性がなくなり、元々の補正の機能を果たせなくなる恐れがあるため、重加算平均などの重み付け平均化処理が用いられてもよい。

次に、光電変換素子１０が複数の異なる位置の遮光画素の出力を用いてオフセットを補正する方法について説明する。図５において、光電変換素子１０の構成を示したが、光電変換素子１０のチップレイアウトも図５に示した各構成の配置に近いものとなっている。つまり、光電変換素子１０は、ＰＩＸ（Ｒ）２０〜ＡＤＣ部２７までの構成がチップ中央のほぼ全体を占めており、それらに制御信号を供給する制御部３１やデータ出力部であるＬＶＤＳ３０がチップの左右の何れかに位置する。そして、制御部３１がチップの左右の何れにレイアウトされるかが重要となる。

光電変換素子１０において、ＳＳＣの影響は、ＳＳＣを直接用いていない構成部分においても、電源やＧＮＤを介して重畳されることが想定される。これは、光電変換素子１０がロジック内蔵可能なアナログ−デジタル混在回路であるためである。

特に、最もＳＳＣのノイズ源となるのは各部の制御信号を生成する制御部３１であり、このノイズ源がチップの左右何れかにレイアウトされることになる。これは、例えば画素位置によってＳＳＣによる影響度が異なる可能性を示唆している。よって、リニアセンサでは、ノイズ源と主走査方向の位置の距離は画素位置で決まる線形関係であるために、ＳＳＣの影響度が図１６に示したように主走査方向の画素位置に対して線形となる。

したがって、図５に示したように、ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４の主走査方向先端・後端にそれぞれ遮光画素領域４０が設けられ、遮光画素領域４０それぞれのＯＰＢの画素データ（オフセット量）及び画素アドレスを用いて線形補間することにより、任意の位置の有効画素のオフセット量を容易に算出することができる。すなわち、光電変換素子１０における主走査方向の画素位置毎にＳＳＣによる影響度の違いがある場合でもオフセット補正をすることが可能となる。

なお、図１６においては、図５に示したように制御部３１が主走査方向先端側（図中左）にある例を示しており、制御部３１に近いほどＳＳＣの影響（オフセットのずれ）が大きく、制御部３１から離れるにしたがって影響が小さくなる様子が示されている。また、線形補間は、主走査方向先端・後端のＯＰＢ画素データと補正する画素アドレス（ｐｉｘ＿ａｄｒ）を用いて、図１５に示したＯＰＢ演算部２９０が行う。

次に、実施形態にかかる光電変換素子１０を有する画像読取装置を備えた画像形成装置について説明する。図１７は、例えば光電変換素子１０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Ｍｕｌｔｉｆｕｎｃｔｉｏｎ Ｐｅｒｉｐｈｅｒａｌ）などである。

画像読取装置６０は、例えば光電変換素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、制御部（ＴＧ）３１が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数のＰＤが電荷を発生させて蓄積を開始する。そして、光電変換素子１０は、ＡＤ変換、パラレルシリアル変換、及び補正等を行った後に、ＬＶＤＳ３０によって画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子１０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又は制御部３１）は、各ＰＤが受光量に応じて電荷を発生させることをほぼ同時に開始するよう制御する。

光電変換素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

１０ 光電変換素子
２０ ＰＩＸ（Ｒ）
２１ ＰＩＸ＿ＢＬＫ（Ｒ）
２２ ＰＩＸ（Ｇ）
２３ ＰＩＸ＿ＢＬＫ（Ｇ）
２４ ＰＩＸ（Ｂ）
２５ ＰＩＸ＿ＢＬＫ（Ｂ）
２６ ＡＭＥＭ部
２７ ＡＤＣ部
２８ Ｐ／Ｓ
２９ 補正部
３０ ＬＶＤＳ
３１ 制御部（ＴＧ）
４０ 遮光画素領域
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
２００ ＰＤ
２１０ 画素回路
２６０ ＡＭＥＭ
２７０ ＡＤＣ
３１１ ＳＳＣＧ

特開２００１−２６８３５５号公報

Claims (13)

1. 受光する光の色毎に一方向に配列され、光を電気信号に変換する複数の画素と、
   予め定められた数の前記画素を画素群として、前記画素がそれぞれ変換した複数の電気信号を周波数拡散クロックに同期して前記画素群毎に並列処理する並列処理部と、
   前記並列処理部が並列処理した複数の電気信号それぞれに対し、前記画素群毎に共通の値に基づいてオフセットレベルを補正する補正部と、
   を有することを特徴とする光電変換素子。
2. 前記画素群は、
   受光する光の色が同じである複数の前記画素によって構成されていること
   を特徴とする請求項１に記載の光電変換素子。
3. 前記周波数拡散クロックに同期して前記並列処理部が並列処理を行うタイミングを制御する制御部
   をさらに有し、
   前記制御部は、
   前記周波数拡散クロックの変調周期の位相を、前記画素が光を電気信号に変換する周期毎に揃えること
   を特徴とする請求項１又は２に記載の光電変換素子。
4. 前記制御部は、
   前記画素が光を電気信号に変換する毎に、前記周波数拡散クロックの位相をリセットするように制御すること
   を特徴とする請求項３に記載の光電変換素子。
5. 前記制御部は、
   前記画素が光を電気信号に変換する周期が、前記変調周期又は前記変調周期の半周期に対して、前記変調周期の２０％以下の進み又は遅れとなるように制御すること
   を特徴とする請求項４に記載の光電変換素子。
6. 前記画素群は、
   前記画素が受光する光の色毎にそれぞれ１つ構成されていること
   を特徴とする請求項１乃至５のいずれか１項に記載の光電変換素子。
7. 前記並列処理部は、
   前記周波数拡散クロックの周波数が中心周波数となるタイミングで複数の電気信号を前記画素群毎に並列処理すること
   を特徴とする請求項１乃至６のいずれか１項に記載の光電変換素子。
8. 前記補正部は、
   前記画素群毎に設けられた遮光画素の出力レベルに基づいてオフセットレベルを補正すること
   を特徴とする請求項１乃至７のいずれか１項に記載の光電変換素子。
9. 前記遮光画素は、
   前記画素群毎に複数の異なる位置に設けられていること
   を特徴とする請求項８に記載の光電変換素子。
10. 前記補正部は、
    前記画素が光を電気信号に複数回変換した場合の前記遮光画素の出力レベルの平均値に基づいてオフセットレベルを補正すること
    を特徴とする請求項８又は９に記載の光電変換素子。
11. 請求項１乃至１０のいずれか１項に記載の光電変換素子
    を有することを特徴とする画像読取装置。
12. 請求項１１に記載の画像読取装置と、
    前記画像読取装置の出力に基づいて画像を形成する画像形成部と
    を有することを特徴とする画像形成装置。
13. 受光する光の色毎に一方向に配列され、光を電気信号に変換する予め定められた数の画素を画素群として、前記画素がそれぞれ変換した複数の電気信号を周波数拡散クロックに同期して前記画素群毎に並列処理する工程と、
    並列処理した複数の電気信号それぞれに対し、前記画素群毎に共通の値に基づいてオフセットレベルを補正する工程と、
    を含む画像読取方法。

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