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JP6656475B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は半導体装置に関するものである。
パワーデバイス等に用いる縦型の半導体装置において、耐圧確保のため、ｎ型の半導体層内のいわゆる終端領域にｐ型のガードリング領域（終端ウェル領域）を設けることで、半導体層とガードリング領域とのｐｎ接合によって形成される空乏層によって逆電圧が印加された際の電界を緩和することが知られている（例えば、特許文献１。）。また、特許文献１記載のショットキバリアダイオード（ＳＢＤ）では、終端領域における半導体層上にフィールド絶縁膜を設け、表面電極の外周端がフィールド絶縁膜上に乗り上がるように形成している。このような半導体装置においては、ワイヤーボンディングを行う表面電極上の一部の領域を除いて、表面の保護のためポリイミド等の保護膜が形成される（例えば、特許文献２。）。また、ポリイミド等の保護膜を形成したものをゲル等の樹脂で封止する場合もある。
特開２０１２‐１９５３２４号公報 特開２０１３‐２１１５０３号公報
ポリイミド等の保護膜や封止用のゲルを備えた半導体装置においては、特に湿度の高い状態において使用した場合にはゲルやポリイミド等が水分を含んでしまい、半導体チップの外周のフィールド絶縁膜で覆われていない領域で半導体層と水分が反応し、酸化物が析出する場合がある。このような場合、析出した酸化物が表面保護膜や封止用ゲル等の樹脂層を押し上げることにより剥離が起こり、剥離によりできた空洞をとおしてリークパスが形成され、半導体チップが不良になる場合があった。
本発明は、上記のような問題を解決するためになされたもので、酸化物の析出を抑制して樹脂層の剥離を防ぎ、信頼性の高い半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、
半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記半導体層の表面側に設けられた表面電極と、
前記半導体層の表層に、前記表面電極の外周端よりも外側に少なくとも一部が延在するように形成された第２導電型の終端ウェル領域と、
前記半導体層の表面上に、前記終端ウェル領域の少なくとも一部を覆い、前記終端ウェル領域の外周端よりも外周側に延在するように設けられたフィールド絶縁膜と、
前記フィールド絶縁膜の外周端よりも外側の前記半導体層の表面に接して設けられた樹脂層と、
前記半導体層の表層に、前記終端ウェル領域と離間し、前記フィールド絶縁膜の外周端と接して前記フィールド絶縁膜の外周端より外側に延在するように形成され、浮遊電位を有する第２導電型のフローティングウェル領域と、を備えたことを特徴とするものである。
本発明にかかる半導体装置によれば、フィールド絶縁膜より外周側の半導体層の表面部における酸化物の析出を抑制して樹脂層の剥離を防ぐことが可能となり、信頼性の高い半導体装置を提供することができる。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 従来技術による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す平面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態１による半導体装置を示す断面図である。 本発明の実施の形態２による半導体装置を示す断面図である。 本発明の実施の形態２による半導体装置を示す断面図である。 本発明の実施の形態３による電力変換装置を示す図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「〜上」や「〜を覆う」という場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」や「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも含む。また、以下の説明では、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
実施の形態１．
＜構成＞
まず、本発明の実施の形態１にかかる半導体装置１００の終端部の構成を説明する。半導体装置１００はショットキーバリアダイオード（ＳＢＤ）である。以下、半導体材料を炭化珪素（ＳｉＣ）とし、第１導電型をｎ型とし第２導電型をｐ型とするＳｉＣ−ＳＢＤについて例示して説明するが、半導体材料を珪素（Ｓｉ）やその他のワイドバンドギャップ材料としてもよく、第１導電型をｐ型とし第２導電型をｎ型とする半導体装置でもよい。また、ＳＢＤではなくＰＮ接合ダイオードやＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）ダイオードなど他のダイオードであってもよい。
図１は、実施の形態１にかかる半導体装置１００の終端部の構成を模式的に示す断面図である。図１において、右側が半導体装置１００の終端部側であり、左側がオン状態において主電流が流れる活性領域側である。図１に示すように、半導体装置１００は、ｎ型の半導体基板１ａと、半導体基板１ａ上に形成されたｎ型の半導体層１ｂと、半導体層１ｂ上に中央部を空けて形成されたフィールド絶縁膜３と、半導体層１ｂ上にフィールド絶縁膜３が無い中央部からフィールド絶縁膜３に乗り上げて形成された第１表面電極であるショットキー電極４と、ショットキー電極４上に形成された第２表面電極である電極パッド５と、半導体層１ｂの表層部に電極パッド５の外周端よりも外周側に延在するように形成されたｐ型の終端ウェル領域２と、電極パッド５の外周端およびフィールド絶縁膜３の外周端を覆うように電極パッド５およびフィールド絶縁膜３上に形成された表面保護膜６と、半導体層１ｂの表層部にフィールド絶縁膜３の外周端よりも外周側に延在するように形成されたｐ型のフローティングウェル領域７と、半導体基板１ａの裏面に形成された裏面電極８とを備えている。終端ウェル領域２は、ショットキー電極４の外周端の内側から電極パッド５の外周端よりも外周側にかけてリング状に形成されている。フローティングウェル領域７は、フィールド絶縁膜３の外周端の内側から外周側にかけてリング状に形成されている。また、フローティングウェル領域７は、ｐｎ接合から広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面まで広がらないように形成されている。
なお、ここでいう「フローティング」とは、電極やアースに接続されておらず、浮遊電位を有することを意味する。
半導体基板１ａと半導体層１ｂは、４Ｈ型の炭化珪素半導体で構成されており、半導体基板１ａは低抵抗ｎ型基板、半導体層１ｂは１×１０１４／ｃｍ３〜１×１０１７／ｃｍ３の不純物濃度のｎ型である。フィールド絶縁膜３としては、酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などの無機絶縁膜を用いることができ、本実施の形態では０．１〜３μｍの厚みの酸化珪素を用いた。
また、第１表面電極であるショットキー電極４は、ｎ型の炭化珪素半導体とショットキー接合する金属であればよく、チタン、モリブデン、ニッケル、金、タングステン等を用いることができ、厚さは例えば３０ｎｍ〜３００ｎｍとすることができる。本実施の形態ではショットキー電極４として厚さ２００ｎｍのチタン膜を用いた。
さらに、第２表面電極である電極パッド５として、アルミニウム、銅、モリブデン、ニッケルのいずれかを含む金属やＡｌ−Ｓｉのようなアルミニウム合金等を用いることができ、厚さは例えば３００ｎｍ〜１０μｍとすることができる。本実施の形態では電極パッド５として厚さ５μｍのＡｌ層を用いた。
表面保護膜６は、絶縁材料で構成され、外部端子との接続を行うため、電極パッド５の中央部上に開口を有する。外部環境からの応力を緩和するため、表面保護膜６は樹脂膜であることが望ましく、本実施の形態では表面保護膜６としてポリイミドを用いた。
また、裏面電極８は半導体基板１ａとオーミック接続している。そのため、裏面電極８には、半導体基板１ａであるｎ型炭化珪素半導体とオーミック接続するニッケル、アルミニウム、モリブデン等の金属を用いることができる。本実施の形態ではニッケルを用いた。
＜製造方法＞
次に、本発明の実施の形態１の半導体装置１００の製造方法について説明する。
はじめに、オフ角を有するｎ＋型の低抵抗炭化珪素半導体の半導体基板１ａ上にｎ型で不純物濃度が１×１０１４／ｃｍ３〜１×１０１７／ｃｍ３の炭化珪素の半導体層１ｂをエピタキシャル結晶成長する。そして、フォトリソグラフィー工程などより、所定の形状にレジスト膜をパターニングした後、レジスト膜上からＡｌ、Ｂなどのｐ型の不純物をイオン注入することにより、半導体層１ｂ内の表層部にｐ型の終端ウェル領域２（ガードリング領域）を形成する。
終端ウェル領域２のドーズ量としては、０．５×１０１３／ｃｍ２〜５×１０１３／ｃｍ２とすることが好ましい。本実施の形態では２．０×１０１３／ｃｍ２とした。ｐ型不純物のイオン注入は、Ａｌを注入する場合、例えば注入エネルギーを１００ｋｅＶ〜７００ｋｅＶとする。かかる場合、上述した各領域におけるｐ型不純物のドーズ量［ｃｍ−２］を不純物濃度［ｃｍ−３］に換算すると、終端ウェル領域２の不純物濃度は１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３となる。
また、フローティングウェル領域７についても、フォトリソグラフィー工程などより、所定の形状にレジスト膜をパターニングした後、レジスト膜上からＡｌ、Ｂなどのｐ型の不純物をイオン注入することにより形成する。
フローティングウェル領域７の不純物濃度と形成深さは、フローティングウェル領域７と半導体層１ｂとの界面に形成されるｐｎ接合部から広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面まで広がらないように設定する。
フローティングウェル領域７と半導体層１ｂとが階段接合となるようなｐｎ接合を形成した場合、ｐｎ接合から広がる空乏層幅Ｗ［ｃｍ］は以下の式（１）で表される。
Figure 0006656475
ここで、ｘｐ［ｃｍ］はｐｎ接合部からフローティングウェル領域７内部の方向に広がる空乏層幅、ｘｎ［ｃｍ］はｐｎ接合部から半導体層１ｂの方向に広がる空乏層幅、εｓは半導体材料の比誘電率、ｑ［Ｃ］は電気素量、Ｎａ［ｃｍ−３］はフローティングウェル領域７の不純物濃度、Ｎｄ［ｃｍ−３］は半導体層１ｂの不純物濃度、Ｖｂｉ［Ｖ］は内蔵電位（ビルトインポテンシャル）である。
ここで、式（２）に示されるように、
Figure 0006656475
 という関係が成り立つことから、ｐｎ接合部からフローティングウェル領域７および半導体層１ｂに広がる空乏層幅（ｘｐ、ｘｎ）は、式（３）に示されるように、
Figure 0006656475
 となる。式（３）から、フローティングウェル領域７の不純物濃度Ｎａが低いほど、ｐｎ接合部からフローティングウェル領域７内部の方向に広がる空乏層幅ｘｐが大きくなることが分かる。
炭化珪素半導体を半導体材料として用いた場合Ｖｂｉは２ボルト程度となる。また、フローティングウェル領域７は表面電極および裏面電極に接続されておらず電気的に浮遊状態であり、半導体装置への電圧印加時においてもフローティングウェル領域７付近での電位差はほとんど変化しない。そのため、半導体装置に印加される電圧の大小に関わらず空乏層幅ｘｐはほぼ一定となる。よって、フローティングウェル領域７の表面が空乏化しないようにする場合には、フローティングウェル領域７の形成深さ（すなわちフローティングウェル領域７の表面からｐｎ接合部までの距離）Ｌが、式（３）のｘｐより大きくなるように、すなわちＬ＞ｘｐとなるように、フローティングウェル領域７の不純物濃度Ｎａおよび形成深さＬを調節すればよい。
本実施の形態では、フローティングウェル領域７のドーズ量としては、終端ウェル領域２と同じ２．０×１０１３／ｃｍ２とした。この場合、終端ウェル領域２とフローティングウェル領域７はレジストのパターニングにより同時に形成することができる。
なお、フローティングウェル領域７の内部の空乏層はフローティングウェル領域７の内周方向および外周方向からも広がりうる。したがって、フローティングウェル領域７は、その内周端及び外周端が、フィールド絶縁膜３の外周端からそれぞれｘｐの値より大きく離間するように形成することが好ましい。例えば、フローティングウェル領域７の内周端がフィールド絶縁膜３の外周端よりも１μｍ以上内周側に位置し、フローティングウェル領域７の外周端がフィールド絶縁膜３の外周端よりも１μｍ以上外周側に位置するように形成することが好ましい。
このようにして終端ウェル領域２とフローティングウェル領域７を形成した後、１５００℃以上の高温でアニールすることにより、ｐ型の終端ウェル領域２およびフローティングウェル領域７が活性化する。
次に、例えばＣＶＤ法により、半導体層１ｂの表面上に厚さ１μｍの酸化珪素膜を堆積し、その後フォトリソグラフィー工程とエッチングにより、半導体層１ｂの中央部の酸化珪素膜を除去して、開口部を有するフィールド絶縁膜３を形成する。フィールド絶縁膜３の開口端は終端ウェル領域２上に位置するよう形成する。続いて、半導体基板１ａの裏面にスパッタ法等により裏面電極８を形成する。
次に、例えばスパッタ法により、フィールド絶縁膜３の形成された半導体層１ｂの表面上の全面に、ショットキー電極４となる金属膜を成膜し、フォトリソグラフィー工程とエッチングにより所望の形状のショットキー電極４を形成する。金属膜のエッチングには、ドライエッチングまたはウェットエッチングを用いることができるが、半導体装置の特性への影響を軽減するためウェットエッチングを用いることが望ましく、例えばエッチング液としてフッ酸（ＨＦ）を用いる。
続いて、ショットキー電極４を覆うように、フィールド絶縁膜３およびショットキー電極４上に電極パッド５を形成する。電極パッド５の形成は、ショットキー電極４の形成と同様に、フォトリソグラフィー工程とエッチングにより行う。金属膜のエッチング膜は、例えばリン酸系のエッチング液を用いたウェットエッチングによって行う。
次に、電極パッド５を覆うように表面保護膜６を形成する。表面保護膜６は、例えば感光性ポリイミドを塗布、露光することによって所望の形状にする。
なお、裏面電極８の形成は、半導体基板１の表面側の工程が全て完了してから行っても構わない。
＜動作＞
次に、本実施の形態の半導体装置１００であるＳｉＣ−ＳＢＤの動作について、図２を用いて説明する。
本実施の形態のＳｉＣ−ＳＢＤは、表面電極（ショットキー電極４と電極パッド５）に対して裏面電極８に負の電圧を印加すると、表面電極から裏面電極８に電流が流れ、半導体装置１００は導通状態（オン状態）となる。反対に、表面電極に対して裏面電極８に正の電圧を印加（逆バイアス）すると、半導体装置１００が阻止状態（オフ状態）になる。
半導体装置１００がオフ状態となる場合、半導体層１ｂの活性領域の表面や、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面付近には大きな電界がかかり、裏面電極８に臨界電界をこえるような電圧が印加されるとアバランシェ降伏が起こる。通常、半導体装置１００はアバランシェ降伏が起こらない範囲で使用され、定格電圧Ｖ［Ｖ］が定められる。
半導体装置１００がオフ状態となる場合、図２に示すように、半導体層１ｂの活性領域の表面や、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から、半導体基板１ａの方向と半導体層１ｂの外周方向に空乏層が広がる。ここで、点線で示す位置が、空乏層の先端位置である。このとき、半導体層１ｂとフィールド絶縁膜３の界面の空乏化している領域では半導体層１ｂの外周側から内周側に向かって電位差が生じている。
ここで、湿度の高い状態で半導体装置をオフ状態とした場合を考える。表面保護膜６は吸水性が高く、またオフ状態の場合に生じる電位差により、表面保護膜６の内部には水の電気分解によりイオンが発生した状態になる。一方、表面保護膜６と比較して吸水性の低いフィールド絶縁膜３の表面に水分の層が滞留すると、フィールド絶縁膜３の表面は低抵抗層となり、電極パッド５と接続するとフィールドプレートのように振舞う。この時、半導体層１ｂの内部に形成される空乏層はより外周へと広がる。
図３に、フローティングウェル領域７を設けない場合の半導体装置１００’において、オフ状態に空乏層がフィールド絶縁膜３の外周へ広がった場合の断面図を示す。このとき、半導体層１ｂと表面保護膜６との界面では、界面と水平な方向に電位差が生じており、水分が水素イオンと水酸化物イオンに分解される。また、陽極にＳｉを含む材料を用いて水酸化物イオンと反応させると酸化珪素（ＳｉＯ２）が生成される。このため、半導体装置１００’のフィールド絶縁膜３の外周の半導体層１ｂと表面保護膜６との界面では、ＳｉＯ２が析出する。
このように析出したＳｉＯ２は表面保護膜６を押し上げ、特にフィールド絶縁膜３に近い位置でＳｉＯ２が析出すると、フィールド絶縁膜３と表面保護膜６との間で剥離が起こり、空洞ができる。この時、水分が空洞部に入り込むことによって起こるリークや、空洞部で起こる放電により、素子不良に至る。
本実施の形態の構成では、フローティングウェル領域７が、半導体層１ｂの表層部にフィールド絶縁膜３の外周端の内側から前記外周端よりも外周側に延在するように形成されている。またフローティングウェル領域７の内部に広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面に到達しないように、フローティングウェル領域７のｐ型不純物濃度と深さが設定されている。この場合、フィールド絶縁膜３の外周端においては半導体層１ｂと表面保護膜６との界面に電位差が発生しないため、フィールド絶縁膜３の外周端付近での水酸化物イオンの供給は無く、ＳｉＯ２は析出しない。このため、フィールド絶縁膜３と表面保護膜６とが剥離することによる素子不良を抑制することができる。
また、終端ウェル領域２の不純物濃度が大きい場合や、終端ウェル領域２とフローティングウェル領域７の距離が近い場合には、図４に示すように、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から広がる空乏層がフローティングウェル領域７を超えてさらに外周側まで広がる場合がある。この場合、フィールド絶縁膜３の外周端においては半導体層１ｂと表面保護膜６との界面に電位差が発生しないため、フィールド絶縁膜３の外周端付近での水酸化物イオンの供給は無く、ＳｉＯ２は析出しない。しかしながら、フローティングウェル領域７よりも外周側においては半導体層１ｂと表面保護膜６との界面に電位差が発生し、水酸化物イオンの供給によりＳｉＯ２が析出する可能性がある。このような場合においては、ＳｉＯ２の析出はフィールド絶縁膜３の外周端から離れた位置であるため、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
ここで、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から半導体層１ｂに向かって広がる空乏層の最大幅Ｗ１［ｃｍ］は以下の式（４）で表される。
Figure 0006656475
ε０［Ｆ／ｍ］は真空の誘電率であり、Ｖｂｄ［Ｖ］は半導体装置１００のアバランシェ電圧である。半導体基板１ａおよび半導体層１ｂに炭化珪素を用いる場合、珪素を用いる場合と比べて、半導体層１ｂの不純物濃度Ｎｄが大きく、空乏層の幅Ｗ１が小さくなる。このため、半導体基板１ａおよび半導体層１ｂに炭化珪素を用いる場合、珪素を用いる場合に比べて外周領域の寸法を小さくでき、半導体装置のコストを低減できるという利点がある。その一方で、終端ウェル領域２の外周端とフィールド絶縁膜３の外周端との距離が空乏層の幅Ｗ１よりも小さくなると、フローティングウェル領域７のない半導体装置１００´では、湿度の高い状態で半導体装置１００´をオフ状態とした場合に、フィールド絶縁膜３の外周端で電位差が生じて半導体層１ｂの表面にＳｉＯ２が析出する。これに対して、フローティングウェル領域７を有する本実施の形態の半導体装置１００によれば、フィールド絶縁膜３の外周端と接する半導体層１ｂの表面におけるＳｉＯ２の析出を抑制し、フィールド絶縁膜３と表面保護膜６とが剥離することによる素子不良を抑制する効果が得られる。
また、半導体基板１ａおよび半導体層１ｂに珪素を用いた場合、空乏層の幅Ｗ１が終端ウェル領域２の外周へ大きく伸びるのを抑制するために、フィールド絶縁膜３よりも外周側の半導体層１ｂの表面にフィールドプレート電極を設け、フィールドプレート電極をフィールド絶縁膜３上に乗り上げる構造とすることがある。また、フィールドプレート電極と半導体層１ｂが電気的に接続するように、フィールド絶縁膜３よりも外周側の半導体層１ｂの表層にｐ＋注入層を設け、フィールドプレート電極と接続する場合がある。このような構造において、湿度の高い状態で半導体装置をオフ状態にした場合に、フィールドプレート電極が腐食して表面保護膜６が剥離してしまうことがある。しかし、実施の形態１の半導体装置１００は、フィールドプレート電極を備えないため、フィールドプレート電極と表面保護膜６の剥離による素子不良が起こることは無い。
また、図５に示すように、終端ウェル領域２を内周側から外周側に向かって互いに離間して複数形成した場合、複数の終端ウェル領域２の間で電位分布が形成され、終端ウェル領域２の外周側に空乏層が広がりすぎることを抑制することができる。この場合、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から広がる空乏層がフローティングウェル領域７まで到達することを抑制し、フィールド絶縁膜３の外周にＳｉＯ２が析出することをより抑制することができる。
また、図６に示すように、終端ウェル領域２を外周に向かうにつれて不純物の濃度が小さくなるように形成した場合（図６では、終端ウェル領域２内の一部に、より不純物濃度が小さい終端ウェル領域２’、２’’を形成している。）、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から終端ウェル領域２の内部にも空乏層が広がりやすくなり、終端ウェル領域２の内部で電位分布が形成され、終端ウェル領域２よりも外周側に空乏層が広がりすぎることを抑制することができる。この場合、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から広がる空乏層がフローティングウェル領域７まで到達することを抑制し、フィールド絶縁膜３の外周にＳｉＯ２が析出することをより抑制することができる。
また、図７は、本実施形態の変形例を示す平面図である。図７に示すように、フローティングウェル領域７は、平面視において、周方向に離間した部位を少なくとも一箇所以上有してもよい。この場合、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から広がる空乏層がフローティングウェル領域７まで到達する場合においても、フローティングウェル領域７が間引かれているためにフローティングウェル領域７よりも外周側には空乏層が広がりにくくなる。このため、フローティングウェル領域７よりも外周側の半導体層１ｂ表面で電位差が生じにくくなり、ＳｉＯ２の析出を抑制し、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
また、図８に示すように、表面保護膜６がフィールド絶縁膜３の外周端よりも外周側に延在する場合、フローティングウェル領域７を表面保護膜６の外周端よりも外周側に延在して形成し、表面が空乏化しない領域を表面保護膜６の外周端よりも外周側に延在することが好ましい。また、図９に示すようにフローティングウェル領域７および表面が空乏化しない領域を半導体層１ｂの外周端まで延在して形成してもよい。この時、半導体層１ｂと表面保護膜６との界面に電位差が発生しないため、半導体層１ｂと表面保護膜６が接する領域においてＳｉＯ２は析出せず、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
また、図１０に示すように表面保護膜６の外周端がフィールド絶縁膜３の外周端よりも内側に位置するように形成され、さらに半導体装置１００全体が封止用ゲル（図示せず）により封止された場合を考える。この場合、フィールド絶縁膜３より外周側の半導体層１ｂの表面に表面保護膜６は接しないが、封止用ゲルが接することになる。この場合においても、フローティングウェル領域７を設けることにより、半導体層１ｂの表面と封止用ゲルとの界面におけるＳｉＯ２の析出を抑制し、封止用ゲルの剥離を抑制することができる。また、一般的に表面保護膜６に用いられるポリイミド等の材料と比べて封止用ゲルに用いられる材料の方がやわらかい事から、ＳｉＯ２が析出しても封止用ゲルの剥離は比較的起こりにくい。
＜効果＞
以上のように、本実施の形態の半導体装置１００によれば、フィールド絶縁膜３の外周端においてＳｉＯ２が析出することを抑制し、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
実施の形態２．
＜構成＞
続いて、本発明の実施の形態２にかかる半導体装置２００の構成を説明する。実施の形態２の半導体装置２００はＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下、半導体材料を炭化珪素（ＳｉＣ）とし、第１導電型をｎ型とし第２導電型をｐ型とするＳｉＣ−ＭＯＳＦＥＴについて例示して説明するが、半導体材料を珪素（Ｓｉ）やその他のワイドバンドギャップ材料としてもよく、第１導電型をｐ型とし第２導電型をｎ型とする半導体装置でもよい。また、ＭＯＳＦＥＴではなくＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など他のトランジスタであってもよい。また、プレーナ型に限らずトレンチ型であってもよい。
図１１は、実施の形態２にかかる半導体装置２００の終端部の構成を模式的に示す断面図である。図１１において、右側が半導体装置２００の終端部側であり、左側が活性領域側である。図１１に示すように、半導体装置２００は、ｎ型の半導体基板１ａと、半導体基板１ａ上に形成されたｎ型の半導体層１ｂと、半導体層１ｂ上に中央部を空けて形成されたフィールド絶縁膜３と、表面電極である電極パッド５と、を備えている。半導体装置２００の活性領域は図１２に示すユニットセルを複数繰り返した構造を取っている。それぞれのユニットセルは、図１２に示すように、ｎ型の半導体層１ｂの表層にｐ型ウェル領域９を備え、ｐ型ウェル領域９の表層にｐ型ウェル領域９よりも高い不純物濃度を有し電極パッド５とオーミックコンタクトを取る高濃度ｐ領域１０を備え、ｐ型ウェル領域９の表層に電極パッド５と接して高濃度ｐ領域１０を挟むようにｎ型ソース１１を備え、半導体層１ｂ、ｐ型ウェル領域９、ｎ型ソース１１の表面に跨ってゲート絶縁膜１２を備え、ゲート絶縁膜１２の表面の一部または全部に隣接してゲート電極１３を備え、ゲート絶縁膜１２とゲート電極１３を覆って電極パッド５とゲート電極１３が接しないように層間絶縁膜１４を備えた構成となっている。半導体装置２００の活性領域の外周の終端領域においては、活性領域を取り囲むように形成されたｐ型ウェル領域９’の表層に電極パッド５とオーミックコンタクトを取る高濃度ｐ領域１０を備え、さらにｐ型ウェル領域９’の表面の一部にはゲート絶縁膜１２を介してゲート電極１３を備えている。
それぞれのユニットセルのゲート電極１３は活性領域の外周でつながっており、電極パッド５と接しないように層間絶縁膜１４で覆われている。活性領域の外周では層間絶縁膜１４の一部が開口しており、一部離間して形成された電極パッド５がゲート電極１３と接続している。活性領域の外周のｐ型ウェル領域９’のさらに外周には、ｐ型ウェル領域９’と接続してｐ型の終端ウェル領域２を備え、半導体層１ｂの表面上に終端ウェル領域２を覆うようにフィールド絶縁膜３が形成されている。さらに電極パッド５の一部およびフィールド絶縁膜３の外周端を覆うように電極パッド５およびフィールド絶縁膜３上に形成された表面保護膜６と、半導体層１ｂの表層部にフィールド絶縁膜３の外周端よりも外周側に延在するように形成されたｐ型のフローティングウェル領域７と、半導体基板１ａの裏面に形成された裏面電極８とを備えている。フローティングウェル領域７は、フィールド絶縁膜３の外周端の内側から前記外周端よりも外周側にかけてリング状に形成されている。また、フローティングウェル領域７は、ｐｎ接合から広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面まで広がらないように形成されている。
実施の形態１に示す半導体装置１００と同じように、終端ウェル領域２、フローティングウェル領域７、フィールド絶縁膜３、表面保護膜６の配置が図５、図６、図７、図８、図９、図１０と同様の関係を持つ構造としても良い。
＜製造方法＞
続いて、本実施形態の半導体装置２００の製造方法について説明する。
はじめに、オフ角を有するｎ＋型の低抵抗炭化珪素半導体の半導体基板１ａ上にｎ型で不純物濃度が１×１０１４／ｃｍ３〜１×１０１７／ｃｍ３の炭化珪素の半導体層１ｂをエピタキシャル結晶成長する。そして、フォトリソグラフィー工程などより、所定の形状にレジスト膜をパターニングした後、レジスト膜上から不純物のイオン注入を繰り返すことにより、半導体層１ｂ内の表層部に活性領域のｐ型ウェル領域９および活性領域の外周のｐ型ウェル領域９’、高濃度ｐ領域１０、ｎ型ソース１１、終端ウェル領域２、フローティングウェル領域７を形成する。
イオン注入において、ｎ型半導体のイオン種としてはＮ等が用いられ、ｐ型半導体のイオン種としてはＡｌやＢ等が用いられる。ここで、ｐ型ウェル領域９の不純物濃度は１．０×１０１８ｃｍ−３から１．０×１０２０ｃｍ−３の範囲、高濃度ｐ領域１０およびｎ型ソース１１の不純物濃度はｐ型ウェル領域９の不純物濃度よりも大きい範囲である。また、終端ウェル領域２のドーズ量としては、０．５×１０１３／ｃｍ２〜５×１０１３／ｃｍ２とすることが好ましい。本実施の形態では２．０×１０１３／ｃｍ２とした。ｐ型不純物のイオン注入は、Ａｌを注入する場合、例えば注入エネルギーを１００ｋｅＶ〜７００ｋｅＶとする。かかる場合、上述した各領域におけるｐ型不純物のドーズ量［ｃｍ−２］を不純物濃度［ｃｍ−３］に換算すると、終端ウェル領域２の不純物濃度は１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３となる。
フローティングウェル領域７の不純物濃度Ｎａと深さＬは、実施の形態１と同様に、フローティングウェル領域７と半導体層１ｂとの界面に形成されるｐｎ接合部から広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面まで広がらないように設定する。すなわち、フローティングウェル領域７の深さＬが、式（３）のｘｐより大きくなるように、フローティングウェル領域７の不純物濃度Ｎａおよび形成深さＬを調節すればよい。ここでは、フローティングウェル領域７のドーズ量としては、終端ウェル領域２と同じ２．０×１０１３／ｃｍ２とした。つまり、終端ウェル領域２とフローティングウェル領域７はレジストのパターニングにより同時に形成することができる。また、フローティングウェル領域７をさらに高濃度にしてもよく、ｐ型ウェル領域９や高濃度ｐ領域１０と同時に形成しても良い。
また、フローティングウェル領域７の内部の空乏層はフローティングウェル領域７の内周方向および外周方向からも広がりうるため、フローティングウェル領域７の内周端及び外周端が、フィールド絶縁膜３の外周端からそれぞれｘｐの値より大きく離間するように形成することが好ましい。例えば、フローティングウェル領域７の内周端がフィールド絶縁膜３の外周端よりも１μｍ以上内周側に位置し、フローティングウェル領域７の外周端がフィールド絶縁膜３の外周端よりも１μｍ以上外周側に位置するように形成することが好ましい。
このようにしてｐ型ウェル領域９、高濃度ｐ領域１０、ｎ型ソース１１、終端ウェル領域２、フローティングウェル領域７を形成した後、１５００℃以上の高温でアニールすることにより、ｐ型ウェル領域９、高濃度ｐ領域１０、ｎ型ソース１１、終端ウェル領域２、フローティングウェル領域７が活性化する。
続いて、ＣＶＤ法、フォトリソグラフィー工程などにより、膜厚が０．５μｍ〜２μｍ程度の二酸化珪素膜からなるフィールド絶縁膜３を形成する。このとき、例えば、フィールド絶縁膜３を全面に形成した後、フォトリソグラフィー工程又はエッチングなどで除去すればよい。
続いて、フィールド絶縁膜３に覆われていない半導体層１ｂの表面を熱酸化して所望の厚みのゲート絶縁膜１２である酸化珪素を形成する。次に、ゲート絶縁膜１２の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極１３を形成する。続いて、層間絶縁膜１４を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜１４とゲート絶縁膜１２とを貫き、ユニットセルの高濃度ｐ領域１０とｎ型ソース１１とに到達するコンタクトホールを形成し、同時に活性領域の外周でゲート電極１３と電極パッド５が接するコンタクトホールを形成する。
さらに、電極パッド５と、裏面電極８をスパッタ法や蒸着法などで形成すると、図１１に示した断面図の半導体装置２００が完成する。この時、電極パッド５にはＮｉ、Ｔｉ、Ａｌなど、裏面電極８にはＮｉ、Ａｕなどの金属のうち一つまたは複数が用いられる。また、電極パッド５および裏面電極８は熱処理により一部を炭化珪素と反応させ、シリサイドを形成している。
＜動作＞
次に、本実施形態における半導体装置２００の動作について、２つの状態に分けて説明する。
１つ目の状態は、ゲート電極１３にしきい値以上の正の電圧が印加されている場合で、「オン状態」と呼ぶ。このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型ソース１１と半導体層１ｂとの間にキャリアである電子が流れる経路が形成される。このため、電極パッド５に対して裏面電極８に高い電圧をかけると半導体基板１ａ、半導体層１ｂをとおして電流を流すことができる。このときに電極パッド５と裏面電極８の間に印加される電圧をオン電圧と呼び、流れる電流をオン電流と呼ぶ。オン電流はチャネルが存在する活性領域のみを流れ、活性領域の外周の終端領域には流れない。
２つ目の状態は、ゲート電極１３にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。このオフ状態では、チャネル領域に反転キャリアが形成されないためオン電流は流れず、オン状態でかかっていた高電圧がＭＯＳＦＥＴの電極パッド５と裏面電極８との間に印加される。このとき、ゲート電極１３の電圧は電極パッド５の電圧とおおよそ等しいことから、ゲート電極１３と裏面電極８との間にも高い電圧が印加されることになる。
図１１に示す活性領域の外周の終端領域においても電極パッド５およびゲート電極１３と裏面電極８との間に高い電圧が印加されるが、活性領域においてｐ型ウェル領域９に電極パッド５との電気的コンタクトを形成しているのと同様に終端領域のｐ型ウェル領域９’に電極パッド５との電気的コンタクトを形成したため、ゲート絶縁膜１２および層間絶縁膜１４に高い電界強度が印加されるのが防がれる。
図１１に示す活性領域の外周の終端領域においては、実施の形態１の半導体装置１００のオフ状態と同じように動作する。つまり、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面付近には大きな電界がかかり、裏面電極８に臨界電界をこえるような電圧が印加されるとアバランシェ降伏が起こる。通常、半導体装置１００はアバランシェ降伏が起こらない範囲で使用され、定格電圧Ｖ［Ｖ］が定められる。
半導体装置２００がオフ状態となる場合、半導体層１ｂとｐ型ウェル領域９、９’とのｐｎ接合界面や、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から、半導体基板１ａの方向と半導体層１ｂの外周方向に空乏層が広がる。
ここで、湿度の高い状態で半導体装置をオフ状態とした場合を考える。表面保護膜６は吸水性が高く、またオフ状態の場合に生じる電位差により、表面保護膜６の内部には水の電気分解によりイオンが発生した状態になる。一方、表面保護膜６と比較して吸水性の低い層間絶縁膜１４およびフィールド絶縁膜３の表面に水分の層が滞留すると、層間絶縁膜１４およびフィールド絶縁膜３の表面は低抵抗層となり、電極パッド５と接続するとフィールドプレートのように振舞う。この時、半導体層１ｂの内部に形成される空乏層はより外周へと広がる。
フローティングウェル領域７を設けない場合、半導体層１ｂと表面保護膜６との界面では、界面と水平な方向に電位差が生じており、水分が水素イオンと水酸化物イオンに分解される。また、陽極にＳｉを含む材料を用いて水酸化物イオンと反応させると酸化珪素（ＳｉＯ２）が生成される。このため、半導体装置１００’のフィールド絶縁膜３の外周の半導体層１ｂと表面保護膜６との界面では、ＳｉＯ２が析出する。
このように析出したＳｉＯ２は表面保護膜６を押し上げ、特にフィールド絶縁膜３に近い位置でＳｉＯ２が析出すると、フィールド絶縁膜３と表面保護膜６との間で剥離が起こり、空洞ができる。この時、水分が空洞部に入り込むことによって起こるリークや、空洞部で起こる放電により、素子不良に至る。
本実施の形態の構成でも、実施の形態１と同様に、フローティングウェル領域７が半導体層１ｂの表層部にフィールド絶縁膜３の外周端の内側から前記外周端よりも外周側に延在するように形成されている。またフローティングウェル領域７の内部に広がる空乏層がフィールド絶縁膜３の外周端において半導体層１ｂの表面に到達しないように、フローティングウェル領域７のｐ型不純物濃度と深さが設定されている。この場合、フィールド絶縁膜３の外周端においては半導体層１ｂと表面保護膜６との界面に電位差が発生しないため、フィールド絶縁膜３の外周端付近での水酸化物イオンの供給は無く、ＳｉＯ２は析出しない。このため、フィールド絶縁膜３と表面保護膜６とが剥離することによる素子不良を抑制することができる。
また、終端ウェル領域２の不純物濃度が大きい場合や、終端ウェル領域２とフローティングウェル領域７の距離が近い場合には、半導体層１ｂと終端ウェル領域２によるｐｎ接合界面から広がる空乏層がフローティングウェル領域７の外周まで広がる場合がある。この場合、フィールド絶縁膜３の外周端においては半導体層１ｂと表面保護膜６との界面に電位差が発生しないため、フィールド絶縁膜３の外周端付近での水酸化物イオンの供給は無く、ＳｉＯ２は析出しない。しかしながら、フローティングウェル領域７よりも外周側においては半導体層１ｂと表面保護膜６との界面に電位差が発生し、水酸化物イオンの供給によりＳｉＯ２が析出する可能性がある。このような場合においては、ＳｉＯ２の析出はフィールド絶縁膜３の外周端から離れた位置であるため、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
また、実施の形態１の場合と同様に、終端ウェル領域、フローティングウェル領域７、フィールド絶縁膜３、表面保護膜６の配置が図５、図６、図７、図８、図９、図１０と同様の関係を持つ場合においても、半導体層１ｂと表面保護膜６が接する領域においてＳｉＯ２の析出を抑制し、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
＜効果＞
以上のように、本実施の形態の半導体装置２００によれば、フィールド絶縁膜３の外周端においてＳｉＯ２が析出することを抑制し、フィールド絶縁膜３と表面保護膜６とが剥離することを抑制することができる。
実施の形態３．
本実施の形態は、上述した実施の形態１，２にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに本発明を適用した場合について説明する。
図１３は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図１３に示す電力変換システムは、電源１０００、電力変換装置２０００、負荷３０００から構成される。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２０００は、電源１０００と負荷３０００の間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図１３に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを備えている。
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２００１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２００１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１，２のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２００１のスイッチング素子として実施の形態１，２にかかる半導体装置を適用するため、信頼性向上を実現することができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
上記各実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合及び１つの構成要素がある構造物の一部に対応する場合を含む。また、本発明の各構成要素には、同一の機能を発揮する限り、他の構造又は形状を有する構造物が含まれる。
また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ａ 半導体基板、１ｂ 半導体層、２ 終端ウェル領域、３ フィールド絶縁膜、４ ショットキー電極、５ 電極パッド、６ 表面保護膜、７ フローティングウェル領域、８ 裏面電極、９ ｐ型ウェル、１０ 高濃度ｐ領域、１１ ｎ型ソース、１２ ゲート絶縁膜、１３ ゲート電極、１４ 層間絶縁膜、１００ 半導体装置、２００ 半導体装置、１０００ 電源、２０００ 電力変換装置、２００１ 主変換回路、２００２ 駆動回路、２００３ 制御回路、３０００ 負荷。

Claims (14)

  1. 半導体基板（１ａ）と、
    前記半導体基板（１ａ）上に形成された第１導電型の半導体層（１ｂ）と、
    前記半導体層（１ｂ）の表面側に設けられた表面電極（４，５）と、
    前記半導体層（１ｂ）の表層に、前記表面電極（４，５）の外周端よりも外周側に少なくとも一部が延在するように形成された第２導電型の終端ウェル領域（２）と、
    前記半導体層（１ｂ）の表面上に、前記終端ウェル領域（２）の少なくとも一部を覆い、前記終端ウェル領域（２）の外周端よりも外周側に延在するように設けられたフィールド絶縁膜（３）と、
    前記フィールド絶縁膜（３）の外周端に接し、前記フィールド絶縁膜（３）の外周端よりも外周側の前記半導体層（１ｂ）の表面上に少なくとも一部が延在するように設けられた樹脂層と、
    前記半導体層（１ｂ）の表層に、前記終端ウェル領域（２）と離間し、前記フィールド絶縁膜（３）の外周端と接して前記フィールド絶縁膜（３）の外周端より外周側に延在し、前記樹脂層に接するように形成され、浮遊電位を有する第２導電型のフローティングウェル領域（７）と、を備えた、
    半導体装置。
  2. 前記フローティングウェル領域（７）の深さは、前記フローティングウェル領域（７）の底部と前記半導体層（１ｂ）との界面から前記フローティングウェル領域（７）内部へ形成される空乏層の幅よりも大きい、
    請求項１に記載の半導体装置。
  3. 前記フローティングウェル領域（７）の内周端および外周端は、前記フィールド絶縁膜（３）の外周端から、前記フローティングウェル領域（７）と前記半導体層（１ｂ）との界面から前記フローティングウェル領域（７）内部へ形成される空乏層の幅よりも大きく離間した、
    請求項１又は２に記載の半導体装置。
  4. 前記樹脂層は、
    前記表面電極（４，５）の一部および前記フィールド絶縁膜（３）の少なくとも一部を覆い、前記フローティングウェル領域（７）の表面に接して設けられた表面保護膜（６）を含み、
    前記フローティングウェル領域（７）は、前記表面保護膜（６）の外周端よりも外周側に延在して設けられた、
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記フローティングウェル領域（７）は、前記半導体層（１ｂ）の外周端まで延在して設けられた、
    請求項４に記載の半導体装置。
  6. 前記樹脂層は、
    前記表面電極（４，５）の一部および前記フィールド絶縁膜（３）の少なくとも一部を覆い、外周端が前記フィールド絶縁膜（３）の外周端よりも内周側に位置する表面保護膜（６）と、
    前記フローティングウェル領域（７）の表面に接して設けられた封止用ゲルと、を含む、
    請求項１から３のいずれか一項に記載の半導体装置。
  7. 真空の誘電率をε０［Ｆ／ｍ］、前記半導体層（１ｂ）の比誘電率をεｓ、半導体装置のアバランシェ電圧をＶｂｄ［Ｖ］、電気素量をｑ［Ｃ］、前記半導体層（１ｂ）の不純物濃度をＮｄ［ｃｍ−３］とした場合に、前記終端ウェル領域（２）の外周端から前記フィールド絶縁膜（３）の外周端までの距離［ｃｍ］が、
    Figure 0006656475
     以下であることを特徴とする、
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記フローティングウェル領域（７）は、平面視において、周方向に離間した部位を少なくとも一箇所以上有する、
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記終端ウェル領域（２）は、内周側から外周側に向かう方向に互いに離間して複数形成された、
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記終端ウェル領域（２）は、内周側から外周側に向かうにつれて不純物濃度が小さくなるように形成された、
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記半導体層（１ｂ）が炭化珪素である
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記終端ウェル領域（２）より内周側にダイオードが形成された、
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記終端ウェル領域（２）より内周側に、少なくとも１以上の第２導電型ウェル領域（９）を含むトランジスタが形成された、
    請求項１から１１のいずれか一項に記載の半導体装置。
  14. 請求項１から１３のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019006756T5 (de) * 2019-01-29 2021-10-14 Mitsubishi Electric Corporation Halbleiterelement und leistungswandlereinheit
JP7248138B2 (ja) * 2019-10-03 2023-03-29 三菱電機株式会社 半導体装置および電力変換装置
JP7443926B2 (ja) * 2020-05-15 2024-03-06 株式会社デンソー 半導体装置およびその製造方法
DE112020007265T5 (de) * 2020-05-29 2023-03-09 Mitsubishi Electric Corporation Halbleitereinheit und Leistungsvorrichtung
EP4531076A1 (en) 2023-09-27 2025-04-02 STMicroelectronics International N.V. Forming a schottky contact in an electronic device, such as a jbs or mps diode, and electronic device with schottky contact
WO2025099828A1 (ja) * 2023-11-07 2025-05-15 三菱電機株式会社 半導体装置、半導体装置の製造方法、及び、電力変換装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287269B2 (ja) 1997-06-02 2002-06-04 富士電機株式会社 ダイオードとその製造方法
JP2000277465A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4538870B2 (ja) * 1999-09-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP5011612B2 (ja) 2000-10-31 2012-08-29 富士電機株式会社 半導体装置
JP2004158603A (ja) 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
US7384826B2 (en) * 2004-06-29 2008-06-10 International Rectifier Corporation Method of forming ohmic contact to a semiconductor body
JP5827020B2 (ja) 2011-03-14 2015-12-02 新電元工業株式会社 高耐圧半導体装置
JP2013012652A (ja) 2011-06-30 2013-01-17 Fuji Electric Co Ltd 逆阻止絶縁ゲート型バイポーラトランジスタとその製造方法
WO2013141221A1 (ja) * 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
JP5928101B2 (ja) 2012-03-30 2016-06-01 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
JP6513339B2 (ja) * 2014-04-30 2019-05-15 三菱電機株式会社 炭化珪素半導体装置
DE112015006450T5 (de) 2015-04-14 2017-12-28 Mitsubishi Electric Corporation Halbleitereinheit
JP6726505B2 (ja) * 2016-03-31 2020-07-22 ローム株式会社 半導体装置の製造方法
JP6767705B2 (ja) * 2016-04-28 2020-10-14 パナソニックＩｐマネジメント株式会社 半導体素子
CN108447903B (zh) * 2017-02-16 2023-07-04 富士电机株式会社 半导体装置

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