[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6523885B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6523885B2
JP6523885B2 JP2015179038A JP2015179038A JP6523885B2 JP 6523885 B2 JP6523885 B2 JP 6523885B2 JP 2015179038 A JP2015179038 A JP 2015179038A JP 2015179038 A JP2015179038 A JP 2015179038A JP 6523885 B2 JP6523885 B2 JP 6523885B2
Authority
JP
Japan
Prior art keywords
insulating film
gate insulating
semiconductor device
gate electrode
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015179038A
Other languages
English (en)
Other versions
JP2017055004A (ja
Inventor
清水　達雄
達雄 清水
尚史 齋藤
尚史 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015179038A priority Critical patent/JP6523885B2/ja
Priority to US15/252,413 priority patent/US9991358B2/en
Publication of JP2017055004A publication Critical patent/JP2017055004A/ja
Priority to US15/963,305 priority patent/US10319828B2/en
Priority to US16/287,491 priority patent/US10672882B2/en
Application granted granted Critical
Publication of JP6523885B2 publication Critical patent/JP6523885B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明の実施形態は、半導体装置に関する。
ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備えるトランジスタにおいて、ゲート電極中に含まれる不純物が、ゲート絶縁膜や半導体基板中へと拡散し、トランジスタの特性変動が生じる問題がある。
例えば、不純物の拡散を抑制するために、ゲート電極とゲート絶縁膜との間に、不純物の拡散防止層を設ける技術がある。しかし、例えば、拡散防止層中のトラップ準位に電荷がトラップされ、トランジスタの特性変動の新たな原因となる恐れがある。
特開２００６−２１６８９７号公報
本発明が解決しようとする課題は、不純物の拡散を抑制する半導体装置を提供することにある。
実施形態の半導体装置は、半導体領域と、ゲート電極と、前記半導体領域と前記ゲート電極との間に設けられ、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、前記材料中で少なくとも１つのシリコン原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備え、ｎ＜ｍである。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の第１のゲート絶縁膜を構成する材料の構造の一例を示す図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
本明細書中、「ＳｉＣ基板」とは、例えば、基板上にエピタキシャル成長によって形成されたＳｉＣ層をも含む概念とする。
（第１の実施形態）
本実施形態の半導体装置は、半導体領域と、ゲート電極と、半導体領域とゲート電極との間に設けられ、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、材料中で少なくとも１つのシリコン原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０、ソース電極１２、ドレイン電極１４、第１のゲート絶縁膜１６、第２のゲート絶縁膜１７、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ基板１０は、ドレイン領域２２、ドリフト領域２４、ウェル領域（半導体領域）２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣ基板１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ドレイン領域２２は、ｎ型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ウェル領域２６は、ドリフト領域２４上に設けられる。ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ソース領域３０とドリフト領域２４との間に設けられる。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極１２とソース領域３０との間のコンタクト抵抗を低減する観点から、ソース領域３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域３２は、ウェル領域２６内に設けられる。ウェルコンタクト領域３２は、ソース領域３０の側方に設けられる。
ウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェルコンタクト領域３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域３２の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
第１のゲート絶縁膜１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４とゲート電極２０との間に設けられる。第１のゲート絶縁膜１６は、第２のゲート絶縁膜１７上に設けられる。第１のゲート絶縁膜１６は、ゲート電極１８にドーパントとして含まれる不純物の拡散を防止する拡散防止層として機能する。
第１のゲート絶縁膜１６の膜厚は、例えば、０．５ｎｍ以上３０ｎｍ以下である。
第１のゲート絶縁膜１６は、実質的に（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含む。すなわち、ｎ及びｍは正の整数であるが、ｎ及びｍは測定誤差、製造上のばらつきの範囲で正の整数であれば良い。実際の測定誤差、製造上のばらつきの範囲としては、ストイッキオメトリから数％から１０％程度は生じ得る。そして、上記材料中の少なくとも１つのシリコン（Ｓｉ）原子が、少なくとも１つの酸素（Ｏ）原子、及び、少なくとも１つの窒素（Ｎ）原子と結合する。
第１のゲート絶縁膜１６中では、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）から成るユニットが繰り返し配置される。上記ユニット内では、シリコン原子が４配位、酸素原子が２配位、窒素原子が３配位となる。上記ユニット内では、少なくとも１つのシリコン（Ｓｉ）原子が、少なくとも１つの酸素（Ｏ）原子と、少なくとも１つの窒素（Ｎ）原子と結合する。
つまり、ＳｉＯ２とＳｉ３Ｎ４の結晶が別々に析出しているのではなく、ＳｉＯ２とＳｉ３Ｎ４とが混ざり合うことで、一体の安定な別の構造になっている。例えばシノアイトのような構造である。ＳｉＯ２ではＳｉ−Ｏボンドのみ、Ｓｉ３Ｎ４ではＳｉ−Ｎボンドのみから構成されているのに対し、ＳｉＯ２、Ｓｉ３Ｎ４のそれぞれの構造とは違って、少なくともＯ−Ｓｉ−Ｎというボンドが形成されることになる。
第１のゲート絶縁膜１６は、非晶質であることが望ましい。ここで、非晶質とは、短距離的には結晶と同等の秩序があるが、長距離的には秩序がない状態である。電子状態としては、結晶と同等と考えて良い。
（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）において、ｎ≦ｍであることが望ましい。窒素は３配位を取り、酸素の２配位よりも、緻密な膜を作り易いからである。
また、ＳｉＯ２のみ、Ｓｉ３Ｎ４のみでは、ストイッキオメトリからずれ易く、特性劣化や電荷トラップを引き起こしやすい。それに対し、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）としたことで、元素種が増え、元素配置のランダム性がアップすることになり、それだけで、エントロピーを稼げるようになる。その結果、ストイッキオメトリからのずれが小さくなり、電荷トラップなどの特性劣化が小さくなる。特に、長時間のアニールを行えば、最安定構造に向かい、ストイッキオメトリからのずれは殆どなくすことが可能である。つまり、多元素化してランダム性を増すことで、正数比に限りなく近づいた膜を形成することが可能であり、実質的に正数比の化学組成の膜を形成することが可能となる。以下の実施形態にて示す、他の組みあわせによって元素種を増やす場合も同様に、ストイッキオメトリからのずれが小さくなり、電荷トラップなどの特性劣化が小さくなる。これが、ＳｉＯ２のみ、Ｓｉ３Ｎ４のみ、或いは単なるＳｉＯ２とＳｉ３Ｎ４の積層膜との大きな違いである。
実際、Ｓｉ３Ｎ４膜は、ストイッキオメトリからずれ易く、電荷トラップ膜として使われている。これは、ＳｉＣ-ＭＯＳＦＥＴのゲート絶縁膜としてＳｉ３Ｎ４膜を使う場合、閾値変動などを引き起こす原因の一つとなるので、特別なケアが必要となることを意味する。ＳｉＯ２と整数比にて混ぜることで、別の結晶構造を持つ状態とすることで、ストイッキオメトリからのずれを極限まで小さくして、電荷トラップなどの特性劣化のない膜にすることがそのケアの方向性の一つである。
図２は、本実施形態の第１のゲート絶縁膜の材料の構造の一例を示す図である。図２に示す材料は、シノアイト（Ｓｉｎｏｉｔｅ）である。シノアイトは、上記化学組成式において、ｎ＝ｍ＝１の組成を備える。すなわち、シノアイトはＳｉ２Ｎ２Ｏの組成を備える材料である。
第１のゲート絶縁膜１６中で、図２に示すように（ＳｉＯ２）（Ｓｉ３Ｎ４）のユニットが繰り返し配置される。上記ユニット内では、シリコン原子が４配位、酸素原子が２配位、窒素原子が３配位である。この構造では、１つのシリコン（Ｓｉ）原子が、１つの酸素（Ｏ）原子と、３つの窒素（Ｎ）原子と結合している。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、ＳｉＯ２をｎ原子層、Ｓｉ３Ｎ４をｍ原子層堆積し、その毎に１０００℃程度の高温アニール処理を行えば、極薄膜のストイッキオメトリからのズレが１％以下の（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ構造を形成することが出来る。このプロセスを繰り返し行うことで、厚膜化することが可能である。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、ＳｉＯ２をｎ原子層、Ｓｉ３Ｎ４をｍ原子層ずつ繰り返し堆積した後、一括してアニール処理を行うことで形成することも可能である。但し、この際は、上下の膜との反応が一様に起こる必要があるので、あまり厚い膜を形成することは出来ない。上に積まれた膜により下の膜の膜厚方向への自由度が制限されるためである。よって、一括して作るこの製法では、膜厚として、２０ｎｍ未満であることが望ましく、１５ｎｍ未満であることが望ましい。
第１のゲート絶縁膜１６の材料の化学組成は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により同定することが可能である。また、第１のゲート絶縁膜１６の材料中の原子の結合状態は、ＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）で同定することが可能である。
第１のゲート絶縁膜１６が非晶質であるか否かは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で判定することが可能である。第１のゲート絶縁膜１６を構成する材料に関し、結晶粒界がＴＥＭにより観察できない場合は、非晶質であると判定できる。
第１のゲート絶縁膜１６にシノアイトが含まれるか否かは、例えば、ＸＲＤで同定することが可能である。
第２のゲート絶縁膜１７は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４上に形成される。第２のゲート絶縁膜１７は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４と、第１のゲート絶縁膜１６との間に形成される。
第２のゲート絶縁膜１７は、第１のゲート絶縁膜１６と異なる材料である。第２のゲート絶縁膜１７は、例えば、酸化物、窒化物又は酸窒化物である。第２のゲート絶縁膜１７には、例えば、酸化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、窒化シリコン、酸窒化シリコン、酸窒化ハフニウム、酸窒化ジルコニウム、酸窒化アルミニウム等が適用可能である。第２のゲート絶縁膜１７は、ＭＯＳＦＥＴの特性を安定化させる観点から、酸化シリコンであることが望ましい。
ゲート電極１８は、第１のゲート絶縁膜１６上に設けられる。ゲート電極１８は、例えば、ボロン（Ｂ）をｐ型不純物として含有するシリコンである。ゲート電極１８は、多結晶質のシリコンである。
ゲート電極１８に含まれるボロンの濃度は、ゲート電極１８を金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
ゲート電極１８下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、ＳｉＣ基板１０の表面に設けられる。ソース電極１２は、ソース領域３０とウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ウェルコンタクト領域３２とソース領域３０に接する。ソース電極１２は、ウェル領域２６に電位を与える機能も備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ基板１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ基板１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルとアルミの合金（ＮｉＡｌ）である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制することが、低消費電力のデバイスを実現する観点から要求される。ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制するには、ＭＯＳＦＥＴの閾値電圧を高くすれば良い。
例えば、ｎ型のＭＯＳＦＥＴの閾値電圧を上げるために、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることが考えられる。ＭＯＳＦＥＴのオフ状態では、ｐ型のチャネル領域のフェルミレベルと、ゲート電極の仕事関数が一致するように半導体のエネルギーバンドが曲がる。ｐ型のチャネル領域のフェルミレベルは、ｐ型のチャネル領域の半導体の価電子帯の上端に近い位置にある。このため、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることにより、ＭＯＳＦＥＴのオフ状態での半導体のエネルギーバンドの曲りが抑制される。したがって、ＭＯＳＦＥＴの閾値電圧が高くなる。
図３は、本実施形態の半導体装置の作用及び効果を説明する図である。図３は、第１原理計算による半導体のエネルギーバンド構造の計算結果を示す。
図３は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣのエネルギーバンド構造を示す図である。それぞれの材料の真空準位と伝導帯下端とのエネルギー差（電子親和力）、真空準位と価電子帯上端とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
なお、仕事関数とは、真空準位（真空のエネルギーレベル）と、対象となる物質のフェルミ準位（フェルミレベル）とのエネルギー差である。また電子親和力とは、真空準位（真空のエネルギーレベル）と、対象となる物質の伝導帯下端のエネルギー準位（エネルギーレベル）との差である。
また、半導体にｎ型不純物を導入して金属化させる場合、半導体のフェルミレベルが伝導帯下端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が電子親和力と一致すると見なすことが可能である。また、半導体にｐ型不純物を導入して金属化させる場合、半導体のフェルミレベルが価電子帯上端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が真空準位と価電子帯上端とのエネルギー差と一致すると見なすことが可能である。
本実施形態のように、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ｎ型のシリコンをゲート電極に用いるよりも、ｐ型のシリコンをゲート電極に用いる方が、ＭＯＳＦＥＴの閾値電圧は高くなる。図３に示すように、ｐ型のシリコンの仕事関数（真空準位と価電子帯上端とのエネルギー差）が、ｎ型のシリコンの仕事関数（真空準位と伝導帯下端とのエネルギー差（電子親和力））よりも、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに近いからである。ｎ型のシリコンをゲート電極にする場合と比較して、シリコンのバンドギャップエネルギーに相当する１．１２Ｖ、閾値電圧を高くすることが可能である。
本実施形態は、ゲート電極１８にｐ型不純物であるボロンを含むシリコンを適用する。もっとも、ゲート電極１８にｐ型不純物としてボロンを含有させる場合、ゲート電極を形成する際の熱処理によるボロンの拡散が問題となる。
高温の熱処理でボロンが、ゲート絶縁膜やＳｉＣ基板に拡散する。拡散したボロンが、例えば、トラップ準位を形成してＭＯＳＦＥＴの特性変動が生じ得る。ＭＯＳＦＥＴの特性変動は、例えば、閾値電圧の変動である。したがって、ＭＯＳＦＥＴの信頼性が低下する。特に、ゲート電極のｐ型不純物が、本実施形態のように、原子半径が小さく拡散の速いボロンの場合は、ＭＯＳＦＥＴの特性変動の問題が深刻になる。
本実施形態では、第２のゲート絶縁膜１７とゲート電極１８との間に、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）の化学組成を有する第１のゲート絶縁膜１６が設けられている。第１のゲート絶縁膜１６は、ゲート電極１８中のボロンの拡散防止層として機能する。
例えば、窒化シリコン（Ｓｉ３Ｎ４）は、ボロンのような不純物の拡散を防止することが可能である。しかし、窒化シリコン（Ｓｉ３Ｎ４）は、材料中のトラップ準位の密度が高い。このため、窒化シリコンをゲート絶縁膜として用いると、電荷トラップが生じてＭＯＳＦＥＴの特性変動の要因となる。したがって、ＭＯＳＦＥＴの信頼性が低下するおそれがある。
窒化シリコンのトラップ準位の密度が高くなるのは、高温の熱処理が加わった際に、エントロピーを増大させるために欠陥（ダングリングボンド）が材料中に発生するためと考えられる。
また、窒化シリコンは、高温の熱処理で多結晶化するおそれがある。熱処理で生じた欠陥が存在することにより、原子の移動が容易になり、非晶質から多結晶質への転換が生じやすくなる。ゲート絶縁膜が多結晶化すると、ゲートリーク電流が大きくなり問題となる。
本実施形態の（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）の化学組成を有する材料は、ＳｉＯ２とＳｉ３Ｎ４の二元系である。また、配位数の異なる３つの原子が混在する。この材料に熱処理が加わったとしても、配位数の異なる３つの原子を含む二元系の材料が混在することでエントロピーが増大しているため、ストイキオメトリックな化学組成が実現し易く、欠陥（ダングリングボンド）が発生しにくく、最密充填に近い緻密な構造が形成されやすい。また、材料中に欠陥が生じにくいため、非晶質から多結晶質への転換も生じにくい。
本実施形態によれば、第１のゲート絶縁膜１６が緻密な構造を備えるため、ゲート電極中のドーパントである不純物の拡散が効果的に抑制される。また、第１のゲート絶縁膜１６中のトラップ準位の密度は低いため、電荷トラップが生じにくく、ＭＯＳＦＥＴの信頼性の低下も抑制される。また、第１のゲート絶縁膜１６が非晶質であることで、ゲートリーク電流の増大が抑制される。
また、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍは、ボロン等のゲート電極１８に含有される不純物の拡散防止効果に加え、水素（Ｈ）の拡散防止効果も備える。したがって、例えば、水素が半導体領域に拡散することに起因するＭＯＳＦＥＴの特性変動も抑制することが可能となる。
なお、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）のｎ、ｍに関し、ｎ≦ｍであることが望ましく、ｎ＜ｍであることがより望ましい。ＳｉＯ２よりも高密度のＳｉ３Ｎ４の割合が増加することで、より緻密なゲート絶縁膜が実現できる。したがって、不純物の拡散防止効果が向上する。
以上、本実施形態によれば、高い閾値電圧と、高い信頼性を備えたＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、ゲート電極が３Ｃ−ＳｉＣである点以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴについて、図１及び図３を参照しつつ説明する。
本実施形態のＭＯＳＦＥＴのゲート電極１８は、ｐ型不純物としてボロンを含む３Ｃ−ＳｉＣである。ゲート電極１８は、多結晶質の３Ｃ−ＳｉＣである。
ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ゲート電極をｐ型の４Ｈ−ＳｉＣにすることにより、ｐ型のシリコンを用いる場合に比較して、更に、閾値電圧を高くすることが可能である。ｐ型の４Ｈ−ＳｉＣの仕事関数が、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに一致するからである。
ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。また、ｐ型のシリコンをゲート電極にする場合と比較して、１．６９Ｖ閾値電圧を高くすることが可能である。
本実施形態は、ゲート電極１８にｐ型不純物を含むｐ型の３Ｃ−ＳｉＣを適用する。図３に示すように、第１原理計算により、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣは、価電子帯上端のエネルギーレベルが一致することが明らかになった。したがって、ゲート電極にｐ型の３Ｃ−ＳｉＣを適用した場合も、ｐ型の４Ｈ−ＳｉＣを適用する場合と同様、ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。また、ｐ型のシリコンをゲート電極にする場合と比較して、１．６９Ｖ閾値電圧を高くすることが可能である。
ＳｉＣのゲート電極にｐ型不純物としてボロンを含有させる場合、ゲート電極を形成する際の熱処理によるボロンの拡散が問題となる。例えば、４Ｈ−ＳｉＣにボロンを導入して活性化する場合、１６００℃以上の熱処理が必要となる。
３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ等の結晶形よりも低温で安定な結晶形である。３Ｃ−ＳｉＣは、最高到達温度が１２００℃以下の低温で結晶形成、ｐ型不純物の活性化が可能である。
本実施形態では、低温形成可能な３Ｃ−ＳｉＣをゲート電極１８に適用する。これにより、ゲート電極形成時の熱処理によるｐ型不純物の拡散が抑制される。
本実施形態によれば、第１の実施形態と同様の作用により、第１のゲート絶縁膜１６により、不純物の拡散が抑制され、高い信頼性を備えたＭＯＳＦＥＴが実現される。また、ゲート電極１８に３Ｃ−ＳｉＣを適用することで、第１の実施形態よりも更に高い閾値を備えるＭＯＳＦＥＴが実現できる。また、ゲート電極１８に３Ｃ−ＳｉＣを適用することで、ゲート電極１８に４Ｈ−ＳｉＣを適用する場合に比べ、不純物の拡散が抑制される。
（第３の実施形態）
本実施形態の半導体装置は、半導体領域と、ゲート電極と、半導体領域とゲート電極との間に設けられ、実質的に（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、材料中で少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備える。
本実施形態の半導体装置は、第１のゲート絶縁膜１６の材料が異なる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴについて、図１を参照しつつ説明する。
第１のゲート絶縁膜１６は、実質的に（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）ので表される化学組成の材料を含む。なお、ｎ及びｍは正の整数であるが、ｎ及びｍは測定誤差、製造上のばらつきの範囲で正の整数であれば良い。そして、上記材料中の少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する。
第１のゲート絶縁膜１６中では、（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）から成るユニットが繰り返し配置される。上記ユニット内では、シリコン原子が４配位、アルミニウム原子が３配位、酸素原子が２配位、窒素原子が３配位となる。上記ユニット内では、少なくとも１つのシリコン（Ｓｉ）原子又はアルミニウム原子が、少なくとも１つの酸素（Ｏ）原子、及び、少なくとも１つの窒素（Ｎ）原子と結合する。
つまり、ＳｉＯ２とＡｌＮの結晶が別々に析出しているのではなく、ＳｉＯ２とＡｌＮとが混ざり合うことで、一体の安定な別の構造になっている。例えばαサイアロンなどのような構造である。ＳｉＯ２ではＳｉ−Ｏボンドのみ、ＡｌＮではＡｌ−Ｎボンドのみから構成されているのに対し、ＳｉＯ２、Ｓｉ３Ｎ４のそれぞれの構造とは違って、少なくともＯ−Ｓｉ−Ｎ、もしくは、Ｏ−Ａｌ−Ｎというボンドが形成されることになる。
第１のゲート絶縁膜１６は、非晶質である。
（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）において、ｎ≦ｍであることが望ましく、ｎ＜ｍであることがより望ましい。
第１のゲート絶縁膜１６を構成する材料は、例えば、ＳｉＡｌＯ２Ｎである。この場合、上記化学組成式において、ｎ＝ｍ＝１である。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、ＳｉＯ２をｎ原子層、ＡｌＮをｍ原子層堆積し、その毎に１０００℃程度の高温アニール処理を行えば、極薄膜のストイッキオメトリからのズレが１％以下の（ＳｉＯ２）ｎ（ＡｌＮ）ｍ構造を形成することが出来る。このプロセスを繰り返し行うことで、厚膜化することが可能である。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、ＳｉＯ２をｎ原子層、ＡｌＮをｍ原子層ずつ繰り返し堆積した後、一括してアニール処理を行うことで形成することも可能である。但し、この際は、上下の膜との反応が一様に起こる必要があるので、あまり厚い膜を形成することは出来ない。上に積まれた膜により下の膜の膜厚方向への自由度が制限されるためである。よって、一括して作るこの製法では、膜厚として、２０ｎｍ未満が良く、１５ｎｍ未満が好ましい。
第１のゲート絶縁膜１６の材料の化学組成は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により同定することが可能である。また、第１のゲート絶縁膜１６の材料中の原子の結合状態は、ＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）で同定することが可能である。
第１のゲート絶縁膜１６が非晶質であるか否かは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で判定することが可能である。第１のゲート絶縁膜１６を構成する材料に関し、結晶粒界がＴＥＭにより観察できない場合は、非晶質であると判定できる。
本実施形態では、第２のゲート絶縁膜１７とゲート電極１８との間に、（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）の化学組成を有する第１のゲート絶縁膜１６が設けられている。第１のゲート絶縁膜１６は、ゲート電極１８中のボロンの拡散防止層として機能する。
例えば、窒化アルミニウム（ＡｌＮ）は、ボロンのような不純物の拡散を防止することが可能である。しかし、窒化アルミニウムは、材料中のトラップ準位の密度が高い。このため、窒化アルミニウムをゲート絶縁膜として用いると、電荷トラップが生じてＭＯＳＦＥＴの特性変動の要因となる。したがって、ＭＯＳＦＥＴの信頼性が低下する。
窒化アルミニウムのトラップ準位の密度が高くなるのは、高温の熱処理が加わった際に、エントロピーを増大させるために欠陥（ダングリングボンド）が発生するためと考えられる。
また、窒化アルミニウムは、高温の熱処理で多結晶化するおそれがある。熱処理で生じた欠陥が存在することにより、原子の移動が容易になり、非晶質から多結晶質への転換が生じやすくなる。ゲート絶縁膜が多結晶化すると、ゲートリーク電流が大きくなり問題となる。
本実施形態の（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）の化学組成を有する材料は、ＳｉＯ２とＡｌＮの二元系である。また、配位数の異なる４つの原子が混在する。この材料に熱処理が加わった際には、配位数の異なる４つの原子を含む二元系の材料が混在することで、エントロピーが増大しているため、ストイキオメトリックな化学組成が実現し易く、欠陥（ダングリングボンド）が発生しにくく、最密充填に近い緻密な構造が形成されやすい。また、材料中に欠陥が生じにくいため、非晶質から多結晶質への転換も生じにくい。
本実施形態によれば、第１のゲート絶縁膜１６が緻密な構造を備えるため、ゲート電極１８中のドーパントである不純物の拡散が、効果的に抑制される。また、第１のゲート絶縁膜１６中のトラップ準位の密度は低いため、電荷トラップが生じにくく、ＭＯＳＦＥＴの信頼性の低下も抑制される。また、第１のゲート絶縁膜１６が非晶質であることで、ゲートリーク電流の増大が抑制される。
また、（ＳｉＯ２）ｎ（ＡｌＮ）ｍは、ボロン等のゲート電極１８に含有される不純物の拡散防止効果に加え、水素（Ｈ）の拡散防止効果も備える。したがって、例えば、水素が半導体領域に拡散することに起因するＭＯＳＦＥＴの特性変動も抑制することが可能となる。
なお、（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）のｎ、ｍに関し、ｎ≦ｍであることが望ましく、ｎ＜ｍであることがより望ましい。ＳｉＯ２よりも高密度のＡｌＮの割合が増加することで、より緻密なゲート絶縁膜が実現できる。したがって、不純物の拡散防止効果が向上する。
本実施形態によれば、高い閾値電圧と、高い信頼性を備えたＭＯＳＦＥＴが実現される。
（第４の実施形態）
本実施形態の半導体装置は、半導体領域と、ゲート電極と、半導体領域とゲート電極との間に設けられ、実質的に（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、材料中で少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備える。
本実施形態の半導体装置は、第１のゲート絶縁膜１６の材料が異なる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴについて、図１を参照しつつ説明する。
第１のゲート絶縁膜１６は、実質的に（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）の化学組成の材料を含む。なお、ｎ及びｍは正の整数であるが、ｎ及びｍは測定誤差、製造上のばらつきの範囲で正の整数であれば良い。そして、上記材料中の少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する。
第１のゲート絶縁膜１６中では、（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）から成るユニットが繰り返し配置される。上記ユニット内では、シリコン原子が４配位、アルミニウム原子が３配位、酸素原子が２配位、窒素原子が３配位となる。上記ユニット内では、少なくとも１つのシリコン（Ｓｉ）原子又はアルミニウム原子が、少なくとも１つの酸素（Ｏ）原子、及び、少なくとも１つの窒素（Ｎ）原子と結合する。
つまり、Ｓｉ３Ｎ４とＡｌ２Ｏ３の結晶が別々に析出しているのではなく、Ｓｉ３Ｎ４とＡｌ２Ｏ３とが混ざり合うことで、一体の安定な別の構造になっている。例えばβサイアロンなどのような構造である。Ｓｉ３Ｎ４ではＳｉ−Ｎボンドのみ、Ａｌ２Ｏ３ではＡｌ−Ｏボンドのみから構成されているのに対し、Ｓｉ３Ｎ４、Ａｌ２Ｏ３のそれぞれの構造とは違って、少なくともＯ−Ｓｉ−Ｎ、もしくは、Ｏ−Ａｌ−Ｎというボンドが形成されることになる。
第１のゲート絶縁膜１６は、非晶質である。
（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）において、ｎ≦ｍであることが望ましく、ｎ＜ｍであることがより望ましい。
第１のゲート絶縁膜１６を構成する材料は、例えば、Ｓｉ３Ａｌ２Ｏ３Ｎ４である。この場合、上記化学組成式において、ｎ＝ｍ＝１である。また、第１のゲート絶縁膜１６を構成する材料は、例えば、Ｓｉ３Ａｌ４Ｏ６Ｎ４である。この場合、上記化学組成式において、ｎ＝１、ｍ＝２である。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、Ｓｉ３Ｎ４をｎ原子層、Ａｌ２Ｏ３をｍ原子層堆積し、その毎に１０００℃程度の高温アニール処理を行えば、極薄膜のストイッキオメトリからのズレが１％以下の（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ構造を形成することが出来る。このプロセスを繰り返し行うことで、厚膜化することが可能である。
第１のゲート絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ）法で、Ｓｉ３Ｎ４をｎ原子層、Ａｌ２Ｏ３をｍ原子層ずつ繰り返し堆積した後、一括してアニール処理を行うことで形成することも可能である。但し、この際は、上下の膜との反応が一様に起こる必要があるので、あまり厚い膜を形成することは出来ない。上に積まれた膜により下の膜の膜厚方向への自由度が制限されるためである。よって、一括して作るこの製法では、膜厚として、２０ｎｍ未満が良く、１５ｎｍ未満が好ましい。
第１のゲート絶縁膜１６の材料の化学組成は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により同定することが可能である。また、第１のゲート絶縁膜１６の材料中の原子の結合状態は、ＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）で同定することが可能である。
第１のゲート絶縁膜１６が非晶質であるか否かは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で判定することが可能である。第１のゲート絶縁膜１６を構成する材料に関し、結晶粒界がＴＥＭにより観察できない場合は、非晶質であると判定できる。
本実施形態では、第２のゲート絶縁膜１７とゲート電極１８との間に、（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）の化学組成を有する第１のゲート絶縁膜１６が設けられている。第１のゲート絶縁膜１６は、ゲート電極１８中のボロンの拡散防止層として機能する。
本実施形態の（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）の化学組成を有する材料は、Ｓｉ３Ｎ４とＡｌ２Ｏ３の二元系である。また、配位数の異なる４つの原子が混在する。この材料に熱処理が加わった際には、配位数の異なる４つの原子を含む二元系の材料が混在することで、エントロピーが増大しているため、ストイキオメトリックな化学組成が実現し易く、欠陥（ダングリングボンド）が発生しにくく、最密充填に近い緻密な構造が形成されやすい。また、材料中に欠陥が生じにくいため、非晶質から多結晶質への転換も生じにくい。
本実施形態によれば、第１のゲート絶縁膜１６が緻密な構造を備えるため、ゲート電極１８中のドーパントである不純物の拡散が、効果的に抑制される。また、第１のゲート絶縁膜１６中のトラップ準位の密度は低いため、電荷トラップが生じにくく、ＭＯＳＦＥＴの信頼性の低下も抑制される。また、第１のゲート絶縁膜１６が非晶質であることで、ゲートリーク電流の増大が抑制される。
また、（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍは、ボロン等のゲート電極１８に含有される不純物の拡散防止効果に加え、水素（Ｈ）の拡散防止効果も備える。したがって、例えば、水素が半導体領域に拡散することに起因するＭＯＳＦＥＴの特性変動も抑制することが可能となる。
なお、（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）のｎ、ｍに関し、ｎ≦ｍであることが望ましく、ｎ＜ｍであることがより望ましい。Ｓｉ３Ｎ４よりも高密度のＡｌ２Ｏ３の割合が増加することで、より緻密なゲート絶縁膜が実現できる。したがって、不純物の拡散防止効果が向上する。
以上、本実施形態によれば、高い閾値電圧と、高い信頼性を備えたＭＯＳＦＥＴが実現される。
ましい。
（第５の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である点で、第１の実施形態と異なっている。本実施形態の半導体装置は、第１の実施形態と同様、半導体領域と、ゲート電極と、半導体領域とゲート電極との間に設けられ、実質的に（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、材料中で少なくとも１つのシリコン原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備える。第１のゲート絶縁膜の詳細等、第１の実施形態又は第２の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置であるＨＥＭＴの構成を示す模式断面図である。
図４に示すように、半導体装置（ＨＥＭＴ）２００は、基板１１０、バッファ層１１２、チャネル層１１４、バリア層（半導体領域）１１５、ソース電極１１９、ドレイン電極１２０、第１のゲート絶縁膜１１６、第２のゲート絶縁膜１１７、ゲート電極１１８を備える。
基板１１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１１０上に、バッファ層１１２が設けられる。バッファ層１１２は、基板１１０とチャネル層１１４との間の格子不整合を緩和する機能を備える。バッファ層１１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層１１２上に、チャネル層１１４が設けられる。チャネル層１１４は電子走行層とも称される。チャネル層１１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
チャネル層１１４上に、バリア層１１５が設けられる。バリア層１１５は電子供給層とも称される。バリア層１１５のバンドギャップは、チャネル層１１４のバンドギャップよりも大きい。バリア層１１５は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１１５の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
チャネル層１１４とバリア層１１５との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
バリア層１１５上には、ソース電極１１９とドレイン電極１２０が形成される。ソース電極１１９とドレイン電極１２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１１９及びドレイン電極１２０と、バリア層１１５との間は、オーミックコンタクトであることが望ましい。ソース電極１１９とドレイン電極１２０との距離は、例えば、５μｍ以上３０μｍ以下である。
ソース電極１１９とドレイン電極１２０の間のバリア層１１５に、ゲート電極１２８が設けられる。ゲート電極１２８は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）である。
第１のゲート絶縁膜１１６の膜厚は、例えば、０．５ｎｍ以上３０ｎｍ以下である。
第１のゲート絶縁膜１１６は、実質的に（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含む。すなわち、ｎ及びｍは正の整数であるが、ｎ及びｍは測定誤差、製造上のばらつきの範囲で正の整数であれば良い。実際の測定誤差、製造上のばらつきの範囲としては、ストイッキオメトリから数％から１０％程度は生じ得る。そして、上記材料中の少なくとも１つのシリコン（Ｓｉ）原子が、少なくとも１つの酸素（Ｏ）原子、及び、少なくとも１つの窒素（Ｎ）原子と結合する。
第２のゲート絶縁膜１１７は、第１のゲート絶縁膜１１６と異なる材料である。第２のゲート絶縁膜１１７は、例えば、バリア層１１５上に設けられた膜厚０．３ｎｍ以上２ｎｍ以下の窒化シリコン膜と、膜厚１０ｎｍ以上３０ｎｍ以下の酸化シリコン膜との積層膜である。
ゲート電極１１８は、第１のゲート絶縁膜１１６上に設けられる。ゲート電極１１８は、例えば、ボロン（Ｂ）をｐ型不純物として含有する多結晶質の３Ｃ−ＳｉＣと、ボロン（Ｂ）をｐ型不純物として含有する多結晶質のシリコンとの積層膜である。
多結晶質の３Ｃ−ＳｉＣの膜厚は、例えば、３ｎｍ以上１０ｎｍ以下である。また、多結晶質のシリコンの膜厚は、例えば、２０ｎｍ以上３０ｎｍ以下である。
本実施形態によれば、第１の実施形態と同様の作用により、第１のゲート絶縁膜１１６により、不純物の拡散が抑制され、高い信頼性を備えたＨＥＭＴが実現される。また、ゲート電極１１８に３Ｃ−ＳｉＣを適用することで、第２の実施形態と同様の作用により、高い閾値を備えるＨＥＭＴが実現できる。
なお、本実施形態の第１の絶縁膜１１６の材料にかえて、第３の実施形態又は第４の実施形態に記載した材料と適用することも可能である。
第１乃至第５の実施形態では、半導体領域として、ＳｉＣ及びＧａＮ系半導体を用いる場合を例に説明したが、半導体領域としてシリコン（Ｓｉ）、その他の半導体材料を適用することも可能である。
第１乃至第４の実施形態では、ＳｉＣ基板として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形のＳｉＣを用いることも可能である。
第１乃至第５の実施形態では、拡散防止の対象となる不純物として、ボロン（Ｂ）を例に説明したが、拡散防止の対象となる不純物は、ボロン（Ｂ）に限らず、アルミニウム（Ａｌ）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｍｇ（マグネシウム）、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ルテニウム（Ｒｕ）、水素（Ｈ）等、その他の不純物であってもかまわない。
第１乃至第５の実施形態では、ゲート電極の材料として、多結晶質のシリコン（Ｓｉ）、ボロンを含有する多結晶質の炭化珪素（ＳｉＣ）の場合を例に説明したが、ゲート電極の材料は特に限定されるものではない。例えば、ボロン以外のアルミニウム、ガリウム、インジウムから選ばれた少なくとも一つの元素を含む多結晶質の炭化珪素、炭素（Ｃ）（Ｂドープポリダイアモンド）、マグネシウム（Ｍｇ）を含む多結晶質の窒化ガリウム、マグネシウム（Ｍｇ）を含む多結晶質の窒化アルミニウム、マグネシウム（Ｍｇ）を含む多結晶質の窒化アルミニウムガリウム等のＧａＮ系半導体、ルテニウム（Ｒｕ）を含むチタン酸ストロンチウム等の金属酸化物等、その他の材料を適用することも可能である。また、ゲート電極は、例えば、ボロンドープ多結晶シリコンと窒化チタン（ＴｉＮ）のような、多結晶半導体層と金属層との積層構造であってもかまわない。或いは、ボロンドープ３Ｃ多結晶炭化珪素とボロンドープ多結晶シリコンのような多結晶半導体層と多結晶半導体層との積層構造であってもかまわない。
第１乃至第５の実施形態では、半導体領域と第１のゲート絶縁膜１６、１１６との間に、第２のゲート絶縁膜１７、１１７を設ける構成を例に説明したが、第２のゲート絶縁膜１７、１１７を除いた構成とすることも可能である。
第１乃至第４の実施形態では、半導体装置としてｎ型のＭＯＳＦＥＴを例に説明したが、本発明はｐ型のＭＯＳＦＥＴにも適用することが可能である。
第１乃至第４の実施形態では、半導体装置としてプレーナー型ＭＯＳＦＥＴを例に説明したが、本発明はトレンチ型ＭＯＳＦＥＴにも適用することが可能である。
第１乃至第４の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＭＩＳ構造を備える半導体装置であれば、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他の半導体装置に本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１６ 第１のゲート絶縁膜
１７ 第２のゲート絶縁膜
１８ ゲート電極
２６ ウェル領域（半導体領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１１５ バリア層（半導体領域）
１１６ 第１のゲート絶縁膜
１１７ 第２のゲート絶縁膜
１１８ ゲート電極
１００ ＨＥＭＴ（半導体装置）

Claims (19)

  1. 半導体領域と、
    ゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられ、（ＳｉＯ２）ｎ（Ｓｉ３Ｎ４）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、前記材料中で少なくとも１つのシリコン原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、を備え、
    ｎ＜ｍである半導体装置。
  2. 前記半導体領域と前記第１のゲート絶縁膜との間に前記第１のゲート絶縁膜と異なる材料の第２のゲート絶縁膜を、更に備える請求項１記載の半導体装置。
  3. 前記ゲート電極が、ボロンを含む多結晶質のシリコン、ボロン、アルミニウム、ガリウム、インジウムから選ばれた少なくとも一つの元素を含む多結晶質の炭化珪素、マグネシウムを含む多結晶質の窒化ガリウム、マグネシウムを含む多結晶質の窒化アルミニウム、マグネシウムを含む多結晶質の窒化アルミニウムガリウム、及び、ルテニウムを含むチタン酸ストロンチウムから選ばれた少なくとも一つの材料である請求項１又は請求項２記載の半導体装置。
  4. 前記半導体領域が炭化珪素である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１のゲート絶縁膜が非晶質である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 半導体領域と、
    ゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられ、（ＳｉＯ２）ｎ（ＡｌＮ）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、前記材料中で少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、
    を備える半導体装置。
  7. ｎ＜ｍである請求項６記載の半導体装置。
  8. ｎ＝ｍ＝１である請求項６記載の半導体装置。
  9. 前記半導体領域と前記第１のゲート絶縁膜との間に前記第１のゲート絶縁膜と異なる材料の第２のゲート絶縁膜を、更に備える請求項６乃至請求項８いずれか一項記載の半導体装置。
  10. 前記ゲート電極が、ボロンを含む多結晶質のシリコン、ボロン、アルミニウム、ガリウム、インジウムから選ばれた少なくとも一つの元素を含む多結晶質の炭化珪素、マグネシウムを含む多結晶質の窒化ガリウム、マグネシウムを含む多結晶質の窒化アルミニウム、マグネシウムを含む多結晶質の窒化アルミニウムガリウム、及び、ルテニウムを含むチタン酸ストロンチウムから選ばれた少なくとも一つの材料である請求項６乃至請求項９いずれか一項記載の半導体装置。
  11. 前記半導体領域が炭化珪素である請求項６乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記第１のゲート絶縁膜が非晶質である請求項６乃至請求項１０いずれか一項記載の半導体装置。
  13. 半導体領域と、
    ゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられ、（Ｓｉ３Ｎ４）ｎ（Ａｌ２Ｏ３）ｍ（ｎ、ｍは正の整数）で表される化学組成の材料を含み、前記材料中で少なくとも１つのシリコン原子又はアルミニウム原子が、少なくとも１つの酸素原子、及び、少なくとも１つの窒素原子と結合する第１のゲート絶縁膜と、
    を備える半導体装置。
  14. ｎ＜ｍである請求項１３記載の半導体装置。
  15. ｎ＝ｍ＝１である請求項１３記載の半導体装置。
  16. 前記半導体領域と前記第１のゲート絶縁膜との間に前記第１のゲート絶縁膜と異なる材料の第２のゲート絶縁膜を、更に備える請求項１３乃至請求項１５いずれか一項記載の半導体装置。
  17. 前記ゲート電極が、ボロンを含む多結晶質のシリコン、ボロン、アルミニウム、ガリウム、インジウムから選ばれた少なくとも一つの元素を含む炭化珪素、マグネシウムを含む多結晶質の窒化ガリウム、マグネシウムを含む多結晶質の窒化アルミニウム、マグネシウムを含む多結晶質の窒化アルミニウムガリウム、及び、ルテニウムを含むチタン酸ストロンチウムから選ばれた少なくとも一つの材料である請求項１３乃至請求項１６いずれか一項記載の半導体装置。
  18. 前記半導体領域が炭化珪素である請求項１３乃至請求項１７いずれか一項記載の半導体装置。
  19. 前記第１のゲート絶縁膜が非晶質である請求項１３乃至請求項１８いずれか一項記載の半導体装置。
JP2015179038A 2015-09-11 2015-09-11 半導体装置 Active JP6523885B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015179038A JP6523885B2 (ja) 2015-09-11 2015-09-11 半導体装置
US15/252,413 US9991358B2 (en) 2015-09-11 2016-08-31 Semiconductor device with metal-insulator-semiconductor structure
US15/963,305 US10319828B2 (en) 2015-09-11 2018-04-26 Semiconductor device with diffusion prevention layer
US16/287,491 US10672882B2 (en) 2015-09-11 2019-02-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179038A JP6523885B2 (ja) 2015-09-11 2015-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2017055004A JP2017055004A (ja) 2017-03-16
JP6523885B2 true JP6523885B2 (ja) 2019-06-05

Family

ID=58257621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179038A Active JP6523885B2 (ja) 2015-09-11 2015-09-11 半導体装置

Country Status (2)

Country Link
US (3) US9991358B2 (ja)
JP (1) JP6523885B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6526528B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6685870B2 (ja) * 2016-09-15 2020-04-22 株式会社東芝 半導体装置
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
JP6736513B2 (ja) * 2017-04-24 2020-08-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US10497777B2 (en) * 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
JP6903604B2 (ja) * 2018-05-14 2021-07-14 株式会社東芝 半導体装置
JP7165328B2 (ja) * 2019-02-01 2022-11-04 国立大学法人東海国立大学機構 半導体装置および半導体装置の製造方法
US11222955B2 (en) 2020-04-22 2022-01-11 Wolfspeed, Inc. Semiconductor power devices having gate dielectric layers with improved breakdown characteristics and methods of forming such devices
JP7564753B2 (ja) 2021-04-15 2024-10-09 株式会社東芝 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851370A (en) 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JPH11111978A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 半導体装置
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP3823798B2 (ja) 2001-10-02 2006-09-20 ソニー株式会社 窒化シリコン膜の形成方法、ゲート絶縁膜の形成方法及びｐ形半導体素子の形成方法
US7374738B2 (en) 2001-10-11 2008-05-20 Arizona Board Of Regents, Acting For And On Behalf Of, Arizona State University Superhard dielectric compounds and methods of preparation
US20050258491A1 (en) 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
JP2006216897A (ja) 2005-02-07 2006-08-17 Toshiba Corp 半導体装置及びその製造方法
JP5032056B2 (ja) * 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
DE102007006147A1 (de) * 2007-02-07 2008-08-14 Wacker Chemie Ag Verfahren zur Herstellung von Isocyanatoorganosilanen
JP2010050280A (ja) * 2008-08-21 2010-03-04 Toyota Motor Corp 窒化物半導体装置
CN103855223B (zh) * 2009-03-25 2016-09-28 罗姆股份有限公司 半导体装置
US8344378B2 (en) * 2009-06-26 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method for manufacturing the same
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
US8354313B2 (en) * 2010-04-30 2013-01-15 International Business Machines Corporation Method to optimize work function in complementary metal oxide semiconductor (CMOS) structures
JP5598272B2 (ja) * 2010-11-10 2014-10-01 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP5648523B2 (ja) * 2011-02-16 2015-01-07 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP5830960B2 (ja) * 2011-06-24 2015-12-09 セイコーエプソン株式会社 プラテンユニット及び液体噴射装置
KR101541657B1 (ko) * 2011-07-25 2015-08-03 히타치가세이가부시끼가이샤 태양 전지 기판, 태양 전지 기판의 제조 방법, 태양 전지 소자 및 태양 전지
US11037923B2 (en) * 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
JP6056435B2 (ja) * 2012-12-07 2017-01-11 ソニー株式会社 半導体装置
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6526528B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US9991358B2 (en) 2018-06-05
US10319828B2 (en) 2019-06-11
US20190198634A1 (en) 2019-06-27
JP2017055004A (ja) 2017-03-16
US10672882B2 (en) 2020-06-02
US20180248016A1 (en) 2018-08-30
US20170077260A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
JP6523885B2 (ja) 半導体装置
US10229994B2 (en) Semiconductor device
CN106531807B (zh) 半导体装置
JP6813466B2 (ja) 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法
JP6534791B2 (ja) 半導体装置
US10043883B2 (en) Semiconductor device, and method of manufacturing semiconductor device
CN104821340B (zh) 半导体器件
JP6527423B2 (ja) 半導体装置およびその製造方法
US10211301B1 (en) Semiconductor device, inverter circuit, driving device, vehicle, elevator, power supply circuit, and computer
CN106024879B (zh) 半导体器件和制造半导体器件的方法
TW201633532A (zh) 半導體裝置及半導體裝置之製造方法
JP2015061069A (ja) 半導体装置およびその製造方法
JP6235702B2 (ja) 半導体装置
JP6526528B2 (ja) 半導体装置
JP2021145113A (ja) 半導体装置、電源回路、及び、コンピュータ
JP2020109792A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN213936196U (zh) 电子器件
JP2019050232A (ja) 半導体装置の製造方法および半導体装置
JP6732821B2 (ja) 半導体装置の製造方法
JP2019134164A (ja) 半導体装置および半導体装置の製造方法
JP7512620B2 (ja) 窒化物半導体装置
KR20110067512A (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP7196458B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP6367434B2 (ja) 半導体装置およびその製造方法
JP2019096720A (ja) 半導体装置、電源回路、及び、コンピュータ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190426

R151 Written notification of patent or utility model registration

Ref document number: 6523885

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151