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JP6515886B2 - 半導体モジュール - Google Patents

半導体モジュール

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Description

本発明は、半導体モジュールに関する。
半導体素子にバスバーを接合した半導体モジュールが、例えば、特許文献１に開示されている。特許文献１に開示の半導体モジュールは、ケースに一体化されたバスバーを備える。半導体素子にバスバーを接合する際には、ケースの位置決めを行う。これにより、ケースに一体化されたバスバーの位置決めも行われる。この状態で、バスバーと半導体素子を接合することで、半導体素子にバスバーが接合される。
特開昭５９−２０８７３６号公報
ところで、特許文献１に開示の半導体モジュールは、バスバーを接合することで、半導体素子がハウジングに収容される。このため、バスバーの接合部を目視することができない。
本発明の目的は、ハウジングが取り付けられた後でもバスバーの接合部を目視することができる半導体モジュールを提供することにある。
上記課題を解決する半導体モジュールは、絶縁基板に配線パターンを配した配線基板と、前記配線パターンに接続された半導体素子と、少なくとも１つの端部が前記配線パターン又は前記半導体素子に接合された板状のバスバーと、前記配線パターン及び前記半導体素子を囲む枠体を有し、前記バスバーが一体化された樹脂製のハウジングと、を備え、前記バスバーは、前記端部から前記絶縁基板の板厚方向に立設した立設部と、前記立設部に連続し、前記バスバーを前記板厚方向に交差する方向に屈曲させる屈曲部と、前記屈曲部に連続し、少なくとも一部が前記ハウジングに埋設された延設部と、を備え、前記ハウジングは、前記端部と前記配線パターン又は前記半導体素子との接合部に対応する位置に目視用の開口部を備える。
配線パターン又は半導体素子にバスバーを接合するときには、バスバーが一体化されたハウジングを位置決めすることでバスバーの位置決めを行う。配線パターン又は半導体素子にバスバーを接合すると、ハウジングが配線基板に取り付けられる。ハウジングに開口部を設けているため、バスバーの端部と配線パターン又は半導体素子とを接合した後であっても、開口部を介してバスバーと配線パターン又は半導体素子との接合部を目視することができる。すなわち、ハウジングが配線基板に取り付けられた後でも、バスバーの接合部を目視することができる。
上記半導体モジュールについて、前記開口部を区画する前記ハウジングの端面から、前記開口部内に前記バスバーが突出していてもよい。
これによれば、絶縁基板の板厚方向に対する半導体モジュールの大型化を抑制することができる。
上記半導体モジュールについて、前記バスバーは、複数の端部が前記配線パターン又は前記半導体素子に接合されていてもよい。
これによれば、配線パターン又は半導体素子に接合されるバスバーを個別に設ける場合に比べて、半導体モジュールを簡素な構成にすることができる。
上記半導体モジュールについて、前記端部の先端面は、前記配線パターン又は前記半導体素子に突き合わされていてもよい。
これによれば、バスバーの板厚方向の面を配線パターン又は半導体素子に突き合わせて接合を行う場合に比べて、配線パターン又は半導体素子に接合されるバスバーの面積を小さくすることができる。
上記半導体モジュールについて、前記端部は、前記先端面に近付くにつれて幅が狭くなってもよい。
これによれば、配線パターン又は半導体素子に接合されるバスバーの面積を更に小さくすることができる。
本発明によれば、ハウジングが取り付けられた後でもバスバーの接合部を目視することができる。
実施形態におけるポッティング樹脂を省略した状態の半導体モジュールの斜視図。 実施形態におけるポッティング樹脂を省略した状態の半導体モジュールの平面図。 実施形態における半導体モジュールを示す図２の３−３線断面図。 実施形態における半導体モジュールを示す図３の４−４線断面図。 変形例の半導体モジュールの一部を破断して示す断面図。 変形例の半導体モジュールの一部を破断して示す断面図。 変形例のバスバーを示す斜視図。 変形例のバスバーの端部を示す断面図。
以下、半導体モジュールの一実施形態について説明する。
図１及び図２に示すように、半導体モジュール１０は配線基板１１と、配線基板１１に実装された二つの半導体素子２１，３１を備える。配線基板１１は、絶縁基板１２を備える。配線基板１１は、絶縁基板１２の上面（板厚方向の一面）１３に各半導体素子２１，３１に対応して配線パターン１４，１５を備える。半導体素子２１，３１は、例えば、Ｓｉ（シリコン）や、ＳｉＣ（炭化ケイ素）を構成材料とした素子である。
図３に示すように、各半導体素子２１，３１は、ベアチップである。各半導体素子２１，３１は、一面である下面に第１の電極（ランド）２２，３２を備える。各半導体素子２１，３１は、第１の電極２２が設けられた面とは反対側の面である上面に第２の電極（ランド）２３，３３を備える。二つの半導体素子２１，３１のうち一方を第１の半導体素子２１とし、他方を第２の半導体素子３１とする。本実施形態の第１の半導体素子２１は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である。第１の半導体素子２１における第１の電極２２はコレクタ電極であり、第２の電極２３はエミッタ電極である。また、第１の半導体素子２１は、図示しないゲート電極を備える。本実施形態の第２の半導体素子３１は、ダイオードである。第２の半導体素子３１における第１の電極３２はカソード電極であり、第２の電極３３はアノード電極である。
配線パターン１４には、第１の半導体素子２１の第１の電極２２が接合されている。配線パターン１５には、第２の半導体素子３１の第１の電極３２が接合されている。これにより、配線パターン１４，１５と半導体素子２１，３１は電気的に接続されている。
図１及び図２に示すように、半導体モジュール１０は樹脂製のハウジング４１を備える。ハウジング４１は、四角枠状の枠体４２を備える。枠体４２は、４つの側壁４３，４４を備える。４つの側壁４３，４４のうち、互いに対向する二つの側壁４３を第１の側壁４３とし、第１の側壁４３とは異なる二つの側壁４４を第２の側壁４４とする。ハウジング４１は、第１の側壁４３同士の間で架け渡された梁４５を備える。ハウジング４１は、梁４５を挟んで第２の側壁４４の対向方向（図中Ｙ方向）の両側に開口部４６，４７を備える。ハウジング４１は、絶縁基板１２の上面に配置されている。ハウジング４１の梁４５は、絶縁基板１２の板厚方向（図中Ｚ方向）から見て、第１の半導体素子２１と第２の半導体素子３１との間に位置している。
図３に示すように、半導体モジュール１０は、板状のバスバー５１を備える。バスバー５１は、金属板を屈曲させることで構成されている。バスバー５１は、延設部５２を備える。延設部５２は、矩形平板状の連結部５３と、連結部５３から突出する突出部５４とを備える。突出部５４は、連結部５３の側面（連結部５３の板厚方向の両面に交わる面）から突出し、上方、即ち、連結部５３の板厚方向に延びる。本実施形態のバスバー５１は、連結部５３の延びる方向を中心とした対称構造である。
バスバー５１は、屈曲部５５，５６を連結部５３の両端にそれぞれ備える。各屈曲部５５，５６は、連結部５３に連続し、バスバー５１を直角に屈曲させている。バスバー５１は、屈曲部５５に連続する立設部５７を備える。バスバー５１は、屈曲部５６に連続する立設部５８を備える。各立設部５７，５８は、下方、即ち、連結部５３の板厚方向のうち突出部５４の突出している方向とは反対方向に延びている。
図４に示すように、立設部５７，５８に連続する端部５９，６０は、面取りされている。これにより、端部５９，６０の幅（図中Ｘ方向の寸法）はそれぞれの先端面６１，６２に近付くにつれて狭くなる。なお、図４は立設部５７及び端部５９の断面を示すが、立設部５８及び端部６０の断面についても同様の形状である。このため、図４を用いて、立設部５７，５８及び端部５９，６０の説明を行う。
端部５９の先端面６１は、第１の半導体素子２１の第２の電極２３に突き合わされている。端部６０の先端面６２は、第２の半導体素子３１の第２の電極３３に突き合わされている。端部５９は、半田７１によって第１の半導体素子２１の第２の電極２３に接合されている。端部６０は、半田７２によって第２の半導体素子３１の第２の電極３３に接合されている。即ち、バスバー５１は、半導体素子２１，３１に接合される複数の端部５９，６０を備える。半田７１，７２は、先端面６１，６２から第２の電極２３，３３に向けて拡がるフィレット形状である。半田７１，７２は、端部５９，６０と半導体素子２１，３１とを接合する接合部となる。なお、端部５９，６０の先端面６１，６２とは、バスバー５１の板厚方向の両面に交わり、かつ、絶縁基板１２の板厚方向に直交する面である。
図３に示すように、各端部５９，６０が各半導体素子２１，３１に接合されることで、立設部５７，５８は、絶縁基板１２の板厚方向（図中Ｚ方向）に立設している。各屈曲部５５，５６は、バスバー５１を絶縁基板１２の板厚方向に交差する方向に屈曲させている。本実施形態では、屈曲部５５，５６によりバスバー５１は絶縁基板１２の板厚方向に直交する方向（図中Ｙ方向）に屈曲している。突出部５４は、絶縁基板１２から離れるように延び、ハウジング４１外に突出している。
図１に示すように、延設部５２の一部はハウジング４１に埋設されている。すなわち、連結部５３のうち突出部５４が設けられた部分、及び、突出部５４の基端は梁４５に埋設されている。連結部５３は、梁４５を第２の側壁４４同士の対向方向（図中Ｙ方向）に貫通している。これにより、延設部５２の一部となる連結部５３は、梁４５の面のうち開口部４６，４７を区画している端面４５ａから突出している。連結部５３は、二つの開口部４６，４７に跨っており、各開口部４６，４７内に突出している。突出部５４は、梁４５の面のうち絶縁基板１２の板厚方向（図中Ｚ方向）に位置する面からハウジング４１外に突出している。
延設部５２の一部が埋設されていることで、バスバー５１とハウジング４１とは一体化されている。なお、延設部５２とは、バスバー５１において、端部５９，６０、立設部５７，５８、及び、屈曲部５５，５６を除く全ての部分である。
絶縁基板１２の板厚方向（図中Ｚ方向）において、立設部５７，５８及び屈曲部５５，５６は、半田７１，７２を結んだ延長線上に位置している。仮に、立設部５７，５８及び屈曲部５５，５６を梁４５に埋設する場合、梁４５が絶縁基板１２の対向方向において、半田７１，７２と重なる。本実施形態では、延設部５２を梁４５に埋設しているため、梁４５が絶縁基板１２の板厚方向において、半田７１，７２と重ならない。これにより、絶縁基板１２の板厚方向（上下方向）において、開口部４６は、半田７１の上方に位置し、開口部４７は半田７２の上方に位置する。すなわち、開口部４６，４７が半田７１，７２に対応する位置に設けられている。
図３及び図４に示すように、ハウジング４１内は、ポッティング樹脂８１で樹脂封止されている。なお、説明の便宜上、図１及び図２ではポッティング樹脂８１を省略している。
次に、本実施形態の半導体モジュール１０の作用について説明する。
半導体モジュール１０を製造する過程では、各半導体素子２１，３１の第２の電極２３，３３にクリーム半田を塗布し、クリーム半田上に端部５９，６０が位置するようにバスバー５１の位置決めを行う。バスバー５１は、ハウジング４１に一体化されているため、ハウジング４１の位置決めを行うことでバスバー５１の位置決めが行われる。そして、半田７１，７２によってバスバー５１の端部５９，６０と半導体素子２１，３１とを接合した後に、ハウジング４１内に硬化前のポッティング樹脂８１を充填し、樹脂封止を行う。樹脂封止を行う前には、半田７１，７２を目視することで、半導体素子２１，３１とバスバー５１との接合状態を確認する。開口部４６，４７が半田７１，７２に対応する位置に設けられていることで、ハウジング４１の開口部４６，４７を介して目視を行うことができる。したがって、ハウジング４１は、半導体素子２１，３１とバスバー５１との接合状態を目視するための目視用の開口部４６，４７を備える。
したがって、上記実施形態によれば、以下のような効果を得ることができる。
（１）バスバー５１とハウジング４１とが一体化されているため、バスバー５１の接合を行うと、ハウジング４１が配線基板１１に取り付けられる。ハウジング４１に目視用の開口部４６，４７を設けているため、ハウジング４１を配線基板１１に取り付けた後であっても、半田７１，７２を目視することで、半導体素子２１，３１とバスバー５１との接合状態を確認することができる。
（２）延設部５２の一部である連結部５３は、梁４５の端面４５ａを貫通している。例えば、梁４５の面のうち、絶縁基板１２の板厚方向に位置する面を連結部５３に貫通させる場合、梁４５を貫通させる分だけ連結部５３を絶縁基板１２の板厚方向に延ばす必要がある。これに対して、梁４５の端面４５ａを貫通させることで、すなわち、梁４５の端面４５ａから連結部５３を突出させることで、絶縁基板１２の板厚方向に対する半導体モジュール１０の大型化を抑制することができる。
（３）バスバー５１は、複数の半導体素子２１，３１に接合される端部５９，６０を備える。複数の半導体素子２１，３１に接合されるバスバーを個別に設ける場合に比べて、半導体モジュール１０を簡素な構成にすることができる。また、バスバー５１を共通化することで、部品点数の削減が図られる。
（４）バスバー５１の先端面６１，６２を半導体素子２１，３１の第２の電極２３，３３に突き合わせて接合を行っている。端部５９，６０を立設部５７，５８からさらに屈曲させて、端部５９，６０の板厚方向の面を第２の電極２３，３３に接合する場合に比べて、半導体素子２１，３１に接合されるバスバー５１の面積を小さくすることができる。半導体素子２１，３１の第２の電極（ランド）２３，３３の面積は、半導体素子２１，３１に接合されるバスバー５１の面積に応じて大きくする必要がある。このため、第２の電極２３，３３に接合されるバスバー５１の面積を小さくすることで、第２の電極２３，３３の大型化を抑制することができる。
（５）端部５９，６０を面取りすることで、先端面６１，６２に近付くほど端部５９，６０の幅が狭くなっている。端部５９，６０の面取りをしない場合に比べて、先端面６１，６２の面積を小さくすることができる。先端面６１，６２を第２の電極２３，３３に突き合わせる際には、先端面６１，６２が全体に亘って第２の電極２３，３３に対向するように位置決めを行う。この際、先端面６１，６２を小さくすることで、先端面６１，６２が全体に亘って第２の電極２３，３３に対向しやすい。これにより、ハウジング４１の位置決めを行うときの公差を吸収することができる。
（６）連結部５３のうち突出部５４が設けられた部分、及び、突出部５４の基端は梁４５に埋設されている。突出部５４に力が加わると、突出部５４と連結部５３との境に力が加わる。この部分を梁４５に埋設することで、突出部５４と連結部５３との境を基点として突出部５４が曲がることを抑制することができる。このため、突出部５４が曲がることにより、半導体素子２１，３１及び半田７１，７２に応力が加わることを抑制することができる。また、連結部５３に力が伝わっても屈曲部５５，５６で応力が緩和され、半導体素子２１，３１及び半田７１，７２に応力が加わることを抑制することができる。
（７）バスバー５１の端部５９，６０は面取りされている。このため、半田７１，７２がフィレット形状になりやすい。
（８）バスバー５１の突出部５４はハウジング４１外に突出している。インバータ装置など、パワーモジュールを構成するときにボンディングワイヤを用いずに、配線パターンやバスバーを用いて接続することにより、寄生素子を削減することができる。
なお、実施形態は以下のように変更してもよい。
○第１の半導体素子２１は、第１の電極２２がコレクタ電極で、第２の電極２３がエミッタ電極としたが、フェイスダウンで配線基板１１に対して表裏逆にしてもよい。
○バスバー５１は直角に屈曲されているが、直角に限らず、鈍角でも鋭角でもよい。
○実施形態において、端部５９，６０は配線パターン１４，１５に接合されてもよい。また、複数の端部５９，６０のうち一部の端部５９，６０が半導体素子２１，３１に接合され、残りの端部５９，６０が配線パターン１４，１５に接合されてもよい。
○図５に示すように、半導体素子２１，３１（又は配線パターン１４，１５）に接合される端部５９，６０は、一つであってもよい。すなわち、バスバー５１の少なくとも一つの端部５９，６０が半導体素子２１，３１又は配線パターン１４，１５に接合されていればよい。
○図５に示すように、延設部９１は、連結部９２と、連結部９２に連続し、バスバー５１をハウジング４１外に突出するように屈曲させる曲げ部９３と、ハウジング４１外に突出する突出部９４とを備えていてもよい。この場合、曲げ部９３をハウジング４１に埋設させることで、半導体素子２１，３１に応力が加わることを抑制することができる。また、図６に示すように、連結部９２をハウジング４１に埋設してもよい。
○図７に示すように、バスバー５１は、半導体素子２１，３１又は配線パターン１４，１５に接合される端部９５を三つ以上備えていてもよい。
○実施形態において、突出部５４は設けられていなくてもよい。すなわち、バスバー５１は、半導体素子２１，３１同士や、配線パターン１４，１５同士、あるいは、半導体素子２１，３１と配線パターン１４，１５とを接続する部分のみを備える構成であってもよい。
○半田付けされる部位である端部５９，６０を面取りしていなくてもよい。すなわち、端部５９，６０は先端面６１，６２に近付くにつれて幅が狭くならなくてもよい。
○端部５９，６０は、立設部５７，５８と直角に交わるように屈曲されていてもよい。この場合、端部５９，６０の板厚方向の面が第２の電極２３，３３に接合される。
○ハウジング４１のうち、側壁４３，４４にバスバー５１の延設部５２が埋設されてもよい。この場合、ハウジング４１は梁４５を備えていなくてもよい。
○延設部は、梁４５を、絶縁基板１２の板厚方向に貫通して設けられていてもよい。
○半導体素子は、ＭＯＳＦＥＴなどであってもよい。
○梁の数は、バスバーの数などに応じて適宜変更してもよい。
○延設部５２の全体がハウジング４１に埋設されていてもよい。
○半導体素子２１，３１や、配線パターン１４，１５の数は適宜変更してもよい。
○枠体４２の形状は、四角以外の多角形状や、円形などでもよい。
○半導体モジュール１０は、ポッティング樹脂８１を備えていなくてもよい。
○開口部４６，４７は、半田７１，７２を目視できる位置に設けられていればよい。例えば、絶縁基板１２の板厚方向において、半田７１，７２に重なる位置から若干ずれた位置に設けられていればよい。すなわち、半田７１，７２（接合部）に対応する位置とは、開口部４６，４７から半田７１，７２を目視することができる位置である。
○接合部は、半田以外の導電性材料（例えば、銀ペースト）であってもよい。
○図８に示すように、第２の電極２３，３３は小さくてもよく、例えば、端部５９，６０のうち最も幅広な部分の幅よりも小さくてもよい。その場合、端部５９，６０を面取りすることで、先端面６１，６２の幅を端部５９，６０のうち最も幅広な部分の幅よりも小さくできるため、第２の電極２３，３３と接合が可能となる。
１０…半導体モジュール、１１…配線基板、１２…絶縁基板、１４，１５…配線パターン、２１，３１…半導体素子、４１…ハウジング、４２…枠体、４６，４７…開口部、５１…バスバー、５２…延設部、５５，５６…屈曲部、５７，５８…立設部、５９，６０…端部、６１，６２…先端面、７１，７２…半田（接合部）。

Claims (7)

  1. 絶縁基板に配線パターンを配した配線基板と、
    前記配線パターンに接続された半導体素子と、
    少なくとも１つの端部が前記配線パターン又は前記半導体素子に接合された板状のバスバーと、
    前記配線パターン及び前記半導体素子を囲む枠体を有し、前記バスバーが一体化された樹脂製のハウジングと、を備え、
    前記バスバーは、
    前記端部から前記絶縁基板の板厚方向に立設した立設部と、
    前記立設部に連続し、前記バスバーを前記板厚方向に交差する方向に屈曲させる屈曲部と、
    前記屈曲部に連続し、少なくとも一部が前記ハウジングに埋設された延設部と、を備え、
    前記ハウジングは、
    前記端部と前記配線パターン又は前記半導体素子との接合部に対応する位置に目視用の開口部を備え、
    前記半導体素子は、第１の配線パターンに接続された第１の半導体素子と、第２の配線パターンに接続された第２の半導体素子とを有し、
    前記枠体は、互いに対向する二つの側壁と、前記二つの側壁同士の間で架け渡された梁とを有し、
    前記梁は、前記絶縁基板の板厚方向から見て、前記第１の半導体素子又は前記第１の配線パターンと前記第２の半導体素子又は前記第２の配線パターンとの間に位置することにより前記開口部を当該梁の両側に位置する二つの開口部に区画しており、
    前記立設部は、前記第１の配線パターン又は前記第１の半導体素子に接合された端部から前記絶縁基板の板厚方向に立設する第１の立設部と、前記第２の配線パターン又は前記第２の半導体素子に接合された端部から前記絶縁基板の板厚方向に立設する第２の立設部とを有し、
    前記延設部は、前記屈曲部に連続する平板状の連結部と、前記連結部の側面から前記連結部の板厚方向のうち前記絶縁基板から離れる方向に延び、前記ハウジング外に突出する突出部とを有し、少なくとも一部が前記梁に埋設されており、
    前記連結部は、前記二つの開口部に跨っており、各開口部内に突出した前記連結部の両端にはそれぞれ、前記屈曲部を介して前記第１の立設部又は前記第２の立設部が連続している半導体モジュール。
  2. 前記開口部を区画する前記梁の端面から、前記開口部内に前記バスバーが突出している請求項１に記載の半導体モジュール。
  3. 前記バスバーは、複数の端部が前記配線パターン又は前記半導体素子に接合されている請求項１又は請求項２に記載の半導体モジュール。
  4. 前記端部の先端面は、前記配線パターン又は前記半導体素子に突き合わされている請求項１〜請求項３のうちいずれか一項に記載の半導体モジュール。
  5. 前記端部は、前記先端面に近付くにつれて幅が狭くなる請求項４に記載の半導体モジュール。
  6. 前記連結部のうち、前記突出部が設けられた部分、及び、前記突出部の基端は、前記梁に埋設されている請求項１〜請求項５のうちいずれか一項に記載の半導体モジュール。
  7. 前記バスバーは、前記連結部の延びる方向を中心とした対称構造である請求項１〜請求項６のうちいずれか一項に記載の半導体モジュール。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7006024B2 (ja) * 2017-08-30 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
JP6924716B2 (ja) * 2018-03-19 2021-08-25 京セラ株式会社 パワー半導体モジュール
JP7215316B2 (ja) * 2019-05-07 2023-01-31 住友電気工業株式会社 半導体装置
DE112020007719T5 (de) * 2020-10-20 2023-08-10 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7435415B2 (ja) * 2020-11-16 2024-02-21 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208736A (ja) 1983-05-12 1984-11-27 Fuji Electric Co Ltd 半導体装置の組立て方法
EP0706221B8 (en) 1994-10-07 2008-09-03 Hitachi, Ltd. Semiconductor device comprising a plurality of semiconductor elements
JPH10233484A (ja) * 1996-12-16 1998-09-02 Fuji Electric Co Ltd 半導体装置の組立方法および装置
JP4453498B2 (ja) * 2004-09-22 2010-04-21 富士電機システムズ株式会社 パワー半導体モジュールおよびその製造方法
JP5176507B2 (ja) * 2007-12-04 2013-04-03 富士電機株式会社 半導体装置
CN103477428B (zh) * 2011-05-13 2016-10-19 富士电机株式会社 半导体器件及其制造方法
JP5855863B2 (ja) * 2011-07-14 2016-02-09 イビデン株式会社 実装用基板、及び電子デバイス
JP2013069739A (ja) * 2011-09-21 2013-04-18 Toyota Motor Corp 半導体ユニットとその製造方法
JP2015119121A (ja) * 2013-12-20 2015-06-25 株式会社 日立パワーデバイス パワー半導体装置
DE102014115847B4 (de) * 2014-10-30 2018-03-08 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungshalbleitermoduls
JP2016099127A (ja) 2014-11-18 2016-05-30 富士電機株式会社 パワー半導体モジュールの製造方法及びその中間組立ユニット
JP6272213B2 (ja) * 2014-11-26 2018-01-31 三菱電機株式会社 半導体装置

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