JP6592119B2 - 半導体スイッチング素子および炭化珪素半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 118
- 229910010271 silicon carbide Inorganic materials 0.000 title description 148
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title description 107
- 238000000034 method Methods 0.000 title description 27
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000758 substrate Substances 0.000 claims description 83
- 239000012535 impurity Substances 0.000 claims description 60
- 238000002513 implantation Methods 0.000 claims description 48
- 239000002344 surface layer Substances 0.000 claims description 29
- 150000002500 ions Chemical class 0.000 description 62
- 238000005468 ion implantation Methods 0.000 description 53
- 230000005684 electric field Effects 0.000 description 45
- 239000010410 layer Substances 0.000 description 32
- 239000000463 material Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 238000000137 annealing Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000342 Monte Carlo simulation Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- -1 aluminum ions Chemical class 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000010992 reflux Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000000446 fuel Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Description
DMOSFETがオフの時、即ちゲート電極にオン電圧以下の電圧が印加されており、ドレインコンタクト電極に電圧が印加されている場合、図3、図4に示すように、BOX構造においては、セルに囲まれたJFET領域の中心に電界が集中し、ゲート絶縁膜に掛かる電界強度が高くなる事が知られている。また、図2、図3に示すようにString構造においては、p型ベース領域に挟まれたJFET領域の中心線上に電界が集中し、ゲート絶縁膜に掛かる電界強度が高くなる事が知られている。このゲート絶縁膜に掛かる電界を緩和することを目的に、特許文献1や特許文献2に示すようなBOX構造における電界集中領域にp型やp+型の電界緩和領域を追加する発明がある。
ゲート酸化膜にかかる電界が強くなる点は、例えば図7に示すBOX構造においては、セルに囲まれたJFET領域の中心からダウンステップ方向へシフトする。図8に示すString構造においては、p型ベース領域に挟まれたJFET領域の中心線上からダウンステップ方向へシフトする。ゲート酸化膜にかかる電界が強くなる点がダウンステップ方向へシフトする事により、従来構造ではゲート絶縁膜における耐圧の低下や、設計との相違が生じ、問題となる。
前記SiC半導体基板上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第1及び第2の単位セルと、
前記第1及び第2の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第2導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第1導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第1の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第2の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下部に前記第一のベース領域と一部重なるように形成され、
前記ゲート電極下における、前記第2導電型の不純物注入領域である前記ベース領域の水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となることを特徴とする半導体スイッチング素子、にある。
また、以下の実施例において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
まず、本発明に先立って本発明者らによって検討されたオフセット角を考慮したアルミニウム(Al)イオンのイオン注入プロファイルについて説明する。
実施例2と3のデバイスとして説明される典型例は、実施例1との変更点を主に説明すれば、ベース領域が、ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、第二のベース領域は、第一のベース領域の下部に第一のベース領域と一部重なるように形成されている。
[半導体装置]
図11Kは、本実施例に係わる炭化珪素半導体装置であるSiC−MOSFETの構造を示した断面図である。図11Lはドリフト領域表面とp型のベース領域の冶金学的境界とがなす角度を示した断面図である。
域21に接するドレインコンタクト52と、チャネル領域上部のゲート絶縁膜32に接するゲート電極40と、ソースベースコンタクト51と接するソースベースコンタクト共通電極41と、ドレインコンタクト52と接するドレインコンタクト電極42と、表面保護膜を有する。更に、裏面にp型の領域を追加し、SiC-IGBTとしても良い。
電界緩和領域は、図12A,図12Bに示すようなソース領域とベースコンタクト領域が形成され正方格子状に配列されたベース領域の単位セルにおいて、ベース領域の一つの角部から、その角部と第二近接となる他のセル角部方向に他のベース領域と接続しない範囲で伸展する形状で構成できる。ここで、単位セルとは、少なくともベース領域とソース領域を備える構成をいう。また、第2近接とは、2番目に近い距離の単位セルをいう。距離は、単位セルの幾何学的重心同士の間隔と定義することができる。
このような電界緩和領域は、以降の他の実施例でも適宜適用が可能である。
次に上記SiC−MOSFETの製造方法について説明する。
図11Aから図11Kは、図1と2のB-B’における本実施例1の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
ソース領域20へのイオン注入は、基板に垂直でよい。
ベースコンタクト領域11へのイオン注入は、基板に垂直でよい。
続いて、図11Hに示すように、厚さ100〜300nm程度のn型多結晶シリコン膜からなるゲート材料膜40を堆積した。
続いて、図11Iに示すように、ゲート材料膜40を覆うように層間膜33を形成した。
続いて、図11Jに示すように、n+型のソース領域20とp+型ベースコンタクト領域11とコンタクトを取る為に、レジストをマスクに層間膜33をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、700℃〜1000℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト51を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜33をエッチングし、ゲートコンタクトホールを形成した。
[半導体装置]
図13Kは、本実施例に係わる炭化珪素半導体装置であるSiC−MOSFETの構造を示した断面図である。図13Lはドリフト領域表面とp型のベース領域の冶金学的境界とがなす角度を示した断面図である。
なお、p型ベース領域としてBOX構造を用いる場合には、第二のp型ベース領域101に囲まれるドリフト領域の中心で電界集中を生じるため、先に図12で説明したように、p型の電界緩和領域を設けても良い。
次に上記SiC−MOSFETの製造方法について説明する。
図13Aから図13Kは、図1と2のB-B’における本実施例2の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
また、ベースコンタクト領域11に注入するイオンはBイオンでも良い。またこの際、必要性があればp型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
続いて、炭化珪素基板1および炭化珪素エピタキシャル層2の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば1600〜1800℃の温度で不純物活性化アニールを行った。
その後、キャップ材の炭素層を酸素プラズマアッシングにより除去し、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去した。
続いて、図13Hに示すように、厚さ100〜300nm程度のn型多結晶シリコン膜からなるゲート材料膜40を堆積した。
続いて、図13Iに示すように、ゲート材料膜40を覆うように層間膜33を形成した。
続いて、図13Jに示すように、n+型のソース領域20とp+型ベースコンタクト領域11とコンタクトを取る為に、レジストをマスクに層間膜33をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、700℃〜1000℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト51を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜33をエッチングし、ゲートコンタクトホールを形成した。
[半導体装置]
図14Kは、本実施例に係わる炭化珪素半導体装置であるSiC−MOSFETの構造を示した断面図である。図14Lはドリフト領域表面とp型のベース領域の冶金学的境界とがなす角度を示した断面図である。
表面が(0001)面から[11−20]方向へ4度オフしたn型4HSiC基板1と、前記半導体基板の主面上に形成されたn型のドリフト領域とを有する。
ドリフト領域の表層には間隔を開けて形成された第一のp型ベース領域100と第二のp型ベース領域101を有する。上記、第一のp型ベース領域100は第二のp型ベース領域101よりも浅い位置に形成され、第二のp型ベース領域101は、第一のp型ベース領域100の下部に第一のp型ベース領域100と一部重なるように形成されている。第一のp型ベース領域100においては、図14Lにも示すように、ドリフト領域表面と第一のp型ベース領域100のダウンステップ側とアップステップ側共に、冶金学的境界とがなす角度が90度以上となる特徴を有する。また、第一のp型ベース領域100と第二のp型ベース領域101は別マスクで形成されるため、第一のp型ベース領域100と第二のp型ベース領域101の境界付近では冶金学的境界は角部を持つ。
さらに、ソース領域20、及びベースコンタクト領域11上にそれぞれの領域と少なくとも一部に被る様に形成された第一の外部接続電極と、ソース領域の一部、及びベース領域、及びドリフト領域、及び電界緩和領域上に被る様に形成されたゲート絶縁膜32と、ソース領域とベース領域に接するソースベースコンタクト51と、ウェハの裏面にn型のドレイン領域21と、ドレイン領域21に接するドレインコンタクト52と、チャネル領域上部のゲート絶縁膜32に接するゲート電極と、ソースベースコンタクトと接するソースベースコンタクト共通電極41と、ドレインコンタクトと接するドレインコンタクト電極42と、表面保護膜を有する。更に、裏面にp型の領域を追加し、SiC-IGBTとしても良い。
なお、p型ベース領域としてBOX構造を用いる場合には、第二のp型ベース領域に囲まれるドリフト領域の中心で電界集中を生じるため、先に図12で説明したように、p型の電界緩和領域を設けても良い。
次に上記SiC−MOSFETの製造方法について説明する。
図14Aから図14Kは、図1と2のB-B’における本実施例3の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
上記記載の半導体装置は図14Aに示すようなエピタキシャルウェハを用いて作製される。本実施例の炭化珪素基板1には、例えば、8°、4°、2°、0.5°などのオフセットを持つ不純物濃度が例えば、1×1018〜1×1021cm−3であるn+型4H−SiCウェハを用い、その上に不純物濃度が例えば、1×1014〜1×1018cm−3の炭化珪素エピタキシャル層2を積層した。
その後、図14Cに示すように、ソース領域20にイオン注入するために使用したマスクを用いて、第一のp型ベース領域100を斜方からイオン注入をする方法を用いて形成した。
続いて、炭化珪素基板1および炭化珪素エピタキシャル層2の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば1600〜1800℃の温度で不純物活性化アニールを行った。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去し、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去した。
続いて、図14Iに示すように、ゲート材料膜40を覆うように層間膜33を形成した。
続いて、図14Jに示すように、n+型のソース領域20とp+型ベースコンタクト領域11とコンタクトを取る為に、レジストをマスクに層間膜33をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、700℃〜1000℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト51を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜33をエッチングし、ゲートコンタクトホールを形成した。
本実施例では、前述の実施例1〜3記載の半導体装置を備えた電力変換装置について説明する。図15は、本実施例の電力変換装置(インバータ)の回路図である。
図15に示すように、本実施例のインバータは、パワーモジュール302内に、スイッチング素子であるSiC-MOSFET304と、ダイオード305とを有する。各単相において、端子306〜310を介して、電源電圧(Vcc)と負荷(例えばモータ)301の入力電位との間にSiC-MOSFET304とダイオード305とが逆並列に接続されており(上アーム)、負荷301の入力電位と接地電位(GND)との間にもSiC-MOSFET素子304とダイオード305とが逆並列に接続されている(下アーム)。つまり、負荷301では各単相に2つのSiC-MOSFET304と2つのダイオード305が設けられており、3相で6つのスイッチング素子304と6つのダイオード5が設けられている。そして、個々のSiC-MOSFET304のゲート電極には、端子311、312を介して、制御回路303が接続されており、この制御回路303によってSiC-MOSFET304が制御されている。従って、本実施例のインバータは、制御回路303でパワーモジュール302を構成するSiC-MOSFET304を流れる電流を制御することにより、負荷301を駆動することができる。
本実施例では、前述の実施例1〜3記載の半導体装置を備える電力変換装置を説明する。図16は、本実施例の電力変換装置(インバータ)を示す回路図である。
図16に示すように、本実施例のインバータは、パワーモジュール402内にスイッチング素子としてSiC-MOSFET404を備えている。各単相において、端子405〜409を介して、電源電圧(Vcc)と負荷(例えばモータ)401の入力電位との間にSiC-MOSFET404が接続されており(上アーム)、負荷401の入力電位と接地電位(GND)との間にもSiC-MOSFET素子404が接続されている(下アーム)。つまり、負荷401では各単相に2つのSiC-MOSFET404が設けられており、3相で6つのスイッチング素子404が設けられている。そして、個々のSiC-MOSFET304のゲート電極には、端子410、411を介して、制御回路403が接続されており、この制御回路403によってSiCMOSFET404が制御されている。従って、本実施例のインバータでは、制御回路403でパワーモジュール402内のSiC-MOSFET404を流れる電流を制御することにより、負荷401を駆動することができる。
実施例4または実施例5で説明した3相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。
本実施例では、3相モータシステムを搭載した自動車を、図17および図18を用いて説明する。図17は、本実施例の電気自動車の構成を示す概略図である。図18は、本実施例の昇圧コンバータの回路図である。
実施例4および実施例5の3相モータシステムは、鉄道車両に用いることができる。本実施例では、3相モータシステムを用いた鉄道車両を図19を用いて説明する。図19は、本実施例の鉄道車両のコンバータおよびインバータを含む回路図である。
2 炭化珪素層
10 ベース領域
11 ベースコンタクト領域
20 ソース領域
21 ドレイン領域
30 マスク
32 ゲート絶縁膜
33 層間膜
40 ゲート材料膜
41 ソースベースコンタクト共通電極
42 ドレインコンタクト電極
51 ソースベース共通コンタクト
52 ドレインコンタクト
60 電界緩和領域
100 第一のベース領域
101 第二のベース領域
301 負荷
302 パワーモジュール
303 制御回路
304 SiC-MOSFET
305 ダイオード
306〜312 端子
401 負荷
402 パワーモジュール
403 制御回路
404 SiC-MOSFET
405〜411 端子
501a 駆動輪
501b 駆動輪
502 駆動軸
503 3相モータ
504 インバータ
505 バッテリ
506 電力ライン
507 電力ライン
508 昇圧コンバータ
509 リレー
510 電子制御ユニット
511 リアクトル
512 平滑用コンデンサ
513 インバータ
37
514 SiC-MOSFET
601 負荷
602 インバータ
607 コンバータ
608 キャパシタ
609 トランス
OW 架線
PG パンタグラフ
RT 線路
WH 車輪
Claims (6)
- 第1導電型のSiC半導体基板と、
前記SiC半導体基板上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第1及び第2の単位セルと、
前記第1及び第2の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第2導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第1導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第1の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第2の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下に前記第一のベース領域と一部重なるように形成され、
前記第2導電型の第一のベース領域と前記第2導電型の第二のベース領域は、ともに前記ドリフト領域と冶金学的境界を有し、
前記ゲート電極下における、前記第2導電型の不純物注入領域である前記ベース領域の前記ソース領域の端部からの水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となり、
前記第二のベース領域のアップステップ側における前記ドリフト領域との冶金学的境界は、前記第一のベース領域の前記ドリフト領域との冶金学的境界よりも、アップステップ側に突出していることを特徴とする半導体スイッチング素子。 - 第1導電型のSiC半導体基板と、
前記SiC半導体基板上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第1及び第2の単位セルと、
前記第1及び第2の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第2導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第1導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第1の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第2の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下に前記第一のベース領域と一部重なるように形成され、
前記第2導電型の第一のベース領域と前記第2導電型の第二のベース領域は、ともに前記ドリフト領域と冶金学的境界を有し、
前記ゲート電極下における、前記第2導電型の不純物注入領域である前記ベース領域の前記ソース領域の端部からの水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となり、
前記第一のベース領域と、第二のベース領域の境界付近における冶金学的境界に角部があることを特徴とする半導体スイッチング素子。 - 第1導電型のSiC半導体基板と、
前記SiC半導体基板上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第1及び第2の単位セルと、
前記第1及び第2の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第2導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第1導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第1の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第2の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下に前記第一のベース領域と一部重なるように形成され、
前記第2導電型の第一のベース領域と前記第2導電型の第二のベース領域は、ともに前記ドリフト領域と冶金学的境界を有し、
前記ゲート電極下における、前記第2導電型の不純物注入領域である前記ベース領域の前記ソース領域の端部からの水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となり、
前記第一のベース領域と第二のベース領域は、異なるマスクを用い、前記第2導電型の不純物を前記基板表面に対して注入して形成されたことを特徴とする半導体スイッチング素子。 - 第1導電型のSiC半導体基板と、
前記SiC半導体基板上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第1及び第2の単位セルと、
前記第1及び第2の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第2導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第1導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第1の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第2の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第2導電型の第一のベース領域と第2導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下に前記第一のベース領域と一部重なるように形成され、
前記第2導電型の第一のベース領域と前記第2導電型の第二のベース領域は、ともに前記ドリフト領域と冶金学的境界を有し、
前記ゲート電極下における、前記第2導電型の不純物注入領域である前記ベース領域の前記ソース領域の端部からの水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となり、
前記第一のベース領域は、前記ソース領域を形成するのに用いたマスクを用い、前記第2導電型の不純物を前記基板表面に対して複数方向から斜め方向に注入して形成されたことを特徴とする半導体スイッチング素子。 - 前記ゲート電極下における、前記第一のベース領域のオフ方向に沿った断面形状は、
前記第一のベース領域の、前記オフ方向と反対方向の、第2導電型の不純物注入領域の冶金学的境界の水平方向拡がり端において、
前記ドリフト領域の表面近傍における、前記ドリフト領域と前記第一のベース領域の不純物注入領域の冶金学的境界とがなす角度が90度以上となる特徴を有する請求項1〜4のうちのいずれかに記載の半導体スイッチング素子。 - 前記第1導電型のSiC半導体基板がn型4H−SiC基板であり、表面が(0001)面から[11−20]方向へ4度〜8度オフした特徴を有する請求項1〜5のうちのいずれかに記載の半導体スイッチング素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018010194A JP6592119B2 (ja) | 2018-01-25 | 2018-01-25 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018010194A JP6592119B2 (ja) | 2018-01-25 | 2018-01-25 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016561122A Division JP6283122B2 (ja) | 2014-11-26 | 2014-11-26 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018101789A JP2018101789A (ja) | 2018-06-28 |
JP6592119B2 true JP6592119B2 (ja) | 2019-10-16 |
Family
ID=62714521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018010194A Active JP6592119B2 (ja) | 2018-01-25 | 2018-01-25 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6592119B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7404183B2 (ja) * | 2020-07-17 | 2023-12-25 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5473397B2 (ja) * | 2009-05-14 | 2014-04-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
CN103180959B (zh) * | 2010-10-29 | 2014-07-23 | 松下电器产业株式会社 | 半导体元件及其制造方法 |
DE112013006262B4 (de) * | 2012-12-28 | 2024-06-13 | Mitsubishi Electric Corporation | Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
US9263571B2 (en) * | 2012-12-28 | 2016-02-16 | Hitachi, Ltd. | Silicon carbide semiconductor device and manufacturing method thereof |
JP6250938B2 (ja) * | 2013-03-05 | 2017-12-20 | 新日本無線株式会社 | 半導体装置及びその製造方法 |
-
2018
- 2018-01-25 JP JP2018010194A patent/JP6592119B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018101789A (ja) | 2018-06-28 |
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