JP6439996B2

JP6439996B2 - Solid-state imaging device and electronic device

Info

Publication number: JP6439996B2
Application number: JP2017069798A
Authority: JP
Inventors: 潤奥野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2017-03-31
Filing date: 2017-03-31
Publication date: 2018-12-19
Anticipated expiration: 2032-03-30
Also published as: JP2017123695A

Description

本技術は、固体撮像素子、および電子機器に関し、特に、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにする固体撮像素子、および電子機器に関する。 The present technology relates to a solid-state imaging device and an electronic device, and in particular, a solid-state imaging device capable of ensuring the simultaneity of the entire image and reducing the influence of noise due to signal leakage in the image sensor, And electronic devices.

近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出しされるため、画像全体の同時性を実現できない。 In recent years, CMOS image sensors have been widely used as image sensors. However, since CMOS image sensors are generally read sequentially for each pixel, it is not possible to achieve simultaneity of the entire image.

すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。 That is, in the CMOS image sensor, an operation of sequentially scanning and reading out the photoelectric charges generated and accumulated in the photoelectric conversion unit for each pixel or for each row is performed. In the case of this sequential scanning, that is, when a rolling shutter is employed as the electronic shutter, the exposure start time and the end time for accumulating photocharges cannot be made to coincide for all pixels. Therefore, in the case of sequential scanning, there is a problem that a captured image is distorted when a moving subject is imaged.

この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。 In sensing applications that require high-speed moving subject imaging and this type of image distortion that cannot be tolerated, as well as sensing applications that require simultaneous image capture, exposure is started at the same timing for all pixels in the pixel array. A global shutter that executes the end of exposure is employed.

電子シャッタとしてグローバルシャッタを採用するデバイスであるグローバルシャッタデバイスは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したデバイスでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している。 A global shutter device, which is a device that employs a global shutter as an electronic shutter, is provided with a charge storage unit such as a semiconductor memory in a pixel. In a device that employs a global shutter, electric charges are simultaneously transferred from a photodiode to a semiconductor memory, stored, and then sequentially read to ensure the simultaneity of the entire image.

また、半導体領域の上部の一部に埋め込まれ、光を入射する受光用表面埋込領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域により生成した信号電荷を蓄積する電荷蓄積領域とを有するものも提案されている（例えば、特許文献１参照）。 In addition, a light receiving surface buried region that is buried in a part of the upper portion of the semiconductor region, and a light receiving surface buried region is buried in a part of the upper portion of the semiconductor region, and the depth of the potential well is larger than that of the light receiving surface buried region. A device having a deep charge storage region for storing signal charges generated by the light receiving surface buried region has also been proposed (see, for example, Patent Document 1).

グローバルシャッタを採用するＣＭＯＳイメージセンサでは、受光用表面埋込領域により生成された信号電荷が、全画素同時に電荷蓄積領域に完全転送され、次に、電荷読み出し領域へ順次転送されて読み出される。ここで、例えば、電荷保持中に高輝度被写体による受光があると、受光用表面埋込領域から電荷読み出し領域に信号が漏れ込み、ノイズとなる。 In a CMOS image sensor that employs a global shutter, signal charges generated by the light receiving surface buried region are completely transferred to the charge storage region at the same time for all pixels, and then sequentially transferred to the charge readout region for reading. Here, for example, if light is received by a high-brightness object during charge holding, a signal leaks from the light receiving surface embedded region to the charge reading region, resulting in noise.

このため、グローバルシャッタを採用するデバイスでは、信号の漏れ込みによるノイズ対策が重要である。特許文献１の技術では、信号電荷が電荷蓄積領域に保持されている間に、電荷蓄積領域に光が漏れ込み信号が加算されてしまうことを防ぐために電荷蓄積領域上部に遮光膜が選択的に設けられている。 For this reason, in a device employing a global shutter, it is important to take measures against noise due to signal leakage. In the technique of Patent Document 1, a light-shielding film is selectively formed on the charge storage region in order to prevent light from leaking into the charge storage region and adding a signal while the signal charge is held in the charge storage region. Is provided.

特開２０１１−２０４８７８号公報JP 2011-204878 A

しかしながら、受光用表面埋込領域の出力は、波長や入射光の入射角度に依存性があり、例えば、波長の長い順番に大きな値となることが知られている。 However, it is known that the output of the light receiving surface embedded region depends on the wavelength and the incident angle of incident light, and becomes, for example, a large value in the order of increasing wavelength.

例えば、特許文献１の技術を用いた場合、信号が画素の行毎に読み出されるため、例えば、ＲＧ行とＢＧ行が交互に読み出される。そのため、同行において各色の保持時間が等しくなる。この場合、波長や入射光の入射角度に依存性によって、各色でノイズの大きさが異なるという課題があった。 For example, when the technique of Patent Document 1 is used, a signal is read for each row of pixels, and thus, for example, RG rows and BG rows are read alternately. Therefore, the retention time of each color becomes equal in the same line. In this case, there is a problem that the magnitude of noise differs for each color depending on the wavelength and the incident angle of incident light.

また、電荷保持中の信号の漏れ込みによるノイズの影響を考慮すると、画面内のどの位置の画素も、保持時間が等しくなるようにすることが望ましい。 Further, considering the influence of noise due to leakage of signals during charge holding, it is desirable that the holding time is the same for pixels at any position in the screen.

しかしながら、従来の技術では、最初に読む行と最後に読む行では保持時間の差が大きくなりすぎてしまうという課題があった。 However, the conventional technique has a problem that the difference in holding time between the first read line and the last read line becomes too large.

本技術はこのような状況に鑑みて開示するものであり、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにするものである。 The present technology is disclosed in view of such a situation, and is intended to ensure the simultaneity of the entire image and reduce the influence of noise due to signal leakage in the image sensor. .

本技術の第１の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される。
本技術の第２の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられている。
本技術の第３の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線と、前記画素領域に設けられた複数のゲート電極とを備え、前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、前記複数の画素は、画素毎に前記受光部を有し、前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続されている。 A solid-state imaging device according to a first aspect of the present technology includes a pixel region in which a plurality of pixels are arranged in a two-dimensional matrix, and a plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region. , and a plurality of trigger wires provided corresponding to the pixel row of the pixel region, the plurality of trigger wires comprise a first trigger wires and the second trigger wires, the first trigger wires Is connected to a first red pixel in the pixel region, and the second trigger line is connected to a first green pixel provided in the same row as the first red pixel, Each pixel has a light receiving portion and a floating diffusion for each pixel , and the signal charges generated by the light receiving portion are supplied to the floating diffusion through a charge accumulation region.
A solid-state imaging device according to a second aspect of the present technology includes a pixel region in which a plurality of pixels are arranged in a two-dimensional matrix, and a plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region. A plurality of trigger lines provided corresponding to the pixel rows of the pixel region, the plurality of pixels each having a light receiving portion and a floating diffusion, and the floating diffusion includes a charge The signal charges generated by the light receiving unit are supplied through the storage region, and the plurality of vertical signal lines include a first vertical signal line and a second vertical signal line, and the pixel region includes A first pixel group and a second pixel group that are formed by four adjacent pixels are provided, and the four pixels that form the first pixel group share the first vertical signal line, and the second pixel group. The four pixels forming the same share the second vertical signal line, and Wherein the first pixel group a second group of pixels are provided adjacent to the vertical direction.
A solid-state imaging device according to a third aspect of the present technology includes a pixel region in which a plurality of pixels are arranged in a two-dimensional matrix, and a plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region. A plurality of trigger lines provided in correspondence with the pixel rows of the pixel region and a plurality of gate electrodes provided in the pixel region, wherein the plurality of pixels include a plurality of light receiving units and a plurality of floating devices. Each of the plurality of pixels includes the light receiving unit, and each of the plurality of floating diffusions includes a first floating diffusion and a second floating diffusion. The gate electrode includes a first gate electrode and a second gate electrode, and the first floating diffusion is generated by the light receiving unit according to a potential supplied to the first gate electrode. The second floating diffusion receives the charge generated by the light receiving unit according to the potential supplied to the second gate electrode, and the plurality of vertical signal lines are The first pixel group and the second vertical signal line are provided, and the pixel region includes a first pixel group and a second pixel group each including four adjacent pixels, and the first pixel group. 4 pixels that share the first vertical signal line, and the four pixels that form the second pixel group share the second vertical signal line, and the second pixel group and the second pixel group. Are provided adjacent to each other in the vertical direction, the first floating diffusion is connected to the first vertical signal line, and the second floating diffusion is connected to the second vertical signal line. It is connected to the.

本技術の第４の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される。
本技術の第５の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられている。
本技術の第６の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線と、前記画素領域に設けられた複数のゲート電極とを備え、前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、前記複数の画素は、画素毎に前記受光部を有し、前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続されている。 An electronic device according to a fourth aspect of the present technology is an electronic device in which a solid-state image sensor is mounted. The solid-state image sensor includes a pixel region in which a plurality of pixels are arranged in a two-dimensional matrix, and the pixel region. a plurality of vertical signal lines provided corresponding to the pixel columns of a plurality of trigger wires provided corresponding to the pixel row of the pixel region, the plurality of trigger lines, a first trigger wires And the second trigger line, wherein the first trigger line is connected to a first red pixel in the pixel region, and the second trigger line is in the same row as the first red pixel. Each of the plurality of pixels has a light receiving portion and a floating diffusion for each pixel , and the floating diffusion includes the light receiving portion via a charge storage region. signal charge is supplied tHAT generated
An electronic device according to a fifth aspect of the present technology is an electronic device in which a solid-state image sensor is mounted, in which the solid-state image sensor includes a pixel area in which a plurality of pixels are arranged in a two-dimensional matrix, and the pixel area A plurality of vertical signal lines provided corresponding to the pixel columns and a plurality of trigger lines provided corresponding to the pixel rows of the pixel region, the plurality of pixels including a light receiving unit for each pixel. The floating diffusion is supplied with signal charges generated by the light receiving unit via a charge storage region, and the plurality of vertical signal lines includes a first vertical signal line and a first vertical signal line. 2 vertical signal lines, and in the pixel region, a first pixel group and a second pixel group each including four adjacent pixels are provided, and the four pixels constituting the first pixel group are Sharing the first vertical signal line, The four pixels constituting a pixel group, the second share vertical signal line, the first pixel and the second pixel group and the group is provided adjacent to the vertical direction.
An electronic apparatus according to a sixth aspect of the present technology is the electronic apparatus in which a solid-state image sensor is mounted. The solid-state image sensor includes a pixel area in which a plurality of pixels are arranged in a two-dimensional matrix, and the pixel area. A plurality of vertical signal lines provided corresponding to the pixel columns, a plurality of trigger lines provided corresponding to the pixel rows of the pixel region, and a plurality of gate electrodes provided in the pixel region. The plurality of pixels have a plurality of light receiving portions and a plurality of floating diffusions, the plurality of pixels have the light receiving portions for each pixel, and the plurality of floating diffusions have a first floating state. A plurality of gate electrodes including a first gate electrode and a second gate electrode, wherein the first floating diffusion comprises: a diffusion and a second floating diffusion; The second floating diffusion receives the electric charge generated by the light receiving unit according to the potential supplied to the first gate electrode, and the second floating diffusion receives the light received according to the potential supplied to the second gate electrode. The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line, and the pixel region includes a first pixel including four adjacent pixels. A pixel group and a second pixel group are provided. The four pixels forming the first pixel group share the first vertical signal line, and the four pixels forming the second pixel group are the second pixel group. The first pixel group and the second pixel group are provided adjacent to each other in the vertical direction, and the first floating diffusion is connected to the first vertical signal line. And the second floating diffusion is the second floating diffusion. It is connected to a vertical signal line.

本技術によれば、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができる。 According to the present technology, it is possible to ensure the simultaneity of the entire image and reduce the influence of noise caused by signal leakage in the image sensor.

グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。It is a figure explaining the structural example of the pixel of the CMOS image sensor which employ | adopts a global shutter. 従来のＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。It is a figure explaining the magnitude | size of the noise according to the color of the pixel in the conventional CMOS image sensor. 行列状に画素が配列された画素アレイにおける各行の画素の電荷の保持時間を説明する図である。It is a figure explaining the holding | maintenance time of the electric charge of the pixel of each row in the pixel array in which the pixel was arranged in matrix form. 本技術が適用される固体撮像デバイスの構成例を示すブロック図である。It is a block diagram showing an example of composition of a solid imaging device to which this art is applied. 画素アレイにおける画素の配置例を示す図である。It is a figure which shows the example of arrangement | positioning of the pixel in a pixel array. 上下読み出し方式における画素信号の生成例を説明する図である。It is a figure explaining the example of a pixel signal generation in an up-and-down reading system. 本技術を適用した場合の各画素の保持時間について説明する図である。It is a figure explaining the retention time of each pixel at the time of applying this art. 本技術を適用したＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。It is a figure explaining the magnitude | size of the noise according to the color of the pixel in the CMOS image sensor to which this technique is applied. 中央の行から画素の読み出しが行われるようにした場合の各画素の保持時間の例について説明する図である。It is a figure explaining the example of the holding time of each pixel at the time of making it read out a pixel from the center line. 撮像装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of an imaging device.

以下、図面を参照して、ここで開示する技術の実施の形態について説明する。 Hereinafter, embodiments of the technology disclosed herein will be described with reference to the drawings.

最初に従来のグローバルシャッタを採用するＣＭＯＳイメージセンサに係る問題点について説明する。 First, problems associated with a CMOS image sensor employing a conventional global shutter will be described.

図１は、グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。同図は、ＣＭＯＳイメージセンサの画素の構成する半導体素子の断面図とされる。 FIG. 1 is a diagram illustrating a configuration example of pixels of a CMOS image sensor that employs a global shutter. This figure is a cross-sectional view of a semiconductor element constituting a pixel of a CMOS image sensor.

同図に示されるように、半導体素子には、第１導電型（ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（適宜、受光カソード領域とも称する）１１ａが設けられている。また、半導体領域１の上部の一部に、受光カソード領域１１ａと離間して埋め込まれ、受光カソード領域１１ａよりも高不純物密度であり、受光カソード領域１１ａにより生成した信号電荷を蓄積する第２導電型（ｎ+型）の電荷蓄積領域１２ａが設けられている。さらに、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３が設けられている。 As shown in the figure, the semiconductor element includes a first conductivity type (p-type) semiconductor region 1 and a second conductivity type (n-type) that is embedded in a part of the upper portion of the semiconductor region 1 and receives light. ) Of the light receiving surface embedded region (also referred to as a light receiving cathode region as appropriate) 11a. The second conductive layer is embedded in a part of the upper portion of the semiconductor region 1 at a distance from the light receiving cathode region 11a, has a higher impurity density than the light receiving cathode region 11a, and accumulates signal charges generated by the light receiving cathode region 11a. A type (n + -type) charge storage region 12a is provided. Furthermore, a charge readout region 13 for receiving the signal charge accumulated by the charge accumulation region 12a is provided.

この例では、「第１導電型の半導体領域」としては、第１導電型の半導体基板を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を採用しても良い。 In this example, the case where a first conductivity type semiconductor substrate is used as an example of the “first conductivity type semiconductor region” is illustrated, but the first conductivity type semiconductor region is formed on the first conductivity type semiconductor substrate instead of the semiconductor substrate. A silicon epitaxial growth layer of the first conductivity type having a lower impurity density than the semiconductor substrate may be employed.

受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。電荷蓄積領域（カソード領域）１２ａと、電荷蓄積領域１２ａ直下の半導体基板（アノード領域）とで電荷蓄積ダイオードＤ２を構成している。 The light receiving cathode region 11a and the semiconductor substrate (anode region) 1 immediately below the light receiving cathode region 11a constitute a photodiode D1. A charge storage diode D2 is configured by the charge storage region (cathode region) 12a and the semiconductor substrate (anode region) immediately below the charge storage region 12a.

受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない場合、構造上、ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂを省略しても構わない。 A p + type pinning layer 11b is disposed on the light receiving cathode region 11a. A p + -type pinning layer 12b is disposed on the charge storage region 12a. The p + -type pinning layer 11b and the p + -type pinning layer 12b are layers that suppress the generation of carriers on the dark surface, and are used as preferred layers for reducing dark current. If dark current is not a problem, the p + -type pinning layer 11b and the p + -type pinning layer 12b may be omitted from the structure.

ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂ上、更にはｐ+型ピニング層１１ｂとｐ+型ピニング層１２ｂとの間の半導体基板上、および、受光カソード領域１１ａと電荷読み出し領域１３との間の半導体基板上には絶縁膜２が形成されている。絶縁膜２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。さらには、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜２として使用可能である。 On the p + -type pinning layer 11b and the p + -type pinning layer 12b, on the semiconductor substrate between the p + -type pinning layer 11b and the p + -type pinning layer 12b, and the light receiving cathode region 11a and the charge readout region 13 An insulating film 2 is formed on the semiconductor substrate. The insulating film 2 is preferably a silicon oxide film (SiO2 film), but has an insulated gate structure of an insulated gate transistor (MIS transistor) using various insulating films other than the silicon oxide film (SiO2 film). Also good. For example, an ONO film composed of a three-layered film of silicon oxide film (SiO2 film) / silicon nitride film (Si3N4 film) / silicon oxide film (SiO2 film) may be used. Furthermore, at least one element of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi) is contained. An oxide containing or silicon nitride containing these elements can be used as the insulating film 2.

絶縁膜２上には、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置され、第１の電位制御手段を構成している。さらに、絶縁膜２上には、電荷蓄積領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置され、第２の電位制御手段を構成している。 On the insulating film 2, the transfer of the signal charge from the light receiving cathode region 11a to the charge storage region 12a is controlled by controlling the potential of the first transfer channel formed between the light receiving cathode region 11a and the charge storage region 12a. A gate electrode 31 is disposed and constitutes a first potential control means. Further, the signal charge is transferred from the charge accumulation region 12 a to the charge readout region 13 by controlling the potential of the second transfer channel formed between the charge accumulation region 12 a and the charge readout region 13 on the insulating film 2. The read gate electrode 32 is arranged to constitute second potential control means.

電荷読み出し領域１３には、読み出し用バッファアンプ２０を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。 The charge readout region 13 is connected to the gate electrode of a signal readout transistor (amplification transistor) MA1 constituting the readout buffer amplifier 20. The drain electrode of the signal readout transistor (amplification transistor) MA1 is connected to the power supply VDD, and the source electrode is connected to the drain electrode of the pixel selection switching transistor MS1.

画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ1が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1で増幅された電荷読み出し領域１３の電位に対応する電流が垂直信号線Ｂ1に流れる。 The source electrode of the pixel selection switching transistor MS1 is connected to the vertical signal line B1, and the horizontal line selection control signal S is applied to the gate electrode. By making the selection control signal S high (H) level, the switching transistor MS1 becomes conductive, and a current corresponding to the potential of the charge reading region 13 amplified by the signal reading transistor (amplifying transistor) MA1 is applied to the vertical signal line B1. Flowing into.

また、電荷読み出し領域１３には、読み出し用バッファアンプ２０を構成するリセットトランジスタＴＲのソース電極が接続されている。リセットトランジスタＴＲのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒが与えられる。リセット信号をハイ（Ｈ）レベルにして、受光カソード領域１１ａ及び電荷蓄積領域１２ａに蓄積された信号電荷を吐き出し、受光カソード領域１１ａ及び電荷蓄積領域１２ａをリセットする。 The charge readout region 13 is connected to the source electrode of the reset transistor TR constituting the read buffer amplifier 20. The drain electrode of the reset transistor TR is connected to the power supply VDD, and the reset signal R is given to the gate electrode. The reset signal is set to a high (H) level, the signal charges accumulated in the light receiving cathode region 11a and the charge accumulation region 12a are discharged, and the light receiving cathode region 11a and the charge accumulation region 12a are reset.

ところで、光電荷がフォトダイオードから全画素同時に読み出されてから浮遊拡散容量（ＦＤ）に出力されるまでの蓄積時間が異なると、その蓄積時間が長くなるとともに信号成分に対するスミア成分を主成分とするノイズ量が増大する。 By the way, if the accumulation time from when the photocharge is read out from the photodiode simultaneously to all pixels is output to the floating diffusion capacitor (FD) is different, the accumulation time becomes longer and the smear component for the signal component is the main component. The amount of noise to be increased.

図１に示されるように、グローバルシャッタを採用したＣＭＯＳイメージセンサでは画素毎に電荷蓄積領域１２ａが設けられている。電荷蓄積領域１２ａにおいて、電荷が保持されている期間内に、例えば、高輝度被写体に係る受光があると、受光用表面埋込領域１１aから電荷蓄積領域１２ａに信号が漏れ込み、ノイズが発生する。また、この際、被写体が移動すると被写体が移動した軌跡状にノイズ（以下、軌跡状ノイズ）が発生する。ノイズの大きさＰは、式（１）で定義される。 As shown in FIG. 1, in a CMOS image sensor employing a global shutter, a charge accumulation region 12a is provided for each pixel. In the charge accumulation region 12a, for example, when light is received from a high-luminance subject within a period in which the charge is held, a signal leaks from the light receiving surface embedded region 11a to the charge accumulation region 12a, and noise is generated. . At this time, when the subject moves, noise (hereinafter referred to as locus-like noise) is generated in a locus shape where the subject moves. The noise magnitude P is defined by equation (1).

・・・（１）

... (1)

式（１）において、ＨおよびＭは、それぞれ単位時間・単位輝度あたりの受光用表面埋込領域１１ａの出力および電荷蓄積領域１２ａの出力を表す。また、ＴhおよびＴmは、受光用表面埋込領域１１ａの蓄積時間（露光時間）および電荷蓄積領域１２ａの保持時間を表している。 In Expression (1), H and M represent the output of the light receiving surface buried region 11a and the output of the charge storage region 12a per unit time and unit luminance, respectively. Th and Tm represent the accumulation time (exposure time) of the light receiving surface buried region 11a and the holding time of the charge accumulation region 12a.

ここで、式（１）におけるＭ（電荷蓄積領域１２ａの出力）は波長依存性や入射光の入射角度に依存性があり、次の理由により波長の長い順番に大きな値となることが知られている。 Here, M (output of the charge storage region 12a) in the formula (1) is dependent on the wavelength dependency and the incident angle of incident light, and is known to increase in order of increasing wavelength for the following reason. ing.

すなわち、シリコンの光吸収係数が光の波長により異なるため、長波長側の方が深い場所で光電変換が起こり、その結果、長波長側の方が受光用表面埋込領域１１ａ以外の場所で光電変換が起こりやすいことによる。 That is, since the light absorption coefficient of silicon differs depending on the wavelength of light, photoelectric conversion occurs at a location deeper on the long wavelength side, and as a result, photoelectric conversion occurs at a location other than the light receiving surface embedded region 11a on the long wavelength side. This is because conversion tends to occur.

また、光の波長は長い方が、回折角が大きくなり、その結果、電荷蓄積領域１２ａに光が侵入しやすいことによる。 Further, the longer the wavelength of light, the larger the diffraction angle, and as a result, light easily enters the charge storage region 12a.

このように、式（１）におけるＭは、波長の長い順番に大きな値となるので、例えば、ベイヤ配列の画素の場合、通常、ノイズの大きさＰもＲ，Ｇ，Ｂの順番に大きくなる。 Thus, since M in Equation (1) becomes a large value in the order of longer wavelengths, for example, in the case of a pixel with a Bayer array, normally, the noise magnitude P also increases in the order of R, G, and B. .

図２は、従来のＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図の例では、画素の色毎の棒グラフにより、ノイズの大きさが表されている。なお、ノイズの大きさはｄＢで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。図２に示されるように、赤色（Ｒ）の画素のノイズが最も多きく、次いで緑色（Ｇ）、青色（Ｂ）の順にノイズが大きくなっている。 FIG. 2 is a diagram for explaining the magnitude of noise corresponding to the color of a pixel in a conventional CMOS image sensor. In the example shown in the figure, the magnitude of noise is represented by a bar graph for each pixel color. Since the magnitude of noise is expressed in dB, the magnitude of noise becomes smaller as the height of the bar graph increases. As shown in FIG. 2, the red (R) pixel has the largest noise, followed by green (G) and blue (B).

なお、図中ＧＢは、行列状に画素が配列された画素アレイにおいて青色の画素と同じ行に配置された緑色の画素を意味し、図中ＧＲは、行列状に画素が配列された画素アレイにおいて赤色の画素と同じ行に配置された緑色の画素を意味する。 In the figure, GB denotes a green pixel arranged in the same row as a blue pixel in a pixel array in which pixels are arranged in a matrix, and GR in the figure denotes a pixel array in which pixels are arranged in a matrix. Means a green pixel arranged in the same row as the red pixel.

また、画素アレイに配置された画素の全行数をＮとし、最終行の電荷蓄積領域１２ａでの保持時間をＴlとすると、第ｎ行の電荷蓄積領域１２ａでの保持時間Ｔmは、式（２）により表される。 Also, assuming that the total number of rows of pixels arranged in the pixel array is N and the holding time in the charge storage region 12a in the last row is Tl, the holding time Tm in the charge storage region 12a in the nth row is expressed by the formula ( 2).

・・・（２）

... (2)

式（２）から分かる通り、最初に読む行と最後に読む行で保持時間の差が大きくなる。
このため、式（１）におけるＴhも行によって異なる。 As can be seen from equation (2), the difference in retention time between the first read line and the last read line increases.
For this reason, Th in equation (1) also varies from line to line.

図３は、行列状に画素が配列された画素アレイにおける各行の画素の電荷の保持時間を説明する図である。同図は、横軸が時間とされ、縦軸に画素の行が示されている。図３に示されるように、第１行目、第２行目、・・・と読み出し順が後になるのに従って保持時間が増加している。 FIG. 3 is a diagram for explaining the charge retention time of the pixels in each row in the pixel array in which the pixels are arranged in a matrix. In this figure, the horizontal axis represents time, and the vertical axis represents pixel rows. As shown in FIG. 3, the holding time increases as the reading order becomes later in the first row, the second row,.

従って、式（１）より読み出し順が後の行の画素ほどノイズが大きくなることが分かる。 Therefore, it can be seen from the equation (1) that the noise becomes larger in the pixels in the row in which the reading order is later.

このように、従来のＣＭＯＳイメージセンサには、画素の色によってノイズの大きさが異なり、さらに読出し順によってノイズの大きさが異なるという問題があった。 As described above, the conventional CMOS image sensor has a problem that the magnitude of noise varies depending on the color of the pixel, and further, the magnitude of noise varies depending on the reading order.

そこで本技術では、ノイズをできるだけ小さく、かつできるだけ平準化できるようにし、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにする。 Therefore, in the present technology, the noise can be made as small as possible and leveled as much as possible, and the influence of noise caused by signal leakage in the image sensor can be reduced.

図４は、本技術が適用される固体撮像デバイスの構成例を示すブロック図である。同図に示される固体撮像素子は、例えば、ＣＭＯＳイメージセンサとして構成される。 FIG. 4 is a block diagram illustrating a configuration example of a solid-state imaging device to which the present technology is applied. The solid-state imaging device shown in the figure is configured as a CMOS image sensor, for example.

図４に示されるＣＭＯＳイメージセンサ１１０は、図示せぬ半導体基板（チップ）に形成された画素アレイ１１１と、当該画素アレイ１１１と同じ半導体基板上に集積された周辺回路とを有する構成となっている。周辺回路には、例えば、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４およびシステム制御部１１５が含まれる。 A CMOS image sensor 110 shown in FIG. 4 includes a pixel array 111 formed on a semiconductor substrate (chip) (not shown) and a peripheral circuit integrated on the same semiconductor substrate as the pixel array 111. Yes. The peripheral circuits include, for example, a vertical drive unit 112, a column processing unit 113, a horizontal drive unit 114, and a system control unit 115.

ＣＭＯＳイメージセンサ１１０にはさらに、信号処理部１１８およびデータ格納部１１９が設けられる。信号処理部１１８およびデータ格納部１１９については、例えば、ＣＭＯＳイメージセンサ１１０とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)などによって構成されるようにしてもよい。外部信号処理部は、ＤＳＰやＣＰＵ等のコンピュータベースのハードウエアと、これを制御するためのソフトウェアによる処理によっても実現可能である。外部信号処理部は通常、データ格納部１１９を実現のためにメモリを含んで構成される。なお、外部信号処理部を、ＣＭＯＳイメージセンサ１１０と同じ基板上に搭載しても構わない。 The CMOS image sensor 110 is further provided with a signal processing unit 118 and a data storage unit 119. The signal processing unit 118 and the data storage unit 119 may be configured by, for example, an external signal processing unit provided on a substrate different from the CMOS image sensor 110, such as a DSP (Digital Signal Processor). The external signal processing unit can also be realized by processing based on computer-based hardware such as a DSP or CPU and software for controlling the hardware. The external signal processing unit is usually configured to include a memory for realizing the data storage unit 119. The external signal processing unit may be mounted on the same substrate as the CMOS image sensor 110.

画素アレイ１１１は、入射光量に応じた電荷量の光電荷（以下、“信号電荷”あるいは単に“電荷”と記述する場合もある）を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されて構成されている。単位画素の基本的な断面および回路構成は、例えば、図１と同じ構成でもよいし、一部異なる構成でもよい。 The pixel array 111 is a unit pixel having a photoelectric conversion element that generates photoelectric charges (hereinafter sometimes referred to as “signal charges” or simply “charges”) with a charge amount corresponding to the amount of incident light, and accumulates the photoelectric charges inside. Hereinafter, it may be simply referred to as “pixel”), and is arranged in a two-dimensional array. The basic cross section and circuit configuration of the unit pixel may be, for example, the same configuration as in FIG. 1 or a partially different configuration.

画素アレイ１１１には、行列状に配置された各画素に対して行ごとに画素駆動線１１６が図中水平方向（画素行の画素の配列方向）に形成され、列ごとに垂直信号線１１７が図中垂直方向に形成されている。 In the pixel array 111, pixel drive lines 116 are formed in the horizontal direction in the figure (pixel arrangement direction of pixels in the pixel row) for each pixel arranged in a matrix, and a vertical signal line 117 is provided for each column. It is formed in the vertical direction in the figure.

なお、図４では、便宜上、画素駆動線１１６が１本の線として示されているが、実際には１本に限られるものではない。例えば、リセットトランジスタのゲートにリセットパルスＲＳＴを印加するリセット線、選択トランジスタのゲートに選択パルスＳＥＬを印加する選択線（走査線）が、この画素駆動線１１６に含まれる。さらに、選択パルスとともに、印加することで、同じ行内の画素の信号電圧を選択的に読み出すためのトリガパルスを供給するトリガ線も画素駆動線１１６に含まれる。 In FIG. 4, for the sake of convenience, the pixel drive line 116 is shown as a single line, but it is not limited to one in practice. For example, the pixel drive line 116 includes a reset line that applies the reset pulse RST to the gate of the reset transistor and a selection line (scanning line) that applies the selection pulse SEL to the gate of the selection transistor. Furthermore, the pixel drive line 116 also includes a trigger line that supplies a trigger pulse for selectively reading out the signal voltage of the pixels in the same row by being applied together with the selection pulse.

画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。 One end of the pixel drive line 116 is connected to an output end corresponding to each row of the vertical drive unit 112.

垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ１１１の各画素を、所定画素領域（本実施形態では全画素）で同時に、あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系と掃出し走査系は、画素行ごとの走査線を独立に駆動する回路とされる。 The vertical drive unit 112 is configured by a shift register, an address decoder, and the like, and is a pixel drive unit that drives each pixel of the pixel array 111 simultaneously in a predetermined pixel region (all pixels in this embodiment) or in units of rows. . Although the specific configuration of the vertical driving unit 112 is not illustrated, the vertical driving unit 112 generally has two scanning systems, a reading scanning system and a sweeping scanning system. The readout scanning system and the sweep scanning system are circuits that independently drive scanning lines for each pixel row.

掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子（図２のフォトダイオード１０１に対応）の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。 Unnecessary charges are swept out (reset) from the photoelectric conversion elements of the unit pixels in the readout row by sweep scanning by the sweep scanning system. A so-called electronic shutter operation is performed by sweeping (reset) unnecessary charges by the sweep scanning system. Here, the electronic shutter operation refers to an operation in which the photoelectric charge (corresponding to the photodiode 101 in FIG. 2) of the photoelectric conversion element is discarded and exposure is newly started (photocharge accumulation is started).

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。 The signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation. The period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation time (exposure time) in the unit pixel.

垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。 A signal output from each unit pixel of the pixel row selectively scanned by the vertical driving unit 112 is supplied to the column processing unit 113 through each vertical signal line 117. The column processing unit 113 performs predetermined signal processing on signals output from the unit pixels in the selected row through the vertical signal line 117 for each pixel column of the pixel array 111, and temporarily outputs the pixel signals after the signal processing. Hold on.

具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３に、ノイズ除去処理の機能以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号に変換して出力することも可能である。 Specifically, the column processing unit 113 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing. By the CDS processing by the column processing unit 113, pixel-specific fixed pattern noise such as reset noise and threshold variation of the amplification transistor is removed. In addition to the noise removal processing function, the column processing unit 113 may have, for example, an AD (analog-digital) conversion function to convert the signal level into a digital signal and output it.

水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。 The horizontal driving unit 114 includes a shift register, an address decoder, and the like, and selects a unit circuit corresponding to the pixel column of the column processing unit 113. By the selective scanning by the horizontal driving unit 114, the pixel signals subjected to signal processing by the column processing unit 113 are sequentially output.

システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。 The system control unit 115 includes a timing generator that generates various timing signals, and the vertical driving unit 112, the column processing unit 113, the horizontal driving unit 114, and the like based on the various timing signals generated by the timing generator. Drive control is performed.

信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。加算処理の目的としては、例えば、平均化によるランダムノイズの抑圧、あるいはまた、その他の目的で加算される場合もある。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。 The signal processing unit 118 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 113. The purpose of the addition processing may be, for example, suppression of random noise by averaging, or addition for other purposes. The data storage unit 119 temporarily stores data necessary for the signal processing in the signal processing unit 118.

図４の例では、カラム処理部１１３および水平駆動部１１４が図中の下側にのみ設けられているが、例えば、カラム処理部１１３および水平駆動部１１４が図中の上下両側それぞれ１つずつに設けられるようにしてもよい。すなわち、ＣＭＯＳイメージセンサ１１０を、いわゆる上下読み出し方式で駆動させるようにしてもよい。 In the example of FIG. 4, the column processing unit 113 and the horizontal driving unit 114 are provided only on the lower side in the drawing. For example, the column processing unit 113 and the horizontal driving unit 114 are respectively provided on each of the upper and lower sides in the drawing. May be provided. That is, the CMOS image sensor 110 may be driven by a so-called vertical readout method.

ＣＭＯＳイメージセンサ１１０を上下読み出し方式で駆動させることにより、例えば、上側のカラム処理部に赤色の画素および青色の画素の信号電圧が出力され、下側のカラム処理部に緑色の画素の信号電圧が出力されるようにすることができる。ＣＭＯＳイメージセンサ１１０を上下読み出し方式で駆動させる場合、画素の１列に対して垂直信号線１１７が２本ずつ設けられることになる。 By driving the CMOS image sensor 110 using the vertical readout method, for example, signal voltages of red pixels and blue pixels are output to the upper column processing unit, and signal voltages of green pixels are output to the lower column processing unit. Can be output. When the CMOS image sensor 110 is driven by the vertical readout method, two vertical signal lines 117 are provided for each column of pixels.

なお、画素アレイ１１１での画素の配置の方式として、一般的にベイヤ(Bayer)配列が採用されることが多い。ベイヤ配列においては、２行２列の画素の１行１列目に赤色の画素が配置され、１行２列目に緑色の画素が配置され、２行１列目に緑色の画素が配置され、２行２列目に青色の画素が配置される。すなわち、ベイヤ配列においては、上述した４つ（２行２列の赤色、緑色、緑色、青色）の画素から成る１組の画素群が実質的な単位画素として取り扱われる。 In general, a Bayer array is often used as a pixel arrangement method in the pixel array 111. In the Bayer array, a red pixel is arranged in the first row and the first column of the pixels in the second row and the second column, a green pixel is arranged in the first row and the second column, and a green pixel is arranged in the second row and the first column. A blue pixel is arranged in the second row and the second column. That is, in the Bayer array, a set of pixel groups composed of the above-described four pixels (two rows and two columns of red, green, green, and blue) are handled as substantial unit pixels.

図４に示される画素アレイ１１１においても、ベイヤ配列が採用されているものとし、上述した４つの画素から成る１組の画素群が実質的な単位画素として取り扱われるものとする。 In the pixel array 111 shown in FIG. 4, it is assumed that a Bayer array is adopted, and a set of pixel groups including the four pixels described above is handled as a substantial unit pixel.

図５は、画素アレイ１１１における画素の配置例を示す図である。同図に示される画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２は、それぞれ上述した４つの画素から成る１組の画素群であり、実質的な単位画素として取り扱われる。すなわち、各画素群を実質的な単位画素とした場合、図５の画素アレイは２行２列に配置された単位画素（実際には４つの画素から成る画素群）によって構成されている。 FIG. 5 is a diagram illustrating an arrangement example of pixels in the pixel array 111. The pixel group 131-1, the pixel group 131-2, the pixel group 132-1 and the pixel group 132-2 shown in the figure are a set of pixel groups each composed of the four pixels described above. Treated as a unit pixel. That is, when each pixel group is a substantial unit pixel, the pixel array in FIG. 5 is configured by unit pixels (actually a group of four pixels) arranged in two rows and two columns.

ここでは、説明を簡単にするために２行２列の画素群の配置が示されているが、実際にはもっと多くの画素群によって画素アレイ１１１が構成される。 Here, in order to simplify the description, the arrangement of pixel groups of 2 rows and 2 columns is shown, but in reality, the pixel array 111 is configured by more pixel groups.

なお、同図の例は、ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用される場合の例とし、画素群の１列目には、ＶＳＬ（垂直信号線）１４１−１、および、ＶＳＬ１４１−２が設けられており、画素群の２列目には、ＶＳＬ１４２−１、および、ＶＳＬ１４２−２が設けられている。すなわち、図５の上側または下側にそれぞれカラム処理部および水平駆動部が設けられることになる。 The example shown in the figure is an example in which the vertical readout method is adopted in the CMOS image sensor 110, and the VSL (vertical signal line) 141-1 and the VSL 141-2 are in the first column of the pixel group. VSL 142-1 and VSL 142-2 are provided in the second column of the pixel group. That is, a column processing unit and a horizontal driving unit are provided on the upper side or the lower side of FIG.

画素群１３１−１において、画素１３１−１−１は赤色の画素とされ、画素１３１−１−２は緑色の画素とされ、画素１３１−１−３は緑色の画素とされ、画素１３１−１−４は、青色の画素とされる。図中に示される縦長の長方形１３１−１ａは、便宜上、画素１３１−１−１乃至画素１３１−１−４のフローティングデフュージョンをまとめて示すものである。 In the pixel group 131-1, the pixel 131-1-1 is a red pixel, the pixel 131-1-2 is a green pixel, the pixel 131-1-3 is a green pixel, and the pixel 131-1. -4 is a blue pixel. A vertically long rectangle 131-1a shown in the figure collectively indicates floating diffusions of the pixels 131-1-1 to 131-1-4.

画素群１３１−２、画素群１３２−１、および画素群１３２−２についても、画素群１３１−１の場合と同様に、赤色の画素、緑色の画素、および青色の画素がそれぞれ配置され、それら４つの画素のフローティングデフュージョンがまとめて１つの長方形として示されている。 Similarly to the case of the pixel group 131-1, the pixel group 131-2, the pixel group 132-1 and the pixel group 132-2 are arranged with red pixels, green pixels, and blue pixels, respectively. Four pixel floating diffusions are collectively shown as one rectangle.

画素群１３１−１のフローティングデフュージョン１３１−１ａは、ＶＳＬ１４１−２に接続され、画素群１３２−１のフローティングデフュージョン１３２−１ａは、ＶＳＬ１４１−１に接続される。また、画素群１３１−２のフローティングデフュージョン１３１−２ａは、ＶＳＬ１４２−２に接続され、画素群１３２−２のフローティングデフュージョン１３２−２ａは、ＶＳＬ１４２−１に接続される。 The floating diffusion 131-1a of the pixel group 131-1 is connected to the VSL 141-2, and the floating diffusion 132-1a of the pixel group 132-1 is connected to the VSL 141-1. In addition, the floating diffusion 131-2a of the pixel group 131-2 is connected to the VSL 142-2, and the floating diffusion 132-2a of the pixel group 132-2 is connected to the VSL 142-1.

なお、ベイヤ配列の各画素群においては、緑色の画素が２つ存在し、一方は赤色の画素と同じ行に配置され、一方は緑色の画素と同じ行に配置される。個々の画素を簡単に表記する場合、赤色の画素はＲ、青色の画素はＢで示し、赤色の画素と同じ行の緑色の画素はＧＲ、青色の画素と同じ行の緑色の画素はＧＢで示すことにする。 In each Bayer array pixel group, there are two green pixels, one arranged in the same row as the red pixels and one arranged in the same row as the green pixels. When each pixel is simply expressed, a red pixel is indicated by R, a blue pixel is indicated by B, a green pixel in the same row as the red pixel is GR, and a green pixel in the same row as the blue pixel is GB. I will show you.

また、図５に示されるように、画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２のそれぞれは、図中水平方向の点線で示されるリセット線ＲＳＴ、および、選択線ＳＥＬに接続される。さらに、画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２のそれぞれは、図中水平方向の実線で示されるトリガ線ＴＲＧ＿ＧＲ、ＴＲＧ＿Ｒ，ＴＲＧ＿Ｂ、およびＴＲＧ＿ＢＲに接続される。 Further, as shown in FIG. 5, each of the pixel group 131-1, the pixel group 131-2, the pixel group 132-1, and the pixel group 132-2 is indicated by a reset line RST indicated by a horizontal dotted line in the drawing. And the selection line SEL. Further, each of the pixel group 131-1, the pixel group 131-2, the pixel group 132-1, and the pixel group 132-2 is connected to trigger lines TRG_GR, TRG_R, TRG_B, and TRG_BR indicated by horizontal solid lines in the drawing. Connected.

トリガ線ＴＲＧ＿ＧＲは、各画素群のＧＲの画素にトリガパルスを供給するための配線とされ、トリガ線ＴＲＧ＿Ｒは、各画素群のＲの画素にトリガパルスを供給するための配線とされる。また、トリガ線ＴＲＧ＿Ｂは、各画素群のＢの画素にトリガパルスを供給するための配線とされ、トリガ線ＴＲＧ＿Ｒは、各画素群のＧＢの画素にトリガパルスを供給するための配線とされる。 The trigger line TRG_GR is a wiring for supplying a trigger pulse to the GR pixels of each pixel group, and the trigger line TRG_R is a wiring for supplying a trigger pulse to the R pixels of each pixel group. The trigger line TRG_B is a wiring for supplying a trigger pulse to the B pixel of each pixel group, and the trigger line TRG_R is a wiring for supplying a trigger pulse to the GB pixel of each pixel group. .

例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−２および画素１３１−２−２から信号電圧を読み出すことができる。また、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｒを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−１および画素１３１−２−１から信号電圧を読み出すことができる。 For example, when the signal of the selection line SEL connected to the pixel group 131-1 and the pixel group 131-2 is set to “H” and the trigger line TRG_GR is set to “H”, the pixel is set via the VSL 141-2 and the VSL 142-2. The signal voltage can be read from 131-1-2 and the pixel 131-2-2. Further, for example, when the signal of the selection line SEL connected to the pixel group 131-1 and the pixel group 131-2 is “H” and the trigger line TRG_R is “H”, the signal passes through the VSL 141-2 and the VSL 142-2. Thus, the signal voltage can be read from the pixel 131-1-1 and the pixel 131-2-1.

さらに、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｂを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−４および画素１３１−２−４から信号電圧を読み出すことができる。また、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−３および画素１３１−２−３から信号電圧を読み出すことができる。 Further, for example, when the signal of the selection line SEL connected to the pixel group 131-1 and the pixel group 131-2 is “H” and the trigger line TRG_B is “H”, the signal passes through the VSL 141-2 and the VSL 142-2. Thus, the signal voltage can be read from the pixel 131-1-4 and the pixel 131-2-4. Further, for example, when the signal of the selection line SEL connected to the pixel group 131-1 and the pixel group 131-2 is “H” and the trigger line TRG_GB is “H”, the signal passes through the VSL 141-2 and the VSL 142-2. Thus, the signal voltage can be read from the pixel 131-1-3 and the pixel 131-2-3.

また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−２および画素１３２−２−２から信号電圧を読み出すことができる。また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｒを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−１および画素１３２−２−１から信号電圧を読み出すことができる。 For example, when the signal of the selection line SEL connected to the pixel group 132-1 and the pixel group 132-2 is “H” and the trigger line TRG_GR is “H”, the signal passes through the VSL 141-1 and the VSL 142-1. Thus, the signal voltage can be read from the pixel 132-1-2 and the pixel 132-2-2. Further, for example, when the signal of the selection line SEL connected to the pixel group 132-1 and the pixel group 132-2 is “H” and the trigger line TRG_R is “H”, the signal passes through the VSL 141-1 and the VSL 142-1. Thus, the signal voltage can be read from the pixel 132-1-1 and the pixel 132-2-1.

さらに、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｂを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−４および画素１３２−２−４から信号電圧を読み出すことができる。また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−３および画素１３２−２−３から信号電圧を読み出すことができる。 Furthermore, for example, when the signal of the selection line SEL connected to the pixel group 132-1 and the pixel group 132-2 is “H” and the trigger line TRG_B is “H”, the signal passes through the VSL 141-1 and the VSL 142-1. Thus, the signal voltage can be read from the pixel 132-1-4 and the pixel 132-2-4. For example, when the signal of the selection line SEL connected to the pixel group 132-1 and the pixel group 132-2 is “H” and the trigger line TRG_GB is “H”, the signal passes through the VSL 141-1 and the VSL 142-1. Thus, the signal voltage can be read from the pixel 132-1-3 and the pixel 132-2-3.

なお、Ｒの画素またはＢの画素から読み出された信号電圧は、図５の上側のカラム処理部によってＡＤ変換されるものとし、ＧＲの画素またはＧＢの画素から読み出された信号電圧は、図５の下側のカラム処理部によってＡＤ変換されるものとする。 The signal voltage read from the R pixel or B pixel is AD-converted by the upper column processing unit in FIG. 5, and the signal voltage read from the GR pixel or GB pixel is It is assumed that AD conversion is performed by the lower column processing unit in FIG.

本技術では、最初に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−１および画素１３１−２−１から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−１および画素１３２−２−１から図中上側のカラム処理部に信号電圧を読み出す。このようにして、最初に全てのＲの画素から信号電圧を読み出す。これを、例えば、第１の工程と称することにする。 In the present technology, first, the upper selection line SEL in the drawing is set to “H”, the trigger line TRG_R is set to “H”, and the pixel 131-1-1 and the pixel 131-are set via the VSL 141-2 and VSL 142-2. The signal voltage is read from 2-1 to the upper column processing unit in the figure. Thereafter, the selection line SEL on the lower side in the drawing is set to “H”, the trigger line TRG_R is set to “H”, and the pixels 132-1-1 and 132-2 are set via the VSL 141-1 and the VSL 142-1. The signal voltage is read from 1 to the upper column processing unit in the figure. In this way, signal voltages are first read from all R pixels. This will be referred to as a first step, for example.

本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−２および画素１３１−２−２から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−２および画素１３２−２−２から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのＧＲの画素から信号電圧を読み出す。これを、例えば、第２の工程と称することにする。 In the present technology, next, the upper selection line SEL in the drawing is set to “H”, the trigger line TRG_GR is set to “H”, and the pixels 131-1-2 and the pixel 131-are set via the VSL 141-2 and the VSL 142-2. The signal voltage is read from 2-2 to the lower column processing unit in the figure. Thereafter, the selection line SEL on the lower side in the drawing is set to “H”, the trigger line TRG_GR is set to “H”, and the pixels 132-1-2 and 132-2 are connected via the VSL 141-1 and the VSL 142-1. The signal voltage is read from 2 to the lower column processing unit in the figure. In this way, the signal voltage is read from all the GR pixels. This will be referred to as a second step, for example.

本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−３および画素１３１−２−３から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−３および画素１３２−２−３から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのＧＢの画素から信号電圧を読み出す。これを、例えば、第３の工程と称することにする。 In the present technology, next, the upper selection line SEL in the drawing is set to “H”, the trigger line TRG_GB is set to “H”, and the pixels 131-1-3 and 131-are connected via the VSL 141-2 and VSL 142-2. The signal voltage is read from 2-3 to the lower column processing unit in the figure. Thereafter, the selection line SEL on the lower side in the drawing is set to “H”, the trigger line TRG_GB is set to “H”, and the pixels 132-1-3 and 132-2 are set via the VSL 141-1 and VSL 142-1. The signal voltage is read from 3 to the lower column processing unit in the figure. In this way, signal voltages are read from all GB pixels. This will be referred to as a third step, for example.

本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｂを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−４および画素１３１−２−４から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｂを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−４および画素１３２−２−４から図中上側のカラム処理部に信号電圧を読み出す。このようにして、全てのＢの画素から信号電圧を読み出す。これを、例えば、第４の工程と称することにする。 In the present technology, next, the upper selection line SEL in the drawing is set to “H”, the trigger line TRG_B is set to “H”, and the pixels 131-1-4 and 131-are connected via the VSL 141-2 and VSL 142-2. The signal voltage is read from 2-4 to the upper column processing unit in the figure. Thereafter, the selection line SEL on the lower side in the drawing is set to “H”, the trigger line TRG_B is set to “H”, and the pixels 132-1-4 and 132-2 are connected via the VSL 141-1 and VSL 142-1. The signal voltage is read from 4 to the upper column processing unit in the figure. In this way, signal voltages are read from all the B pixels. This will be referred to as a fourth step, for example.

第１の工程乃至第４の工程を実行することで、例えば、図６に示されるように、図中上側のカラム処理部によってＲの画素の画素信号とＢの画素の画素信号が生成され、図中上側のカラム処理部によってＧＲの画素の画素信号とＧＢの画素の画素信号が生成される。例えば、行毎に読み出された各色の画素の信号電圧から生成された各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部１１８を介してデータ格納部１１９に格納される。そして、信号処理部１１８は、データ格納部１１９に格納された画素信号を並べ替えることで画像データを生成する。 By performing the first to fourth steps, for example, as shown in FIG. 6, the pixel processing signal of the R pixel and the pixel signal of the B pixel are generated by the upper column processing unit in the drawing, In the drawing, a pixel signal of the GR pixel and a pixel signal of the GB pixel are generated by the upper column processing unit. For example, the pixel signal of each color generated from the signal voltage of the pixel of each color read for each row is stored in the data storage unit 119 via the signal processing unit 118 in association with the information indicating the pixel position. Is done. Then, the signal processing unit 118 generates image data by rearranging the pixel signals stored in the data storage unit 119.

このようにすることで、本技術では、ノイズが蓄積されやすい画素から順番に信号電圧を読み出すことができる。 By doing in this way, in this art, a signal voltage can be read in order from a pixel in which noise is easy to accumulate.

なお、第１の工程乃至第４の工程は、図４のシステム制御部１１５のタイミングジェネレータ等によって生成されるタイミング信号によって垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４の駆動が制御されることにより実現される。すなわち、システム制御部１１５は、第１の工程乃至第４の工程における信号電圧の読み出しを可能とするタイミング信号を生成するようになされている。 In the first to fourth steps, the driving of the vertical driving unit 112, the column processing unit 113, and the horizontal driving unit 114 is controlled by a timing signal generated by the timing generator of the system control unit 115 in FIG. It is realized by doing. That is, the system control unit 115 generates a timing signal that enables reading of the signal voltage in the first to fourth steps.

図５の例では、ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されていることを前提に説明したが、本技術において必ずしも上下読み出し方式が採用される必要はない。ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されない場合、垂直信号線は画素の各列に１本ずつ設けられることになる。例えば、図５においてＶＳＬ１４１−２およびＶＳＬ１４２−２が設けられず、ＶＳＬ１４１−１およびＶＳＬ１４２−１のみが設けられることになる。 In the example of FIG. 5, the description has been made on the assumption that the vertical readout method is adopted in the CMOS image sensor 110, but the vertical readout method is not necessarily adopted in the present technology. When the vertical readout method is not employed in the CMOS image sensor 110, one vertical signal line is provided for each column of pixels. For example, in FIG. 5, VSL 141-2 and VSL 142-2 are not provided, but only VSL 141-1 and VSL 142-1 are provided.

ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されない場合、第１の工程乃至第４の工程において、Ｒ、ＧＲ、ＧＢ、Ｂのそれぞれの画素の信号電圧がＶＳＬ１４１−１およびＶＳＬ１４２−１を介して図中下側のカラム処理部に読み出されることになる。 In the case where the CMOS image sensor 110 does not employ the vertical readout method, the signal voltages of the R, GR, GB, and B pixels in the first to fourth steps are illustrated via the VSL 141-1 and the VSL 142-1. The data is read by the middle and lower column processing units.

図７は、本技術を適用した場合の各画素の保持時間について説明する図である。図７は、図３と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図７においては、線２１１によりＲの画素の保持時間が示されており、線２１２によりＧＲの画素の保持時間が示されており、線２１３によりＧＢの画素の保持時間が示されており、線２１４によりＢの画素の保持時間が示されている。さらに、図７においては、参考として従来の各画素の保持時間が線２１５により示されている。 FIG. 7 is a diagram illustrating the retention time of each pixel when the present technology is applied. In FIG. 7, as in FIG. 3, the horizontal axis represents time, and the vertical axis represents a row of pixels. In FIG. 7, the retention time of the R pixel is indicated by a line 211, the retention time of the GR pixel is indicated by a line 212, and the retention time of the GB pixel is indicated by a line 213. The line 214 indicates the retention time of the B pixel. Further, in FIG. 7, the retention time of each conventional pixel is shown by a line 215 for reference.

例えば、線２１５で示される保持時間をＴｍとし、最終行の保持時間をｔｌとする。そして、線２１１で示される保持時間をＴｍ（Ｒ）とし、線２１２で示される保持時間をＴｍ（ＧＲ）とし、線２１３で示される保持時間をＴｍ（ＧＢ）とし、線２１４で示される保持時間をＴｍ（Ｂ）とする。画素アレイに配置された画素の全行数をＮとすると、第ｎ行におけるそれぞれの保持時間は、式（３）乃至式（６）により表すことができる。 For example, the holding time indicated by the line 215 is Tm, and the holding time of the last row is tl. The holding time indicated by the line 211 is Tm (R), the holding time indicated by the line 212 is Tm (GR), the holding time indicated by the line 213 is Tm (GB), and the holding time indicated by the line 214 is set. Let time be Tm (B). When the total number of rows of pixels arranged in the pixel array is N, each holding time in the nth row can be expressed by Equations (3) to (6).

・・・（３）

・・・（４）

・・・（５）

・・・（６）

... (3)

... (4)

... (5)

... (6)

式（３）より、Ｔｍ（Ｒ）は画素アレイ１１１の全行で保持時間を短縮することができる。これにより、Ｒの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。 From Expression (3), Tm (R) can shorten the holding time in all rows of the pixel array 111. As a result, noise included in the signal voltage output from the R pixel can be reduced in all rows.

式（４）より、Ｔｍ（ＧＲ）は、ｎ＞Ｎ／３の行において保持時間を短縮することができる。これにより、ｎ＞Ｎ／３の行においてＧＲの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。 From Equation (4), Tm (GR) can shorten the holding time in a row where n> N / 3. As a result, noise included in the signal voltage output from the GR pixel in the row of n> N / 3 can be reduced in all rows.

式（５）より、Ｔｍ（ＧＢ）は、ｎ＞Ｎ／２の行で保持時間が増大し、式（６）よりＴｍ（Ｂ）は、全行で保持時間が増大する。よって、Ｂの画素のから出力される信号電圧に含まれるノイズの削減はあまり期待できない。 From equation (5), the retention time of Tm (GB) increases in rows where n> N / 2, and from equation (6), the retention time of Tm (B) increases in all rows. Therefore, the reduction of noise included in the signal voltage output from the B pixel cannot be expected so much.

しかし、本技術を適用することにより、最もノイズが混入しやすいＲの画素の保持時間を全行で短縮することができるので、画像全体としてのノイズを低減させることが可能となる。 However, by applying the present technology, it is possible to reduce the retention time of the R pixels that are most likely to be mixed with noise in all rows, so that it is possible to reduce noise in the entire image.

さらに、本技術を適用することにより、全ての色の画素において、１行目とＮ行目の保持時間の差が、従来はＴｍあったのに対し、１／４Ｔｍに短縮することができる。これにより、ノイズ量を平準化することができ、違和感の少ない自然な画像を生成することが可能となる。 Furthermore, by applying the present technology, the difference in retention time between the first row and the Nth row can be reduced to ¼ Tm compared to the conventional Tm in all color pixels. As a result, the amount of noise can be leveled, and a natural image with less discomfort can be generated.

図８は、本技術を適用したＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図では、図７に示される保持時間に対応して観測されるノイズの大きさが画素の色毎の棒グラフにより表されている。なお、図２に示した場合と同様に、ノイズの大きさはｄＢで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。また、図８のグラフにおける縦軸の目盛は、図２の場合と同じである。 FIG. 8 is a diagram illustrating the magnitude of noise according to the color of a pixel in a CMOS image sensor to which the present technology is applied. In the figure, the magnitude of noise observed corresponding to the holding time shown in FIG. 7 is represented by a bar graph for each pixel color. As in the case shown in FIG. 2, the magnitude of noise is expressed in dB. Therefore, the higher the height of the bar graph, the smaller the magnitude of noise. Further, the scale of the vertical axis in the graph of FIG. 8 is the same as that of FIG.

図８に示されるように、ＧＲの画素のノイズが最も多きく、次いでＢ、ＧＢおよびＲの順にノイズが大きくなっている。また、図２の場合と比較して、図８の場合、Ｂの画素以外の全ての色の画素においてノイズが小さくなっている。このように、本技術を適用することで、画像全体のノイズ感を低減させることができる。 As shown in FIG. 8, the noise of the GR pixel is the largest, and then the noise increases in the order of B, GB, and R. Compared to the case of FIG. 2, in the case of FIG. 8, noise is reduced in all the color pixels other than the B pixel. As described above, by applying the present technology, it is possible to reduce noise in the entire image.

ところで、以上においては、第１の工程乃至第４の工程のそれぞれにおいて、図中上側の選択線ＳＥＬが「Ｈ」とされた後、図中下側の選択線ＳＥＬが「Ｈ」とされる例について説明した。 In the above, in each of the first to fourth steps, the upper selection line SEL in the drawing is set to “H”, and then the lower selection line SEL in the drawing is set to “H”. An example was described.

しかし、例えば、第１の工程乃至第４の工程のそれぞれにおいて、図中上側の選択線ＳＥＬと図中下側の選択線ＳＥＬを同時に「Ｈ」とするようにしてもよい。この場合、例えば、最初にＶＳＬ１４１−２およびＶＳＬ１４２−２を介して信号電圧を読み出し、その後、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して信号電圧が読み出されるようにすればよい。すなわち、選択線ＳＥＬのパルスによって読み出す画素の行を選択する代わりに、信号電圧を読み出す垂直信号線（ＶＳＬ）を切り替えることによって読み出す画素の行を選択するようにしてもよい。 However, for example, in each of the first to fourth steps, the upper selection line SEL and the lower selection line SEL in the figure may be simultaneously set to “H”. In this case, for example, the signal voltage may be read first via the VSL 141-2 and VSL 142-2, and then the signal voltage may be read via the VSL 141-2 and VSL 142-2. That is, instead of selecting the pixel row to be read by the pulse of the selection line SEL, the pixel row to be read may be selected by switching the vertical signal line (VSL) for reading the signal voltage.

さらに、以上においては、各色の画素を１行毎に読み出す例について説明した。例えば、Ｒの画素として画素１３１−１−１と画素１３１−２−１を読み出した後、画素１３２−１−１と画素１３２−２−１を読み出す場合の例について説明した。 Furthermore, in the above, the example which reads the pixel of each color for every line was demonstrated. For example, the pixel 131-1-1 and the pixel 131-2-1 are read out as the R pixel, and then the pixel 132-1-1 and the pixel 132-2-1 are read.

しかし、例えば、各色の画素を２行同時に読み出すようにしてもよい。例えば、Ｒの画素として画素１３１−１−１、画素１３１−２−１、画素１３２−１−１、および画素１３２−２−１を同時に読み出すようにしてもよい。 However, for example, two rows of pixels of each color may be read simultaneously. For example, the pixel 131-1-1, the pixel 131-2-1, the pixel 132-1-1, and the pixel 132-2-1 may be read simultaneously as the R pixel.

この場合、例えば、第１の工程において、図中上側の選択線ＳＥＬと図中下側の選択線ＳＥＬを同時に「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とする。そして、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して図中上側のカラム処理部に信号電圧を読み出すと同時に、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して図中下側のカラム処理部に信号電圧を読み出す。 In this case, for example, in the first step, the upper selection line SEL and the lower selection line SEL in the figure are simultaneously set to “H”, and the trigger line TRG_R is set to “H”. Then, the signal voltage is read to the upper column processing unit in the figure via the VSL 141-2 and VSL 142-2, and simultaneously the signal voltage is read to the lower column processing unit in the figure via the VSL 141-1 and VSL 142-1. .

このようにすることで、Ｒの画素の信号電圧を２行分同時に読み出すことが可能となる。ここでは、Ｒの画素の場合を例として説明したが、ＧＲの画素、ＧＢの画素、またはＢの画素の場合も同様に、２行分同時に読み出すことが可能となる。 By doing so, it becomes possible to simultaneously read out the signal voltage of the R pixel for two rows. Here, the case of the R pixel has been described as an example. However, in the case of the GR pixel, the GB pixel, or the B pixel, two rows can be read simultaneously.

なお、いまの場合、図６を参照して説明した例とは異なり、図中上側のカラム処理部によって各色の画素のうちの一部の画素の画素信号が生成され、図中下側のカラム処理部によって他の画素の画素信号が生成されることになる。すなわち、各色の画素を２行同時に読み出す場合、図中上側のカラム処理部と図中下側のカラム処理部のそれぞれが、Ｒ、ＧＲ、ＧＢ、Ｂの画素信号をそれぞれ生成する。 In this case, unlike the example described with reference to FIG. 6, pixel signals of some of the pixels of each color are generated by the column processing unit on the upper side in the drawing, and the lower column in the drawing is displayed. Pixel signals of other pixels are generated by the processing unit. That is, when two rows of pixels of each color are read out simultaneously, the upper column processing unit in the drawing and the lower column processing unit in the drawing respectively generate R, GR, GB, and B pixel signals.

そして、各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部１１８を介してデータ格納部１１９に格納され、信号処理部１１８が、データ格納部１１９に格納された画素信号を並べ替えることで画像データを生成する。 The pixel signals of the respective colors are stored in the data storage unit 119 via the signal processing unit 118 in association with information indicating the respective pixel positions, and the signal processing unit 118 stores the pixels stored in the data storage unit 119. Image data is generated by rearranging the signals.

以上においては、各色の画素を行毎に（１行ずつまたは２行同時に）上から順に読み出す例について説明した。しかし、例えば、画素アレイ１１１の中央に位置する行から画素の読み出しが行われるようにしてもよい。 In the above description, the example in which the pixels of each color are sequentially read from the top row by row (one row at a time or two rows simultaneously) has been described. However, for example, pixels may be read from a row located in the center of the pixel array 111.

図９は、画素アレイ１１１の中央に位置する行から画素の読み出しが行われるようにした場合の各画素の保持時間の例について説明する図である。図９は、図３と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図９においては、線２３１−１および線２３１−２により各画素の保持時間が示されており、参考として上の行から順番に読み出した場合の各画素の保持時間が線２３２により示されている。 FIG. 9 is a diagram for explaining an example of the holding time of each pixel when the pixel is read from the row located in the center of the pixel array 111. In FIG. 9, as in FIG. 3, the horizontal axis represents time, and the vertical axis represents a row of pixels. In FIG. 9, the retention time of each pixel is indicated by a line 231-1 and a line 231-2. For reference, the retention time of each pixel when sequentially read from the upper row is indicated by a line 232. Has been.

すなわち、図９の場合、画素アレイ１１１の中央に位置する行である第ｎ行目の画素から読み出しが開始される。そして、第ｎ−１行目、第ｎ−２行目、・・・第１行目のように画素アレイ１１１の上方向に向かって順番に各行の画素が読み出されていく（線２３１−１）。また、図９の場合、第１行目の画素の読み出しが終了すると、第ｎ＋１行目、第ｎ＋２行目、第ｎ＋３行目、・・・のように画素アレイ１１１の下方向に向かって順番に各行の画素が読み出されていく（線２３１−２）。 That is, in the case of FIG. 9, reading is started from the pixel in the nth row, which is a row located in the center of the pixel array 111. Then, the pixels in each row are sequentially read in the upward direction of the pixel array 111 as in the (n−1) th row, the (n−2) th row,. 1). In the case of FIG. 9, when the reading of the pixels in the first row is completed, the pixel array 111 is sequentially turned downward like the (n + 1) th row, the (n + 2) th row, the (n + 3) th row,. The pixels in each row are read out (line 231-2).

このようにすることで、例えば、第α行目乃至第ｎ行目の画素については、上の行から順番に読み出した場合と比較して保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい中央上側の画素のノイズを小さくすることができる。 In this way, for example, for the pixels in the α-th row to the n-th row, the holding time can be shortened compared to the case where the pixels are sequentially read from the upper row. That is, it is possible to reduce the noise of the pixel at the upper center that is relatively noticeable on the screen.

図９に示される線２３１−１と線２３１−２は、各画素を色毎に分けることなく読み出した場合の保持時間を示しているが、例えば、画素を色毎にＲ、ＧＲ、ＧＢ、Ｂの順に読み出した場合でも、各色の画素の保持時間について線２３１−１と線２３１−２で示される特性と同様の特性が観測されるはずである。 The lines 231-1 and 231-2 shown in FIG. 9 indicate the holding time when each pixel is read without being divided for each color. For example, R, GR, GB, Even when reading is performed in the order of B, the same characteristics as those indicated by the lines 231-1 and 231-2 should be observed for the retention times of the pixels of the respective colors.

従って、画素を色毎にＲ、ＧＲ、ＧＢ、Ｂの順に読み出した場合も、各色の画素を画素アレイ１１１の中央に位置する行から読み出すことにより、画面の中央上側における各色の画素の保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい位置に配置された画素のノイズをさらに低減することが可能となる。 Therefore, even when the pixels are read out in the order of R, GR, GB, and B for each color, by reading the pixels of each color from the row located at the center of the pixel array 111, the retention time of the pixels of each color at the upper center of the screen Can be shortened. That is, it is possible to further reduce the noise of the pixels arranged at positions that are relatively easily noticed on the screen.

なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。 In addition, this technique is not restricted to application to a solid-state image sensor like a CMOS image sensor, for example. That is, the present technology is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device as an image reading unit. The present invention can be applied to all electronic devices using a solid-state image sensor. The solid-state imaging device may be formed as a one-chip, or may be in a module shape having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.

図１０は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。 FIG. 10 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.

図１０の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。 An imaging apparatus 600 in FIG. 10 includes an optical unit 601 including a lens group, a solid-state imaging device (imaging device) 602 that employs each of the pixel configurations described above, and a DSP circuit 603 that is a camera signal processing circuit. The imaging apparatus 600 also includes a frame memory 604, a display unit 605, a recording unit 606, an operation unit 607, and a power supply unit 608. The DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, the operation unit 607, and the power supply unit 608 are connected to each other via a bus line 609.

光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１１０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。 The optical unit 601 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602. The solid-state imaging device 602 converts the amount of incident light imaged on the imaging surface by the optical unit 601 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal. As the solid-state imaging device 602, a solid-state imaging device such as the CMOS image sensor 110 according to the above-described embodiment, that is, a solid-state imaging device capable of realizing imaging without distortion by global exposure can be used.

表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。 The display unit 605 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 602. The recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).

操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。 The operation unit 607 issues operation commands for various functions of the imaging apparatus 600 under the operation of the user. The power supply unit 608 appropriately supplies various power sources serving as operation power sources for the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, and the operation unit 607 to these supply targets.

上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。 As described above, the CMOS image sensor 110 according to the above-described embodiment is used as the solid-state imaging device 602, so that the second pixel signal can be extracted without performing signal addition. Since the reset noise can be accurately removed also when extracting the pixel signal, the captured image is captured by the imaging device 600 such as a video camera, a digital still camera, or a camera module for a mobile device such as a mobile phone. Image quality can be improved.

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。 In the above-described embodiment, the case where the present invention is applied to a CMOS image sensor in which unit pixels that detect signal charges corresponding to the amount of visible light as physical quantities are arranged in a matrix has been described as an example. However, the present technology is not limited to application to a CMOS image sensor, and can be applied to all column-type solid-state imaging devices in which a column processing unit is arranged for each pixel column of a pixel array unit.

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。 In addition, the present technology is not limited to application to a solid-state imaging device that senses the distribution of the amount of incident light of visible light and captures it as an image. Applicable to imaging devices and, in a broad sense, solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images. is there.

なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。 Note that the series of processes described above in this specification includes processes that are performed in parallel or individually even if they are not necessarily processed in time series, as well as processes that are performed in time series in the order described. Is also included.

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.

１１０ＣＭＯＳイメージセンサ，１１１画素アレイ１１２垂直駆動部，１１３カラム処理部，１１４水平駆動部，１１６画素駆動線，１１７垂直信号線，１１８信号処理部，１１９データ格納部，１３１−１−１乃至１３２−２−４画素，１４１−１，１４１−２ＶＳＬ，１４２−１，１４２−２ＶＳＬ 110 CMOS image sensor, 111 pixel array 112 vertical drive unit, 113 column processing unit, 114 horizontal drive unit, 116 pixel drive line, 117 vertical signal line, 118 signal processing unit, 119 data storage unit, 131-1-1 to 132 -2-4 pixels, 141-1, 141-2 VSL, 142-1, 142-2 VSL

Claims

A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region,
The plurality of trigger lines includes a first trigger line and a second trigger line,
The first trigger line is connected to a first red pixel in the pixel region;
The second trigger line is connected to a first green pixel provided in the same row as the first red pixel,
The plurality of pixels have a light receiving portion and a floating diffusion for each pixel,
The floating diffusion is supplied with signal charges generated by the light receiving unit via a charge storage region.

The plurality of trigger lines include a third trigger line and a fourth trigger line,
The third trigger line is connected to a first blue pixel in the pixel region;
The solid-state imaging device according to claim 1, wherein the fourth trigger line is connected to a second green pixel provided in the same row as the first blue pixel.

The plurality of trigger lines includes a fifth trigger line;
The fifth trigger line is connected to a second red pixel in the pixel region;
The solid-state imaging device according to claim 1, wherein the first trigger line and the fifth trigger line are provided to receive the same trigger pulse.

The plurality of trigger lines includes a sixth trigger line;
The sixth trigger line is connected to a third green pixel provided in the same row as the second red pixel,
The solid-state imaging device according to claim 3, wherein the second trigger line and the sixth trigger line are provided to receive the same trigger pulse.

The plurality of trigger lines includes a seventh trigger line;
The seventh trigger line is connected to a second blue pixel in the pixel region;
The solid-state imaging device according to claim 2, wherein the third trigger line and the seventh trigger line are provided to receive the same trigger pulse.

The plurality of trigger lines includes an eighth trigger line;
The eighth trigger line is connected to a fourth green pixel provided in the same row as the second blue pixel,
The solid-state imaging device according to claim 5, wherein the fourth trigger line and the eighth trigger line are provided to receive the same trigger pulse.

The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line,
The pixel region is provided with a first pixel group and a second pixel group each consisting of four adjacent pixels,
The four pixels forming the first pixel group share the first vertical signal line,
The four pixels forming the second pixel group share the second vertical signal line,
The solid-state imaging device according to claim 1, wherein the first pixel group and the second pixel group are provided adjacent to each other in a vertical direction.

The solid-state imaging device according to claim 7, wherein the first pixel group and the second pixel group include four pixels in two rows and two columns.

The solid-state imaging device according to claim 8, wherein the four pixels in the two rows and two columns are arranged according to a Bayer array.

The solid-state imaging device according to claim 1, wherein the plurality of vertical signal lines are connected to a column processing unit.

The column processing unit to which the plurality of vertical signal lines are connected includes a first column processing unit and a second column processing unit,
The plurality of vertical signal lines include a third vertical signal line,
The first vertical signal line and the third vertical signal line are provided corresponding to the first pixel column,
The first column processing unit is connected to the first vertical signal line through a first switch region,
The second column processing unit is connected to the third vertical signal line through a second switch region,
The first column processing unit and the second column processing unit are provided so as to sandwich a pixel region in a vertical direction.
The solid-state imaging device according to claim 7 .

A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region,
The plurality of pixels have a light receiving portion and a floating diffusion for each pixel,
The floating diffusion is supplied with signal charges generated by the light receiving unit through a charge storage region,
The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line,
The pixel region is provided with a first pixel group and a second pixel group each consisting of four adjacent pixels,
The four pixels forming the first pixel group share the first vertical signal line,
The four pixels forming the second pixel group share the second vertical signal line,
The first pixel group and the second pixel group are provided adjacent to each other in the vertical direction.
Solid-state image sensor.

The solid-state imaging device according to claim 12, wherein the first pixel group and the second pixel group include four pixels in two rows and two columns.

The solid-state imaging device according to claim 13, wherein the four pixels in the two rows and two columns are arranged according to a Bayer array.

A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region;
A plurality of gate electrodes provided in the pixel region,
The plurality of pixels have a plurality of light receiving portions and a plurality of floating diffusions,
The plurality of pixels have the light receiving unit for each pixel,
The plurality of floating diffusions include a first floating diffusion and a second floating diffusion,
The plurality of gate electrodes include a first gate electrode and a second gate electrode,
The first floating diffusion receives a charge generated by the light receiving unit according to a potential supplied to the first gate electrode,
The second floating diffusion receives a charge generated by the light receiving unit according to a potential supplied to the second gate electrode,
The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line,
The pixel region is provided with a first pixel group and a second pixel group each consisting of four adjacent pixels,
The four pixels forming the first pixel group share the first vertical signal line,
The four pixels forming the second pixel group share the second vertical signal line,
The first pixel group and the second pixel group are provided adjacent to each other in the vertical direction,
The first floating diffusion is connected to the first vertical signal line;
The second floating diffusion is connected to the second vertical signal line
Solid-state image sensor.

The solid-state imaging device according to claim 15, wherein the first pixel group and the second pixel group include four pixels in two rows and two columns.

The solid-state imaging device according to claim 16, wherein the four pixels in the two rows and two columns are arranged according to a Bayer array.

In an electronic device equipped with a solid-state image sensor,
The solid-state imaging device is
A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region,
The plurality of trigger lines includes a first trigger line and a second trigger line,
The first trigger line is connected to a first red pixel in the pixel region;
The second trigger line is connected to a first green pixel provided in the same row as the first red pixel,
The plurality of pixels have a light receiving portion and a floating diffusion for each pixel,
An electronic device in which the floating diffusion is supplied with signal charges generated by the light receiving unit via a charge storage region.

In an electronic device equipped with a solid-state image sensor,
The solid-state imaging device is
A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region,
The plurality of pixels have a light receiving portion and a floating diffusion for each pixel,
The floating diffusion is supplied with signal charges generated by the light receiving unit through a charge storage region,
The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line,
The pixel region is provided with a first pixel group and a second pixel group each consisting of four adjacent pixels,
The four pixels forming the first pixel group share the first vertical signal line,
The four pixels forming the second pixel group share the second vertical signal line,
The first pixel group and the second pixel group are provided adjacent to each other in the vertical direction.
Electronics.

In an electronic device equipped with a solid-state image sensor,
The solid-state imaging device is
A pixel region in which a plurality of pixels are arranged in a two-dimensional matrix;
A plurality of vertical signal lines provided corresponding to the pixel columns of the pixel region;
A plurality of trigger lines provided corresponding to the pixel rows of the pixel region;
A plurality of gate electrodes provided in the pixel region,
The plurality of pixels have a plurality of light receiving portions and a plurality of floating diffusions,
The plurality of pixels have the light receiving unit for each pixel,
The plurality of floating diffusions include a first floating diffusion and a second floating diffusion,
The plurality of gate electrodes include a first gate electrode and a second gate electrode,
The first floating diffusion receives a charge generated by the light receiving unit according to a potential supplied to the first gate electrode,
The second floating diffusion receives a charge generated by the light receiving unit according to a potential supplied to the second gate electrode,
The plurality of vertical signal lines include a first vertical signal line and a second vertical signal line,
The pixel region is provided with a first pixel group and a second pixel group each consisting of four adjacent pixels,
The four pixels forming the first pixel group share the first vertical signal line,
The four pixels forming the second pixel group share the second vertical signal line,
The first pixel group and the second pixel group are provided adjacent to each other in the vertical direction,
The first floating diffusion is connected to the first vertical signal line;
The second floating diffusion is connected to the second vertical signal line
Electronics.