JP4628174B2 - Imaging device, image signal processing apparatus, and imaging apparatus - Google Patents
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Description
本発明は、複数の出力バスを備え画素信号の間引き出力が可能な撮像素子及び撮像素子から出力される画素信号の信号処理を行う画像信号処理装置に関する。 The present invention relates to an image sensor having a plurality of output buses and capable of thinning out pixel signals, and an image signal processing apparatus for performing signal processing of pixel signals output from the image sensor.
従来、複写機やデジタルカメラなどに固体撮像素子が用いられている。このような固体撮像素子の高速化、構成の簡潔化等が近年ますます求められている。例えば、撮像素子の配線のレイアウトを工夫することによる高速化及び高階調化が開示されている(特許文献1)。 Conventionally, solid-state image sensors are used in copying machines and digital cameras. In recent years, there has been an increasing demand for speeding up of such a solid-state imaging device and simplification of the configuration. For example, an increase in speed and gradation by devising a wiring layout of an image sensor is disclosed (Patent Document 1).
また、撮像素子では詳細な画像を得るときには全画素からの画素信号を出力し、全画素からの出力に比べて高速出力及び画素信号のサイズの低減化のために一部の画素からの画素信号の出力を間引くことが知られている。 In addition, the image sensor outputs pixel signals from all pixels when obtaining a detailed image, and outputs pixel signals from some pixels for faster output and reduced pixel signal size compared to the output from all pixels. It is known to thin out the output of.
全画素の出力と間引き出力が可能な撮像素子として、例えば図26に示す撮像素子10’が知られている。撮像素子10’の撮像面には、複数の画素20’がマトリックス状に配列される。各画素20’は、画素20’が並ぶ列毎に配置された垂直信号線17’に接続される。
For example, an
垂直信号線17’は、第1、第2出力線18a、18bを有する切替スイッチ18に接続される。各列の第1、第2出力線18a、18bは、後述するように1〜4の水平信号線15’1〜15’4のいずれかに接続される。
The
例えば、図26における左側から1列目の第1出力線18aが1の水平信号線15’1に接続され、2〜4列目の第1出力線18aがそれぞれ2〜4の水平信号線15’2〜15’4に接続される。5列目以降の列では、連続する4列の第1出力線18aが、列順に1〜4の水平信号線15’1〜15’4に接続される。
For example, the
1、2列目の第2出力線18bは、1の水平信号線15’1に接続される。同様に3、4列目の第2出力線18bは2の水平信号線15’2に、5、6列目の第2出力線18bは3の水平信号線15’3に、7、8列目の第2出力線18bは4の水平信号線15’4に接続される。
The second output lines 18b in the first and second columns are connected to one horizontal signal line 15'1. Likewise 3,4 column of the
各垂直信号線17’との接続を第1出力線18aに切替えることにより全画素からの画素信号の出力が可能であり、各垂直信号線17’との接続を第2出力線18bに切替えることにより間引き出力が可能になる。
The
なお、単一のタイミングで読出される画素信号が同じ水平信号線を介して出力される構成では、単一のタイミングにおけるすべての水平信号線から画素信号を出力することは不可能である。一方、画素信号を高速に出力するために、全画素からの出力及び間引き出力の両方において、単一のタイミングで1〜4の水平信号線15’1〜15’4から別々の画素の画素信号が出力されることが望ましい。
In a configuration in which pixel signals read at a single timing are output via the same horizontal signal line, it is impossible to output pixel signals from all the horizontal signal lines at a single timing. On the other hand, in order to output pixel signals at high speed, pixel signals of separate pixels from one to four
そこで、全画素からの画素信号の出力の時と間引き出力の時とで接続の切替を行うことによって、いずれの出力においても単一のタイミングですべての水平信号線から別々の画素の画素信号を出力可能にしている。 Therefore, by switching the connection between the output of the pixel signals from all the pixels and the output of the thinning-out, the pixel signals of the separate pixels can be obtained from all the horizontal signal lines at a single timing in any output. Output is enabled.
一方、各垂直信号線17’に切替スイッチ18を設ける必要があるため、撮像素子10’の構造が複雑になる点が問題であった。
したがって、本発明では、全出力と間引き出力の切替が可能であって、簡潔な構成の撮像素子の提供を目的とする。 Therefore, an object of the present invention is to provide an image sensor having a simple configuration that can switch between full output and thinning output.
本発明の撮像素子は、受光面において受光する光の受光量に応じた画素信号を出力し所定の配列線上に並ぶ複数の画素と、画素信号を読み出すための1〜mの読出し線と、複数の画素それぞれからの画素信号の出力のON・OFFを切替える切替手段と、切替手段のON・OFFの切替を行なう切替制御手段とを備え、複数の画素を連続で並ぶm個の画素毎に分割して複数の画素群を形成し、複数の画素は1〜mの読出し線のいずれかの中で同一の画素群を形成する他の画素に接続される読出し線と異なる読出し線に接続され、配列線上の所定の位置に配置された画素である基準画素と基準画素からα個ずつ離れた(m−1)個の画素とが1〜mの読出し線のいずれかであってそれぞれ異なる読出し線に接続され、切替制御手段は画素信号の出力を全画素から出力させる全出力モード時には画素群毎の画素からの画素信号の出力をONにし画素信号の出力を配列線上に並ぶ複数の画素全体の1/αの画素から出力させる第1の間引きモード時には基準画素と基準画素からα個ずつ離れた(m−1)個の画素とからの画素信号の出力をONにするように前記切替手段を駆動することを特徴としている。
The imaging device of the present invention outputs a pixel signal corresponding to the amount of received light received on the light receiving surface and arranges a plurality of pixels arranged on a predetermined array line, 1 to m readout lines for reading out the pixel signal, and a plurality of readout lines. A switching means for switching ON / OFF of the output of the pixel signal from each pixel and a switching control means for switching ON / OFF of the switching means, and divides a plurality of pixels into m pixels lined up continuously. Forming a plurality of pixel groups, and the plurality of pixels are connected to readout lines different from readout lines connected to other pixels forming the same pixel group among any of the
また、基準画素と基準画素からβ個ずつ離れた(m−1)個の画素とが1〜mの読出し線のいずれかであってそれぞれ異なる読出し線に接続され、切替制御手段は画素信号の出力を配列線上に並ぶ複数の画素全体の1/βの画素から出力させる第2の間引きモード時には基準画素と基準画素からβ個ずつ離れた(m−1)個の画素からの画素信号の出力をONにするように前記切替手段を駆動することが好ましい。 In addition, the reference pixel and (m−1) pixels separated by β from the reference pixel are connected to any one of 1 to m read lines and different read lines, and the switching control means In the second thinning mode in which output is output from 1 / β pixels of all of the plurality of pixels arranged on the array line, pixel signals are output from the reference pixel and (m−1) pixels separated from the reference pixel by β. It is preferable to drive the switching means so as to turn ON.
また、複数の画素は配列線上に交互に並べられる第1の色の光の受光量に応じた第1色画素信号を出力する第1色画素と第2の色の光の受光量に応じた第2色画素信号を出力する第2色画素とであることが好ましい。 Further, the plurality of pixels are alternately arranged on the arrangement line, and the first color pixel that outputs the first color pixel signal corresponding to the received light amount of the first color light and the received light amount of the second color light A second color pixel that outputs a second color pixel signal is preferable.
また、複数の画素は第1の色の光の受光量に応じた第1色画素信号を出力する第1色画素であり、1〜mの読出し線は第1色画素信号を読み出すための第1色の1〜第1色のmの読出し線であり、切替手段は第1色画素信号の出力のON・OFFを切替える第1切替手段であり、画素群は第1色画素によって形成される撮像素子であって、受光面において受光する第2の色の光の受光量に応じた第2色画素信号を出力する複数の第2色画素と、第2色画素信号を読み出すための第2色の1〜第2色のnの読出し線と、複数の第2色画素それぞれからの第2色画素信号の出力のON・OFFを切替える第2切替手段とを備え、複数の第1色画素と複数の第2色画素とが配列線上に交互に並び、複数の第2色画素を連続で並ぶn個の画素毎に分割して複数の第2色画素群を形成し、配列線上の所定の位置に配置された第2色画素である第2色基準画素と第2色基準画素からγ個ずつ離れた(n−1)個の第2色画素とが第1色の1〜第1色のnの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、切替制御手段は全出力モード時には第2色画素群毎の第2色画素からの第2色画素信号の出力をONにし、第1の間引きモード時には第2色基準画素と第2色基準画素からγ個ずつ離れた(n−1)個の第2色画素からの第2色画素信号の出力をONにするように第2切替手段を駆動することが好ましい。
The plurality of pixels are first color pixels that output a first color pixel signal corresponding to the amount of received light of the first color, and read
また、本発明の画像信号処理装置は、撮像素子の1〜mの読出し線から出力される画素信号を読込む読込み手段と、全入力モード時に複数の画素それぞれから出力される画素信号を格納する領域が定められ第1の間引きモード時には基準画素と基準画素からα個ずつ離れた(m−1)個の画素とのそれぞれから出力される画素信号を格納する領域が定められ読込み手段に読込まれる画素信号を格納する記憶手段と、全入力モード時には1〜mの読出し線と複数の画素との接続の組合わせに基づいて複数の画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させ第1の間引きモード時には1〜mの読出し線と基準画素及び基準画素からα個ずつ離れた(m−1)個の画素との接続の組合わせに基づいて基準画素及び基準画素からα個ずつ離れた画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させる配列手段とを備えることを特徴としている。 The image signal processing apparatus of the present invention stores reading means for reading pixel signals output from 1 to m reading lines of the image sensor and pixel signals output from each of a plurality of pixels in all input modes. In the first thinning mode, a region for storing pixel signals output from the reference pixel and each of (m−1) pixels separated from the reference pixel by α is determined and read by the reading unit. The memory means for storing the pixel signal to be output and the pixel means for outputting the pixel signal output from each of the plurality of pixels based on the combination of the connection of the 1 to m readout lines and the plurality of pixels in the all input mode are defined in the storage means. In the first thinning mode, the reference pixel and the reference pixel based on the combination of 1 to m readout lines and the reference pixel and (m−1) pixels separated from the reference pixel by α. Picture And an array unit that stores a pixel signal output from each of the pixels separated by α from the element in a predetermined region of the storage unit.
また、記憶手段には第2の間引きモード時には基準画素と基準画素からβ個ずつ離れた(m−1)個の画素とのそれぞれから出力される画素信号を格納する領域が定められており、配列手段は第2の間引きモード時には1〜mの読出し線と基準画素及び基準画素からβ個ずつ離れた(m−1)個の画素との接続の組合わせに基づいて基準画素及び基準画素からβ個ずつ離れた画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させることを特徴としている。 In addition, the storage means has an area for storing pixel signals output from the reference pixel and each of (m−1) pixels separated by β from the reference pixel in the second thinning mode, In the second thinning mode, the array means is connected to the reference pixel and the reference pixel based on a combination of 1 to m readout lines and a reference pixel and (m−1) pixels separated by β from the reference pixel. The pixel signal output from each of the pixels separated by β is stored in a predetermined area of the storage means.
本発明によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力及び間引き出力が可能になる。従って、切替スイッチが不要となり、撮像素子の構成の簡潔化を図ることが可能になる。 According to the present invention, full output and thinning output can be performed without switching the output of a pixel signal from a single pixel to any of a plurality of horizontal signal lines. Therefore, the changeover switch is not required, and the configuration of the image sensor can be simplified.
以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の第1の実施形態を適用したCMOS固体撮像素子の全体構成を模式的に示す構成図である。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a configuration diagram schematically showing the overall configuration of a CMOS solid-state imaging device to which the first embodiment of the present invention is applied.
CMOS固体撮像素子10は、撮像部11、垂直シフトレジスタ12、第1の相関二重サンプリング/サンプルホールド(CDS/SH)回路13D、第2のCDS/SH回路13U、第1の水平シフトレジスタ14D(切替制御手段)、第2の水平シフトレジスタ14U(切替制御手段)、第1の水平信号線群15D、第2の水平信号線群15U、第1の列選択スイッチ部16D(第1切替手段)、及び第2の列選択スイッチ部16U(第2切替手段)によって構成される。
The CMOS solid-
撮像部11と垂直シフトレジスタ12とは直接接続される。第1、第2の水平信号線群15D、15Uはそれぞれ第1、第2の列選択スイッチ部16D、16U及び第1、第2のCDS/SH回路13D、13Uを介して撮像部11に接続される。
The
撮像部11の撮像面には複数の画素20がマトリックス状に配列される。すなわち、複数の画素20は撮像面の水平方向(図1の左右方向)に沿った線(配列線)上、及び垂直方向(図1の上下方向)に沿った線上に並べられる。各画素20の受光面は、R、G、Bいずれかのカラーフィルタ(図示せず)によって覆われる。R、G、Bのカラーフィルタは、ベイヤー方式に配列される。
A plurality of
個々の画素20において、各カラーフィルタの色に対応した光の受光量に応じて信号電荷が生成される。生成した信号電荷に相当する画素信号の読出しは画素20毎に行われる。読出しを行う画素20は垂直シフトレジスタ12及び第1、第2の水平シフトレジスタ14D、14Uにより直接的あるいは間接的に選択される。
In each
垂直シフトレジスタ12により、読出しを行なう画素20の並ぶ行が選択される。選択された行に並ぶ画素20から出力される画素信号が、各列の垂直信号線17を介して第1、第2のCDS/SH回路13D、13Uにより相関二重サンプリングされる。
The
第1、第2のCDS/SH回路13D、13Uにサンプルホールドされる画素信号は第1、第2の水平シフトレジスタ14D、14Uにより選択され、第1、第2の水平信号線15D、15Uに読出される。第1、第2の水平信号線15D、15Uに読出された画素信号は例えば、信号処理を行う信号処理装置(図1において図示せず)に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
The pixel signals sampled and held by the first and second CDS /
図2を用いて画素の構造について説明する。図2は撮像部における画素の構成を示す回路図である。g行h列にあるR画素20(g、h)(第1色画素)と(g+1)行h列にあるG画素20(g+1、h)(第2色画素)とについて説明をするが、他の画素の構成も同様である。なお、撮像部11の下端から上端に向けて1行、2行、…、g行、(g+1)行、…と数え、左端から右端に向けて1列、2列、…、h列、…と数える。また、h列は奇数の列である。
The structure of the pixel will be described with reference to FIG. FIG. 2 is a circuit diagram illustrating a configuration of a pixel in the imaging unit. The
R画素20(g、h)にはフォトダイオード(PD)21(g、h)、フローティングディフュージョン(FD)22(g、h)、転送トランジスタ23(g、h)、リセットトランジスタ24(g、h)、増幅トランジスタ25(g、h)、及びg行選択トランジスタ26(g、h)が設けられる。
The
PD21(g、h)の開口面は、Rカラーフィルタ(図示せず)によって覆われる。PD21(g、h)では、画素20(g、h)におけるRに対応した光の受光量に応じて電荷が発生し、発生した電荷が蓄積される。
The opening surface of the
FD22(g、h)は、転送トランジスタ23(g、h)を介してPD21(g、h)に接続される。転送トランジスタ23(g、h)の副電極には、パルス状にON・OFFに切替わる転送信号ΦTが入力される。
FD22 (g, h) are connected
転送トランジスタ23(g、h)がONになるときに、PD21(g、h)に蓄積された信号電荷がFD22(g、h)に転送される。PD21(g、h)から転送される信号電荷がFD22(g、h)に受取られると、FD22(g、h)の電位は受取られた電荷に応じた電位に変わる。
また、FD22(g、h)はリセットトランジスタ24(g、h)を介して電源線VDDに接続される。リセットトランジスタ24(g、h)の副電極には、パルス状にON・OFFに切替わるリセット信号ΦRが入力される。
The
リセットトランジスタ24(g、h)がONになるときに、FD22(g、h)に蓄積された電荷は電源線VDDに掃き出されてリセットされる。また、FD22(g、h)の電位は電源線VDDの電位にリセットされる。
When the
FD22(g、h)は、増幅トランジスタ25(g、h)の副電極に接続される。増幅トランジスタ25(g、h)の一方の主電極は、電源線VDDに接続される。他方の主電極は、h列のg行選択トランジスタ26(g、h)を介してh列の第1の垂直信号線17D(h)に接続される。FD22(g、h)の電位は、増幅トランジスタ25(g、h)によって緩衝増幅され、画素信号として出力される。
The
g行選択トランジスタ26(g、h)の副電極には、パルス状にON・OFFが切替わるg行選択信号ΦSLgが入力される。g行選択トランジスタ26(g、h)がONになるときに、画素信号がh列の第1の垂直信号線17D(h)に出力される。
A g-row selection signal Φ SLg that switches ON / OFF in a pulse shape is input to the sub-electrode of the g-
なお、転送信号ΦT、リセット信号ΦR、及び行選択信号ΦSLgは、垂直シフトレジスタ12から出力される。
The transfer signal Φ T , the reset signal Φ R , and the row selection signal Φ SLg are output from the
h列の第1の垂直信号線17D(h)は撮像部11を垂直に延びる線であり、同じh列を形成するR画素(図示せず)の行選択トランジスタ(図示せず)に接続される。h列の第1の垂直信号線17D(h)は、撮像部11の上方において定電流源ISSに接続される。また、h列の第1の垂直信号線17D(h)は、撮像部11の下方において第1のCDS/SH回路13Dに接続される。
The first
h列の第1の垂直信号線17D(h)を介して出力される画素信号が、第1のCDS/SH回路13Dにおいて相関2重サンプリング/サンプルホールドされる。すなわち、PD21(g、h)から信号電荷が転送されたときの信号電位である原画素信号と基準レベルとなるリセット時の信号電位であるリセット画素信号との差分である画素信号R((h+1)/2)(g)がサンプルホールドされる。
A pixel signal output via the first
なお、垂直シフトレジスタ12から出力される受光サンプル信号ΦPHD及びリセットサンプル信号ΦPHPが第1のCDS/SH回路13Dに入力されることにより、それぞれ原画素信号及びリセット画素信号がサンプリングされる。
The light reception sample signal Φ PHD and the reset sample signal Φ PHP output from the
第1のCDS/SH回路13Dは、第1のh列選択トランジスタ16D(h)を介して第1の水平信号線群15Dに接続される。第1のh列選択トランジスタ16D(h)がONになるときに、画素信号R((h+1)/2)(g)が第1の水平信号線群15Dに出力される。
The first CDS /
なお、各列に第1の垂直信号線と第1の列選択トランジスタとが設けられており、すべての列の第1の列選択トランジスタによって第1の列選択スイッチ部16Dが形成される。また、各列の第1の列選択トランジスタのON・OFFの切替は第1の水平シフトレジスタ14Dにより行なわれる。
Each column is provided with a first vertical signal line and a first column selection transistor, and the first column selection switch section 16D is formed by the first column selection transistors of all the columns. The switching of the ON · OFF of the first column selection transistors in each column is performed by the first
G画素20(g+1、h)においてPD21(g+1、h)の開口面がRカラーフィルタの代わりにGカラーフィルタによって覆われる以外の構成は、R画素20(g、h)の構成と同じである。また、(g+1)行選択トランジスタ26(g+1、h)の一方の主電極は、R画素20(g、h)の構成と異なり、h列の第2の垂直信号線17U(h)に接続される。
The configuration of the
h列の第2の垂直信号線17U(h)は撮像部11を垂直に延びる線であり、同じh列を形成するG画素(図示せず)の行選択トランジスタ(図示せず)に接続される。h列の第2の垂直信号線17U(h)は、撮像部11の下方において定電流源ISSに接続される。また、h列の第2の垂直信号線17U(h)は、撮像部11の上方において第2のCDS/SH回路13Uに接続される。
The second
h列の第2の垂直信号線17Uを介して出力される画素信号が、第2のCDS/SH回路13Uにおいて相関2重サンプリング/サンプルホールドされる。第2のCDS/SH回路13Uは、第2のh列選択トランジスタ16U(h)を介して第2の水平信号線群15Uに接続される。第2のh列選択トランジスタ16U(h)がONになるときに、サンプルホールドされた画素信号G((h+1)/2)(g)が第2の水平信号線群15Uに出力される。
The pixel signal output via the second
なお、各列に第2の垂直信号線と第2の列選択トランジスタとが設けられており、すべての第2の列選択トランジスタによって第2の列選択スイッチ部16Uが形成される。また、各列の第2の列選択トランジスタのON・OFFの切替は第2の水平シフトレジスタ14Uにより行なわれる。
A second vertical signal line and a second column selection transistor are provided in each column, and the second column
なお、偶数のj列に配置されたG画素(図示せず)からの出力に基づいて、画素信号G(j/2)(g)が第2の水平信号線群15Uに出力される。
The pixel signal G (j / 2) (g) is output to the second horizontal
なお、B画素(図示せず)においてもPD(図示せず)の開口面がRカラーフィルタの代わりにBカラーフィルタによって覆われること以外の内部の構成はR画素20(g、h)と同じである。
The internal configuration of the B pixel (not shown ) is the same as that of the
また、B画素の行選択トランジスタ(図示せず)から第1の水平信号線群15Dまでの接続も、R画素20(g、h)についての構成と同じである。なお、B画素はj列に配置されており、(g+1)行j列のB画素からの出力に基づいて、画素信号B(j/2)(g+1)が第1の出力信号線群15Dに出力される。
The connection from the row selection transistor (not shown) of the B pixel to the first horizontal
次に図3を用いて、各画素から第1、第2の水平信号線群15D、15Uまでの接続構成について説明する。図3は、1〜4行、1〜16列に配列されたR画素、G画素、及びB画素から第1、第2の水平信号線群15D、15Uまでの間の接続状態を示す回路図である。なお、1〜4行、1〜16列に配列されたR画素、G画素、及びB画素についての説明をするが、他の行、他の列に配列されたR画素、G画素、及びB画素についての構成も同様である。
Next, a connection configuration from each pixel to the first and second horizontal
第1の水平信号線群15Dは、第1の1〜第1の4の水平信号線15D1〜15D4(第1色の1〜第1色の4の読出し線)によって形成される。同様に第2の水平信号線群15Uは、第2の1〜第2の4の水平信号線15U1〜15U4(第2色の1〜第2色の4の読出し線)によって形成される。
The first horizontal signal line group 15D is formed by first to first four horizontal signal lines 15D1 to 15D4 (first color to
1行目において、1列目にR画素20(1、1)が、2列目にG画素20(1、2)が配置される。1行目の3〜16列においてはR画素とG画素とが交互に並ぶように配列される。同様に、3行目において1列目にR画素20(3、1)が、2列目にG画素20(3、2)が配置される。3行目の3〜16列においてはR画素とG画素とが交互に並ぶように配列される。
In the first row, the
2行目において、1列目にG画素20(2、1)が、2列目にB画素20(2、2)が配置される。2行目の3〜16列においてはG画素とB画素とが交互に並ぶように配列される。同様に、4行目において1列目にG画素20(4、1)が、2列目にB画素20(4、2)が配置される。4行目の3〜16列においてはG画素とB画素とが交互に並ぶように配列される。
In the second row, the
1列目の第1の垂直信号線17D(1)は、1、3行目のR画素20(1、1)、20(3、1)に接続される。同様に、奇数の列の第1の垂直信号線は、各列における1、3行目のR画素に接続される。例えば、15列目の第1の垂直信号線17D(15)は、1、3行目のR画素20(1、15)、20(3、15)に接続される。
The first
1列目の第2の垂直信号線17U(1)は、2、4行目のG画素20(2、1)、20(4、1)に接続される。同様に、奇数の列の第2の垂直信号線は、各列における2、4行目のG画素に接続される。例えば、15列目の第2の垂直信号線17U(15)は、2、4行目のG画素20(2、15)、20(4、15)に接続される。
The second
2列目の第1の垂直信号線17D(2)は、2、4行目のB画素20(2、2)、20(4、2)に接続される。同様に、偶数の列の第1の垂直信号線は、各列における2、4行目のB画素に接続される。例えば、16列目の第1の垂直信号線17D(16)は、2、4行目のB画素20(2、16)、20(4、16)に接続される。
The first
2列目の第2の垂直信号線17U(2)は、1、3行目のG画素20(1、2)、20(3、2)に接続される。同様に、偶数の列の第2の垂直信号線は、各列における1、3行目のG画素に接続される。例えば、16列目の第2の垂直信号線17U(16)は、1、3行目のG画素20(1、16)、20(3、16)に接続される。
The second
1、2、15、16列目の第1の垂直信号線17D(1)、17D(2)、17D(15)、17D(16)は第1の1の水平信号線15D1に接続される。3、4、13、14列目の第1の垂直信号線17D(3)、17D(4)、17D(13)、17D(14)は第1の2の水平信号線15D2に接続される。5、6、11、12列目の第1の垂直信号線17D(5)、17D(6)、17D(11)、17D(12)は第1の3の水平信号線15D3に接続される。7、8、9、10列目の第1の垂直信号線17D(7)、17D(8)、17D(9)、17D(10)は第1の4の水平信号線15D4に接続される。
The first
なお、各列の第1の垂直信号線17D(1)〜17D(16)と第1の1〜第1の4の水平信号線15D1〜15D4とは、第1CDS/SH回路(図3において図示せず)及び第1列選択スイッチ部(図3において図示せず)を介して、接続される。
The first
1、2、15、16列目の第2の垂直信号線17U(1)、17U(2)、17U(15)、17U(16)は第2の1の水平信号線15U1に接続される。3、4、13、14列目の第2の垂直信号線17U(3)、17U(4)、17U(13)、17U(14)は第2の2の水平信号線15U2に接続される。5、6、11、12列目の第2の垂直信号線17U(5)、17U(6)、17U(11)、17U(12)は第2の3の水平信号線15U3に接続される。7、8、9、10列目の第2の垂直信号線17U(7)、17U(8)、17U(9)、17U(10)は第2の4の水平信号線15U4に接続される。
The second
なお、各列の第2の垂直信号線17U(1)〜17U(16)と第2の1〜第2の4の水平信号線15U1〜15U4とは、第2CDS/SH回路(図3において図示せず)及び第2列選択スイッチ部(図3において図示せず)を介して、接続される。
The second
以上のような構成の撮像素子10の動作について図4〜図12を用いて説明する。まず、図4のタイミングチャートを用いて、画素信号が第1、第2CDS/SH回路13D、13Uに相関2重サンプリング/サンプルホールドされるまでの動作について説明する。次に図5〜図12を用いて、第1、第2CDS/SH回路13D、13Uにサンプルホールドされた画素信号が第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4に出力される動作について説明する。
The operation of the
まず、T1のタイミング(図4参照)において1行選択信号ΦSL1がONに切替えられることにより、1行目の1〜16列の画素20(1、1)〜20(1、16)が選択される。すなわち、1行目の画素20(1、1)〜20(1、16)から1〜16列の第1、第2の垂直信号線17D(1)〜17D(16)、17U(1)〜17U(16)に原画素信号またはリセット画素信号が出力可能になる。また、同じタイミングでリセット信号ΦRと転送信号ΦTとがONに切替えられることにより、FDとPDとがリセットされ、すべての列の第1、第2の垂直信号線にリセット画素信号が出力される。
First, the
T2のタイミングでは、リセットサンプリング信号ΦSHPがONに切替えられることにより、第1、第2のCDS/SH回路13D、13Uにおいて、各列のリセット画素信号がそれぞれサンプリングされる。
At the timing of T2, the reset sampling signal Φ SHP is switched to ON, whereby the reset pixel signals of each column are sampled in the first and second CDS /
T3のタイミングで、転送信号ΦTがONに切替えられることにより、PDに蓄積された電荷がFDに転送され、すべての列の第1、第2の垂直信号線に原画素信号が出力される。T4のタイミングで、受光サンプリング信号ΦSHDがONに切替えられることにより、第1、第2CDS/SH回路13D、13Uに原画素信号がサンプリングされる。
At timing T3, by the transfer signal [Phi T is switched to ON, the charge accumulated in PD are transferred to the FD, first of all columns, the original pixel signal is output to the second vertical signal line . At the timing of T4, the received light sampling signal Φ SHD is switched ON, whereby the original pixel signal is sampled in the first and second CDS /
T5のタイミングで、1行選択信号がOFFに切替えられることにより、1行目の1〜16列の画素20(1、1)〜20(1、16)の選択が解除される。なお、このタイミングにおいて、第1、第2CDS/SH回路13D、13Uにおいて、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
At the timing of T5, the 1 row selection signal is switched OFF, whereby the selection of the
なお、1行目1、3、5、7、9、11、13、15列目のR画素からの出力に基づいて、第1のCDS/SH回路13Dに原画素信号からリセット画素信号を減算した画素信号R1(1)、R2(1)、R3(1)、R4(1)、R5(1)、R6(1)、R7(1)、R8(1)がサンプルホールドされる。
Incidentally, on the basis of the output from the
また、1行目2、4、6、8、10、12、14、16列目のG画素からの出力に基づいて、第2のCDS/SH回路13Uに原画素信号からリセット画素信号を減算した画素信号G1(1)、G2(1)、G3(1)、G4(1)、G5(1)、G6(1)、G7(1)、G8(1)がサンプルホールドされる。
Further, based on the output from the G pixel in the
T5、T6のタイミングの間に、後述するように画素信号R1(1)〜R8(1)が第1のCDS/SH回路13Dから第1の1〜第1の4の水平信号線15D1〜15D4を介して撮像素子10の外部に出力される。また、同様に画素信号G1(1)〜G8(1)が第2のCDS/SH回路13Uから第2の1〜第2の4の水平信号線15U1〜15U4を介して撮像素子10の外部に出力される。
Between timings T5 and T6, pixel signals R1 (1) to R8 (1) are sent from the first CDS /
T6のタイミングにおいて2行目の選択信号がONに切替えられることにより、2行目の1〜16列の画素20(2、1)〜20(2、16)が選択される。また、リセット信号ΦRと転送信号ΦTとがONに切替えられることにより、FDとPDとがリセットされ、すべての列の第1、第2の垂直信号線にリセット信号が出力される。
When the selection signal in the second row is turned ON at the timing of T6, the
以後T7〜T9のタイミングでは、T2〜T4のタイミングで行なわれた動作と同様の動作が行なわれる。2行目の画素の選択が解除されるT10のタイミングにおいて、第1、第2CDS/SH回路13D、13Uには、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
Thereafter, at timings T7 to T9, operations similar to those performed at timings T2 to T4 are performed. At the timing of T10 when the selection of the pixels in the second row is released, the first and second CDS /
なお、2行目1、3、5、7、9、11、13、15列目のG画素からの出力に基づいて、第2のCDS/SH回路13Uに原画素信号からリセット画素信号を減算した画素信号G1(2)、G2(2)、G3(2)、G4(2)、G5(2)、G6(2)、G7(2)、G8(2)がサンプルホールドされる。
Based on the output from the G pixel in the
また、2行目2、4、6、8、10、12、14、16列目のB画素からの出力に基づいて、第1のCDS/SH回路13Dに原画素信号からリセット画素信号を減算した画素信号B1(2)、B2(2)、B3(2)、B4(2)、B5(2)、B6(2)、B7(2)、B8(2)がサンプルホールドされる。
Further, based on the output from the B pixel in the
T10、T11のタイミングの間に、後述するように画素信号G1(2)〜G8(2)が第2のCDS/SH回路13Uから第2の1〜第2の4の水平信号線15U1〜15U4を介して撮像素子10の外部に出力される。また、同様に画素信号B1(2)〜B8(2)が第1のCDS/SH回路13Dから第1の1〜第1の4の水平信号線15D1〜15D4を介して撮像素子10の外部に出力される。
Between timings T10 and T11, as will be described later, the pixel signals G1 (2) to G8 (2) are sent from the second CDS /
以後T11〜T15、T16〜T20のタイミングでは、T1〜T5、T6〜T10のタイミングと同様の動作が行なわれ3、4行目の画素からの出力に基づいた画素信号が第1、第2CDS/SH回路13D、13Uにサンプルホールドされる。さらにT20のタイミング以後も、T1〜T5のタイミングと同様の動作が、撮像部11の上端の行の画素に達するまで行なわれ、全画素20からの出力に基づいた画素信号がサンプルホールドされる。
Thereafter, at the timings T11 to T15 and T16 to T20, the same operation as the timings T1 to T5 and T6 to T10 is performed, and the pixel signals based on the outputs from the pixels in the third and fourth rows are the first and second CDS / Sampled and held by the
撮像素子10では、全体の画素からの画素信号を出力させる全出力モードと、単一の行における画素の中の1/2の画素からの画素信号を出力させる間引きモードのいずれかに切替えることが可能である。全体モードと間引きモードにおいては、第1、第2CDS/SH回路13D、13Uから第1の1〜4、第2の1〜4の水平信号線15D1〜15D4、15U1〜15U4への画素信号の出力の動作が異なる。
The
図5〜図8を用いて、全出力モードであるときの水平信号線への出力の動作について説明する。図5、図7は、全出力モードにおける第1、第2の列選択トランジスタの動作を示すタイミングチャートである。図6、図8は、各タイミングにおいて第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から出力される画素信号を示す図である。
The output operation to the horizontal signal line in the full output mode will be described with reference to FIGS. 5 and 7 are timing charts showing the operation of the first and second column selection transistors in the full output mode. FIGS. 6 and 8 show the pixel signals output from the first to first 4 and second to second
T5のタイミング(図4参照)の後のt1(1)のタイミングで、第1の1、3、5、7列選択トランジスタがONに切替えられ(図5参照)、画素信号R1(1)、R2(1)、R3(1)、R4(1)がそれぞれ第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4を介して撮像素子10の外部に出力される(図6参照)。
At the timing of t1 (1) after the timing of T5 (see FIG. 4), the first 1, 3, 5, and 7 column selection transistors are turned ON (see FIG. 5), and the pixel signal R1 (1) , R2 (1) , R3 (1) , and R4 (1) are the first 1, first 2, first 3, and first 4
また、同じt1(1)のタイミングで第2の2、4、6、8列選択トランジスタがONに切替えられることにより(図5参照)、画素信号G1(1)、G2(1)、G3(1)、G4(1)が第2の1、第2の2、第2の3、第2の4の水平信号線15U1、15U2、15U3、15U4を介して撮像素子10の外部に出力される(図6参照)。
Further, when the second 2, 4, 6, and 8 column selection transistors are turned ON at the same timing t1 (1) (see FIG. 5), the pixel signals G1 (1) , G2 (1) , G3 ( 1) and G4 (1) are connected to the outside of the
次にt2(1)のタイミングで、第1の9、11、13、15列選択トランジスタがONに切替えられることにより(図5参照)、画素信号R5(1)、R6(1)、R7(1)、R8(1)が第1の4、第1の3、第1の2、第1の1の水平信号線15D4、15D3、15D2、15D1を介して撮像素子10の外部に出力される(図6参照)。
Next, at the timing of t2 (1) , the first 9, 11, 13, and 15 column selection transistors are turned on (see FIG. 5), so that the pixel signals R5 (1) , R6 (1) , R7 ( 1) , R8 (1) are external to the
また、同じt2(1)のタイミングで、第2の10、12、14、16列選択トランジスタがONに切替えられることにより(図5参照)、画素信号G5(1)、G6(1)、G7(1)、G8(1)が第2の4、第2の3、第2の2、第2の1の水平信号線15U4、15U3、15U2、15U1を介して撮像素子10の外部に出力される(図6参照)。
At the same timing t2 (1) , the second 10, 12, 14, and 16 column selection transistors are turned ON (see FIG. 5), so that the pixel signals G5 (1) , G6 (1) , G7 (1) , G8 (1) is connected to the
以後のそれぞれのタイミングにおいても、t1(1)、t2(1)のタイミングと同様に、R画素から出力される4つの画素信号とG画素から出力される4つの画素信号とが撮像素子10の外部に出力される。
At the subsequent timings, similarly to the timings of t1 (1) and t2 (1) , the four pixel signals output from the R pixel and the four pixel signals output from the G pixel are output from the
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、T6のタイミングで前述のように2行目の画素が選択される(図4参照)。
The ON / OFF switching of the column selection transistor in the first row is repeated until the pixel signal of the pixel in the rightmost column of the
T10のタイミング(図4参照)の後のt1(2)のタイミングで、第2の1、3、5、7列選択トランジスタがONに切替えられ(図7参照)、画素信号G1(2)、G2(2)、G3(2)、G4(2)がそれぞれ第2の1、第2の2、第2の3、第2の4の水平信号線15U1、15U2、15U3、15U4を介して撮像素子10の外部に出力される(図8参照)。
At the timing of t1 (2) after the timing of T10 (see FIG. 4), the second 1, 3, 5, and 7 column selection transistors are turned on (see FIG. 7), and the pixel signal G1 (2) , G2 (2) , G3 (2) , and G4 (2) are the second 1, second 2, second 3, and second 4
また、同じt1(2)のタイミングで第1の2、4、6、8列選択トランジスタがONに切替えられることにより(図7参照)、画素信号B1(2)、B2(2)、B3(2)、B4(2)が第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4を介して撮像素子10の外部に出力される(図8参照)。
Further, when the first 2, 4, 6, and 8 column selection transistors are turned ON at the same timing t1 (2) (see FIG. 7), the pixel signals B1 (2) , B2 (2) , and B3 ( 2) and B4 (2) are external to the
次にt2(2)のタイミングで、第2の9、11、13、15列選択トランジスタがONに切替えられることにより(図7参照)、画素信号G5(2)、G6(2)、G7(2)、G8(2)が第2の4、第2の3、第2の2、第2の1の水平信号線15U4、15U3、15U2、15U1を介して撮像素子10の外部に出力される(図8参照)。
Next, at the timing of t2 (2) , the second 9, 11, 13, and 15 column selection transistors are turned on (see FIG. 7), so that the pixel signals G5 (2) , G6 (2) , and G7 ( 2) , G8 (2) are external to the
また、同じt2(2)のタイミングで、第1の10、12、14、16列選択トランジスタがONに切替えられることにより(図7参照)、画素信号B5(2)、B6(2)、B7(2)、B8(2)が第1の4、第1の3、第1の2、第1の1の水平信号線15D4、15D3、15D2、15D1を介して撮像素子10の外部に出力される(図8参照)。
At the same timing t2 (2) , the first 10, 12, 14, and 16 column selection transistors are turned on (see FIG. 7), so that the pixel signals B5 (2) , B6 (2) , B7 (2) , B8 (2) is the first four, first three, first two, first one
以後のそれぞれのタイミングにおいても、t1(2)、t2(2)のタイミングと同様に、G画素から出力される4つの画素信号とB画素から出力される4つの画素信号とが撮像素子10の外部に出力される。
At the subsequent timings, similarly to the timings of t1 (2) and t2 (2) , the four pixel signals output from the G pixel and the four pixel signals output from the B pixel are output from the
2行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、T11のタイミング(図4参照)で、前述のように3行目の画素が選択される。
The ON / OFF switching of the column selection transistors in the second row is repeated until the pixel signal of the pixel in the rightmost column of the
以後、奇数の行においては、前述のT5とT6との間に行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のT10とT11との間に行なわれた動作と同様の動作が行なわれる。 Thereafter, in an odd-numbered row, an operation similar to the operation performed between T5 and T6 described above is performed. In the even-numbered row, the same operation as that performed between T10 and T11 described above is performed.
図9〜図12を用いて、間引きモードであるときの水平信号線への出力の動作について説明する。図9、図11は、間引きモードにおける各列の列選択トランジスタの動作を示すタイミングチャートである。図10、図12は、各タイミングにおいて第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から出力される画素信号を示す図である。
The output operation to the horizontal signal line in the thinning mode will be described with reference to FIGS. 9 and 11 are timing charts showing the operation of the column selection transistor of each column in the thinning mode. 10 and 12 show the pixel signals output from the first to first 4 and second to second
T5のタイミング(図4参照)の後のt1’(1)のタイミングで、第1の1、5、9、13列選択トランジスタがONに切替えられ(図9参照)、画素信号R1(1)、R3(1)、R5(1)、R7(1)が第1の1、第1の3、第1の4、第1の2の水平信号線15D1、15D3、15D4、15D2を介して撮像素子10の外部に出力される(図10参照)。
At the timing of t1 ′ (1) after the timing of T5 (see FIG. 4), the first 1, 5, 9, and 13 column selection transistors are switched ON (see FIG. 9), and the pixel signal R1 (1) , R3 (1) , R5 (1) , R7 (1) are the first 1, first 3, first 4, and first 2
また、同じt1’(1)のタイミングで、第2の2、6、10、14列選択トランジスタがONに切替えられ(図9参照)、画素信号G1(1)、G3(1)、G5(1)、G7(1)が第2の1、第2の3、第2の4、第2の2の水平信号線15U1、15U3、15U4、15U2を介して撮像素子10の外部に出力される(図10参照)。
At the same timing t1 ′ (1) , the second 2, 6, 10, and 14 column selection transistors are turned ON (see FIG. 9), and the pixel signals G1 (1) , G3 (1) , G5 ( 1) , G7 (1) are connected to the outside of the
なお、間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16列選択トランジスタはOFFのままであり、これらの列の画素において生成した画素信号は撮像素子10の外部には出力されない。
In the thinning mode, the first and second 3, 4, 7, 8, 11, 12, 15, 16 column selection transistors remain OFF, and the pixel signals generated in the pixels of these columns are imaged. It is not output to the outside of the
以後のそれぞれのタイミングにおいても、t1’(1)のタイミングと同様に、1行目におけるR画素の中で2個ずつ離れた4個のR画素から出力される画素信号と、1行目におけるG画素の中で2個ずつ離れた4個のG画素にから出力される画素信号とが同じタイミングで撮像素子10の外部に出力される。
At each subsequent timing, similarly to the timing of t1 ′ (1) , the pixel signals output from four R pixels separated by two in the R pixels in the first row and the first row The pixel signals output from the four G pixels that are separated by two in the G pixel are output to the outside of the
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
The ON / OFF switching of the column selection transistor in the first row is repeated until the pixel signal in the rightmost column of the
T10のタイミング(図4参照)の後のt1’(2)のタイミングで、第2の1、5、9、13列選択トランジスタがONに切替えられ(図11参照)、画素信号G1(2)、G3(2)、G5(2)、G7(2)が第2の1、第2の3、第2の4、第2の2の水平信号線15U1、15U3、15U4、15U2を介して撮像素子10の外部に出力される(図12参照)。
At the timing of t1 ′ (2) after the timing of T10 (see FIG. 4), the second 1, 5, 9, and 13 column selection transistors are switched ON (see FIG. 11), and the pixel signal G1 (2) , G3 (2) , G5 (2) , G7 (2) are the second 1, second 3, second 4, second 2
また、同じt1’(2)のタイミングで、第1の2、6、10、14列選択トランジスタがONに切替えられ(図11参照)、画素信号B1(2)、B3(2)、B5(2)、B7(2)が第1の1、第1の3、第1の4、第1の2の水平信号線15D1、15D3、15D4、15D2を介して撮像素子10の外部に出力される(図12参照)。
At the same timing t1 ′ (2) , the first 2 , 6, 10, and 14 column selection transistors are turned ON (see FIG. 11), and the pixel signals B1 (2) , B3 (2) , B5 ( 2) and B7 (2) are external to the
なお、1行目と同様に間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16列選択トランジスタはOFFのままであり、これらの列の画素において生成した画素信号は撮像素子10の外部には出力されない。
As in the first row, in the thinning mode, the first and second 3, 4, 7, 8, 11, 12, 15, 16 column selection transistors remain OFF. The generated pixel signal is not output to the outside of the
以後のそれぞれのタイミングにおいても、t1’(2)のタイミングと同様に、2行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号と、2行目におけるB画素の中で2個ずつ離れた4個のB画素から出力される画素信号とが同じタイミングで撮像素子10の外部に出力される。
In the subsequent timings, similarly to the timing of t1 ′ (2) , pixel signals output from four G pixels separated by two in the G pixels in the second row and in the second row Among the B pixels, pixel signals output from four B pixels separated by two are output to the outside of the
2行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力されると、T11のタイミング(図4参照)で、前述のように3行目の画素が選択される。
The ON / OFF switching of the column selection transistors in the second row is repeated until the pixel signal of the pixel in the rightmost column of the
以後、奇数の行においては、前述のt1’(1)、…のタイミングで行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のt1’(2)、…のタイミングで行なわれた動作と同様の動作が行なわれる。 Thereafter, in the odd-numbered rows, the same operation as that performed at the timing of t1 ′ (1) ,. In the even-numbered row, the same operation as that performed at the timing of t1 ′ (2) ,.
以上のような構成である本実施形態の撮像素子が有する効果について説明する。 The effects of the image sensor of the present embodiment having the above configuration will be described.
まず、全出力モードの動作について図13を用いて説明する。g行において水平方向に連続する4個のR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)(pは任意の自然数)によって第p番目のR画素群(第1色画素群)が形成される。
First, the operation in the all output mode will be described with reference to FIG. Four
同様にg行において水平方向に連続する4個のG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)によって第p番目のG画素群(第2色画素群)が形成される。(g+1)行において、水平方向に連続する4個のG画素20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)によって第p番目のG画素群が形成される。また、(g+1)行において、水平方向に連続する4個のB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)によって第p番目のB画素群(第3色画素群)が形成される。
Similarly, four
前述のように、g行におけるR画素群を構成するR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)は、第1の垂直信号線、第1のCDS/SH回路(図13において図示せず)、及び第1の列選択スイッチ部(図13において図示せず)を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
As described above, the
同様に、それぞれの行におけるG画素群を構成するG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)、或いは20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)は第2の垂直信号線、第2のCDS/SH回路(図13において図示せず)、及び第2の列選択スイッチ部(図13において図示せず)を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
Similarly, the
同様に、それぞれの行におけるB画素群を構成するB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)は、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
Similarly, the
全出力モードのとき、単一のタイミングで、g行の第pの画素群を構成するR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)から出力される画素信号R(4×p−3)(g)、R(4×p−2)(g)、R(4×p−1)(g)、R(4×p)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
In the full output mode,
また、同じタイミングで、g行の第pの画素群を構成するG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)から出力される画素信号G(4×p−3)(g)、G(4×p−2)(g)、G(4×p−1)(g)、G(4×p)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
At the same timing,
同様に、単一のタイミングで、(g+1)行の第pの画素群を構成するG画素20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)から出力される画素信号G(4×p−3)(g+1)、G(4×p−2)(g+1)、G(4×p−1)(g+1)、G(4×p)(g+1)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
Similarly,
また、同じタイミングで、(g+1)行の第pの画素群を構成するB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)から出力される画素信号B(4×p−3)(g+1)、B(4×p−2)(g+1)、B(4×p−1)(g+1)、B(4×p)(g+1)が第1の1〜第1の4の水平信号線15D1〜15D4を介して出力される。
At the same timing, the
したがって、全出力モードにおけるすべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
Therefore, at all timings in the full output mode, eight pixel signals are output from the first to first four and second to second
次に間引きモードの時の動作について説明する。前述のように、g行において(8×p−7)列目のR画素20(g、8×p-7)と、(8×p−7)列目のR画素20(g、8×p-7)からR画素の中で互いに2個ずつ離れて配置される3個のR画素20(g、8×p-3)、20(g、8×p+1)、20(g、8×p+5)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
Next, the operation in the thinning mode will be described. As described above, the
同様に、g行における(8×p−6)列目のG画素20(g、8×p-6)と、(8×p−6)列目のG画素20(g、8×p-6)からG画素の中で互いに2個ずつ離れて配置される3個のG画素20(g、8×p-2)、20(g、8×p+2)、20(g、8×p+6)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
Similarly, the
同様に、(g+1)行における(8×p−7)列目のG画素20(g+1、8×p-7)と、(8×p−7)列目のG画素20(g+1、8×p-7)からG画素の中で互いに2個ずつ離れて配置される3個のG画素20(g+1、8×p-3)、20(g+1、8×p+1)、20(g+1、8×p+5)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
Similarly, (g + 1) and (8 × p-7) th column of G pixel 20 (g + 1, 8 × p-7) in a row, (8 × p-7) G
同様に、(g+1)行における(8×p−6)列目のB画素20(g+1、8×p-6)と、(8×p−6)列目のB画素20(g+1、8×p-6)からB画素の中で互いに2個ずつ離れて配置される3個のB画素20(g+1、8×p-2)、20(g+1、8×p+2)、20(g+1、8×p+6)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
Similarly, (g + 1) and (8 × p-6) th column of B pixel 20 (g + 1, 8 × p-6) in row, (8 × p-6) th column of
間引きモードのとき、単一のタイミングで、g行におけるR画素の中で2個ずつ離れて配置される4個のR画素20(g、8×p-7)、20(g、8×p-3)、20(g、8×p+1)、20(g、8×p+5)から出力される画素信号R(4×p−3)(g)、R(4×p−1)(g)、R(4×p+1)(g)、R(4×p+3)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
In the thinning mode, four
また、同じタイミングで、g行におけるG画素の中で2個ずつ離れて配置される4個のG画素20(g、8×p-6)、20(g、8×p-2)、20(g、8×p+2)、20(g、8×p+6)から出力される画素信号G(4×p−3)(g)、G(4×p−1)(g)、G(4×p+1)(g)、G(4×p+3)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
Further, at the same timing, four
同様に、単一のタイミングで、(g+1)行におけるG画素の中で2個ずつ離れて配置される4個のG画素20(g+1、8×p-7)、20(g+1、8×p-3)、20(g+1、8×p+1)、20(g+1、8×p+5)とから出力される画素信号G(4×p−3)(g+1)、G(4×p−1)(g+1)、G(4×p+1)(g+1)、G(4×p+3)(g+1)が第1の1〜第1の4の水平信号線15U1〜15U4のいずれかを介して出力される。
Similarly, at a single timing, four
また、同じタイミングで、(g+1)行におけるB画素の中で2個ずつ離れて配置される4個のB画素20(g+1、8×p-6)、20(g+1、8×p-2)、20(g+1、8×p+2)、20(g+1、8×p+6)から出力される画素信号B(4×p−3)(g+1)、B(4×p−1)(g+1)、B(4×p+1)(g+1)、B(4×p+3)(g+1)が第2の1〜第2の4の水平信号線15D1〜15D4のいずれかを介して出力される。
In addition, at the same timing, four
したがって、間引きモードにおけるすべてのタイミングにおいても、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
Accordingly, at all timings in the thinning mode, eight pixel signals are output from the first to first four and second to first to fourth
以上のように、本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も間引き出力も可能になる。したがって、従来の撮像素子10’に用いられた切替スイッチ18(図28参照)が不要である。 As described above, according to the imaging device of the present embodiment, it is possible to perform full output or thinning out without switching the output of a pixel signal from a single pixel to any of a plurality of horizontal signal lines. Therefore, the changeover switch 18 (see FIG. 28) used in the conventional image sensor 10 'is unnecessary.
次に本発明の第2の実施形態を適用した撮像素子について説明する。第2の実施形態では、第1、第2CDS/SH回路と第1の1〜第1の4、第2の1〜第2の4の水平信号線との接続、及び、間引きモードにおける列選択信号の出力が第1の実施形態と異なる。第1の実施形態と異なる点を中心に第2の実施形態を説明する。なお、第1の実施形態と同じ機能を有する部位には同じ符号を付けている。 Next, an image sensor to which the second embodiment of the present invention is applied will be described. In the second embodiment, the connection between the first and second CDS / SH circuits and the first to first 4, and the first to second horizontal signal lines, and column selection in the thinning mode. The signal output is different from that of the first embodiment. The second embodiment will be described focusing on the differences from the first embodiment. In addition, the same code | symbol is attached | subjected to the site | part which has the same function as 1st Embodiment.
図14は、第2の実施形態における1、2行目の1〜31列までの奇数の列に配置されたR画素とG画素と第1の1〜第1の4、第2の1〜第2の4の水平信号線との接続を示す回路図である。説明を簡単にするために図14には、1〜31列目の奇数の列の1行目のR画素及び2行目のG画素と、第1、第2の垂直信号線と、第1の1〜第1の4、第2の1〜第2の4の水平信号線とが図示される。
FIG. 14 shows R pixels and G pixels arranged in odd-numbered columns up to 1st to 31st columns in the first and second rows in the second embodiment, first to first fours, and second to first ones. It is a circuit diagram which shows the connection with the 2nd 4 horizontal signal line. For the sake of simplicity, FIG. 14 shows the R pixel in the first row and the G pixel in the second row, the first and second vertical signal lines, 1 to
なお、連続する奇数の列のR画素の間にはG画素及び第1、第2の垂直信号線が、連続する奇数の列のG画素の間にはB画素が配置されている。さらに、第1の実施形態と同様に奇数の行にはR画素とG画素とが、偶数の行にはG画素とB画素とが、ベイヤー方式に配置されている。 A G pixel and first and second vertical signal lines are arranged between R pixels in consecutive odd columns, and a B pixel is arranged between consecutive G pixels in odd columns. Further, as in the first embodiment, R pixels and G pixels are arranged in odd-numbered rows, and G pixels and B pixels are arranged in a Bayer manner in even-numbered rows.
1〜15列までの奇数の列の第1の垂直信号線17D(1)、17D(3)、17D(5)、17D(7)、17D(9)、17D(11)、17D(13)、17D(15)と第1の1〜第1の4の水平信号線15D1〜15D4との接続は、第1の実施形態と同じである。また、1〜15列までの奇数の列の第2の垂直信号線17U(1)、17U(3)、17U(5)、17U(7)、17U(9)、17U(11)、17U(13)、17U(15)と第2の1〜第2の4の水平信号線15U1〜15U4との接続は、第1の実施形態と同じである。
The first
23、29列目の第1の垂直信号線17D(23)、17D(29)と、第1の1の水平信号線15D1とが接続される。17、27列目の第1の垂直信号線17D(17)、17D(27)と、第1の2の水平信号線15D2とが接続される。19、25列目の第1の垂直信号線17D(19)、17D(25)と、第1の3の水平信号線15D3とが接続される。21、31列目の第1の垂直信号線17D(21)、17D(31)と、第1の4の水平信号線15D4とが接続される。
The first
23、29列目の第2の垂直信号線17U(23)、17U(29)と、第2の1の水平信号線15U1とが接続される。17、27列目の第2の垂直信号線17U(17)、17U(27)と、第2の2の水平信号線15U2とが接続される。19、25列目の第2の垂直信号線17U(19)、17U(25)と、第2の3の水平信号線15U3とが接続される。21、31列目の第2の垂直信号線17U(21)、17U(31)と、第2の4の水平信号線15U4とが接続される。
The second
なお、2〜32列までの偶数の列の第1の垂直信号線(図示せず)と第1の1〜第1の4の水平信号線15D1〜15D4との接続は、それぞれ1つ前の奇数の列の第1の垂直信号線と第1の1〜第1の4の水平信号線15D1〜15D4との接続と同じである。
The first vertical signal lines (not shown) in even-numbered columns up to 2 to 32 and the first to first
また、2〜32列までの偶数の列の第2の垂直信号線(図示せず)と第2の1〜第2の4の水平信号線15U1〜15U4との接続は、それぞれ1つ前の列の第2の垂直信号線と第2の1〜第2の4の水平信号線15U1〜15U4との接続と同じである。
The second vertical signal lines (not shown) in even-numbered columns up to 2 to 32 and the second to second
なお、33列以降の列において、1〜32列における第1の垂直信号線(図示せず)と第1の1〜第1の4の水平信号線15D1〜15D4との接続と同じ接続が繰り返される。同様に、33列以降の列において、1〜32列における第2の垂直信号線(図示せず)と第2の1〜第2の4の水平信号線15U1〜15U4との接続と同じ接続が繰り返される。すなわち、33列以降においては32列前の列と同じ接続となる。
In the 33rd and subsequent columns, the same connection as the connection between the first vertical signal lines (not shown) and the first to first 4
以上のような構成の撮像素子100の動作について図15〜図20を用いて説明する。なお、画素信号が第1、第2のCDS/SH回路13D、13Uに相関2重サンプリング/サンプルホールドされるまでの動作までの動作は、第1の実施形態と同じである(図4参照)。
The operation of the
本実施形態を適用した撮像素子100では、第1の実施形態と異なり、全体モード、1/2の画素からの画素信号を出力させる第1の間引きモード、及び1/4の画素からの画素信号を出力させる第2の間引きモードのいずれかのモードに切り替え可能である。
In the
全体モードでは、T5のタイミング(図4参照)の後のt1(1)のタイミングにおいて第1の1、3、5、7列選択トランジスタ及び第2の2、4、6、8列選択トランジスタがONに切替えられる(図15参照)ことにより画素信号R1(1)〜R4(1)、G1(1)〜G4(1)、が第1の実施形態と同様に出力される(図16参照)。 In the whole mode, at the timing t1 (1) after the timing T5 (see FIG. 4), the first 1, 3, 5, 7 column selection transistor and the second 2, 4, 6, 8 column selection transistor are turned on. By switching to ON (see FIG. 15), pixel signals R1 (1) to R4 (1) and G1 (1) to G4 (1) are output as in the first embodiment (see FIG. 16). .
また、t2(1)のタイミングにおいて第1の9、11、13、15列選択トランジスタ及び第2の10、12、14、16列選択トランジスタがONに切替えられる(図15参照)ことにより画素信号R5(1)〜R8(1)、G5(1)〜G8(1)、が第1の実施形態と同様に出力される(図16参照)。 Further, the first 9, 11, 13, and 15 column selection transistors and the second 10, 12, 14, and 16 column selection transistors are switched ON at the timing of t2 (1) (see FIG. 15), so that the pixel signal R5 (1) to R8 (1) and G5 (1) to G8 (1) are output in the same manner as in the first embodiment (see FIG. 16).
t3(1)のタイミングで、第1の17、19、21、23列選択トランジスタがONに切替えられることにより(図15参照)、17、19、21、23列のR画素からの出力に基づいて生成される画素信号R9(1)、R10(1)、R11(1)、R12(1)が、第1の2、第1の3、第1の4、第1の1の水平信号線15D2、15D3、15D4、15D1を介して出力される(図16参照)。 At the timing of t3 (1) , the first 17, 19, 21, and 23 column selection transistors are turned on (see FIG. 15), and based on the output from the R pixels in the 17, 19, 21, and 23 columns. The pixel signals R9 (1) , R10 (1) , R11 (1) , R12 (1) generated in this way are the first 2, first 3, first 4, first 1 horizontal signal lines. 15D2 , 15D3 , 15D4 , and 15D1 are output (see FIG. 16).
また、同じt3(1)のタイミングで、第2の18、20、22、24列選択トランジスタがONに切替えられることにより(図15参照)、18、20、22、24列のG画素からの出力に基づいて生成される画素信号G9(1)、G10(1)、G11(1)、G12(1)が、第2の2、第2の3、第2の4、第2の1の水平信号線15U2、15U3、15U4、15U1を介して出力される(図16参照)。
Further, at the same timing t3 (1) , the second 18, 20, 22, and 24 column selection transistors are turned ON (see FIG. 15), so that the G pixels in the 18, 20, 22, and 24 columns are turned on. Pixel signals G9 (1) , G10 (1) , G11 (1) , G12 (1) generated based on the output are the second 2, second 3, second 4, second 1 It is output via the
次にt4(1)のタイミングで、第1の25、27、29、31列選択トランジスタ(図示せず)がONに切替えられることにより(図16参照)、25、27、29、31列のR画素からの出力に基づいて生成される画素信号R13(1)、R14(1)、R15(1)、R16(1)が、第1の3、第1の2、第1の1、第1の4の水平信号線15D3、15D2、15D1、15D4を介して出力される(図16参照)。
Next, at the timing of t4 (1) , the first 25, 27, 29, and 31 column selection transistors (not shown) are turned on (see FIG. 16), so that the 25, 27, 29, and 31 column selection transistors are turned on. Pixel signals R13 (1) , R14 (1) , R15 (1) , R16 (1) generated based on the output from the R pixel are the first 3, the first 2, the first 1, the first, 1 and 4
また、同じt4(1)のタイミングで、第2の26、28、30、32列選択トランジスタ(図示せず)がONに切替えられることにより(図15参照)、26、28、30、32列のG画素からの出力に基づいて生成される画素信号G13(1)、G14(1)、G15(1)、G16(1)が、第2の3、第2の2、第2の1、第2の4の水平信号線15U3、15U2、15U1、15U4を介して出力される(図16参照)。
Also, at the same timing t4 (1) , the second 26, 28, 30, 32 column selection transistors (not shown) are turned ON (see FIG. 15), so that the 26, 28, 30, 32 columns. Pixel signals G13 (1) , G14 (1) , G15 (1) , G16 (1) generated on the basis of outputs from the G pixels of the second, third, second 2, second 1, It is output via the second four
以後のそれぞれタイミングにおいても、t1(1)〜t4(1)と同様にR画素から出力される4つの画素信号とG画素から出力される4つの画素信号とが出力される。1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素に達するまで繰返される。右端の列の画素の画素信号が出力されると、T6(図4参照)のタイミングで前述のように2行目の画素が選択される。
At each subsequent timing, four pixel signals output from the R pixel and four pixel signals output from the G pixel are output in the same manner as t1 (1) to t4 (1) . The ON / OFF switching of the column selection transistor in the first row is repeated until the pixel in the rightmost column of the
T10とT11のタイミング(図4参照)の間に、同様にして2行目において、画素群毎に同一のG画素群を構成するG画素から出力される4つの画素信号、及び同一のB画素群を構成するB画素から出力される4つの画素信号が撮像素子100の外部に出力される。
Similarly, during the timing of T10 and T11 (see FIG. 4), in the second row, four pixel signals output from the G pixels constituting the same G pixel group for each pixel group and the same B pixel Four pixel signals output from the B pixels constituting the group are output to the outside of the
以後、奇数の行においては、前述のt1(1)〜t4(1)のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
Thereafter, in the odd-numbered rows, the pixel signal output from the R pixel and the pixel signal output from the G pixel are imaged in the same manner as the operation performed at the timings t1 (1) to t4 (1) described above. Output to the outside of the
図17、図18を用いて、第1の間引きモードであるときの水平信号線への出力の動作について説明する。T5のタイミング(図4参照)の後のt1’(1)のタイミングで、画素信号R1(1)、R3(1)、R5(1)、R7(1)、及びG1(1)、G3(1)、G5(1)、G7(1)が第1の実施形態と同様に出力される。 The output operation to the horizontal signal line in the first thinning mode will be described with reference to FIGS. T5 timing at the timing of t1 '(1) after (see FIG. 4), the pixel signals R1 (1), R3 (1 ), R5 (1), R7 (1), and G1 (1), G3 ( 1) , G5 (1) , and G7 (1) are output as in the first embodiment.
次にt2’(1)のタイミングで、第1の17、21、25、29列選択信号がONに切替えられる(図17参照)ことにより、17、21、25、29列目のR画素からの出力に基づいて生成される画素信号R9(1)、R11(1)、R13(1)、R15(1)が第1の2、第1の4、第1の3、第1の1水平信号線15D2、15D4、15D3、15D1を介して撮像素子100の外部に出力される(図18参照)。
Next, at the timing of t2 ′ (1) , the first 17, 21, 25, and 29th column selection signal is switched ON (see FIG. 17), so that the R pixels in the 17, 21, 25, and 29th columns Pixel signals R9 (1) , R11 (1) , R13 (1) , R15 (1) generated on the basis of the outputs of the first, second 4, first 3, first 1 horizontal The signal is output to the outside of the
また、同じt2’(1)のタイミングで、第2の18、22、26、30列選択トランジスタ(図示せず)がONに切替えられることにより(図17参照)、18、22、26、30列のG画素からの出力に基づいて生成される画素信号G9(1)、G11(1)、G13(1)、G15(1)が、第2の2、第2の4、第2の3、第2の1の水平信号線15U2、15U4、15U3、15U1を介して出力される(図18参照)。
Further, the second 18, 22, 26, 30 column selection transistor (not shown) is turned ON at the same timing t2 ′ (1) (see FIG. 17), 18, 22, 26, 30. Pixel signals G9 (1) , G11 (1) , G13 (1) , G15 (1) generated based on the output from the G pixel in the column are the second 2, second 4, second 3 The first
なお、第1の間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16、19、20、23、24、27、28、31、32列列選択トランジスタはOFFのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子100の外部には出力されない(図17参照)。 In the first thinning mode, the first and second 3, 4, 7, 8, 11, 12, 15, 16, 19, 20, 23, 24, 27, 28, 31, 32 columns are selected. The transistors remain OFF, and pixel signals generated based on outputs from the pixels in these columns are not output to the outside of the image sensor 100 (see FIG. 17).
以後のタイミングでも、1行目におけるR画素の中で2個ずつ離れた4個のR画素から出力される画素信号、及び1行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号が撮像素子100の外部に出力される。
At subsequent timings, pixel signals output from four R pixels separated by two in the R pixel in the first row, and four G signals separated by two in the G pixel in the first row. A pixel signal output from the pixel is output to the outside of the
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
The ON / OFF switching of the column selection transistor in the first row is repeated until the pixel signal in the rightmost column of the
T10とT11のタイミング(図4参照)の間も同様にして、2行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号、及び2行目におけるB画素の中で2個ずつ離れた4個のB画素から出力される画素信号が撮像素子100の外部に出力される。
Similarly, during the timings of T10 and T11 (see FIG. 4), pixel signals output from four G pixels separated by two in the G pixels in the second row and B pixels in the second row Pixel signals output from four B pixels that are two by two are output to the outside of the
以後、奇数の行においては、前述のt1’(1)、t2’(1)、…のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
Thereafter, in the odd-numbered rows, the pixel signal output from the R pixel and the G pixel are output in the same manner as the operation performed at the timings t1 ′ (1) , t2 ′ (1) ,. A pixel signal is output to the outside of the
図19、図20を用いて、第2の間引きモードであるときの水平信号線への出力の動作について説明する。T5のタイミング(図4参照)の後のt1”のタイミングで、第1の1、9、17、25列列選択トランジスタがONに切替えられる(図19参照)ことにより、1、9、17、25列目のR画素からの出力に基づいて生成される画素信号R1(1)、R5(1)、R9(1)、R13(1)が第1の1、第1の4、第1の2、第1の3の水平信号線15D1、15D4、15D2、15D3を介して撮像素子100の外部に出力される(図20参照)。
The output operation to the horizontal signal line when in the second thinning mode will be described with reference to FIGS. At the timing of t1 ″ after the timing of T5 (see FIG. 4), the first 1, 9, 17, 25th column column selection transistors are turned ON (see FIG. 19), thereby 1, 9, 17, Pixel signals R1 (1) , R5 (1) , R9 (1) , R13 (1) generated based on the output from the R pixel in the 25th column are the first 1, the first 4, the first 2. The signal is output to the outside of the
また、同じt1”(1)のタイミングで、第2の2、10、18、26列選択トランジスタ(図示せず)がONに切替えられることにより(図19参照)、2、10、18、26列のG画素からの出力に基づいて生成される画素信号G1(1)、G5(1)、G9(1)、G13(1)が、第2の1、第2の4、第2の2、第2の3の水平信号線15U1、15U4、15U2、15U3を介して出力される(図20参照)。
Further, the second 2, 10, 18, 26 column selection transistor (not shown) is turned ON at the same timing t1 ″ (1) (see FIG. 19), 2, 10, 18, 26. Pixel signals G1 (1) , G5 (1) , G9 (1) , G13 (1) generated based on the output from the G pixel in the column are the second 1, second 4, second 2 Are output via the second three
なお、第2の間引きモードにおいては、第1、第2の3〜8、11〜16、19〜24、27〜32列選択トランジスタはOFFのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子100の外部には出力されない(図19参照)。 In the second thinning mode, the first and second 3 to 8, 11 to 16, 19 to 24, and 27 to 32 column selection transistors remain OFF, and output from pixels in these columns is not performed. The pixel signal generated based on this is not output to the outside of the image sensor 100 (see FIG. 19).
以後のタイミングでも、1行目におけるR画素の中で4個ずつ離れた4個のR画素から出力される画素信号、及び1行目におけるG画素の中で4個ずつ離れた4個のG画素から出力される画素信号が撮像素子100の外部に出力される。
At subsequent timings, pixel signals output from four R pixels separated by four in the R pixel in the first row and four G pixels separated by four in the G pixel in the first row. A pixel signal output from the pixel is output to the outside of the
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
The ON / OFF switching of the column selection transistor in the first row is repeated until the pixel signal in the rightmost column of the
T10とT11のタイミング(図4参照)の間も同様にして、2行目におけるG画素の中で4個ずつ離れた4個のG画素から出力される画素信号、及び2行目におけるB画素の中で4個ずつ離れた4個のB画素から出力される画素信号が撮像素子100の外部に出力される。
Similarly between the timings of T10 and T11 (see FIG. 4), the pixel signals output from four G pixels separated by four among the G pixels in the second row, and the B pixels in the second row Pixel signals output from four B pixels that are separated from each other by four are output to the outside of the
以後、奇数の行においては、前述のt1”(1)、…のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
Thereafter, in an odd-numbered row, the pixel signal output from the R pixel and the pixel signal output from the G pixel are output from the
以上のような構成である本実施形態の撮像素子100によれば、第1の実施形態と同じ機能を発揮することが可能である。すなわち、全出力モード及び第1の間引きモードにおけるすべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
According to the
さらに、本実施形態の撮像素子100が有する効果について説明する。
Furthermore, the effect which the image pick-up
g行において(16×r−15)列目(rは任意の自然数)のR画素20(g、16×r-15)と、(16×r−15)列目のR画素20(g、16×r-15)からR画素の中で互いに4個ずつ離れて配置される3個のR画素20(g、16×r-7)、20(g、16×r+1)、20(g、16×r+9)が、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている(図16参照)。
In g line as (16 × r-15) th column R pixels (r is an arbitrary natural number) 20 (g, 16 × r -15), (16 × r-15) th column of the
同様に、g行における(16×r−14)列目のG画素20(g、16×r-14)と、(16×r−14)列目のG画素20(g、16×r-14)からG画素の中で互いに4個ずつ離れて配置される3個のG画素20(g、16×r-6)、20(g、16×r+2)、20(g、16×r+10)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
Similarly, the
同様に、(g+1)行における(16×r−15)列目のG画素20(g+1、16×r-15)と、(16×r−15)列目のG画素20(g+1、16×r-15)からG画素の中で互いに4個ずつ離れて配置される3個のG画素20(g+1、16×r-7)、20(g+1、16×r+1)、20(g+1、16×r+9)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
Similarly, the (16 × r−15) th
同様に、(g+1)行における(16×r−14)列目のB画素20(g+1、16×r-14)と、(16×r−14)列目のB画素20(g+1、16×r-14)からB画素の中で互いに4ずつ離れて配置される3個のB画素20(g+1、16×r-6)、20(g+1、16×r+2)、20(g+1、16×r+10)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
Similarly, the
第2の間引きモードのとき、単一のタイミングで、g行におけるR画素の中で4個ずつ離れて配置される4個のR画素20(g、16×r-15)、20(g、16×r-7)、20(g、16×r+1)、20(g、16×r+9)から出力される画素信号R(8×r−7)(g)、R(8×r−3)(g)、R(8×r+1)(g)、R(8×r+5)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
In the second thinning mode, four
また、同じタイミングで、g行におけるG画素の中で4個ずつ離れて配置される4個のG画素20(g、16×r-14)、20(g、16×r-6)、20(g、16×r+2)、20(g、16×r+10)から出力される画素信号G(8×r−7)(g)、G(8×r−3)(g)、G(8×r+1)(g)、G(8×r+5)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
Further, at the same timing, four
同様に、単一のタイミングで、(g+1)行におけるG画素の中で4個ずつ離れて配置される4個のG画素20(g+1、16×r-15)、20(g+1、16×r-7)、20(g+1、16×r+1)、20(g+1、16×r+9)から出力される画素信号G(8×r−7)(g+1)、G(8×r−3)(g+1)、G(8×r+1)(g+1)、G(8×r+5)(g+1)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
Similarly, four
また、同じタイミングで、(g+1)行におけるB画素の中で4個ずつ離れて配置される4個のB画素20(g+1、16×r-14)、20(g+1、16×r-6)、20(g+1、16×r+2)、20(g+1、16×r+10)から出力される画素信号B(8×r−7)(g+1)、B(8×r−3)(g+1)、B(8×r+1)(g+1)、B(8×r+5)(g+1)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
In addition, at the same timing, four
以上のように、第2の間引きモードのときも、すべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
As described above, even in the second thinning mode, the first to first 4 and second to first 4
したがって、以上のような構成である本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も、複数のパターンの間引き出力も可能になる。したがって、従来の撮像素子10’に用いられた切替スイッチ18(図26参照)が不要である。 Therefore, according to the imaging device of the present embodiment having the above-described configuration, the output of a pixel signal from a single pixel is not switched to any of a plurality of horizontal signal lines, and all outputs are also a plurality of patterns. Thinning out output is also possible. Therefore, the changeover switch 18 (see FIG. 26) used in the conventional image sensor 10 'is unnecessary.
次に、第1の実施形態の変形例について説明する。図21は本変形例の撮像素子101の1〜4行、1〜16列に配列されたR画素、G画素、及びB画素から垂直信号線群150までの間の接続を示す回路図である。
Next, a modification of the first embodiment will be described. FIG. 21 is a circuit diagram showing connections between R pixels, G pixels, and B pixels arranged in 1 to 4 rows and 1 to 16 columns of the
本変形例では、第1の実施形態と異なり、垂直信号線170(1)〜170(16)は各列に1本設けられ、単一の列に並ぶすべてのR、G画素、または単一の列に並ぶすべてのG、B画素が同じ垂直信号線に接続される。また、各垂直信号線170(1)〜170(16)と1〜4の水平信号線1501〜1504との接続も第1の実施形態と異なっている。
In this modification, unlike the first embodiment, one
1、8、9、13列目の垂直信号線170(1)、170(8)、170(9)、170(13)は、1の水平信号線1501に接続される。2、7、11、14列目の垂直信号線170(2)、170(7)、170(11)、170(14)は、2の水平信号線1502に接続される。3、6、10、15列目の垂直信号線170(3)、170(6)、170(10)、170(15)は、3の水平信号線1503に接続される。4、5、12、16列目の垂直信号線170(4)、170(5)、170(12)、170(16)は、4の水平信号線1504に接続される。
The
なお、第1の実施形態と同様に、各垂直信号線170(1)〜170(16)と各水平信号線1501〜1504とは、第1CDS/SH回路(図21において図示せず)及び第1列選択スイッチ部(図21において図示せず)を介して接続される。
As in the first embodiment, each of the
以上のような構成の変形例において、全出力モード時には行に沿って4個連続して並ぶ画素、例えば1〜4列目の画素200(1、1)〜200(1、4)、または5〜8列目の画素200(1、5)〜200(1、8)、によって構成される画素郡毎に画素信号を単一のタイミングで1〜4の水平信号線1501〜1504に出力させる。
In the modified example having the above-described configuration, in the all output mode, four pixels arranged continuously along the row, for example, the
また、間引きモード時には、1列目のR画素200(1、1)から3個おきに並ぶ画素200(1、4)、200(1、7)、200(1、10)から出力される画素信号を、単一のタイミングで1の水平信号線1501、4の水平信号線1504、2の水平信号線1502、3の水平信号線1503を介して撮像素子101の外部に出力させる。
In the thinning mode, pixels output from the
以上のような構成と動作を実行する撮像素子101によれば、全入力モード及び間引きモードにおけるすべてのタイミングですべての水平信号線から画素信号を出力することが可能である。
According to the
なお、第1、第2の実施形態を適用した撮像素子において、単一の色に対応した画素信号を出力するための水平信号線は4本であるが、複数であればよい。m本の第1の水平信号線(mは2以上の整数)を有する撮像素子において、互いに隣接するm個の同じ色の画素により画素群を形成し、各画素が同一の画素群を構成する画素と異なる水平信号線に接続される構成であって、画素郡毎に各水平信号線を介して画素信号を読み出すことにより、全出力モードにおいてm本すべての水平信号線から同時に画素信号を出力させることが可能になる。なお、変形例における水平信号線も4本でなくても、複数であれば同様の効果を得ることが出来る。 In the imaging device to which the first and second embodiments are applied, the number of horizontal signal lines for outputting pixel signals corresponding to a single color is four, but a plurality of horizontal signal lines may be used. In an imaging device having m first horizontal signal lines (m is an integer of 2 or more), a pixel group is formed by m pixels of the same color adjacent to each other, and each pixel forms the same pixel group. It is configured to be connected to a horizontal signal line different from the pixel, and by reading out the pixel signal through each horizontal signal line for each pixel group, pixel signals are output simultaneously from all m horizontal signal lines in all output modes. It becomes possible to make it. Even if the number of horizontal signal lines in the modification is not four, the same effect can be obtained as long as there are a plurality of horizontal signal lines.
なお、同じタイミングで画素信号を出力させる水平信号線は色毎に、4本ずつであるが、異なっていても第1、第2の実施形態と同じ効果を有する。すなわち、第1の水平信号線をm本、第2の水平信号線をn本にすることも可能である。 Note that although there are four horizontal signal lines for outputting pixel signals at the same timing for each color, the same effect as in the first and second embodiments can be obtained even if different. That is, the number of first horizontal signal lines can be m and the number of second horizontal signal lines can be n.
また、第1、第2の実施形態において、間引きモード及び第1の間引きモードでは列毎の色毎に1/2の読み出し、すなわち2個おきに読み出しを行ったが、何個おきの読出しを行ってもよい。 Further, in the first and second embodiments, in the thinning mode and the first thinning mode, 1/2 reading is performed for each color for each column, that is, every second reading, but every other reading is performed. You may go.
α個(αは2以上の整数)おきの読出し、すなわち列毎の色毎に1/αの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶ4個の画素が、それぞれ異なる水平信号線に接続されていればよい。間引きモード時にはこれらの4つの画素毎に各水平信号線を介して画素信号を出力させれば、間引きモードにおいてもすべての水平信号線から同時に画素信号を出力させることが可能である。なお、変形例における間引きも1/αであってもよい。 When reading is performed every α (α is an integer of 2 or more), that is, when 1 / α is read for each color of each column, four pixels arranged in the same color at a distance from each other. Need only be connected to different horizontal signal lines. If a pixel signal is output via each horizontal signal line for each of these four pixels in the thinning mode, it is possible to simultaneously output pixel signals from all horizontal signal lines even in the thinning mode. In addition, the thinning-out in the modification may be 1 / α.
なお、前述のように、m本の水平信号線を用いてα個おきの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶm個の画素が、それぞれ異なる水平信号線に接続されればよい。 As described above, when reading is performed every α using m horizontal signal lines, m pixels arranged in the same color at a distance apart from each other are arranged in different horizontal directions. What is necessary is just to be connected to a signal line.
また、第1、第2の実施形態では、間引きモード、第1、第2の間引きモードのいずれにおいても、同時に読出される2色についての画素信号は同じ割合での間引き、例えば1/2または1/4で行なわれるが、別々にすることも可能である。例えば、一方の間引きを1/α、他方の間引きを1/γで行うことも可能である。 In the first and second embodiments, in both the thinning mode and the first and second thinning modes, the pixel signals for two colors that are simultaneously read out are thinned at the same rate, for example, 1/2 or Although it is performed at 1/4, it is also possible to make it separate. For example, it is possible to perform one thinning at 1 / α and the other thinning at 1 / γ.
また、第2の実施形態において、第2の間引きモードで4個おきの読出しを行なったが、第1の間引きモードに関係なく、何個おきの読み出しを行ってもよい。すなわち、列毎の色毎にβ個おきの読出しを行なう場合、第1の間引きモードを可能にさせる前述の構成に、同一の色の画素の中で互いにβ個ずつ離れて並ぶ4個の画素がそれぞれ異なる水平信号線に接続される構成を付加すればよい。 In the second embodiment, every fourth reading is performed in the second thinning mode. However, any number of readings may be performed regardless of the first thinning mode. That is, in the case where reading is performed every β for every color of each column, the above-described configuration enabling the first thinning mode has four pixels lined up apart from each other by β in the same color pixels. It is sufficient to add a configuration in which are connected to different horizontal signal lines.
また、第1、第2の実施形態の撮像素子では、間引きモード、及び第1、第2間引きモードにおいてすべての奇数行のR画素とG画素とから画素信号を出力させる構成であるが、各奇数行のR画素とG画素とのいずれか一方のみを出力させることも可能である。同様に、各偶数行のG画素とB画素とのいずれか一方のみを出力させることも可能である。 In the imaging devices of the first and second embodiments, pixel signals are output from the R pixels and the G pixels in all odd rows in the thinning mode and the first and second thinning modes. It is also possible to output only one of the R and G pixels in the odd rows. Similarly, it is possible to output only one of the G pixels and B pixels in each even-numbered row.
また、第1、第2の実施形態では列毎に間引きを行なう構成であるが、間引きモード、及び第1、第2間引きモードにおいてさらに行毎に間引きを行なってもよい。例えば、1、2行目の画素から画素信号を出力し、3、4行目の画素からの画素信号の出力を間引いてもよい。間引く行の行選択トランジスタをOFFのままにすることにより、行の間引きは可能である。 In the first and second embodiments, thinning is performed for each column. However, thinning may be performed for each row in the thinning mode and the first and second thinning modes. For example, the pixel signal may be output from the pixels in the first and second rows, and the output of the pixel signal from the pixels in the third and fourth rows may be thinned out. Row thinning is possible by leaving the row selection transistor of the row to be thinned off.
また、第1、第2の実施形態において、各画素はカラーフィルタによって覆われているが、画素をカラーフィルタで覆わない撮像素子に対して適用することも可能である。また、カラーフィルタの配列はベイヤー方式であるが、補色市松式差線順次方式に配列しても本実施形態と同じ効果を発揮することは可能である。 In the first and second embodiments, each pixel is covered with a color filter. However, the present invention can also be applied to an image sensor that does not cover a pixel with a color filter. Further, although the color filters are arranged in the Bayer system, the same effects as in the present embodiment can be exhibited even if they are arranged in a complementary color checkered difference line sequential system.
また、第1、第2の実施形態における撮像素子はCMOS固体撮像素子であるが、従来公知のXYアドレス方式の撮像素子にも適用可能である。 In addition, although the image pickup device in the first and second embodiments is a CMOS solid-state image pickup device, it can also be applied to a conventionally known XY address type image pickup device.
また、第1、第2の実施形態における撮像素子は2次元の画素信号を出力するイメージセンサであるが、1次元の画素信号を出力するラインセンサにも適用可能である。 In addition, the image sensor in the first and second embodiments is an image sensor that outputs a two-dimensional pixel signal, but can be applied to a line sensor that outputs a one-dimensional pixel signal.
次に、本発明の第1の実施形態を適用した画像信号処理装置について、図22を用いて説明する。図22は、前述の第1の実施形態を適用した撮像素子と本実施形態の画像信号処理装置を有する撮像装置の構成を示すブロック図である。 Next, an image signal processing apparatus to which the first embodiment of the present invention is applied will be described with reference to FIG. FIG. 22 is a block diagram showing a configuration of an image pickup apparatus having the image pickup element to which the first embodiment is applied and the image signal processing apparatus of the present embodiment.
撮像装置40は、撮像素子10と画像信号処理装置30とによって構成される。画像信号処理装置30は、A/Dコンバータ31、デジタルシグナルプロセッサ(DSP)32、RAM33、及びCPU34によって構成される。
The
A/Dコンバータ31は、撮像素子10の第1の1〜第1の4、第2の1〜第2の4の水平信号線15U1〜15U4、15D1〜15D4のそれぞれの出力バス(図示せず)に接続される。撮像素子10から出力される画素信号は、A/Dコンバータ31においてA/D変換が行なわれ、デジタル信号に変換される。
The A /
A/Dコンバータ31は、DSP32に接続される。また、DSP32はRAM33に接続される。A/Dコンバータ31において、デジタル信号に変換された画素信号はDSP32に出力される。DSP32に出力された画素信号は、作業用のメモリであるRAM33に格納される。なお、RAM33に画素信号を格納するときに後述する配列の処理が行われる。
The A /
RAM33に格納された画素信号は再びDSP32に出力され、ホワイトバランス、補完処理、γ補正等の所定の信号処理が行われる。所定の信号処理が行われた画素信号は、D/A変換された後にLCDモニタ(図示せず)に出力され、画素信号に対応する画像が表示される。また、所定のデータ処理が行われた画素信号は、メモリカード(図示せず)などの記憶媒体に格納される。
The pixel signal stored in the
CPU34は、撮像素子10及びDSP32に接続される。CPU34によって撮像装置40全体の制御が行なわれる。例えば、垂直シフトレジスタ12及び第1、第2の水平シフトレジスタ14D、14Uの動作、及び後述する配列の処理はCPU34によって制御される。
The
RAM33に画素信号を格納するときの、配列の処理について説明する。RAM33には撮像部11に配置されたそれぞれの画素20に対応する画素信号毎に格納する領域が定められる。また、各画素信号を定める領域は、全入力モード(図23参照)と間引きモード(図24参照)とにおいて別々に定められる。
An array process when storing pixel signals in the
図23に示すように、RAM33の全入力モード格納領域WAは、1行目のR画素、G画素から出力される画素信号を格納する領域WRA1、WGA1が、2行目のG画素、B画素から出力される画素信号を格納する領域WGA2、WBA2が定められる。3行目以降についても画素信号を格納する領域が定められる。また、各行において、順番にすべての画素信号を格納する領域が定められる。
As shown in FIG. 23, all input mode storage areas WA of the
図24に示すように、RAM33の間引きモード格納領域TOAは、全入力モード格納領域WAと異なり、各行において、順番に2個おきの画素信号を格納する領域が定められる(TORA1、TOGA1、TOGA2、TOBA2、…参照)。
As shown in FIG. 24, the thinning mode storage area TOA of the
図6、図8、図10、図12に示すように、DSP32にはA/D31コンバータを介して、同じタイミングで色毎に4画素の画素信号が入力される。出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はRAM33の定められた領域に格納される。
As shown in FIGS. 6, 8, 10, and 12, the
例えば、全出力モードにおいては、1行目についてのt1(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力される画素信号はそれぞれ、全入力モード確認領域WAにおけるR1(1)、R2(1)、R3(1)、R4(1)のための領域に格納される。
For example, in the all-output mode, the first 1, first 2, first 3, and first 4
t2(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号は、全入力モード確認領域WAにおけるR8(1)、R7(2)、R6(3)、R5(4)のための領域に格納される。1行目のR画素からの画素信号を出力する他のタイミングも同様である。
The pixel signals output from the first 1, first 2, first 3, and first 4
第2の1〜第2の4の水平信号線についても、同様に出力されるタイミングに応じてG画素から出力される画素信号が全入力モード格納領域WAにおいて定められた領域に格納される。 For the second to second horizontal signal lines as well, the pixel signal output from the G pixel is stored in an area defined in the all input mode storage area WA in accordance with the output timing.
また、間引きモードにおいては、1行目についてのt1’(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号はそれぞれ、間引きモード格納領域TOAにおけるR1(1)、R7(1)、R3(1)、R5(1)のための領域に格納される。
In the thinning mode, the first 1, first 2, first 3, and first 4
以上のような構成である本実施形態の画像信号処理装置30による効果を従来の撮像素子及び画像信号処理装置を用いる場合と比べて説明する。なお、説明を簡単にするために、従来の単一の色の画素、R画素についてのみであるとして説明する。
The effects of the image
前述のように、従来の撮像素子10’では全入力モード、すなわち画素信号の出力を第1出力線18aに切替えるモードにおいて、1行目において第1の画素群を構成する1〜4列目の画素20’(1、1)〜20’(1、4)は列の順番に、1〜4の水平信号線15’1〜15’4に接続される。
As described above, the conventional image pickup device 10 ', the entire input mode, i.e. the mode for switching the output of the pixel signals to the
また、第2の画素群を構成する5〜8列目の画素20’(1、5)〜20’(1、8)も列の順番に、1〜4の水平信号線15’1〜15’4に接続される。
Also, the
同様に1行目の各画素群を構成する4個の画素は、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。また、同様に、各行において各画素群を構成する4個の画素も、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。
Similarly, the four pixels constituting each pixel group in the first row are connected to the
したがって、全入力モードでは、1の水平信号線15’1から出力される画素信号は全入力モード格納領域WAにおけるR1(1)、R5(1)、…、R(4×p−3)(1)のための領域に順番に格納すればよい。同様に、2の水平信号線15’2から出力される画素信号は全入力モード格納領域WAにおけるR2(1)、R6(1)、…、R(4×p−2)(1)のための領域に順番に格納すればよい。
Therefore, in the all input mode, the pixel signal output from one
同様に、3の水平信号線15’3から出力される画素信号は全入力モード格納領域WAにおけるR3(1)、R7(1)、…、R(4×p−1)(1)のための領域に順番に格納すればよい。同様に、4の水平信号線15’4から出力される画素信号は全入力モード格納領域WAにおけるR4(1)、R8(1)、…、R(4×p)(1)のための領域に順番に格納すればよい。
Similarly, the pixel signals output from the three
また、従来の撮像素子10’では間引きモード、すなわち画素信号の出力を第2出力線18bに切替えるモードにおいて、1行目の画素において2個おきに離れて並べられる4個の画素20’(1、1)、20’(1、3)、20’(1、5)、20’(1、7)は順番に、第1の1、第1の2、第1の3、第1の4の水平信号線15’D1、15’D2、15’D3、15’D4に接続される。
Further, the conventional image pickup device 10 ', the thinning mode, i.e. in the mode for switching the output of the pixel signal to the
同様に1行目において2個おき離れて並べられる4個の画素は、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。また、同様に、各行において2個おきに離れて並べられる4個の画素も1〜4の水平信号線15’1〜15’4に接続される。
Similarly, four pixels arranged at intervals of two in the first row are connected to the
したがって、間引きモードでは、1の水平信号線15’1から出力される画素信号は全入力モード格納領域WAにおけるR1(1)、R9(1)、…、R(8×p−7)(1)のための領域に順番に格納すればよい。同様に、2の水平信号線15’2から出力される画素信号は全入力モード格納領域WAにおけるR3(1)、R11(1)、…、R(8×p−5)(1)のための領域に順番に格納すればよい。
Therefore, in the thinning mode, pixel signals output from one
同様に、3の水平信号線15’3から出力される画素信号は全入力モード格納領域WAにおけるR5(1)、R13(1)、…、R(8×p−3)(1)のための領域に順番に格納すればよい。同様に、4の水平信号線15’4から出力される画素信号は全入力モード格納領域WAにおけるR7(1)、R15(1)、…、R(8×p−1)(1)のための領域に順番に格納すればよい。
Similarly, the pixel signals output from the three
一方、第1の実施形態を適用した撮像素子10では、第1の1〜第1の4の水平信号線に対して出力される画素信号は画素が並ぶ列順となっていない。したがって、並べ替えを行なうことなくRAMに格納する場合、撮像素子において生成した各画素信号の位置とLCDモニタにおいて対応する位置が異なるため、撮像した画像を表示することが出来なくなる。
On the other hand, in the
したがって、並べ替え処理を行う本実施形態の画像信号処理装置30によれば、第1の実施形態を適用した撮像素子10から出力される画素信号の撮像部における位置と、LCDモニタにおいて対応する位置を合致させることが可能になる。
Therefore, according to the image
次に、本発明の第2の実施形態を適用した画像信号処理装置について説明する。本実施形態の画像信号処理装置は、前述の第2の実施形態を適用した撮像素子100から出力される画素信号を処理するための画像信号処理装置であって、第2の間引きモードにおける画素信号を格納する領域がさらにRAMに設けられることが第1の実施形態と異なる。第1の実施形態の画像信号処理装置と異なる点を中心に説明する。
Next, an image signal processing apparatus to which the second embodiment of the present invention is applied will be described. The image signal processing apparatus of the present embodiment is an image signal processing apparatus for processing a pixel signal output from the
図25に示すように、RAM33の第2の間引きモード格納領域TOA’は、全入力モード格納領域WA及び第1の間引きモード格納領域TOAと異なり、各行において、順番に4個おきの画素信号を格納する領域が定められる(TORA’1、TOGA’1、TOGA’2、TOBA’2、…参照)。
As shown in FIG. 25, the second thinning mode storage area TOA ′ of the
第1の実施形態と同様に、第2の間引きモードにおける出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はRAM33の定められた領域に格納される。
As in the first embodiment, the input pixel signal is stored in a predetermined area of the
例えば、1行目についてのt1”(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号はそれぞれ、第2の間引きモード格納領域TOA’におけるR1(1)、R9(1)、R13(1)、R5(1)のための領域に格納される。
For example, from the first 1, first 2, first 3, and first 4
したがって、本実施形態の画像信号処理装置によれば、第2の実施形態を適用した撮像素子100から出力される画素信号と、画素信号に対応する位置を合致させることが可能になる。
Therefore, according to the image signal processing device of the present embodiment, the pixel signal output from the
なお、第1、第2の実施形態の画像信号処理装置は、それぞれ第1、第2の実施形態の撮像素子から出力される画素信号の信号処理を行うが、前述のように水平信号線がm本、間引きモードにおける間引きが1/αである場合は、各画素と各水平信号線との接続の組み合わせに応じてRAMに全入力モード時、及び間引きモード時の格納領域が定められ、画素信号が入力されるときに画素信号の配列を行なう構成にすればよい。 Note that the image signal processing apparatuses of the first and second embodiments perform signal processing of pixel signals output from the imaging elements of the first and second embodiments, respectively. When the number of thinning-out in m thinning-out mode is 1 / α, storage areas in the all-input mode and the thinning-out mode are determined in the RAM according to the combination of connection between each pixel and each horizontal signal line. What is necessary is just to make it the structure which arranges a pixel signal, when a signal is input.
10、100 CMOS固体撮像素子
12 垂直シフトレジスタ
13D、13U 第1、第2の相関二重サンプリング/サンプルホールド(CDS/SH)回路
14D、14U 第1、第2の水平シフトレジスタ
15D、15U 第1、第2の水平信号線群
15D1〜15D4 第1の1〜第1の4の水平信号線
15U1〜15U4 第2の1〜第2の4の水平信号線
16D、16U 第1、第2の列選択スイッチ部
16D(h)、16U(h) 第1、第2のh列選択トランジスタ
17D(h)、17U(h) h列の第1、第2の垂直信号線
20、20(g、h) 画素
26(g、h) g行選択トランジスタ
30 画像信号処理装置
31 A/Dコンバータ
32 デジタルシグナルプロセッサ(DSP)
33 RAM
34 CPU
40 撮像装置
DESCRIPTION OF SYMBOLS 10,100 CMOS solid-
33 RAM
34 CPU
40 Imaging device
Claims (7)
前記受光面において受光する第1の色の光と異なる第2の色の光の受光量に応じた第2色画素信号を出力し、前記配列線上に並ぶ複数の第2色画素と、
前記第1色画素信号を読み出すための第1色の1〜第1色のmの読出し線と、
前記第1色画素、それぞれからの前記第1色画素信号の出力のON・OFFを切替える第1切替手段と、
前記第1切替手段のON・OFFの切替を行なう切替制御手段とを備え、
前記配列線上の複数の前記第1、第2色画素における複数の前記第1色画素を、前記第1色画素の中で連続で並ぶm個の前記第1色画素毎に分割して、複数の第1色画素群を形成し、
前記第1色画素は、前記第1色の1〜第1色のmの読出し線のいずれかの中で同一の前記第1色画素群を形成する他の前記第1色画素に接続される読出し線と異なる読出し線に接続され、
前記配列線上の所定の位置に配置された前記第1色画素である第1色基準画素と、前記第1色基準画素から前記第1色画素の中でα個ずつ離れた(m−1)個の前記第1色画素とが、前記第1色の1〜第1色のmの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、
前記切替制御手段は、前記受光面に配置された前記第1、第2色画素を含む全画素から受光量に応じた画素信号を出力させる全出力モード時には前記第1色画素群毎の前記第1色画素からの前記第1色画素信号の出力をONにし、前記第1色画素信号の出力を前記配列線上に並ぶ複数の前記第1色画素全体の1/αの前記第1色画素から出力させる第1の間引きモード時には前記第1色基準画素と前記第1色基準画素から前記第1色画素の中でα個ずつ離れた(m−1)個の前記第1色画素とからの前記第1色画素信号の出力をONにするように前記第1切替手段を駆動する
ことを特徴とする撮像素子。 Outputting a first color pixel signal corresponding to the amount of received light of the first color received on the light receiving surface, and a plurality of first color pixels arranged on a predetermined array line;
Outputting a second color pixel signal corresponding to the amount of received light of a second color different from the first color received by the light receiving surface, and a plurality of second color pixels arranged on the array line;
And read lines of the first color of the 1 first color m for reading said first color pixel signal,
A first switching means for switching the ON · OFF of the output of said first color pixel, the first color pixel signal from each
Switching control means for switching ON / OFF of the first switching means,
Said sequence plurality of the first line, a plurality of the first color pixel in the second color pixel is divided every m pieces of said first color pixels arranged in a row in the first color pixel, a plurality Forming a first color pixel group,
The first color pixel is connected to the other of said first color pixels forming the same said first color pixel group in either the first color 1 read lines of the first color m Connected to a different readout line from the readout line,
The first color reference pixel which is the first color pixel arranged at a predetermined position on the array line is separated from the first color reference pixel by α in the first color pixel (m−1). and pieces of the first color pixel, in any of the first color 1 read lines of the first color of m, are connected to different read lines respectively,
Said switching control means, the first arranged on the light receiving surface, the full output mode to be output pixel No. signal corresponding to the received light amount from the total pixels including a second color pixels of each of the first color pixel group wherein from the first color pixel to oN the output of the first color pixel signal, wherein the first color output of 1 / alpha overall plurality of said first color pixels aligned in the arrangement line of the first color pixel signal the first of the decimation mode away from the first color reference pixel and the first color reference pixels by α or in the first color pixel (m-1) and the number of the first color pixel to be output from the pixel The first switching means is driven so as to turn on the output of the first color pixel signal from the image sensor.
前記切替制御手段は、前記第1色画素信号の出力を前記配列線上に並ぶ複数の前記第1色画素全体の1/βの前記第1色画素から出力させる第2の間引きモード時には前記第1色基準画素と前記第1色基準画素から前記第1色画素の中でβ個ずつ離れた(m−1)個の前記第1色画素からの前記第1色画素信号の出力をONにするように前記第1切替手段を駆動する
ことを特徴とする請求項1に記載の撮像素子。 Wherein a first color reference pixel, the remote from the first color reference pixels by β cells in the first color pixel and the (m-1) number of the first color pixel, the first color 1 of One of the m readout lines of the first color , each connected to a different readout line;
It said switching control means, said output of the first color pixel signal to a second decimation mode to output from said first color pixels of 1 / beta overall plurality of said first color pixels aligned in the arrangement line of the first The output of the first color pixel signal from the (m−1) first color pixels that are separated by β in the first color pixel from the color reference pixel and the first color reference pixel is turned ON. The image pickup device according to claim 1 , wherein the first switching unit is driven as described above.
前記配列線上の複数の前記第1、第2色画素における複数の前記第2色画素を、前記第2色画素の中で連続で並ぶn個の画素毎に分割して、複数の第2色画素群を形成し、
前記第2色画素は、前記第2色の1〜第2色のnの読出し線のいずれかの中で同一の前記第2色画素群を形成する他の前記第2色画素に接続される読出し線と異なる読出し線に接続され、
前記配列線上の所定の位置に配置された前記第2色画素である第2色基準画素と、前記第2色基準画素から前記第2色画素の中でγ個ずつ離れた(n−1)個の前記第2色画素とが、前記第2色の1〜第2色のnの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、
前記切替制御手段は、前記全出力モード時には前記第2色画素群毎の前記第2色画素からの前記第2色画素信号の出力をONにし、前記第1の間引きモード時には前記第2色基準画素と前記第2色基準画素から前記第2色画素の中でγ個ずつ離れた(n−1)個の前記第2色画素からの前記第2色画素信号の出力をONにするように前記第2切替手段を駆動する
ことを特徴とする請求項1〜請求項3のいずれか1項に記載の撮像素子。 Before SL and read lines of the second color of 1 second color n for reading the second color pixel signals, the ON · OFF of the output of said second color pixel signals from each of the plurality of second color pixel Second switching means for switching,
A plurality of said first pre-Symbol sequence line, a plurality of said second color pixels in the second color pixel is divided for each n-number of pixels arranged in a row in said second color pixels, a plurality of second Forming color pixel groups,
The second color pixel is connected to another second color pixel forming the same second color pixel group in any one of the first to second read lines of the second color. Connected to a different readout line from the readout line,
A second color reference pixel which is the second color pixel arranged at a predetermined position on the array line, and is separated from the second color reference pixel by γ in the second color pixel (n−1). and number of the second color pixel is based on any one of the second color of 1 to read lines of the second color of n, are connected to different read lines respectively,
The switching control means turns on the output of the second color pixel signal from the second color pixel for each second color pixel group in the full output mode, and the second color reference in the first thinning mode. The output of the second color pixel signal from the (n−1) second color pixels that are separated by γ in the second color pixel from the pixel and the second color reference pixel is turned on. imaging device according to any one of claims 1 to 3, characterized in that for driving the second switching means.
前記全出力モード時に前記複数の第1色画素それぞれから出力される前記第1色画素信号を格納する領域が定められ、前記第1の間引きモード時には前記第1色基準画素と前記第1色基準画素から前記第1色画素の中でα個ずつ離れた(m−1)個の前記第1色画素とのそれぞれから出力される前記第1色画素信号を格納する領域が定められ、前記読込み手段に読込まれる前記第1色画素信号を格納する記憶手段と、
前記全出力モード時には前記第1色の1〜第1色のmの読出し線と前記複数の第1色画素との接続の組合わせに基づいて、前記複数の第1色画素のそれぞれから出力される前記第1色画素信号を前記記憶手段の定められた領域に格納させ、前記第1の間引きモード時には前記第1色の1〜第1色のmの読出し線と前記第1色基準画素及び前記第1色基準画素から前記第1色画素の中でα個ずつ離れた(m−1)個の前記第1色画素との接続の組合わせに基づいて、前記第1色基準画素及び前記第1色基準画素から前記第1色画素の中でα個ずつ離れた前記第1色画素のそれぞれから出力される前記第1色画素信号を前記記憶手段の定められた領域に格納させる配列手段とを備える
ことを特徴とする画像信号処理装置。 Said first color 1 first color reading free reading means said first color pixel signal outputted from the read line of m of the imaging device according to claim 1,
The area for storing the first color pixel signal output from each of the plurality of first color pixels in total output mode is defined, the first of said first color and said first color reference pixels in the thinning mode An area for storing the first color pixel signal output from each of the (m−1) first color pixels separated by α pieces from the reference pixel in the first color pixels is determined, and Storage means for storing the first color pixel signal read by the reading means;
Wherein the total output mode based on the combination of connection between the plurality of first color pixel and the read line of 1 to the first color of m of the first color, the output from each of the plurality of first color pixel The first color pixel signal is stored in a predetermined area of the storage means, and in the first thinning mode, the first to first color m readout lines and the first color reference pixel and wherein the first color reference pixel away α or each in the first color pixel (m-1) based on the combination of connections with pieces of the first color pixel, the first color reference pixel and sequence for storing said first color pixel signal output from each of said first color pixel away α or each in the from said first color reference pixel first color pixel area defined of said storage means An image signal processing apparatus.
前記記憶手段には、前記第2の間引きモード時には前記第1色基準画素と前記第1色基準画素から前記第1色画素の中でβ個ずつ離れた(m−1)個の前記第1色画素とのそれぞれから出力される前記第1色画素信号を格納する領域が定められており、
前記配列手段は、前記第2の間引きモード時には前記第1色の1〜第1色のmの読出し線と前記第1色基準画素及び第1色前記基準画素から前記第1色画素の中でβ個ずつ離れた(m−1)個の前記第1色画素との接続の組合わせに基づいて、前記第1色基準画素及び前記第1色基準画素から前記第1色画素の中でβ個ずつ離れた前記第1色画素のそれぞれから出力される前記第1色画素信号を前記記憶手段の定められた領域に格納させる
ことを特徴とする請求項5に記載の画像信号処理装置。 It said reading means reads the first color pixel signal outputted from the read line of the first color to third one-color m of the imaging device according to claim 2,
In the second thinning mode, the storage means stores the first color reference pixel and the (m−1) pieces of the first color reference pixels separated from the first color reference pixel by β in the first color pixel . and area for storing said first color pixel signal output from each is defined between the color pixels,
Said sequence means, said the second thinning mode in the read line and said first color reference pixel and the first color to the reference pixel of 1 to the first color of m of said first color of said first color pixel Based on the combination of connections with the (m−1) first color pixels that are separated by β, the first color reference pixel and the first color reference pixel among the first color pixels are β The image signal processing apparatus according to claim 5, wherein the first color pixel signal output from each of the first color pixels separated from each other is stored in a predetermined region of the storage unit.
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