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JP6434625B2 - 斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法 - Google Patents

斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法 Download PDF

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Description

本出願は、「蘇州捷芯威半導体有限公司」を出願人とする、「斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法」と題する、２０１４年０９月０１日に出願された中国特許出願第２０１４１０４４０１７９．２号の優先権を主張し、当該出願の内容は参照により本明細書に組み込まれる。
本発明は、半導体の技術分野に関し、具体的には斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法に関する。
第３世代半導体の窒化ガリウム（ＧａＮ）材料の破壊電界は、第１世代半導体のシリコン（Ｓｉ）材料又は第２世代半導体のヒ化ガリウム（ＧａＡｓ）材料よりも大きく上回っており、したがって、窒化ガリウムに基づく電子デバイスは、より高い動作電圧に耐えることができる。なお、窒化ガリウムは、他のＩＩＩ−Ｎ族化合物半導体と共にヘテロ接合を形成することができ、高濃度の二次元電子ガス（Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、「２ＤＥＧ」という。）チャネルを有する。したがって、高電圧大電流の特性により、窒化ガリウムの高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，「ＨＥＭＴ」という。）は高出力の電子装置の製造に適用され、広い応用が見込まれる。
ＨＥＭＴデバイスは、プレーナ型チャネル電界効果トランジスタに属し、そのゲートがドレインに近づく方向の縁部が大部分の電界線を集めて、１つの高電界ピークを形成することが多い。ゲートとドレインとの間に印加される電圧が高まる場合、この箇所の電界は急激に高められ、ゲートのリーク電流を増大させる。このような局所的な高電界は、アバランシェ（電子雪崩）破壊が生じることによるデバイスの失効を容易に引き起こし、デバイスの破壊電圧を低下させる。同時に、動作時間の増加に伴って、高電界は、デバイス表面の誘電体層又は半導体材料層の劣化及び変性を引き起こし、さらにデバイスの動作信頼性に影響し、デバイス寿命を低減させる。
従来技術では、一般的に、デバイスのゲート付近の高電界を低下させるように、ゲートがドレインに隣接する一側に１つのフィールドプレートを配置し、デバイスの破壊電圧を高めて、優れた信頼性を取得している。図１は、従来技術のフィールドプレートパワーデバイスの構成図を示す。図１に示すように、フィールドプレートパワーデバイスは、基板１０１と、基板１０１上に順に設けられた核形成層１０２、バッファ層１０３、チャネル層１０４及び障壁層１０５と、障壁層１０５上に位置するソース１０６及びドレイン１０７と、ソース１０６とドレイン１０７との間に位置するゲート１０８と、ゲート１０８上と、ゲート１０８とソース１０６及びドレイン１０７との間の障壁層１０５上とに位置する誘電体層１０９と、誘電体層１０９上に位置する金属フィールドプレート構造１１０とを備える。前記金属フィールドプレート構造１１０の底部は、障壁層１０５と平行し、一般的にソース１０６又はゲート１０８と接続する。ゲート-ドレイン領域には、付加的な電位が生じ、ゲート１０８がドレイン１０７に隣接する縁部付近の電界ピークを効果的に抑制し、デバイスの破壊電圧及び信頼性を向上させることができる。このようなフィールドプレートの底部がデバイスの障壁層１０５の表面と平行することにより、ゲート１０８の縁部付近の電界ピークを減少させると同時に、フィールドプレートの末端付近に新たに小さい電界ピークを形成する。その新たな電界ピーク値は、フィールドプレートの長さの増加に伴って増加し、それによって、フィールドプレートの末端領域のデバイスの破壊又は失効を容易に引き起こし、デバイスの破壊という問題を根本的に解決することはできず、矛盾を１つの箇所からもう１つの箇所に転移したに過ぎない。また、フィールドプレートが長すぎると、大きな寄生容量が生じ、デバイスの高周波パワー特性に影響を与える。
その状況を改善するため、従来技術では、順に高まった多層（例えば、３層）のフィールドプレート構造を用いることが多く、電位の階段分布を形成している。このような階段分布のフィールドプレート構造は、多段階のフォトエッチング、誘電体沈積及び金属沈積などの工程で合わせて完成され、製造工程が複雑であり、同時にデバイスの製造コストを増加させている。また、このような多層のフィールドプレートは、デバイス表面の電界を完全に均一に分布することができず、望ましいデバイス性能を実現し難い。
本発明の実施例は、斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法を提供し、デバイスの表面の高電界ピークを平らに抑制し、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上させ、パワーデバイスの高周波特性を改善し、製造工程の複雑性と製造コストを低減することができる。
第１実施形態において、本発明の実施例は、斜めフィールドプレートパワーデバイスを提供する。前記デバイスは、基板と、多層半導体層と、ソースと、ドレインと、ゲートと、誘電体層と、凹溝と、斜めフィールドプレート構造とを備え、
前記多層半導体層は、前記基板上に位置し、
前記ソース及びドレインは、前記多層半導体層上に位置し、前記ゲートは、ソースとドレインとの間に位置し、
前記誘電体層は、前記ゲート上に位置し、ゲートとソースとの間の多層半導体層上に位置し、ゲートとドレインとの間の多層半導体層上に位置し、
前記凹溝は、前記ゲートとドレインとの間の誘電体層に位置し、前記凹溝の側面は、所定の傾きを有し、
前記斜めフィールドプレート構造は、前記凹溝の内壁に位置する。
さらに、前記多層半導体層は、基板上に位置する核形成層と、核形成層上に位置するバッファ層と、バッファ層上に位置するチャネル層と、チャネル層上に位置する障壁層とを備え、前記チャネル層及び前記障壁層は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガスが形成され、前記ソース及び前記ドレインは、それぞれ二次元電子ガスと接触する。
さらに、前記斜めフィールドプレート構造の材料は、金属材料である。
さらに、前記斜めフィールドプレート構造は、前記ソースに接続し、又は前記ゲートに接続し、又はある定電位に接続し、又はフローティング状態にある。
さらに、前記斜めフィールドプレート構造の形状は、直線形、曲線形、鋸歯状又は階段状のいずれかの１種類又は複数種類の組み合わせである。
さらに、前記多層半導体層は、前記チャネル層と障壁層との間に位置する挿入層をさらに備える。
さらに、前記挿入層の材料は、ＡｌＮである。
さらに、前記多層半導体層は、前記バッファ層とチャネル層との間に位置するバック障壁層をさらに備える。
さらに、前記バック障壁層の材料は、ＡｌＧａＮである。
さらに、前記デバイスは、前記多層半導体層とゲートとの間に位置するゲート誘電体をさらに備える。
さらに、前記ゲートは、前記障壁層の表面に位置し、又は前記障壁層の凹部に少なくとも部分的に位置する。
さらに、前記多層半導体層は、ＩＩＩ−Ｖ族化合物の半導体材料を含む。
さらに、前記ゲート誘電体の材料は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘ中の任意の１種類又は任意の複数種類の組み合わせを含む。
さらに、前記ゲートは、Ｔ型ゲート又は斜面ゲートである。
第２実施形態において、本発明の実施例は、第１実施形態による斜めフィールドプレートパワーデバイスの製造方法を提供する。前記方法は、
基板上に多層半導体層を形成することと、
前記多層半導体層上にソース、ドレイン、ソースとドレインとの間に位置するゲートを形成することと、
前記ゲート上に、ゲートとソースとの間及びゲートとドレインとの間の多層半導体層に、誘電体層を形成することと、
前記ゲートとドレインとの間の誘電体層に、側面が所定傾きを有する凹溝を形成することと、
前記凹溝の内壁に斜めフィールドプレート構造を形成することと、
を備える。
さらに、基板上に多層半導体層を形成することは、
前記基板上に核形成層を形成することと、
前記核形成層上にバッファ層を形成することと、
前記バッファ層上にチャネル層を形成することと、
前記チャネル層上に障壁層を形成することと、
を備え、
前記チャネル層及び前記障壁層は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガスが形成され、前記ソース及び前記ドレインは、それぞれ二次元電子ガスと接触する。
さらに、前記誘電体層上に凹溝を形成する方法は、ドライエッチング又はウェットエッチングを含む。
さらに、前記凹溝の内壁に斜めフィールドプレート構造を形成する方法は、金属電子ビーム蒸着工程、金属スパッタリング工程又は金属化学気相蒸着工程を含む。
本発明の実施例による斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法は、誘電体層に側面が所定の傾きを有する凹溝を形成することで、前記凹溝の内壁に斜めフィールドプレート構造を沈積する。パワーデバイスのドレインに電圧を印加している場合に、前記斜めフィールドプレート構造は、デバイス表面の電界分布を調節することができる。斜めフィールドプレート構造が所定の傾きを有するため、フィールドプレートの末端の電界ピークが平らに抑制される。電界分布全体を均一にし、ゲートのドレインに隣接する箇所における電界ピークも引き下げられ、、パワーデバイスの表面に明らかな高ピーク電界が発生することなく、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上させ、パワーデバイスの高周波特性を改善し、製造工程の複雑性と製造コストを低減することができる。
以下、当業者が本発明の上述と他の特徴及び利点を明らかに分かるように、図面を参照しながら本発明の例示的な実施例を詳細に説明する。
図１は、従来技術のフィールドプレートパワーデバイスの構成図を示す。 図２は、本発明の第１実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図３は、本発明の第１実施例の斜めフィールドプレートパワーデバイス及び従来技術のフィールドプレートパワーデバイスが高電圧状態でのデバイス表面の電界分布模式図を示す。 図４Ａ〜４Ｆは、本発明の第１実施例による斜めフィールドプレートパワーデバイスの製造方法の各ステップに対応する構造の断面図を示す。 図５〜９は、本発明の第１実施例の好ましい実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１０は、本発明の第２実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１１は、本発明の第３実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１２は、本発明の第４実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１３は、本発明の第５実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１４は、本発明の第６実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１５は、本発明の第７実施例による斜めフィールドプレートパワーデバイスの構成図を示す。 図１６Ａ〜１６Ｄは、本発明の第７実施例において斜めフィールドプレート構造を製造するステップに対応する断面図を示す。 図１７Ａ〜１７Ｄは、本発明第７実施例の好ましい実施例において斜めフィールドプレート構造を製造するステップに対応する断面図を示す。
以下、図面及び実施例を参照しながら、本発明について更に説明する。本発明の具体的な実施例は、本発明を説明するためのものであり、本発明を限定するものではないと理解されるべきである。なお、本発明の説明を容易にするために、図面では、本発明に関わる部分が例示されており、全ての内容が例示されていない。
＜第１実施例＞
図２は、本発明の第１実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図２に示すように、当該斜めフィールドプレートパワーデバイスは、基板１１と、多層半導体層１２と、ソース１３と、ドレイン１４と、ゲート１５と、誘電体層１６と、凹溝と、斜めフィールドプレート構造１７とを備える。多層半導体層１２は、基板１１上に設けられる。多層半導体層１２上には、ソース１３、ドレイン１４、及びソース１３とドレイン１４の間に位置するゲート１５が設けられる。誘電体層１６は、ゲート１５上に設けられ、及びゲート１５とソース１３との間及びゲート１５とドレイン１４との間の多層半導体層１２に設けられる。凹溝は、前記ゲート１５とドレイン１４との間の誘電体層１６に設けられる。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造１７は、前記凹溝の内壁に位置する。
基板１１の材料は、シリコン、サファイア、炭化ケイ素、絶縁基板シリコン、窒化ガリウム、窒化アルミニウム、酸化亜鉛又は任意の他のＩＩＩ族窒化物の成長可能な材料であってもよい。
多層半導体層１２の材料は、ＩＩＩ−Ｖ族化合物の半導体材料であってもよい。具体的には、前記多層半導体層１２は、核形成層１２１と、バッファ層１２２と、チャネル層１２３と、障壁層１２４とを含んでもよい。
核形成層１２１は、基板１１上に位置する。当該核形成層１２１は、その上のヘテロ接合材料の結晶品質、表面モルフォロジー及び電気特性などのパラメーターに影響を与え、基板材料及びヘテロ接合構造における半導体材料層を合わせる役割を果たす。
バッファ層１２２は、核形成層１２１上に位置する。バッファ層１２２は、一部の金属イオンが侵入できないように基板１１を保護することができ、バッファ層１２２上に成長する他の半導体材料層を接着することができる。バッファ層１２２の材料は、ＡｌＧａＮ、ＧａＮ又はＡｌＧａＩｎＮなどのＩＩＩ族窒化物材料であってもよい。
チャネル層１２３はバッファ層１２２上に位置し、障壁層１２４はチャネル層１２３上に位置する。障壁層１２４の材料はＡｌＧａＮであってもよい。前記チャネル層１２３及び障壁層１２４はヘテロ接合構造を形成する。ヘテロ界面において、２ＤＥＧチャネル（図２に破線で示すように）が形成される。チャネル層１２３は２ＤＥＧの移動ためのチャネルを提供し、障壁層１２４は障壁の役割を果たす。
障壁層１２４上に位置したソース１３及びドレイン１４は、それぞれ２ＤＥＧと接触する。ゲート１５は、ソース１３とドレイン１４との間に位置し、障壁層１２４上に位置する。ゲート１５はＴ型ゲートであってもよい。ゲート１５に適切なバイアス電圧を印加している場合、電流は、チャネル層１２３と障壁層１２４との界面における２ＤＥＧ導電チャネルを通過してソース１３とドレイン１４との間に流れる。
前記誘電体層１６は、前記斜めフィールドプレートパワーデバイスの多層半導体層の表面に対してパッシベーション保護を行うことができる。
凹溝は、前記ゲート１５とドレイン１４との間の誘電体層１６に位置する。前記凹溝の側面は所定の傾きを有する。前記凹溝の内壁には、斜めフィールドプレート構造１７が沈積される。当該斜めフィールドプレート構造１７の形状は、直線形である。当該凹溝の底部は、ドレイン１４に向かって延伸すればするほど、多層半導体層１２から離れる距離が遠くなる。ドレイン１４に電圧を印加している場合、斜めフィールドプレート構造１７は、パワーデバイス表面の電界を調節することができる。ドレイン１４に隣接する斜めフィールドプレート構造１７の一端が多層半導体層１２から遠ざかれば、図３に示すように、従来技術のフィールドプレートに対して、フィールドプレートの末端の電界ピークを平らに抑制し、全体電界分布をより均一にし、ドレイン１４に隣接するゲート１５のピークを低くする。図３は、本発明の第１実施例の斜めフィールドプレートパワーデバイス及び従来技術のフィールドプレートパワーデバイスが高電圧状態でのデバイス表面の電界分布模式図を示す。図３では、横座標が電界分布位置を表し、縦座標がデバイス表面の電界を表し、実線が従来技術のフィールドプレートパワーデバイスの高電圧状態でのデバイス表面の電界分布の模式図を表し、断線が本発明の第１実施例による斜めフィールドプレートパワーデバイスの高電圧状態でのデバイス表面の電界分布の模式図を表す。図３に示すように、従来技術において、このようなフィールドプレートの底部がデバイスの障壁層表面と平行しているので、ゲートの縁部に隣接する電界ピークを減少すると同時に、フィールドプレートの末端付近に新しく小さい電界ピークを形成し、その新しい電界ピーク値がフィールドプレートの長さの増加に伴って増加し、それによって、フィールドプレートの末端領域のデバイスの破壊又は失効を容易に引き起こす。デバイスの破壊という問題は根本的に解決できない。しかし、本発明の第１実施例による斜めフィールドプレートパワーデバイスの表面に明らかな高い電界ピークが発生せず、破壊しやすい領域が除去され、デバイス全体の耐圧特性が向上される。また、斜めフィールドプレートがデバイス表面から遠ざかると、発生した寄生容量効果が弱くなり、デバイスのフィールドプレートが高周波特性に対するフィールドプレートの影響を改善する。
以下、本発明が上述の斜めフィールドプレート半導体デバイスの製造方法を実現することについて詳細に説明する。
図４Ａ〜図４Ｆは、本発明の第１実施例による斜めフィールドプレートパワーデバイスの製造方法の各ステップに対応する構造の断面図を示す。図４Ａ〜図４Ｆに示すように、当該斜めフィールドプレートパワーデバイスの製造方法は、図２に示すような斜めフィールドプレートパワーデバイスを製造することに用いられる。当該斜めフィールドプレートパワーデバイスの製造方法は、以下のステップを含む。
ステップＳ１１において、基板１１上に半導体層１２を形成する。
図４Ａに示すように、具体的には、基板１１上に核形成層１２１、バッファ層１２２、チャネル層１２３及び障壁層１２４を順に形成する。チャネル層１２３及び障壁層１２４はヘテロ接合構造を形成し、ヘテロ界面には２ＤＥＧが形成される。
ステップＳ１２において、多層半導体層上１２にソース１３、ドレイン１４、及びソース１３とドレイン１４との間に位置するゲート１５を形成する。
図４Ｂに示すように、ソース１３及びドレイン１４は、それぞれヘテロ接合界面における２ＤＥＧと接触し、ソース１３及びドレイン１４の形成工程は、高温アニール工程、高濃度ドーピング工程又はイオン注入工程を含んでもよい。
ステップＳ１３において、前記ゲート１５上、及びゲート１５とソース１３との間及びゲート１５とドレイン１４との間の多層半導体層１２上に誘電体層１６を形成する。
図４Ｃに示すように、ゲート１５上、及びゲート１５とソース１３との間及びゲート１５とドレイン１４との間の多層半導体層１２上には、誘電体層１６が形成される。誘電体層１６は、パッシベーションの役割を果たし、斜めフィールドプレートパワーデバイスの表面を保護するためのものである。
ステップＳ１４において、誘電体層１６に凹溝を形成する。当該凹溝の側面は所定の傾きを有する。
具体的には、ドライエッチング又はウェットエッチングの方法によって、誘電体層１６に凹溝を形成することができる。
図４Ｄに示すように、ポジ型フォトレジスト１８を用いて誘電体層１６にフォトエッチング工程を行い、特別に設計されたマスク板を用いて斜めフィールドプレート領域に対してフォトエッチングを行う。マスク板に遮光格子の密度を調節することで、斜めフィールドプレート領域がゲート１５の付近からゲート１５を遠ざかってドレイン１４に近づく方向に、徐々に露光度が高まってから徐々に露光度が低まるマスク設計は、現像された後フォトレジストに所定の傾きの凹溝を形成する。本発明によれば、凹溝の傾きが限定されず、最適な傾きが工程又はパワーデバイスの設計要求に応じて設定されてもよい。
図４Ｅに示すように、フォトレジストに所定の傾きの凹溝を形成した後、ドライエッチング工程を用いて、フォトエッチング領域に対してエッチングを行う。フォトレジスト及び誘電体層１６のエッチング選択比を最適化させ、例えば、フォトレジスト及び誘電体層１６のエッチング選択比を１：１とすることで、エッチング後誘電体層１６に形成された凹溝の形状がフォトレジストに形成された凹溝の形状と一致することを保証する。このようにして、誘電体層１６に所定の傾きの凹溝を形成する。前記凹溝の底部は、ドレイン１４に向かって延伸すればするほど、多層半導体層１２から離れる距離が遠くなる。
好ましくは、凹溝と多層半導体層１２との距離を制御するため、エッチング深さを精密に制御するように誘電体層１６中にエッチング制御層を挿入してもよく、設計条件を満たす凹溝を形成する。
なお、当該ステップにおいて、ドライエッチング工程を用いて誘電体層１６に凹溝をエッチングするプロセスにおいて、ゲート１５上に位置する誘電体層１６の厚さが薄い場合、当該部分の誘電体層１６が完全にエッチングされ、ゲート１５上に位置する誘電体層１６の厚さが厚い場合、当該部分の誘電体層１６が完全にエッチングされず、図４Ｅに示すような構造を形成する。
ステップＳ１５において、前記凹溝の内壁に斜めフィールドプレート構造１７を形成する。
図４Ｆに示すように、前記斜めフィールドプレート構造１７の材料は、金属であり、具体的には、金属蒸着工程、金属スパッタリング工程又は金属化学気相蒸着工程によって、前記凹溝の内壁に斜めフィールドプレート構造１７を形成し、前記斜めフィールドプレート構造１７は、誘電体層１６の凹溝を完全に覆っている。
前記金属斜めフィールドプレート構造１７の長さ、厚さ、及び斜めフィールドプレート構造の多層半導体層表面から離れる距離は、パワーデバイスの設計要求に応じて、調節することができる。
なお、以上には、特別に設計されたマスク板フォトエッチングや、誘電体エッチング、金属蒸着などの工程を例に挙げて斜めフィールドプレート構造の形成について説明したが、前記斜めフィールドプレート構造の形成工程として当業者に公知の他の工程を用いることが理解されるべきであり、本発明にはそれは限定されない。
前記斜めフィールドプレートパワーデバイスは、本発明に応用されてもよく、任意のフィールドプレートの必要なデバイスに応用されてもよい。任意のフィールドプレートの必要なデバイスは、高耐圧横方向拡散型金属酸化物半導体（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、「ＬＤＭＯＳ」という。）や、窒化ガリウム高電子移動度無線周波数デバイス、パワー電子デバイス、ＳｉＣパワーデバイス、ＧａＡｓデバイス、他の半導体デバイスなどを含む。
本発明実施例による斜めフィールドプレートパワーデバイスの製造方法は、製造工程が簡単であり、パワーデバイスの製造コストの増加が不要であり、パワーデバイス表面の電界分布を均一にすることができ、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上させ、パワーデバイスの高周波特性を改善する。
図５〜９は、本発明の第１実施例の好ましい実施例による斜めフィールドプレートパワーデバイスの構成図を示す。具体的には、以下のとおりである。
好ましくは、図５に示すように、多層半導体層１２は、チャネル層１２３と障壁層１２４との間に位置する挿入層１２５をさらに備える。前記挿入層１２５の材料は、ＡｌＮであってもよい。
ＡｌＮのバンドギャップは非常に大きいので、ヘテロ接合の井戸型ポテンシャル中に電子をより効果的に制限することができ、２ＤＥＧの濃度を高める。また、ＡｌＮ挿入層１２５は、２ＤＥＧ導電チャネル及び障壁層１２４を離隔させ、電子に対する障壁層１２４の分散影響を減少し、デバイス全体の特性を向上させる。
好ましくは、図６に示すように、多層半導体層１２は、バッファ層１２２とチャネル層１２３との間に位置するバック障壁層１２６をさらに備える。前記バック障壁層１２６の材料は、ＡｌＧａＮであってもよい。
所定の電圧が印加されている場合、２ＤＥＧ導電チャネル中の電子は、バッファ層１２２に進入し、特に短チャネルデバイスにおいてその現象がより深刻である。それにより、ゲート１５が２ＤＥＧ導電チャネルの電子に対しての制御することが弱くなり、短チャネル効果が現れ、加えてバッファ層１２２の材料に多くの欠陥と不純物が存在することが、チャネル中の２ＤＥＧに影響を与え、例えば、電流コラプスが発生する。ＡｌＧａＮバック障壁層１２６の追加により、２ＤＥＧ導電チャネルの電子をバッファ層１２２から離隔し、２ＤＥＧをチャネル層１２３に効果的に制限し、短チャネル効果と電流コラプス効果を改善することができる。
好ましくは、図７に示すように、前記斜めフィールドプレートパワーデバイスは、多層半導体層１２とゲート１５との間に位置するゲート誘電体１８をさらに備える。
当該ゲート誘電体１８は、パワーデバイスのパッシベーション層としても、ゲート絶縁層としても機能することができ、ゲート１５のリーク電流を効果的に低減し、ターンオン電圧を調節することができる。前記ゲート誘電体１８の材料は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘ中の任意の１種類又は任意の複数種類の組み合わせを含んでもよい。
好ましくは、図８に示すように、ゲート１５が障壁層１２４の凹部に少なくとも部分的に設置されてもよい。障壁層１２４をエッチングして凹溝を形成してから、金属を沈積してゲート１５を形成することで、ゲート金属の下の材料表面の欠陥と表面準位の影響を低減し、リーク電流を低下し、破壊電圧を高めることができる。同時に、ゲート１５と２ＤＥＧ導電チャネルとの距離がより近いので、２ＤＥＧに対する制御機能がより強く、デバイスの高周波特性を向上させる。なお、本実施形態において、障壁層１２４のエッチング深さを制御しなければならない。障壁層のエッチング深さが深い場合、凹溝の下の二次元電子ガスが低減し又は消失する。当該パワーデバイスは、増強型デバイスとして機能することができる。
好ましくは、図９に示すように、ゲート１５は、斜面ゲートであってもよい。エッチング条件を最適化することで、ゲートの溝領域の誘電体層１６をエッチングするとき斜面凹溝を形成してから、金属を沈積して斜面ゲートを形成する。斜面ゲート技術は、ドレイン１４に隣接するゲート１５の電界強度を低減し、ゲート１５のリーク電流を減少し、デバイスの破壊電圧を向上させることができる。また、斜面ゲート構造を用いることで、過大な寄生容量が導入されることがなく、デバイス高周波特性に対する影響が大きくなくなり、本発明の実施例による斜めフィールドプレート構造１７と協力してデバイス特性を顕著に改善することができる。
本発明の第１実施例による斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法は、パワーデバイス全体の電界分布をより均一にし、ゲートがドレインに隣接する箇所における電界ピークも引き下げられ、パワーデバイスの表面に明らかな高ピーク電界が発生することがなく、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上し、パワーデバイスの高周波特性を改善し、製造工程の複雑性と製造コストを低減することができる。
＜第２実施例＞
図１０は、本発明の第２実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１０に示すように、当該斜めフィールドプレートパワーデバイスは、基板２１と、多層半導体層２２と、ソース２３と、ドレイン２４と、ゲート２５と、誘電体層２６と、凹溝と、斜めフィールドプレート構造２７とを備える。多層半導体層２２は、基板２１上に設けられる。多層半導体層２２上には、ソース２３、ドレイン２４、及びソース２３とドレイン２４の間に位置するゲート２５が設けられる。誘電体層２６は、ゲート２５上に設けられ、及びゲート２５とソース２３との間及びゲート２５とドレイン２４との間の多層半導体層２２に設けられる。凹溝は、前記ゲート２５とドレイン２４との間の誘電体層２６に設けられる。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造２７は、前記凹溝の内壁に位置する。
本発明の第２実施例は、上述の第１実施例に基づき、第１実施例との相違は、第２実施例による斜めフィールドプレート構造２７の形状は、ゲート２５に隣接する一側において直線形であり、ドレイン２４に隣接する一側において凸曲線である。当該斜めフィールドプレート構造２７の最低端は、ドレイン２４に向かって延伸すればするほど、多層半導体層２２から離れる距離が遠くなる。
本実施形態において、マスク板の遮光格子の密度を設計することで、上向き凸曲線状の斜めフィールドプレート構造を形成することができる。直線形の斜めフィールドプレートが傾斜度により電界分布を最適化することと比較すると、曲線状の斜めフィールドプレートは、曲線の弧度により電界分布を調節し、電界分布の最適化方法を増加することができる。この形状の斜めフィールドプレート構造２７は、ドレイン２４に隣接する斜めフィールドプレートの一端の電界を良好に調節することができ、デバイス特性をより良く改善することができる。
＜第３実施例＞
図１１は、本発明の第３実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１１に示すように、当該斜めフィールドプレートパワーデバイスは、基板３１と、多層半導体層３２と、ソース３３と、ドレイン３４と、ゲート３５と、誘電体層３６と、凹溝と、斜めフィールドプレート構造３７とを備える。多層半導体層３２は、基板３１上に設けられる。多層半導体層３２上には、ソース３３、ドレイン３４、及びソース３３とドレイン３４の間に位置するゲート３５が設けられる。誘電体層３６は、ゲート３５上に設けられ、及びゲート３５とソース３３との間及びゲート３５とドレイン３４との間の多層半導体層３２に設けられる。凹溝は、前記ゲート３５とドレイン３４との間の誘電体層３６に設けられる。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造３７は、前記凹溝の内壁に位置する。
本発明の第３実施例は、上述の実施例に基づき、上述の実施例との相違は、斜めフィールドプレート構造３７は、ドレイン３４に隣接する一端に下向き凹曲線状の斜めフィールドプレート構造を形成し、下向き凹曲線状の斜めフィールドプレートの前部は、パワーデバイスの表面に接近し、パワーデバイス表面の電界に対する変調機能を強化することができる。本発明の第３実施例による斜めフィールドプレートパワーデバイスにおいて、斜めフィールドプレート構造の形状がマスク板の遮光格子の密度の設計により実現されることができる。
＜第４実施例＞
図１２は、本発明の第４実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１２に示すように、当該斜めフィールドプレートパワーデバイスは、基板４１と、多層半導体層４２と、ソース４３と、ドレイン４４と、ゲート４５と、誘電体層４６と、凹溝と、斜めフィールドプレート構造４７とを備える。多層半導体層４２は、基板４１上に設けられる。多層半導体層４２上には、ソース４３、ドレイン４４、及びソース４３とドレイン４４の間に位置するゲート４５が設けられる。誘電体層４６は、ゲート４５上に設けられ、及びゲート４５とソース４３との間及びゲート４５とドレイン４４との間の多層半導体層４２に設けられる。凹溝は、前記ゲート４５とドレイン４４との間の誘電体層４６に設けられ。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造４７は、前記凹溝の内壁に位置する。
本発明の第４実施例は、上述の実施例に基づき、上述の実施例との相違は、斜めフィールドプレート構造４７がドレイン４４へ近づく場合、前半部分は、直線形を形成し、当該部分の直線形の斜めフィールドプレートが多層半導体層に平行し、後半部分（つまり、ドレイン４４に隣接する部分）は、下向き凹形の斜めフィールドプレートを形成し、当該下向き凹形の斜めフィールドプレートがパワーデバイス表面の電界分布を良好に調節することができる。本発明の第４実施例による斜めフィールドプレートパワーデバイスにおいて、斜めフィールドプレート構造の形状がマスク板の遮光格子の密度の設計により実現されることができる。
＜第５実施例＞
図１３は、本発明の第５実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１３に示すように、当該斜めフィールドプレートパワーデバイスは、基板５１と、多層半導体層５２と、ソース５３と、ドレイン５４と、ゲート５５と、誘電体層５６と、凹溝と、斜めフィールドプレート構造５７とを備える。多層半導体層５２は、基板５１上に設けられる。多層半導体層５２上には、ソース５３、ドレイン５４、及びソース５３とドレイン５４の間に位置するゲート５５が設けられる。誘電体層５６は、ゲート５５上に設けられ、及びゲート５５とソース５３との間及びゲート５５とドレイン５４との間の多層半導体層５２に設けられる。凹溝は、前記ゲート５５とドレイン５４との間の誘電体層５６に設けられ。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造５７は、前記凹溝の内壁に位置する。
本発明の第５実施例は、上述の実施例に基づき、上述の実施例との相違は、第５実施例による斜めフィールドプレート構造５７の形状は鋸歯状である。このようにして、フィールドプレートの末端の電界ピーク値を低減し、電界分布をより均一にすることができる。鋸歯状の斜めフィールドプレートの寸法及び形状は、工程及び設計により決定される。前記鋸歯状の斜めフィールドプレート構造５７は、マスク板の遮光格子の密度の設計により実現されることができる。
＜第６実施例＞
図１４は、本発明の第６実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１４に示すように、当該斜めフィールドプレートパワーデバイスは、基板６１と、多層半導体層６２と、ソース６３と、ドレイン６４と、ゲート６５と、誘電体層６６と、凹溝と、斜めフィールドプレート構造６７とを備える。多層半導体層６２は、基板６１上に設けられる。多層半導体層６２上には、ソース６３、ドレイン６４、及びソース６３とドレイン６４の間に位置するゲート６５が設けられる。誘電体層６６は、ゲート６５上に設けられ、及びゲート６５とソース６３との間及びゲート６５とドレイン６４との間の多層半導体層６２に設けられる。凹溝は、前記ゲート６５とドレイン６４との間の誘電体層６６に設けられる。前記凹溝の側面は、所定の傾きを有する。斜めフィールドプレート構造６７は、前記凹溝の内壁に位置する。
本発明の第６実施例は、上述の実施例に基づき、上述の実施例との相違は、第６実施例による斜めフィールドプレート構造６７は、ゲート６５とドレイン６４との間の誘電体層６６の凹溝を部分的に覆う。当該斜めフィールドプレート構造６７は、ゲート６５と直接接続し、ゲート６５の縁部電界強度分布を効果的に調節し、デバイス特性を向上させることができる。
なお、前記斜めフィールドプレート構造６７は、ソース６３に接続してもよく、前記ゲート６５に接続してもよく、ある定電位に接続してもよく、又はフローティング状態にあってもよい。
本発明の第６実施例による斜めフィールドプレートパワーデバイスは、パワーデバイス全体の電界分布をより均一にし、ゲートがドレインに隣接する箇所における電界ピークも引き下げられ、パワーデバイスの表面に明らかな高ピーク電界が発生することがなく、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上し、パワーデバイスの高周波特性を改善することができる。
＜第７実施例＞
図１５は、本発明の第７実施例による斜めフィールドプレートパワーデバイスの構成図を示す。図１５に示すように、当該斜めフィールドプレートパワーデバイスは、基板７１と、多層半導体層７２と、ソース７３と、ドレイン７４と、ゲート７５と、誘電体層７６と、凹溝と、斜めフィールドプレート構造７７とを備える。多層半導体層７２は、基板７１上に設けられる。多層半導体層７２上には、ソース７３、ドレイン７４、及びソース７３とドレイン７４の間に位置するゲート７５が設けられる。誘電体層７６は、ゲート７５上に設けられ、及びゲート７５とソース７３との間及びゲート７５とドレイン７４との間の多層半導体層７２に設けられる。凹溝は、ゲート７５とドレイン７４との間の誘電体層７６に設けられる。前記凹溝の側面は、所定傾きを有する。斜めフィールドプレート構造７７は、前記凹溝の内壁に位置する。
本発明の第７実施例は、上述の第１実施例に基づき、第１実施例との相違は、第７実施例による斜めフィールドプレート構造７７の形状は、ゲート７５に隣接する一側において直線形であり、ドレイン７４に隣接する一側において階段状である。
本実施例では、第１実施例と同一の内容の説明が省略される。図１６Ａ〜１６Ｄは、本発明の第７実施例において斜めフィールドプレート構造７７を製造するステップに対応する断面図を示す。本実施例は、図１５に示すような斜めフィールドプレートパワーデバイスを形成することに用いられる。図１６Ａ〜１６Ｄに示すように、斜めフィールドプレート構造７７の製造方法は、以下のとおりである。
図１６Ａに示すように、ゲート７５とドレイン７４との間の誘電体層７６に、ポジ型フォトレジストを用いて斜めフィールドプレート領域に対してフォトエッチングを行い、それによって、フォトレジストに１つの凹溝を形成する。次は、ドライエッチング工程を用いて、フォトエッチング領域に従ってエッチングを行う。フォトレジスト及び誘電体層７６のエッチング選択比を最適化させることで、誘電体層７６中には、フォトレジストに形成された凹溝の形状と一致する凹溝を形成する。
図１６Ｂに示すように、ゲート７５とドレイン７４との間の誘電体層７６の凹溝に多層ＳｉＯｘＮｙ構造を沈積する。各層の成分割合は、設計要求に応じて変化し、例えば、上から下へ各層のＳｉ成分が徐々に減少する。次は、研磨工程を用いて、斜めフィールドプレート領域以外のＳｉＯｘＮｙ層を除去する。このステップにおいて、ゲート７５に位置する誘電体層７６が共に研磨して平らにされ、したがって、斜めフィールドプレート領域のＳｉＯｘＮｙ層の表面と平らな構造を形成する。
図１６Ｃに示すように、斜めフィールドプレート領域においてリソグラフィ工程とウェットエッチング工程を行い、異なる成分のＳｉＯｘＮｙのエッチング速さが異なる特徴を利用して、求められた階段状の凹溝を形成する。
図１６Ｄに示すように、金属蒸着工程によって、前記凹溝に金属を沈積して、斜めフィールドプレート構造７７を形成する。
好ましくは、斜めフィールドプレート構造７７は、ゲート７５に近づく方向とドレイン７４に近づく方向に、形状が階段状であってもよい（図１７Ｄに示すように）。図１７Ａ〜図１７Ｄは、本発明の第７実施例に好ましい実施例において斜めフィールドプレート構造７７の製造ステップに対応する断面図を示す。図１７Ａ〜１７Ｄに示すように、当該階段状の斜めフィールドプレート構造７７の製造方法は、以下のとおりである。
図１７Ａに示すように、ゲート７５とドレイン７４との間の誘電体層７６には、第１フォトレジスト７６１及び第２フォトレジスト７６２を順に塗布する。当該第１フォトレジスト７６１は、有機溶剤により洗浄され、露光後現像液に溶ける。当該第２フォトレジスト７６２は、現像液と剥離剤に溶け、一般的な有機溶剤に溶けない。
図１７Ｂに示すように、まず、第１フォトレジスト７６１に対して露光と現像を行い、露光窓の幅と現像時間を制御することにより、第２フォトレジスト７６２に凹溝を形成することができる。次は、有機溶剤を用いて第１フォトレジスト７６１を洗浄して、再び第１フォトレジスト７６１を塗布して、前の露光と現像工程を重複する毎に、露光窓の幅が設計要求に応じて階段状に漸変し、現像時間が設計要求に応じて変化する。最終的には、第２フォトレジスト７６２には階段状の凹溝を形成する。
図１７Ｃに示すように、第２フォトレジスト７６２に階段状の凹溝を形成した後、ドライエッチング工程を用いてフォトエッチング領域に対してエッチングを行う。第２フォトレジスト７６２と誘電体層７６のエッチング選択比を最適化させることで、誘電体層７６中には、第２フォトレジスト７６２に形成された凹溝の形状と一致する凹溝を形成する。
図１７Ｄに示すように、金属蒸着工程によって、前記凹溝中には金属の斜めフィールドプレート構造７７が形成される。
本発明の第７実施例による斜めフィールドプレートパワーデバイスは、パワーデバイス全体の電界分布を均一にし、ゲートがドレインに隣接する箇所における電界ピークも引き下げられ、パワーデバイスの表面に明らかな高ピーク電界が発生することがなく、破壊しやすい領域を除去し、パワーデバイス全体の耐圧性を向上し、パワーデバイスの高周波特性を改善することができる。
以上、本発明の好ましい実施形態のみを記載したに過ぎず、本発明を限定するものではない。当業者にとって、本発明に対して様々な変更及び変化を行うことができる。本発明の精神および原則内における、あらゆる修正、同等の置き換え、改良等は、すべて本発明の保護範囲内に包含されるものとする。

Claims (18)

  1. 基板と、多層半導体層と、ソースと、ドレインと、ゲートと、誘電体層と、凹溝と、斜めフィールドプレート構造とを備え、
    前記多層半導体層は、前記基板上に位置し、
    前記ソース及びドレインは、前記多層半導体層上に位置し、前記ゲートは、ソースとドレインとの間に位置し、
    前記誘電体層は、前記ゲート上に位置し、ゲートとソースとの間の多層半導体層上に位置し、ゲートとドレインとの間の多層半導体層上に位置し、
    前記凹溝は、前記ゲートとドレインとの間の誘電体層に位置し、前記凹溝の側面は、所定の傾きを有し、
    前記斜めフィールドプレート構造は、前記凹溝の内壁に位置し、
    前記斜めフィールドプレート構造における前記基板から離れた側の表面の少なくも一部は、前記ゲートから前記ドレインに向かって延伸すればするほど、前記多層半導体層から離れる距離が遠くなることを特徴とする斜めフィールドプレートパワーデバイス。
  2. 前記多層半導体層は、基板上に位置する核形成層と、核形成層上に位置するバッファ層と、バッファ層上に位置するチャネル層と、チャネル層上に位置する障壁層とを備え、
    前記チャネル層及び前記障壁層は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガスが形成され、
    前記ソース及び前記ドレインは、それぞれ二次元電子ガスと接触する、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  3. 前記斜めフィールドプレート構造の材料は、金属材料である、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  4. 前記斜めフィールドプレート構造は、前記ソースに接続し、又は前記ゲートに接続し、又はある定電位に接続し、又はフローティング状態にある、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  5. 前記斜めフィールドプレート構造の形状は、直線形、曲線形、鋸歯状又は階段状のいずれかの１種類又は複数種類の組み合わせである、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  6. 前記多層半導体層は、前記チャネル層と障壁層との間に位置する挿入層をさらに備える、ことを特徴とする請求項２に記載の斜めフィールドプレートパワーデバイス。
  7. 前記挿入層の材料は、ＡｌＮである、ことを特徴とする請求項６に記載の斜めフィールドプレートパワーデバイス。
  8. 前記多層半導体層は、前記バッファ層とチャネル層との間に位置するバック障壁層をさらに備える、ことを特徴とする請求項２に記載の斜めフィールドプレートパワーデバイス。
  9. 前記バック障壁層の材料は、ＡｌＧａＮである、ことを特徴とする請求項８に記載の斜めフィールドプレートパワーデバイス。
  10. 前記デバイスは、前記多層半導体層とゲートとの間に位置するゲート誘電体をさらに備える、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  11. 前記ゲートは、前記障壁層の表面に位置し、又は前記障壁層の凹部に少なくとも部分的に位置する、ことを特徴とする請求項２に記載の斜めフィールドプレートパワーデバイス。
  12. 前記多層半導体層は、ＩＩＩ−Ｖ族化合物の半導体材料を含む、ことを特徴とする請求項２に記載の斜めフィールドプレートパワーデバイス。
  13. 前記ゲート誘電体の材料は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘ中の任意の１種類又は任意の複数種類の組み合わせを含む、ことを特徴とする請求項１０に記載の斜めフィールドプレートパワーデバイス。
  14. 前記ゲートは、Ｔ型ゲート又は斜面ゲートである、ことを特徴とする請求項１に記載の斜めフィールドプレートパワーデバイス。
  15. 請求項１に記載の斜めフィールドプレートパワーデバイスの製造方法であって、
    基板上に多層半導体層を形成することと、
    前記多層半導体層上にソース、ドレイン、ソースとドレインとの間に位置するゲートを形成することと、
    前記ゲート上、ゲートとソースとの間及びゲートとドレインとの間の多層半導体層に、誘電体層を形成することと、
    前記ゲートとドレインとの間の誘電体層に、側面が所定傾きを有する凹溝を形成することと、
    前記凹溝の内壁に斜めフィールドプレート構造を形成することと、
    を備え、
    前記斜めフィールドプレート構造における前記基板から離れた側の表面の少なくも一部は、前記ゲートから前記ドレインに向かって延伸すればするほど、前記多層半導体層から離れる距離が遠くなる、ことを特徴とする斜めフィールドプレートパワーデバイスの製造方法。
  16. 基板上に多層半導体層を形成することは、
    前記基板上に核形成層を形成することと、
    前記核形成層上にバッファ層を形成することと、
    前記バッファ層上にチャネル層を形成することと、
    前記チャネル層上に障壁層を形成することと、
    を備え、
    前記チャネル層及び前記障壁層は、ヘテロ接合構造を形成し、ヘテロ界面において二次元電子ガスが形成され、前記ソース及び前記ドレインは、それぞれ二次元電子ガスと接触する、ことを特徴とする請求項１５に記載の斜めフィールドプレートパワーデバイスの製造方法。
  17. 前記誘電体層上に凹溝を形成する方法は、ドライエッチング又はウェットエッチングを含む、ことを特徴とする請求項１５に記載の斜めフィールドプレートパワーデバイスの製造方法。
  18. 前記凹溝の内壁に斜めフィールドプレート構造を形成する方法は、金属電子ビーム蒸着工程、金属スパッタリング工程又は金属化学気相蒸着工程を含む、ことを特徴とする請求項１５に記載の斜めフィールドプレートパワーデバイスの製造方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332498B (zh) * 2014-09-01 2018-01-05 苏州捷芯威半导体有限公司 一种斜场板功率器件及斜场板功率器件的制备方法
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
JP6408503B2 (ja) * 2016-03-11 2018-10-17 株式会社東芝 半導体装置
JP2017220508A (ja) * 2016-06-06 2017-12-14 サンケン電気株式会社 半導体装置
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US10483356B2 (en) * 2018-02-27 2019-11-19 Siliconix Incorporated Power semiconductor device with optimized field-plate design
CN108389791B (zh) * 2018-02-28 2021-01-12 中国电子科技集团公司第十三研究所 GaN基HEMT器件源场板的制备方法及HEMT器件
JP7114290B2 (ja) * 2018-03-16 2022-08-08 株式会社東芝 半導体装置
US10424659B1 (en) * 2018-05-08 2019-09-24 Vanguard International Semiconductor Corporation High electron mobility transistor
CN109378270A (zh) * 2018-09-29 2019-02-22 大连芯冠科技有限公司 功率器件多场板的制备方法
CN111384166A (zh) * 2018-12-29 2020-07-07 苏州捷芯威半导体有限公司 半导体器件和半导体器件制造方法
US10861946B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
CN112018175B (zh) * 2019-05-30 2022-04-08 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法、半导体封装结构
CN112054052B (zh) * 2019-06-06 2022-09-02 苏州能讯高能半导体有限公司 一种半导体器件
CN110676316B (zh) * 2019-09-20 2023-04-11 中国电子科技集团公司第十三研究所 增强型场效应晶体管
CN112652656A (zh) * 2019-10-09 2021-04-13 英诺赛科（珠海）科技有限公司 功率器件及其制作方法
CN111128962B (zh) * 2019-12-20 2021-08-24 华虹半导体(无锡)有限公司 Ldmos器件及其制作方法
CN111180339B (zh) * 2019-12-20 2021-08-24 华虹半导体(无锡)有限公司 Ldmos器件的制作方法、ldmos器件
CN113130641A (zh) * 2020-01-15 2021-07-16 世界先进积体电路股份有限公司 半导体装置以及其形成方法
CN113140635B (zh) * 2020-01-20 2022-09-16 无锡华润上华科技有限公司 半导体器件及其制备方法
US11695068B2 (en) * 2020-03-09 2023-07-04 Insyt, Inc. Greyscale lithography for double-slanted gate connected field plate
US20220319840A1 (en) * 2020-03-09 2022-10-06 Insyt, Inc. Greyscale lithography techniques for manufacturing field plates
US20220037518A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium Nitride-Based Device with Step-Wise Field Plate and Method Making the Same
CN112201685B (zh) * 2020-09-08 2022-02-11 浙江大学 一种超级结器件及电介质组合终端
KR20220138756A (ko) * 2021-04-06 2022-10-13 삼성전자주식회사 파워 소자 및 그 제조방법
CN113206145B (zh) * 2021-04-22 2022-08-05 电子科技大学 改善热载流子注入的功率半导体器件
CN113314405B (zh) * 2021-05-26 2022-07-26 四川上特科技有限公司 半导体功率器件斜坡场板的制作方法
CN113519064B (zh) * 2021-06-02 2023-03-17 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法
CN113725285B (zh) * 2021-07-20 2024-08-20 华为技术有限公司 一种场效应管、其制备方法及电子电路
CN113809160A (zh) * 2021-08-25 2021-12-17 西安电子科技大学 一种无金场板GaN基射频器件及其制作方法
CN113659000B (zh) * 2021-09-14 2024-04-30 苏州英嘉通半导体有限公司 倾斜场板的制造方法、hemt器件及其制造方法
CN113659001B (zh) * 2021-09-14 2024-10-29 苏州英嘉通半导体有限公司 倾斜场板的制造方法、hemt器件及其制造方法
CN118588731A (zh) * 2023-03-02 2024-09-03 中兴通讯股份有限公司 高电子迁移率晶体管、制备方法及电子设备
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件
US20240313102A1 (en) * 2023-03-13 2024-09-19 Stmicroelectronics International N.V. Normally-off heterojunction integrated device and method for manufacturing an integrated device
CN116564812B (zh) * 2023-05-06 2024-11-29 江苏镓宏半导体有限公司 一种增强型GaN HEMT器件制备方法及其结构
US20240421196A1 (en) 2023-06-13 2024-12-19 Gan Systems Inc. GaN SEMICONDUCTOR POWER TRANSISTOR WITH SLANTED GATE FIELD PLATE AND METHOD OF FABRICATION
CN118800656B (zh) * 2024-09-10 2024-11-19 珠海镓未来科技有限公司 半导体器件制作方法及半导体器件

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468878B1 (en) * 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
JP3762678B2 (ja) * 2001-09-28 2006-04-05 日本電信電話株式会社 半導体装置
CN100541745C (zh) * 2003-09-09 2009-09-16 加利福尼亚大学董事会 单个或多个栅极场板的制造
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
JP2006253654A (ja) * 2005-02-10 2006-09-21 Nec Electronics Corp 電界効果トランジスタおよび電界効果トランジスタの製造方法
TW200735361A (en) * 2005-12-14 2007-09-16 Koninkl Philips Electronics Nv MOS transistor and a method of manufacturing a MOS transistor
CN101232045A (zh) * 2007-01-24 2008-07-30 中国科学院微电子研究所 一种场效应晶体管多层场板器件及其制作方法
JP2008288474A (ja) * 2007-05-21 2008-11-27 Sharp Corp ヘテロ接合電界効果トランジスタ
US7884394B2 (en) * 2009-02-09 2011-02-08 Transphorm Inc. III-nitride devices and circuits
JP5609083B2 (ja) * 2009-12-01 2014-10-22 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法および使用方法
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
JP2011233612A (ja) * 2010-04-26 2011-11-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US8901604B2 (en) * 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JP5983999B2 (ja) * 2012-06-29 2016-09-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6002508B2 (ja) * 2012-09-03 2016-10-05 住友化学株式会社 窒化物半導体ウェハ
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
CN102916046B (zh) * 2012-11-02 2016-04-13 苏州晶湛半导体有限公司 硅衬底上氮化物高压器件及其制造方法
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
CN103367403B (zh) * 2013-08-01 2019-10-08 苏州能讯高能半导体有限公司 半导体器件及其制造方法
US9905658B2 (en) * 2013-11-26 2018-02-27 Nxp Usa, Inc. Transistors with field plates resistant to field plate material migration and methods of their fabrication
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
CN104332498B (zh) * 2014-09-01 2018-01-05 苏州捷芯威半导体有限公司 一种斜场板功率器件及斜场板功率器件的制备方法
JP2016058691A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
US9559199B2 (en) * 2014-12-18 2017-01-31 Silanna Asia Pte Ltd LDMOS with adaptively biased gate-shield
US9755027B2 (en) * 2015-09-15 2017-09-05 Electronics And Telecommunications Research Institute Electronical device
CN110521001B (zh) * 2016-01-18 2022-05-24 德克萨斯仪器股份有限公司 具有金属填充的深源极触点的功率mosfet
JP6408503B2 (ja) * 2016-03-11 2018-10-17 株式会社東芝 半導体装置

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