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WO2006080109A1 - Ｍｉｓ構造を有する半導体装置及びその製造方法 - Google Patents

Ｍｉｓ構造を有する半導体装置及びその製造方法 Download PDF

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Publication number
WO2006080109A1
WO2006080109A1 PCT/JP2005/016340 JP2005016340W WO2006080109A1 WO 2006080109 A1 WO2006080109 A1 WO 2006080109A1 JP 2005016340 W JP2005016340 W JP 2005016340W WO 2006080109 A1 WO2006080109 A1 WO 2006080109A1
Authority
WO
WIPO (PCT)
Prior art keywords
protective film
insulating material
gate electrode
film
gate
Prior art date
Application number
PCT/JP2005/016340
Other languages
English (en)
French (fr)
Inventor
Akira Endoh
Yoshimi Yamashita
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to JP2007500417A priority Critical patent/JP4845872B2/ja
Priority to EP05782222A priority patent/EP1843390B1/en
Publication of WO2006080109A1 publication Critical patent/WO2006080109A1/ja
Priority to US11/826,593 priority patent/US7910955B2/en

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs

Definitions

  • the present invention relates to a semiconductor device having an MIS structure and a manufacturing method thereof, and more particularly, to a semiconductor device applicable to a high electron mobility transistor (HEMT), which is a high-frequency device used for communication, and its manufacturing. Regarding the method.
  • HEMT high electron mobility transistor
  • GaN-based HEMTs have so far been researched and developed mainly as transistors capable of high output and high voltage operation. In addition to this, GaN-based HEMTs are theoretically predicted to have potential as further high-speed transistors. Shortening the gate length is the most direct countermeasure for high-speed FETs such as HEMT.
  • the gate-to-channel distance must be shortened from the viewpoint of the scaling rule of HEMT.
  • the problem of increased gate leakage current tends to occur.
  • Silicon nitride is known as a typical gate insulating film material used in MIS type GaN HEMTs. Even when a gate insulating film such as SiN is inserted, it is preferable to make the gate-channel distance as short as possible in consideration of the scaling law. For this purpose, a method of forming a recess in the gate insulating film and bringing the gate electrode into contact with the bottom surface of the recess, or a method of making the gate insulating film itself as thin as possible is adopted.
  • Non-Patent Document 1 a technique for forming a recess in a gate insulating film is disclosed in Non-Patent Document 1 below, and a technique for making the gate insulating film itself as thin as possible is disclosed in Non-Patent Documents 2 and 3 below. Yes.
  • Non-Patent Document 1 E. M. Chumbes et al., IEEE TRANSACTIONS ON ELECTRON DEVI CES, Vol. 48, No. 3, p. 416—419 (2001)
  • Non-Patent Document 2 V. Adivarahan et al., IEEE ELECTRON DEVICE LETTERS, Vol.24, No.9, p.541-543 (2003)
  • Non-Patent Document 3 M.Ochiai et al. Jpn. J. Appl. Phys., Vol.42, p.2278-2280 (2003) Disclosure of the Invention
  • FIG. 14 shows a cross-sectional view of the main part of a conventional MIS type GaN HEMT.
  • the substrate 1 made of sapphire or silicon carbide, channel layer (electron transit layer) made of GaN 2, A1
  • Barrier layers (electron supply layers) 3 that also have a GaN force are stacked in this order.
  • a source electrode 5 and a drain electrode 6 are formed on the barrier layer 3 at a certain interval.
  • a gate insulating film 4 made of SiN is formed on the barrier layer 3 between the source electrode 5 and the drain electrode 6.
  • a recess 4C is formed in a part of the gate insulating film 4, and the lower end of the gate electrode 7 fills the recess 4C.
  • a gate insulating film 4 having SiN force is formed on the electron supply layer 3.
  • a resist film 19 is formed on the gate insulating film 4, and an opening 19A corresponding to the gate electrode is formed in the resist film 19.
  • the recess 4C is formed by dry etching the gate insulating film 4 to the middle of its thickness using the resist film 19 as an etching mask. Due to this dry etching, the region below the recess 4C in the gate insulating film 4 and the electron supply layer 3 is damaged.
  • the gate electrode 7 is formed so that the lower end of the gate electrode 7 is filled in the recess 4C formed in the gate insulating film 4.
  • the resist film 19 shown in FIG. 15B is removed. The damage introduced into the gate insulating film 4 and the noria layer 3 below the gate insulating film 4 causes an increase in gate leakage current. When the Noria layer 3 is damaged, other electrical characteristics are also degraded.
  • FIG. 16 shows a cross-sectional view of the main part of another conventional MIS type GaN-based HEMT.
  • Each component of the HEMT shown in FIG. 16 is assigned the same reference numeral as that of the corresponding component of the HEMT shown in FIG.
  • the gate Instead of forming a recess in the insulating film 4, the gate insulating film 4A itself is thinned.
  • FIG. 16 A method for manufacturing the gate structure of the HEMT shown in FIG. 16 will be described with reference to FIGS. 17A and 17B.
  • a gate insulating film 4A having SiN force is formed on the electron supply layer 3.
  • a resist film 19 is formed on the gate insulating film 4A, and an opening 19A corresponding to the gate electrode is formed in the resist film 19.
  • the gate electrode 7 is formed so that a part of the gate electrode 7 is filled in the opening 19A.
  • the resist film 19 shown in FIG. 17A is removed.
  • An object of the present invention is to provide a semiconductor device having a gate structure capable of ensuring sufficient mechanical strength of a gate electrode without causing damage to the gate insulating film and a method for manufacturing the same. is there.
  • a channel layer made of a compound semiconductor force formed on a substrate, and a barrier layer made of a compound semiconductor force formed on the channel layer and having a wider band gap than the channel layer.
  • a gate insulating film disposed on the channel region of the barrier layer and formed of a first insulating material; a gate electrode disposed on a partial region of the gate insulating film; and both sides of the gate electrode
  • a lower protective film made of a second insulating material different in etching resistance from the first insulating material, and disposed on the lower protective film.
  • a semiconductor device having a source electrode and a drain electrode each electrically connected to the channel layer is provided.
  • a step of forming a channel layer having a compound semiconductor force on a substrate (b) a band gap on the channel layer that is higher than that of the channel layer.
  • Forming a barrier layer made of a large compound semiconductor (c) forming a gate insulating film made of a first insulating material on the barrier layer; and (d) the gate insulating film.
  • a step of forming a lower protective film comprising a second insulating material different from the first insulating material; and (e) the second insulating material on the lower protective film.
  • the upper protective film is dry-etched (H) wet etching the lower protective film through the etched region of the upper protective film to expose a part of the gate insulating film; and (i) the gate insulating film And a step of forming a gate electrode on the exposed region of the semiconductor device.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an example.
  • FIG. 2 is a sectional view (No. 1) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the embodiment.
  • FIG. 3 is a sectional view (No. 2) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the embodiment.
  • FIG. 4 is a sectional view (No. 3) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 5 is a sectional view (No. 4) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 6 is a sectional view (No. 5) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 7 is a sectional view (No. 6) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 8 is a sectional view (No. 7) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 9 is a sectional view (No. 8) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 10 is a sectional view (No. 9) of the device in the middle of manufacture for illustrating the method of manufacturing the semiconductor device according to the example.
  • FIG. 11 is a view showing a transmission microscope photograph of a semiconductor device actually manufactured according to the method of the example.
  • FIG. 12 is a graph showing current-voltage characteristics of a semiconductor device manufactured according to the method of the example.
  • FIG. 13 is a graph showing the frequency dependence of the current gain of a semiconductor device manufactured according to the method of the example.
  • FIG. 14 is a cross-sectional view of a conventional MIS type HEMT.
  • 15A to 15C are cross-sectional views of the apparatus in the middle of manufacturing the HEMT shown in FIG.
  • FIG. 16 is a cross-sectional view of a conventional MIS type HEMT.
  • FIG. 17A and FIG. 17B are cross-sectional views of the apparatus in the middle of manufacturing the HEMT shown in FIG.
  • FIG. 1 shows a cross-sectional view of a semiconductor device according to an embodiment.
  • a buffer layer 1 OA made of undoped GaN is formed on a substrate 10 made of sapphire (A1203) or silicon carbide (SiC), and a channel layer (electron transit layer) 11 made of undoped GaN is formed thereon.
  • an AlGaN barrier layer (electron supply layer) 12 doped with undoped or n-type impurities is laminated in this order.
  • a source electrode 21 and a drain electrode 22 are arranged on the NOR layer 12 with a certain distance from each other.
  • the source electrode 21 and the drain electrode 22 are electrically connected to the channel layer 11.
  • a gate insulating film 13 made of SiN is formed on the NOR layer 12 between the source electrode 21 and the drain electrode 22.
  • a lower protective film 14 made of Si02 and an upper protective film 15 made of SiN are laminated.
  • An opening 15C is formed in the upper protective film 15, and an opening 14C is formed in a region of the lower protective film 14 corresponding to the opening 15C.
  • the opening 14C has a larger planar shape than the opening 15C. More specifically, the edge of the lower protective film 14 that defines the outer periphery of the opening 14C is set back from the edge of the upper protective film 15 that defines the outer periphery of the opening 15C. The surface of the gate insulating film 13 is exposed on the bottom surface of the opening 14C.
  • the gate leg 23A force of the gate electrode 23 contacts the surface of the gate electrode 13 exposed at the bottom surface of the opening 14C and passes through the openings 14C and 15C to above the upper surface of the upper protective film 15 Extend.
  • an umbrella portion 23B projecting in a hook shape is applied continuously.
  • the gate leg portion 23A and the umbrella portion 23B constitute a gate electrode 23 having a T-shaped cross section.
  • a buffer layer 10A made of undoped GaN is formed on a substrate 10 made of sapphire or silicon carbide by metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • a channel layer 11 made of undoped GaN and having a thickness of about 300 nm is formed on the buffer layer 10A.
  • a barrier layer 12 having a thickness of about 20 nm and having an AlGaN force doped with an n-type or n-type impurity is formed.
  • the composition ratio of A1N in the noria layer 12 is 25%.
  • the channel layer 11 and the barrier layer 12 can be formed by MOCVD or MBE. After the barrier layer 12 is formed, element isolation is performed.
  • a gate insulating film 13 made of SiN and having a thickness of about 5 nm is formed on the barrier layer 12. Then, a lower protective film 14 made of Si02 and having a thickness of about 30 nm and an upper protective film 15 made of SiN and having a thickness of about 30 nm are sequentially formed. These three layers can be formed by, for example, plasma enhanced chemical vapor deposition (PE-CVD).
  • PE-CVD plasma enhanced chemical vapor deposition
  • a source electrode 21 and a drain electrode 22 are formed on the barrier layer 12.
  • a method for forming the source electrode 21 and the drain electrode 22 will be described.
  • the upper protective film 15 is covered with a resist pattern having openings having shapes corresponding to the source electrode 21 and the drain electrode 22.
  • this resist pattern as an etching mask, the three layers of the gate insulating film 13, the lower protective film 14, and the upper protective film 15 are etched. Ti film, A1 film, Ti film, and Au film are deposited in this order on the entire surface of the substrate.
  • the resist pattern used as an etching mask when forming the opening is removed together with the Ti film, A1 film, Ti film, and Au film deposited on it.
  • a four-layered source electrode 21 and drain electrode 22 remain in the opening. By performing annealing at a temperature of about 800 ° C., an ohmic connection between the source electrode 21 and the drain electrode 22 and the channel layer 11 is ensured.
  • a first resist film 16 is formed on the upper protective film 15.
  • the thickness of the first resist film 16 is set so that the upper surface thereof is almost the same height as the upper surfaces of the source electrode 21 and the drain electrode 22.
  • a second resist film 17 is formed so as to cover the first resist film 16, the source electrode 21, and the drain electrode 22. Further, a third resist film 18 is formed thereon.
  • the second resist film 17 is different in exposure and development characteristics from the first resist film 16 and the third resist film 18.
  • a ZEP resist manufactured by Nippon Zeon Co., Ltd. can be used as the first and third resist films 16 and 18, and a PMGI (polydimethylglutarimide) resist of micro chemi-poration can be used as the second resist film 17. .
  • openings 18 C and 17 C are formed in the third resist film 18 and the second resist film 17 by applying an electron beam exposure method, respectively.
  • the opening 18C substantially matches the planar shape of the umbrella portion 23B of the gate electrode 23 shown in FIG.
  • the edge of the second resist film 17 that defines the outer periphery of the opening 17C slightly recedes from the edge of the third resist film 18 that defines the outer periphery of the opening 18C.
  • the bottom surface of the open port 17C is exposed.
  • An opening 16C is formed in the exposed first resist film 16. The shape and dimensions of the opening 16C are determined based on the gate length and gate width.
  • the opening 15 C is formed by etching the upper protective film 15 using the first resist film 16 as an etching mask.
  • etching the upper protective film 15 having SiN force for example, a reactive ion etching method using CF4 as an etching gas can be applied. Etching is performed until the lower protective film 14 made of Si02 is reached.
  • the opening 14 C is formed by etching the lower protective film 14 using the upper protective film 15 as an etching mask.
  • a wet etching method using hydrofluoric acid as an etchant can be applied. Since wet etching proceeds isotropically, the lower protective film 14 is also etched in the lateral direction.
  • Partial force damaged by dry etching of the upper protective film 15 is removed by wet etching. That is, the lower protective film 14 has a role of absorbing damage. Further, since the opening 14C is formed by wet etching, the gate insulating film 13 exposed on the bottom surface thereof is hardly damaged as compared with the case where the opening 14C is formed by dry etching. Further, the flatness of the upper surface of the gate insulating film 13 exposed at the bottom surface of the opening 14C is also maintained.
  • a Ni film and an Au film are sequentially deposited on the substrate surface.
  • the thicknesses of the Ni film and Au film are, for example, 3-7 nm and 300-400 nm, respectively.
  • the Ni film and Au film force gate electrode 23 deposited in the openings 14C, 15C, 16C and 17C are formed.
  • two layers 23N of Ni film and Au film are deposited.
  • the first resist film 16, the second resist film 17, and the third resist film 18 are dissolved and peeled to complete the semiconductor device shown in FIG.
  • the edge of the upper protective film 15 that defines the outer periphery of the opening 15C is in contact with the side surface of the gate leg 23A and supports the gate leg 23A. This prevents the gate electrode 23 from collapsing and ensures sufficient mechanical strength.
  • the total thickness of the lower protective film 14 and the upper protective film 15 may be 25% or more of the height of the gate electrode 23. preferable.
  • the gate insulating film 13 having SiN force is also effective as a surface protective film. The gate insulating film 13 inactivates the surface level of the barrier layer 12 and suppresses current collabus that frequently occurs in the MIS type GaN HEMT.
  • FIG. 11 shows a transmission electron micrograph of the MIS type GaN-based MEHT manufactured by the method according to the example.
  • the boundary lines that are difficult to identify in the photograph are easily identified by solid lines.
  • the gate length Lg is 45 nm, and the thickness of the gate insulating film that also has SiN force is 5 nm. It can be seen that the upper protective film with SiN force supports the gate leg.
  • FIG. 12 shows the measurement results of the current-voltage characteristics of the HEMT shown in FIG.
  • the horizontal axis represents the drain voltage in the unit “V”, and the vertical axis represents the drain current in the unit “AZmm”. That is, it shows the current value per gate width lmm. It can be seen that good transistor characteristics are obtained.
  • the maximum transconductance gmmax at a drain voltage of 5V was 215mS / mm.
  • FIG. 13 shows the frequency dependence of the current gain of the HEMT shown in FIG.
  • the horizontal axis represents frequency in the unit “GHz”, and the vertical axis represents current gain in the unit “dB”. Note that the drain voltage was 5V and the gate voltage was 14.3V.
  • the cut-off frequency fT was 139 GHz, and good results were obtained.
  • the gate insulating film 13 and the upper protective film 15 are made of SiN, and the lower protective film 14 is made of Si02.
  • the lower protective film 14 has a different etching resistance from both the gate insulating film 13 and the upper protective film 15. A combination of materials can be selected.
  • the lower protective film 14 is preferably formed of a material that can be selectively removed from the gate insulating film 13 by wet etching.
  • the gate insulating film 13 and the upper protective film 15 may be formed of SiN, SiON, or A1203, and the lower protective film 14 may be formed of Si02, Zr02, or Hf02.
  • a GaN-based HEMT in which the channel layer 11 is formed of GaN and the noria layer is formed of AlGaN is exemplified.
  • the gate insulating film, the lower protective film, and the upper layer according to the above embodiment are illustrated.
  • the protective film structure can also be applied to HEMTs of other materials. For example, it can also be applied to GaAs and InP MIS HEMTs.
  • Barrier layer As a compound semiconductor, which has a wider band gap than the channel layer.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

　基板上に、化合物半導体からなるチャネル層（１１）、チャネル層よりもバンドギャップの広い化合物半導体からなるバリア層（１２）が形成されている。バリア層のチャネル領域上、第１の絶縁材料で形成されたゲート絶縁膜（１３）が形成されている。ゲート絶縁膜の一部の領域上にゲート電極（２３）が形成されている。ゲート電極の両側のゲート絶縁膜上に、第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなる下側保護膜（１４）、及び第２の絶縁材料とはエッチング耐性の異なる第３の絶縁材料からなる上側保護膜（１５）とを含む保護膜が配置されている。ゲート電極の両側において、ソース電極及びドレイン電極がそれぞれチャネル層に電気的に接続される。

Description

明 細 書
MIS構造を有する半導体装置及びその製造方法
技術分野
[0001] 本発明は、 MIS構造を有する半導体装置及びその製造方法に関し、特に通信に 用いられる高周波デバイスである高電子移動度トランジスタ（High Electron Mobility Transistor :HEMT)に適用可能な半導体装置及びその製造方法に関する。
背景技術
[0002] GaN系 HEMTは、これまで、主として高出力、高電圧動作が可能なトランジスタと して研究開発が進められてきた。これに加えて、 GaN系 HEMTは、さらなる高速トラ ンジスタとしての可能性もあることが理論的に予測されている。 HEMTのような FET の高速ィ匕には、ゲート長を短くすることが最も直接的な対策である。
[0003] ゲート長を短くすると、 HEMTのスケーリング則の観点から、ゲート'チャネル間距 離も短縮しなければならない。しかしながら、ゲート'チャネル間距離を短縮すると、ゲ 一トリーク電流が増大するという問題が生じやすくなる。ゲートリーク電流の増大を回 避するために、ショットキ接触に代えて、ゲート電極と半導体層との間にゲート絶縁膜 を挿入した MIS (Metal Insulator Semiconductor)構造にすることが有効である。
[0004] MIS型 GaN系 HEMTに用いられる代表的なゲート絶縁膜材料としてシリコンナイト ライド (SiN)が知られている。 SiNカゝらなるゲート絶縁膜を挿入する場合でも、スケー リング則を考慮すると、ゲート'チャネル間距離をできるだけ短くすることが好ましい。 このために、ゲート絶縁膜に凹部を形成し、この凹部の底面にゲート電極を接触させ る方法、あるいはゲート絶縁膜自体をできるだけ薄くする方法等が採用される。
[0005] 例えば、ゲート絶縁膜に凹部を形成する技術が、下記の非特許文献 1に開示され、 ゲート絶縁膜自体をできるだけ薄くする技術が、下記の非特許文献 2及び 3に開示さ れている。
非特許文献 1 : E. M.Chumbes et al., IEEE TRANSACTIONS ON ELECTRON DEVI CES, Vol.48,No.3, p.416— 419(2001)
非特許文献 2 :V.Adivarahan et al., IEEE ELECTRON DEVICE LETTERS, Vol.24, No.9,p.541-543 (2003)
非特許文献 3 :M.Ochiai et al. Jpn. J. Appl. Phys., Vol.42, p.2278-2280 (2003) 発明の開示
発明が解決しょうとする課題
[0006] 図 14に、従来の MIS型 GaN系 HEMTの要部断面図を示す。サファイアまたはシリ コンカーバイドからなる基板 1の上に、 GaNからなるチャネル層（電子走行層） 2、 A1
GaN力もなるバリア層（電子供給層） 3がこの順番に積層されている。
[0007] バリア層 3の上に、ある間隔を隔ててソース電極 5及びドレイン電極 6が形成されて いる。ソース電極 5とドレイン電極 6との間のバリア層 3上に、 SiNからなるゲート絶縁 膜 4が形成されている。ゲート絶縁膜 4の一部に凹部 4Cが形成され、ゲート電極 7の 下端がこの凹部 4C内を充填している。
[0008] 図 15A〜図 15Cを参照して、図 14に示した HEMTのゲート構造の作製方法につ いて説明する。
図 15Aに示すように、電子供給層 3の上に、 SiN力もなるゲート絶縁膜 4を形成する 。ゲート絶縁膜 4の上に、レジスト膜 19を形成し、このレジスト膜 19に、ゲート電極に 対応する開口 19Aを形成する。
[0009] 図 15Bに示すように、レジスト膜 19をエッチングマスクとしてゲート絶縁膜 4を、その 厚さの途中までドライエッチングすることにより凹部 4Cを形成する。このドライエツチン グにより、ゲート絶縁膜 4及び電子供給層 3のうち凹部 4Cの下方の領域がダメージを 受ける。
[0010] 図 15Cに示すように、ゲート電極 7の下端が、ゲート絶縁膜 4に形成された凹部 4C 内に充填されるようにゲート電極 7を形成する。ゲート電極 7を形成した後、図 15Bに 示したレジスト膜 19を除去する。ゲート絶縁膜 4、及びその下方のノリア層 3に導入さ れたダメージは、ゲートリーク電流増大の要因になる。ノリア層 3がダメージを受けると 、その他の電気的特性の劣化にもつながる。
[0011] 図 16に、従来の他の MIS型 GaN系 HEMTの要部断面図を示す。図 16に示す H EMTの各構成部分には、図 15に示した HEMTの対応する構成部分に付された参 照符号と同一の参照符号が付されている。図 16に示した HEMTにおいては、ゲート 絶縁膜 4に凹部を形成する代わりに、ゲート絶縁膜 4A自体を薄くして 、る。
[0012] 図 17A及び図 17Bを参照して、図 16に示した HEMTのゲート構造の作製方法に ついて説明する。
図 17Aに示すように、電子供給層 3の上に、 SiN力もなるゲート絶縁膜 4Aを形成す る。ゲート絶縁膜 4Aの上に、レジスト膜 19を形成し、このレジスト膜 19に、ゲート電極 に対応する開口 19Aを形成する。
[0013] 図 17Bに示すように、開口 19A内にゲート電極 7の一部が充填されるようにゲート 電極 7を形成する。ゲート電極 7を形成した後、図 17Aに示したレジスト膜 19を除去 する。
[0014] 図 17A及び図 17Bに示した方法では、ゲート絶縁膜 4Aに凹部が形成されないた め、ゲート絶縁膜 4A及びバリア層 3がダメージを受けない。極微細なゲート電極を持 つ HEMTにおいては、ゲート電極の電気抵抗を低減させるために、その断面を丁字 状にした T型ゲート構造が頻繁に採用される。図 14に示した構造の場合には、ゲート 電極 7の下端が凹部 4C内を充填するため、ゲート電極 7の十分な機械的強度が保た れる。ところが、図 16に示した構造では、ゲート電極 7が平坦面上に接するため、そ の十分な機械的強度が確保されな ヽ。
[0015] 本発明の目的は、ゲート絶縁膜にダメージを生じさせることなぐかつゲート電極の 十分な機械的強度を確保することができるゲート構造を持つ半導体装置及びその製 造方法を提供することである。
課題を解決するための手段
[0016] 本発明の一観点によると、基板上に形成された化合物半導体力 なるチャネル層と 、前記チャネル層の上に形成され、該チャネル層よりもバンドギャップの広い化合物 半導体力らなるバリア層と、前記バリア層のチャネル領域上に配置され、第 1の絶縁 材料で形成されたゲート絶縁膜と、前記ゲート絶縁膜の一部の領域上に配置された ゲート電極と、前記ゲート電極の両側の前記ゲート絶縁膜上に配置され、前記第 1の 絶縁材料とはエッチング耐性の異なる第 2の絶縁材料からなる下側保護膜、及び該 下側保護膜の上に配置され、該第 2の絶縁材料とはエッチング耐性の異なる第 3の 絶縁材料カゝらなる上側保護膜とを含む保護膜と、前記ゲート電極の両側において、 それぞれ前記チャネル層に電気的に接続されたソース電極及びドレイン電極とを有 する半導体装置が提供される。
[0017] 本発明の他の観点によると、（a)基板の上に、化合物半導体力もなるチャネル層を 形成する工程と、（b)前記チャネル層の上に、該チャネル層よりもバンドギャップの大 きな化合物半導体からなるバリア層を形成する工程と、（c)前記バリア層の上に、第 1 の絶縁材料カゝらなるゲート絶縁膜を形成する工程と、 (d)前記ゲート絶縁膜の上に、 該第 1の絶縁材料とは異なる第 2の絶縁材料カゝらなる下側保護膜を形成する工程と、 (e)前記下側保護膜の上に、前記第 2の絶縁材料とは異なる第 3の絶縁材料力 な る上側保護膜を形成する工程と、（f)前記上側保護膜の上に、ゲート電極を配置す べき位置に開口を有するマスクパターンを形成する工程と、（g)前記マスクパターン をエッチングマスクとして用い、前記上側保護膜をドライエッチングする工程と、 (h) 前記上側保護膜のエッチングされた領域を通して、前記下側保護膜をウエットエッチ ングし、前記ゲート絶縁膜の一部を露出させる工程と、（i)前記ゲート絶縁膜の露出 した領域上にゲート電極を形成する工程とを有する半導体装置の製造方法が提供さ れる。
発明の効果
[0018] 下側保護膜及び上側保護膜によりゲート電極を支えることにより、ゲート電極の十 分な機械的強度を確保することが可能になる。下側保護膜をゥ ットエッチングする ことにより、ゲート電極下のゲート絶縁膜に導入されるダメージを抑制することができ る。
図面の簡単な説明
[0019] [図 1]図 1は、実施例による半導体装置の断面図である。
[図 2]図 2は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 1)である。
[図 3]図 3は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 2)である。
[図 4]図 4は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 3)である。 [図 5]図 5は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 4)である。
[図 6]図 6は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 5)である。
[図 7]図 7は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 6)である。
[図 8]図 8は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 7)である。
[図 9]図 9は、実施例による半導体装置の製造方法を説明するための、製造途中にお ける装置の断面図（その 8)である。
[図 10]図 10は、実施例による半導体装置の製造方法を説明するための、製造途中 における装置の断面図（その 9)である。
[図 11]図 11は、実施例による方法に従って実際に製造した半導体装置の透過型顕 微鏡写真を示す図である。
[図 12]図 12は、実施例による方法に従って製造した半導体装置の電流電圧特性を 示すグラフである。
[図 13]図 13は、実施例による方法に従って製造した半導体装置の電流利得の周波 数依存性を示すグラフである。
[図 14]図 14は、従来の MIS型 HEMTの断面図である。
[図 15]図 15A〜図 15Cは、図 14に示した HEMTの製造途中における装置の断面 図である。
[図 16]図 16は、従来の MIS型 HEMTの断面図である。
[図 17]図 17A及び図 17Bは、図 16に示した HEMTの製造途中における装置の断 面図である。
発明を実施するための最良の形態
図 1に、実施例による半導体装置の断面図を示す。サファイア (A1203)またはシリ コンカーバイド（SiC)からなる基板 10の上に、アンドープの GaNからなるバッファ層 1 OAが形成され、その上に、アンドープの GaNからなるチャネル層（電子走行層） 11、 及びアンドープまたは n型不純物がドープされた AlGaNバリア層（電子供給層） 12が この順番に積層されている。
[0021] ノ リア層 12の上に、相互にある間隔を隔ててソース電極 21及びドレイン電極 22が 配置されている。ソース電極 21及びドレイン電極 22は、チャネル層 11に電気的に接 続されている。ソース電極 21及びドレイン電極 22の間のノ リア層 12の上に、 SiNか らなるゲート絶縁膜 13が形成されている。ゲート絶縁膜 13の上に、 Si02からなる下 側保護膜 14及び SiNカゝらなる上側保護膜 15が積層されている。
[0022] 上側保護膜 15に開口 15Cが形成され、下側保護膜 14の、開口 15Cに対応する領 域に、開口 14Cが形成されている。開口 14Cは開口 15Cよりも大きな平面形状を持 つ。より具体的には、開口 14Cの外周を画定する下側保護膜 14の縁が、開口 15C の外周を画定する上側保護膜 15の縁よりも後退している。開口 14Cの底面に、ゲー ト絶縁膜 13の表面が露出する。
[0023] ゲート電極 23のゲート脚部 23A力 開口 14Cの底面に露出したゲート電極 13の表 面に接触するとともに、開口 14C及び 15C内を経由して、上側保護膜 15の上面より も上方まで延びる。ゲート脚部 23Aの上端に、側方に向力つて庇状に張り出した傘 部 23Bが連続している。ゲート脚部 23Aと傘部 23Bとで、 T字状の断面形状を有する ゲート電極 23が構成される。
[0024] 次に、図 2〜図 10を参照して、実施例による半導体装置の製造方法について説明 する。
図 2に示すように、サファイアまたはシリコンカーバイドからなる基板 10の上に、有機 金属化学気相成長（MOCVD)または分子線ェピタキシ (MBE)により、アンドープ の GaNからなるバッファ層 10Aを形成する。バッファ層 10Aの上に、アンドープの Ga Nからなる厚さ約 300nmのチャネル層 11を形成する。チャネル層 11の上に、アンド ープまたは n型不純物がドープされた AlGaN力もなる厚さ約 20nmのバリア層 12を 形成する。ノリア層 12における A1Nの組成比は 25%とする。チャネル層 11及びバリ ァ層 12は、 MOCVDまたは MBEにより形成することができる。バリア層 12を形成し た後、素子分離を行う。
[0025] 図 3に示すように、バリア層 12の上に、 SiNからなる厚さ約 5nmのゲート絶縁膜 13 、 Si02からなる厚さ約 30nmの下側保護膜 14、及び SiNからなる厚さ約 30nmの上 側保護膜 15を順番に形成する。これら 3層は、例えば、プラズマ励起型化学気相成 長（PE— CVD)により形成することができる。
[0026] 図 4に示すように、バリア層 12の上に、ソース電極 21及びドレイン電極 22を形成す る。以下、ソース電極 21及びドレイン電極 22の形成方法について説明する。
上側保護膜 15を、ソース電極 21及びドレイン電極 22に対応する形状の開口を持 つレジストパターンで覆う。このレジストパターンをエッチングマスクとして、ゲート絶縁 膜 13、下側保護膜 14、及び上側保護膜 15の 3層をエッチングする。基板全面に、 Ti 膜、 A1膜、 Ti膜、及び Au膜をこの順番に堆積させる。開口を形成する時にエツチン グマスクとして用いたレジストパターンを、その上に堆積している Ti膜、 A1膜、 Ti膜、 及び Au膜と共に除去する。開口内に、 4層構造のソース電極 21及びドレイン電極 22 が残る。温度約 800°Cでァニールを行うこと〖こより、ソース電極 21及びドレイン電極 2 2と、チャネル層 11との間のォーミック接続を確保する。
[0027] 図 5に示すように、上側保護膜 15の上に、第 1のレジスト膜 16を形成する。第 1のレ ジスト膜 16の厚さは、その上面が、ソース電極 21及びドレイン電極 22の上面とほぼ 同じ高さになる程度にする。第 1のレジスト膜 16、ソース電極 21、及びドレイン電極 2 2を覆うように、第 2のレジスト膜 17を形成する。さらにその上に第 3のレジスト膜 18を 形成する。
[0028] 第 2のレジスト膜 17は、第 1のレジスト膜 16及び第 3のレジスト膜 18のいずれとも、 露光及び現像特性が異なる。例えば、第 1及び第 3のレジスト膜 16及び 18として、日 本ゼオン株式会社製の ZEPレジストを用い、第 2のレジスト膜 17として、マイクロケミコ 一ポレーシヨンの PMGI (polydimethylglutarimide)レジストを用いることができる。
[0029] 図 6に示すように、電子ビーム露光法を適用することにより、第 3のレジスト膜 18及 び第 2のレジスト膜 17に、それぞれ開口 18C及び 17Cを形成する。開口 18Cは、図 1に示したゲート電極 23の傘部 23Bの平面形状にほぼ整合する。開口 17Cの外周 を画定する第 2のレジスト膜 17の縁は、開口 18Cの外周を画定する第 3のレジスト膜 18の縁よりもやや後退して 、る。
[0030] 図 7に示すように、電子ビーム露光法を適用することにより、開港 17Cの底面に露 出している第 1のレジスト膜 16に開口 16Cを形成する。開口 16Cの形状及び寸法は 、ゲート長及びゲート幅に基づいて決定される。
[0031] 図 8に示すように、第 1のレジスト膜 16をエッチングマスクとして、上側保護膜 15を エッチングすることにより、開口 15Cを形成する。 SiN力もなる上側保護膜 15のエツ チングには、例えば、エッチングガスとして CF4を用いた反応性イオンエッチング法 を適用することができる。エッチングは、 Si02からなる下側保護膜 14に到るまで行う
[0032] 図 9に示すように、上側保護膜 15をエッチングマスクとして、下側保護膜 14をエツ チングすることにより、開口 14Cを形成する。下側保護膜 14のエッチングには、例え ばエツチャントとしてフッ酸を用いたウエットエッチング法を適用することができる。ゥェ ットエッチングは等方的に進むため、下側保護膜 14が横方向にもエッチングされる。
[0033] この上側保護膜 15をドライエッチングした際にダメージを受けた部分力 このゥエツ トエッチングによって除去される。すなわち、下側保護膜 14は、ダメージを吸収する 役割を持つ。また、開口 14Cはウエットエッチングにより形成されるため、その底面に 露出したゲート絶縁膜 13は、開口 14Cをドライエッチングにより形成する場合に比べ ると、ほとんどダメージを受けない。また、開口 14Cの底面に露出したゲート絶縁膜 1 3の上面の平坦性も保たれる。
[0034] 図 10に示すように、基板表面に、 Ni膜及び Au膜を順番に蒸着する。 Ni膜及び Au 膜の厚さは、例えばそれぞれ 3〜7nm、及び 300〜400nmとする。開口 14C、 15C 、 16C及び 17C内に堆積した Ni膜及び Au膜力 ゲート電極 23を構成する。第 3のレ ジスト膜 18の上にも、 Ni膜及び Au膜の 2層 23Nが堆積する。
[0035] 第 1のレジスト膜 16、第 2のレジスト膜 17、及び第 3のレジスト膜 18を溶解、剥離す ることにより、図 1に示した半導体装置が完成する。
上述の実施例による半導体装置においては、開口 15Cの外周を画定する上側保 護膜 15の縁が、ゲート脚部 23Aの側面に接触し、ゲート脚部 23Aを支えている。こ のため、ゲート電極 23の倒壊が防止され、十分な機械的強度が確保される。
[0036] ゲート電極 23の十分な機械的強度を確保するために、下側保護膜 14と上側保護 膜 15との合計の厚さを、ゲート電極 23の高さの 25%以上とすることが好ましい。 また、 SiN力もなるゲート絶縁膜 13は、表面保護膜としても有効である。ゲート絶縁 膜 13によってバリア層 12の表面準位が不活性化され、 MIS型 GaN系 HEMTに頻 繁に発生する電流コラブスを抑制することができる。
[0037] 図 11に、実施例による方法で作製した MIS型 GaN系 MEHTの透過型電子顕微 鏡写真を示す。なお、図 11において、写真では識別しにくい境界線を実線でなぞつ て識別しやすくしている。ゲート長 Lgは 45nmであり、 SiN力もなるゲート絶縁膜の厚 さは 5nmである。 SiN力もなる上部保護膜が、ゲート脚部を支えていることが分かる。
[0038] 図 12に、図 11に示した HEMTの電流電圧特性の測定結果を示す。横軸はドレイ ン電圧を単位「V」で表し、縦軸はドレイン電流を単位「AZmm」で表す。すなわち、 ゲート幅 lmmあたりの電流値を示す。良好なトランジスタ特性が得られて ヽることが わかる。ドレイン電圧 5Vにおける最大相互コンダクタンス gmmaxは、 215mS/mm であった。
[0039] 図 13に、図 11に示した HEMTの電流利得の周波数依存性を示す。横軸は周波 数を単位「GHz」で表し、縦軸は電流利得を単位「dB」で表す。なお、ドレイン電圧を 5V、ゲート電圧を一 4. 3Vとして測定を行った。遮断周波数 fTが 139GHzになり、 良好な結果が得られた。
[0040] 上記実施例では、ゲート絶縁膜 13及び上側保護膜 15を SiNで形成し、下側保護 膜 14を Si02で形成した。ゲート絶縁膜 13、下側保護膜 14、及び上側保護膜 15に 用いる材料として、その他に、下側保護膜 14が、ゲート絶縁膜 13及び上側保護膜 1 5のいずれともエッチング耐性が異なるような組み合わせの材料を選択することがで きる。特に、下側保護膜 14は、ウエットエッチングにより、ゲート絶縁膜 13に対して選 択的に除去できる材料で形成することが好ましい。
[0041] 例えば、ゲート絶縁膜 13及び上側保護膜 15を、 SiN、 SiON、または A1203で形 成し、下側保護膜 14を、 Si02、 Zr02、または Hf02で形成することも可能である。
[0042] また、上記実施例では、チャネル層 11を GaNで形成し、ノリア層を AlGaNで形成 した GaN系 HEMTを例示したが、上記実施例によるゲート絶縁膜、下側保護膜、及 び上側保護膜の構造は、その他の材料系の HEMTにも適用することができる。例え ば、 GaAs系、及び InP系の MIS型 HEMTにも適用することが可能である。バリア層 としては、チャネル層よりもバンドギャップの広 、化合物半導体を用いればょ 、。 以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものでは ない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であ ろう。

Claims

請求の範囲
[1] 基板上に形成された化合物半導体からなるチャネル層と、
前記チャネル層の上に形成され、該チャネル層よりもバンドギャップの広 、化合物 半導体力もなるバリア層と、
前記ノリア層のチャネル領域上に配置され、第 1の絶縁材料で形成されたゲート絶 縁膜と、
前記ゲート絶縁膜の一部の領域上に配置されたゲート電極と、
前記ゲート電極の両側の前記ゲート絶縁膜上に配置され、前記第 1の絶縁材料と はエッチング耐性の異なる第 2の絶縁材料カゝらなる下側保護膜、及び該下側保護膜 の上に配置され、該第 2の絶縁材料とはエッチング耐性の異なる第 3の絶縁材料から なる上側保護膜とを含む保護膜と、
前記ゲート電極の両側にお 、て、それぞれ前記チャネル層に電気的に接続された ソース電極及びドレイン電極と
を有する半導体装置。
[2] 前記上側保護膜の、前記ゲート電極側の縁が、前記ゲート電極の側面に接して 、 る請求項 1に記載の半導体装置。
[3] 前記下側保護膜の、前記ゲート電極側の縁が、前記ゲート電極の側面から後退し ている請求項 2に記載の半導体装置。
[4] 前記第 1の絶縁材料及び第 3の絶縁材料が、 SiN、 SiON、または Al Oであり、前
2 3 記第 2の絶縁材料が、 SiO、 ZrO、または HfOである請求項 1に記載の半導体装
2 2 2
置。
[5] (a)基板の上に、化合物半導体からなるチャネル層を形成する工程と、
(b)前記チャネル層の上に、該チャネル層よりもバンドギャップの大きな化合物半導 体からなるバリア層を形成する工程と、
(c)前記ノリア層の上に、第 1の絶縁材料力もなるゲート絶縁膜を形成する工程と、
(d)前記ゲート絶縁膜の上に、該第 1の絶縁材料とは異なる第 2の絶縁材料力もな る下側保護膜を形成する工程と、
(e)前記下側保護膜の上に、前記第 2の絶縁材料とは異なる第 3の絶縁材料からな る上側保護膜を形成する工程と、
(f)前記上側保護膜の上に、ゲート電極を配置すべき位置に開口を有するマスクパ ターンを形成する工程と、
(g)前記マスクパターンをエッチングマスクとして用い、前記上側保護膜をドライエツ チングする工程と、
(h)前記上側保護膜のエッチングされた領域を通して、前記下側保護膜をウエット エッチングし、前記ゲート絶縁膜の一部を露出させる工程と、
(i)前記ゲート絶縁膜の露出した領域上にゲート電極を形成する工程と を有する半導体装置の製造方法。
[6] 前記工程 iが、
(11)前記マスクパターンの開口を通して前記ゲート電極の上にゲート電極材料を 堆積させるとともに、該開口に隣接するマスクパターン上にも、ゲート電極材料を堆積 させる工程と、
(12)前記マスクパターンを除去する工程と
を含む請求項 5に記載の半導体装置の製造方法。
[7] 前記工程 ilにおいて、前記マスクパターンの開口内に堆積したゲート電極材料力 前記上側保護膜の縁に接触するように、前記工程 gにおける前記上側保護膜のドラ イエツチングが異方性を持つ条件で行われる請求項 6に記載の半導体装置の製造 方法。
[8] 前記第 1の絶縁材料及び第 3の絶縁材料が、 SiN、 SiON、または Al Oであり、前
2 3 記第 2の絶縁材料が、 SiO、 ZrO、または HfOである請求項 5に記載の半導体装
2 2 2
置の製造方法。
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