JP6433390B2

JP6433390B2 - Semiconductor device

Info

Publication number: JP6433390B2
Application number: JP2015155701A
Authority: JP
Inventors: 南條　拓真; 拓真南條; 章文今井; 柳生　栄治; 栄治柳生
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-08-06
Filing date: 2015-08-06
Publication date: 2018-12-05
Anticipated expiration: 2035-08-06
Also published as: JP2017034201A

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタなどの半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device such as a heterojunction field effect transistor using a nitride semiconductor and a manufacturing method thereof.

従来の窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、基板上に窒化ガリウム（ＧａＮ）チャネル層、窒化アルミニウム（ＡｌＮ）バリア層が順に形成され、その上にソース電極、ドレイン電極およびゲート電極が形成される。チャネル層およびバリア層を構成する半導体は、結晶方位が揃った単結晶から成る。 In a conventional heterojunction field effect transistor using a nitride semiconductor, a gallium nitride (GaN) channel layer and an aluminum nitride (AlN) barrier layer are sequentially formed on a substrate, and a source electrode, a drain electrode, and a gate electrode are formed thereon. Is formed. The semiconductor constituting the channel layer and the barrier layer is made of a single crystal having a uniform crystal orientation.

ソース電極およびドレイン電極の下側のチャネル層およびバリア層には、高濃度ｎ型不純物領域が形成される。ＡｌＮバリア層のうち、高濃度ｎ型不純物領域を挟む領域、すなわち高濃度ｎ型不純物領域が形成されていない領域（以下「バリア層領域」という）上には、バリア層領域を覆うように絶縁膜が形成される。さらに絶縁膜上には、ゲート電極が形成される（たとえば、特許文献１参照）。 High-concentration n-type impurity regions are formed in the channel layer and the barrier layer below the source electrode and the drain electrode. In the AlN barrier layer, the region sandwiching the high-concentration n-type impurity region, that is, the region where the high-concentration n-type impurity region is not formed (hereinafter referred to as “barrier layer region”) is insulated so as to cover the barrier layer region. A film is formed. Further, a gate electrode is formed on the insulating film (see, for example, Patent Document 1).

特開２００８−３０５８１６号公報JP 2008-305816 A

窒化物半導体を用いたヘテロ構造電界効果型トランジスタをスイッチング素子などとして使用する場合には、ノーマリオフ動作を行わせることが望ましい。ノーマリオフ動作を行わせるためには、ゲート電極に電圧を印加しない状態、すなわちゲート電圧が０Ｖの状態で、ヘテロ界面に２次元電子ガスが発生していない状態を実現する必要がある。 When a heterostructure field effect transistor using a nitride semiconductor is used as a switching element or the like, it is desirable to perform a normally-off operation. In order to perform the normally-off operation, it is necessary to realize a state where no voltage is applied to the gate electrode, that is, a state where the gate voltage is 0 V and no two-dimensional electron gas is generated at the heterointerface.

窒化物半導体を用いたヘテロ構造電界効果型トランジスタでは、バリア層に発生する自発分極およびピエゾ分極の２つの分極の効果によって、ヘテロ界面に高濃度の２次元電子ガスが発生する。すなわち、ゲート電極に電圧が印加されていない状態においても、前述のバリア層に発生する自発分極とピエゾ分極とによってヘテロ界面に高濃度の２次元電子ガスが発生するので、ノーマリオフ動作が困難となる。 In a heterostructure field effect transistor using a nitride semiconductor, a high concentration two-dimensional electron gas is generated at the heterointerface due to two polarization effects of spontaneous polarization and piezopolarization generated in the barrier layer. In other words, even when no voltage is applied to the gate electrode, the normally-off operation becomes difficult because a high concentration of two-dimensional electron gas is generated at the heterointerface due to the spontaneous polarization and piezoelectric polarization generated in the barrier layer. .

ヘテロ界面に２次元電子ガスが発生していない状態を実現するためには、自発分極およびピエゾ分極の効果を弱める必要がある。自発分極およびピエゾ分極の効果を弱めるためには、ヘテロ界面を形成する２種類の半導体層のうち、ヘテロ構造電界効果型トランジスタの表面側の半導体層であるバリア層の厚さを薄くすることが有効である。 In order to realize a state in which no two-dimensional electron gas is generated at the heterointerface, it is necessary to weaken the effects of spontaneous polarization and piezoelectric polarization. In order to weaken the effects of spontaneous polarization and piezo polarization, it is necessary to reduce the thickness of the barrier layer, which is the semiconductor layer on the surface side of the heterostructure field effect transistor, of the two types of semiconductor layers forming the heterointerface. It is valid.

ここで、バリア層の表面には、意図せずに表面準位が形成されることが知られている。この表面準位は、トランジスタを高速で動作させたときにドレイン電流が減少する電流コラプスという現象、およびゲートリーク電流の増加の要因であることがわかっている。 Here, it is known that a surface level is unintentionally formed on the surface of the barrier layer. It has been found that this surface level is a phenomenon of current collapse in which the drain current decreases when the transistor is operated at high speed, and an increase in gate leakage current.

バリア層を薄くした場合、この表面準位と２次元電子ガスとの距離が近くなるが、表面準位と２次元電子ガスとの距離が近いほど、表面準位の前述の電気的特性への影響が大きくなる。すなわち、バリア層を薄くすることは、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を引き起すことに繋がる。 When the barrier layer is made thinner, the distance between the surface level and the two-dimensional electron gas becomes shorter. However, the closer the distance between the surface level and the two-dimensional electron gas, the more the surface level has the above-mentioned electrical characteristics. The impact will increase. That is, reducing the thickness of the barrier layer leads to a decrease in drain current due to current collapse and an increase in gate leakage current.

本発明の目的は、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、ノーマリオフ型の動作を実現することができる半導体装置およびその製造方法を提供することである。 An object of the present invention is to provide a semiconductor device capable of realizing a normally-off operation while suppressing a decrease in drain current due to current collapse and an increase in gate leakage current, and a method for manufacturing the same.

本発明の半導体装置は、基板上に設けられた単結晶の窒化物半導体から成るチャネル層と、前記チャネル層上に設けられ、アモルファスの窒化物半導体を含むバリア層と、前記バリア層上に、互いに離隔して設けられるソース電極およびドレイン電極と、前記バリア層上に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極とを備え、前記バリア層は、前記ソース電極の下方に設けられた第１の不純物領域と、前記ドレイン電極の下方に設けられた第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間に挟まれたチャネル領域とを備え、前記第１の不純物領域および前記第２の不純物領域は、前記チャネル領域よりも高い濃度でｎ型不純物を含み、前記ゲート電極は、前記絶縁膜を介して、前記第１の不純物領域の端部、前記チャネル領域、および前記第２の不純物領域の端部と対向することを特徴とする。

A semiconductor device of the present invention includes a channel layer made of a single crystal nitride semiconductor provided on a substrate, a barrier layer provided on the channel layer and including an amorphous nitride semiconductor, and the barrier layer, A source electrode and a drain electrode provided apart from each other; an insulating film provided on the barrier layer; and a gate electrode provided on the insulating film , wherein the barrier layer is provided below the source electrode. A first impurity region provided; a second impurity region provided below the drain electrode; and a channel region sandwiched between the first impurity region and the second impurity region. The first impurity region and the second impurity region contain an n-type impurity at a concentration higher than that of the channel region, and the gate electrode has the first impurity region interposed through the insulating film. End of, characterized by the end facing the channel region, and the second impurity regions.

本発明の半導体装置によれば、バリア層に自発分極およびピエゾ分極が生じるのを抑制できるので、ゲート電極に電圧を印加しない状態において、高濃度の２次元電子ガスが発生することを防ぐことができる。したがって、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、トランジスタのノーマリオフ型の動作を実現することができる半導体装置を得ることができる。 According to the semiconductor device of the present invention, it is possible to prevent spontaneous polarization and piezo polarization from occurring in the barrier layer, thereby preventing generation of a high concentration two-dimensional electron gas in a state where no voltage is applied to the gate electrode. it can. Therefore, it is possible to obtain a semiconductor device capable of realizing a normally-off operation of a transistor while suppressing a decrease in drain current due to current collapse and an increase in gate leakage current.

本発明の実施の形態１に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法において、基板上へのバッファ層、チャネル層およびバリア層の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where formation of a buffer layer, a channel layer, and a barrier layer on a substrate was completed. 本発明の実施の形態１に係る半導体装置の製造方法において、高濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where the formation of the high concentration n type impurity region was completed. 本発明の実施の形態１に係る半導体装置の製造方法において、ソース電極およびドレイン電極の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where formation of a source electrode and a drain electrode was completed. 本発明の実施の形態１に係る半導体装置の製造方法において、絶縁膜の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where formation of the insulating film was completed. 本発明の実施の形態１に係る半導体装置の製造方法において、素子分離領域の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where formation of an element isolation region was completed. 本発明の実施の形態１に係る半導体装置の製造方法において、ゲート電極の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention, it is a sectional view showing the state of the stage where formation of the gate electrode was completed. 本発明の実施の形態２に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法において、基板へのバッファ層、チャネル層、スペーサ層およびバリア層の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 2 of the present invention, it is a sectional view showing the state of the stage where formation of a buffer layer, a channel layer, a spacer layer, and a barrier layer to a substrate was completed. 本発明の実施の形態３に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る半導体装置の製造方法において、高濃度ｎ型不純物領域および低濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 3 of the present invention, it is a sectional view showing the state of the stage where the formation of the high concentration n type impurity region and the low concentration n type impurity region was completed. 本発明の実施の形態４に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る半導体装置の製造方法において、高濃度ｎ型不純物領域および低濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。In the manufacturing method of the semiconductor device concerning Embodiment 4 of the present invention, it is a sectional view showing the state of the stage where the formation of the high concentration n type impurity region and the low concentration n type impurity region was completed.

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置１の構成を示す断面図である。本実施の形態では、半導体装置１として、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）を説明する。 <Embodiment 1>
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 1 according to Embodiment 1 of the present invention. In the present embodiment, a heterojunction field effect transistor (hereinafter sometimes simply referred to as “transistor”) using a nitride semiconductor will be described as the semiconductor device 1.

半導体装置１は、図１に示すように、基板１１、バッファ層１２、チャネル層１３、バリア層１４、高濃度ｎ型不純物領域１５、ソース電極１６、ドレイン電極１７、絶縁膜１８、素子分離領域１９およびゲート電極２０を備えて構成される。 As shown in FIG. 1, the semiconductor device 1 includes a substrate 11, a buffer layer 12, a channel layer 13, a barrier layer 14, a high-concentration n-type impurity region 15, a source electrode 16, a drain electrode 17, an insulating film 18, and an element isolation region. 19 and a gate electrode 20.

基板１１は、炭化珪素（ＳｉＣ）から成る。基板１１の材料は、ＳｉＣに限定されるものではなく、基板１１上に窒化物半導体層を形成できる材料であればよい。より詳細には、基板１１の材料は、基板１１上に窒化物半導体層をエピタキシャル成長によって形成できる材料であればよい。具体的には、基板１１の材料は、シリコン（Ｓｉ）、サファイア、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などであってもよい。 The substrate 11 is made of silicon carbide (SiC). The material of the substrate 11 is not limited to SiC, and any material that can form a nitride semiconductor layer on the substrate 11 may be used. More specifically, the material of the substrate 11 may be any material that can form a nitride semiconductor layer on the substrate 11 by epitaxial growth. Specifically, the material of the substrate 11 may be silicon (Si), sapphire, gallium nitride (GaN), aluminum nitride (AlN), or the like.

基板１１の厚み方向一方側の表面上には、バッファ層１２が設けられている。バッファ層１２の厚み方向一方側の表面上には、チャネル層１３が設けられている。チャネル層１３は、本実施の形態では、ノンドープの単結晶の窒化ガリウム（ＧａＮ）から成る。チャネル層１３の厚み方向一方側の表面上には、バリア層１４が設けられている。バリア層１４は、チャネル層１３とヘテロ接合を形成する。 A buffer layer 12 is provided on the surface of the substrate 11 on one side in the thickness direction. A channel layer 13 is provided on the surface of one side in the thickness direction of the buffer layer 12. In this embodiment, the channel layer 13 is made of non-doped single crystal gallium nitride (GaN). A barrier layer 14 is provided on the surface of the channel layer 13 on one side in the thickness direction. The barrier layer 14 forms a heterojunction with the channel layer 13.

本実施の形態では、バリア層１４は、ノンドープのアモルファスの窒化アルミニウム（ＡｌＮ）から成り、その厚さは、たとえば５〜５０ｎｍとする。バリア層１４が薄くなりすぎると、後述する電流コラプスおよびゲートリーク電流増加の原因となる。バリア層１４が厚くなりすぎると、ゲート電極２０に印加されるゲート電圧によるオン電流特性の制御性（相互コンダクタンス）が悪くなってしまう。これらを考慮すると、バリア層１４の厚さは、好ましくは１０〜３０ｎｍの範囲である。 In the present embodiment, the barrier layer 14 is made of non-doped amorphous aluminum nitride (AlN) and has a thickness of 5 to 50 nm, for example. If the barrier layer 14 becomes too thin, it causes a current collapse and a gate leakage current increase, which will be described later. If the barrier layer 14 becomes too thick, the controllability (transconductance) of the on-current characteristic due to the gate voltage applied to the gate electrode 20 is deteriorated. Considering these, the thickness of the barrier layer 14 is preferably in the range of 10 to 30 nm.

高濃度ｎ型不純物領域１５は、高濃度のｎ型不純物を含んだ領域であり、本実施の形態では、チャネル層１３とバリア層１４とに高濃度のシリコン（Ｓｉ）を添加することで形成されている。絶縁膜１８は、絶縁材料から成り、本実施の形態では、酸化アルミニウム（ＡｌＯ_ａ）から成る。 The high-concentration n-type impurity region 15 is a region containing high-concentration n-type impurities. In this embodiment, the high-concentration n-type impurity region 15 is formed by adding high-concentration silicon (Si) to the channel layer 13 and the barrier layer 14. Has been. The insulating film 18 is made of an insulating material, and is made of aluminum oxide (AlO _a ) in the present embodiment.

本実施の形態では、前述のように、バリア層１４を構成する窒化物半導体は、単結晶ではなく、アモルファスである。これによって、バリア層１４に自発分極およびピエゾ分極が発生することを防ぐことができる。 In the present embodiment, as described above, the nitride semiconductor constituting the barrier layer 14 is not single crystal but amorphous. This can prevent spontaneous polarization and piezo polarization from occurring in the barrier layer 14.

バリア層が、結晶方位が揃っている単結晶から成る場合、バリア層に自発分極およびピエゾ分極が発生する。そのため、バリア層を単結晶から構成していた従来の半導体装置は、ゲート電極に電圧を印加しない状態で自発分極とピエゾ分極とによる２次元電子ガスがヘテロ界面に発生し、ノーマリオフ特性が得られにくいという問題があった。 When the barrier layer is made of a single crystal having a uniform crystal orientation, spontaneous polarization and piezoelectric polarization occur in the barrier layer. Therefore, in the conventional semiconductor device in which the barrier layer is composed of a single crystal, two-dimensional electron gas due to spontaneous polarization and piezoelectric polarization is generated at the heterointerface without applying a voltage to the gate electrode, and a normally-off characteristic is obtained. There was a problem that it was difficult.

これに対し、本実施の形態では、アモルファスの窒化物半導体から成るバリア層１４を用いているので、バリア層１４に自発分極およびピエゾ分極が発生しない。したがって、ゲート電極２０に電圧を印加しない状態でヘテロ界面に２次元電子ガスが発生することを抑制できる。 In contrast, in the present embodiment, since the barrier layer 14 made of an amorphous nitride semiconductor is used, spontaneous polarization and piezoelectric polarization do not occur in the barrier layer 14. Therefore, it is possible to suppress the generation of a two-dimensional electron gas at the heterointerface without applying a voltage to the gate electrode 20.

単結晶から成るバリア層を用いた従来の半導体装置において、ノーマリ特性を得るためにバリア層の厚さを薄くすることが提案されていた。バリア層を薄くすると、ピエゾ分極および自発分極の効果を弱めることができるので、ノーマリオフ特性が得られやすくなる。 In a conventional semiconductor device using a barrier layer made of a single crystal, it has been proposed to reduce the thickness of the barrier layer in order to obtain normally characteristics. If the barrier layer is made thin, the effects of piezo polarization and spontaneous polarization can be weakened, so that normally-off characteristics can be easily obtained.

しかしながら、バリア層の表面には意図せずに表面準位が形成される。ここで、ソース電極からドレイン電極に向けて、２次元電子ガスが発生する領域であるヘテロ界面のチャネル領域を、キャリアである電子が通過する際、当該表面準位に電子が捕獲されるので、表面準位は、電流コラプスが発生する原因となる。特に、窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、表面準位が高濃度に形成されてしまうことが知られており、電流コラプスを低減することが要望されている。 However, a surface state is unintentionally formed on the surface of the barrier layer. Here, when electrons as carriers pass through the channel region of the heterointerface, which is a region where the two-dimensional electron gas is generated, from the source electrode to the drain electrode, electrons are trapped at the surface level. The surface level causes current collapse. In particular, in a heterojunction field effect transistor using a nitride semiconductor, it is known that surface states are formed at a high concentration, and there is a demand for reducing current collapse.

表面準位が２次元電子ガスに近いほど、チャネル領域を通過する電子が当該表面準位に捕獲されやすいので、バリア層を薄くした場合、電流コラプスが大きくなってしまうという問題があった。 The closer the surface level is to the two-dimensional electron gas, the more easily electrons passing through the channel region are trapped by the surface level. Therefore, when the barrier layer is thinned, there is a problem that current collapse increases.

本実施の形態の半導体装置１を用いれば、バリア層１４を薄くすることなく、ピエゾ分極および自発分極を抑制できる。したがって、本実施の形態に係る半導体装置によれば、電流コラプスを抑制しながらノーマリオフ特性を実現できるという効果が得られる。 By using the semiconductor device 1 of the present embodiment, piezo polarization and spontaneous polarization can be suppressed without making the barrier layer 14 thin. Therefore, according to the semiconductor device according to the present embodiment, an effect that a normally-off characteristic can be realized while suppressing current collapse can be obtained.

さらに、バリア層１４の表面における表面準位は、ゲートリーク電流の起源となる。すなわち、表面準位を介してゲートリーク電流が流れやすくなるので、表面準位が多いほどゲートリーク電流が増加する。 Furthermore, the surface level at the surface of the barrier layer 14 is the source of the gate leakage current. That is, since the gate leakage current easily flows through the surface level, the gate leakage current increases as the surface level increases.

ここで、バリア層１４は、ゲート電極２０とヘテロ界面との間のエネルギー障壁となる。バリア層１４の厚さを薄くすると、ゲート電極２０とヘテロ界面との間の障壁が薄くなり、当該障壁を通過するトンネル電流が増加するので、表面準位を介したゲートリーク電流がより大きくなってしまう。 Here, the barrier layer 14 serves as an energy barrier between the gate electrode 20 and the heterointerface. When the thickness of the barrier layer 14 is reduced, the barrier between the gate electrode 20 and the heterointerface becomes thinner, and the tunnel current passing through the barrier increases, so that the gate leakage current through the surface level becomes larger. End up.

本実施の形態による半導体装置１を用いれば、ノーマリオフ特性を得るためにバリア層の厚さを薄くする必要が無いので、ゲートリーク電流の増加も抑制できる。 If the semiconductor device 1 according to the present embodiment is used, it is not necessary to reduce the thickness of the barrier layer in order to obtain normally-off characteristics, so that an increase in gate leakage current can also be suppressed.

以上に述べたように、本実施の形態に係る半導体装置１によれば、バリア層１４とチャネル層１３とのヘテロ界面に、ゲート電極２０に電圧を印加しない状態で、高濃度の２次元電子ガスが発生することを抑制できる。具体的には、ゲート電極２０の下側で、かつ高濃度ｎ型不純物領域１５に挟まれた領域のヘテロ界面において、ゲート電極２０に電圧を印加しない状態で、２次元電子ガスが発生することを抑制できる。 As described above, according to the semiconductor device 1 according to the present embodiment, two-dimensional electrons having a high concentration can be obtained without applying a voltage to the gate electrode 20 at the heterointerface between the barrier layer 14 and the channel layer 13. Generation of gas can be suppressed. Specifically, two-dimensional electron gas is generated in a state where no voltage is applied to the gate electrode 20 at the heterointerface below the gate electrode 20 and in the region sandwiched between the high-concentration n-type impurity regions 15. Can be suppressed.

これによって、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、トランジスタ１０のノーマリオフ型の動作を実現することができる半導体装置１を得ることができる。 Thus, it is possible to obtain the semiconductor device 1 capable of realizing a normally-off operation of the transistor 10 while suppressing a decrease in drain current due to current collapse and an increase in gate leakage current.

また、本実施の形態に係る半導体装置１においては、絶縁膜１８は、高濃度ｎ型不純物領域１５に挟まれた、ドーピングされていない領域のバリア層１４を覆うように形成される。また、絶縁膜１８の上に形成されるゲート電極２０も、絶縁膜１８と同様に、ドーピングされていない領域のバリア層１４を覆うように形成される。 In the semiconductor device 1 according to the present embodiment, the insulating film 18 is formed so as to cover the barrier layer 14 in the undoped region sandwiched between the high-concentration n-type impurity regions 15. The gate electrode 20 formed on the insulating film 18 is also formed so as to cover the barrier layer 14 in the undoped region, like the insulating film 18.

すなわち、本実施の形態では、バリア層１４のうち、ソース電極１６の下方、およびドレイン電極１７の下方には、ソース電極１６およびドレイン電極１７と窒化物半導体との間のオーミック抵抗を低減するために、バリア層１４よりもｎ型不純物の濃度が高い高濃度ｎ型不純物領域１５が形成される。ここで、ソース電極１６の下方の高濃度ｎ型不純物領域１５を第１の不純物領域とし、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５を第２の不純物領域とする。 That is, in the present embodiment, the ohmic resistance between the source electrode 16 and the drain electrode 17 and the nitride semiconductor is reduced below the source electrode 16 and below the drain electrode 17 in the barrier layer 14. In addition, a high-concentration n-type impurity region 15 having an n-type impurity concentration higher than that of the barrier layer 14 is formed. Here, the high concentration n-type impurity region 15 below the source electrode 16 is a first impurity region, and the high concentration n-type impurity region 15 below the drain electrode 17 is a second impurity region.

そして、バリア層１４上に絶縁膜１８を介してゲート電極２０が形成される。ゲート電極２０は、バリア層１４のうち高濃度ｎ型不純物領域１５に挟まれたチャネル領域に加えて、ソース電極１６の下方の高濃度ｎ型不純物領域１５の端部と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とに、絶縁膜１８を介して対向していることが望ましい。すなわち、バリア層１４において第１の不純物領域と第２の不純物領域とに挟まれた領域をチャネル領域とすると、ゲート電極２０は、第１の不純物領域の端部と、第２の不純物領域の端部と、チャネル領域とに、絶縁膜１８を介して対向する。 Then, the gate electrode 20 is formed on the barrier layer 14 via the insulating film 18. In addition to the channel region sandwiched between the high-concentration n-type impurity regions 15 in the barrier layer 14, the gate electrode 20 includes the end portions of the high-concentration n-type impurity regions 15 below the source electrode 16 and the drain electrodes 17. It is desirable to face the end of the high-concentration n-type impurity region 15 with the insulating film 18 interposed therebetween. That is, when a region sandwiched between the first impurity region and the second impurity region in the barrier layer 14 is a channel region, the gate electrode 20 includes the end portion of the first impurity region and the second impurity region. The insulating film 18 is opposed to the end portion and the channel region.

また、ゲート電極２０は、高濃度ｎ型不純物領域１５、ソース電極１６およびドレイン電極１７と絶縁膜１８によって電気的に絶縁される。 The gate electrode 20 is electrically insulated from the high concentration n-type impurity region 15, the source electrode 16, the drain electrode 17 and the insulating film 18.

トランジスタである半導体装置１がＯＮ動作をするとき、キャリアとなる電子はソース電極１６からソース電極１６の下方の高濃度ｎ型不純物領域１５、ゲート電極２０の下方のバリア層１４とチャネル層１３のヘテロ界面（チャネル領域）、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５を通ってドレイン電極１７まで流れる。 When the semiconductor device 1, which is a transistor, performs an ON operation, electrons serving as carriers are from the source electrode 16 to the high-concentration n-type impurity region 15 below the source electrode 16, the barrier layer 14 below the gate electrode 20, and the channel layer 13. It flows to the drain electrode 17 through the hetero interface (channel region) and the high-concentration n-type impurity region 15 below the drain electrode 17.

半導体装置１がトランジスタのＯＮ動作をするとき、ゲート電極２０に電圧が印加されることによって、ゲート電極２０の下方のバリア層１４とチャネル層１３のヘテロ界面（チャネル領域）には２次元電子ガスが発生するので、当該領域を電子が通過できる。 When the semiconductor device 1 turns on the transistor, a voltage is applied to the gate electrode 20, so that a two-dimensional electron gas is generated at the heterointerface (channel region) between the barrier layer 14 and the channel layer 13 below the gate electrode 20. Occurs, electrons can pass through the region.

ゲート電極２０が、ソース電極１６の下方の高濃度ｎ型不純物領域１５（第１の不純物領域）の端部と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５（第２の不純物領域）の端部とに、絶縁膜１８を介して対向していない場合、すなわち、ゲート電極２０の直下には絶縁膜１８を挟んでｎ型不純物がドーピングされていないバリア層１４（チャネル領域）しか形成されていない場合、高濃度ｎ型不純物領域１５とゲート電極２０直下のヘテロ界面までの間に寄生抵抗が発生する。 The gate electrode 20 includes an end portion of the high concentration n-type impurity region 15 (first impurity region) below the source electrode 16 and a high concentration n-type impurity region 15 (second impurity region) below the drain electrode 17. In other words, the barrier layer 14 (channel region) that is not doped with n-type impurities is formed directly below the gate electrode 20 with the insulating film 18 interposed therebetween. If not, a parasitic resistance is generated between the high-concentration n-type impurity region 15 and the heterointerface immediately below the gate electrode 20.

ゲート電極２０に電圧を印加したとき、ゲート電極２０の直下のヘテロ界面には十分に高濃度である２次元電子ガスが発生する。しかしながら、ヘテロ界面がゲート電極２０の直下から離れるにつれて、印加される電界が弱まるため、十分な濃度の２次元電子ガスが発生しない。つまり、チャネル領域のソース電極１６側の端部とドレイン電極１７側の端部には、十分な濃度の２次元電子ガスが発生せず、寄生抵抗となる。 When a voltage is applied to the gate electrode 20, a two-dimensional electron gas having a sufficiently high concentration is generated at the heterointerface immediately below the gate electrode 20. However, since the applied electric field is weakened as the heterointerface moves away from just below the gate electrode 20, a two-dimensional electron gas having a sufficient concentration is not generated. In other words, a two-dimensional electron gas having a sufficient concentration is not generated at the end of the channel region on the source electrode 16 side and the end of the drain electrode 17 side, resulting in parasitic resistance.

本実施の形態に係る半導体装置１によれば、ゲート電極２０が、ソース電極１６の下方の高濃度ｎ型不純物領域１５の端部と、チャネル領域と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とに、絶縁膜１８を介して対向する。したがって、断面視において、高濃度ｎ型不純物領域１５に挟まれたヘテロ界面の上には、ソース電極１６側からドレイン電極１７側まで全領域にゲート電極２０が設けられている。これによって、ＯＮ動作するときには、高濃度ｎ型不純物領域１５に挟まれたヘテロ界面に十分な濃度の２次元電子ガスが発生し、キャリアが通過する経路の抵抗を十分に低減することができる。 In the semiconductor device 1 according to the present embodiment, the gate electrode 20 includes the end portion of the high concentration n-type impurity region 15 below the source electrode 16, the channel region, and the high concentration n type below the drain electrode 17. It faces the end of the impurity region 15 with an insulating film 18 interposed therebetween. Therefore, in a cross-sectional view, the gate electrode 20 is provided in the entire region from the source electrode 16 side to the drain electrode 17 side on the heterointerface sandwiched between the high-concentration n-type impurity regions 15. As a result, when the ON operation is performed, a two-dimensional electron gas having a sufficient concentration is generated at the heterointerface sandwiched between the high-concentration n-type impurity regions 15, and the resistance of the path through which carriers pass can be sufficiently reduced.

また本実施の形態では、チャネル層１３は、単結晶のＧａＮから成る。これによって、チャネル層１３が他の窒化物半導体から成る場合に比べて、ヘテロ界面での合金散乱およびラフネス散乱が抑制され、ゲート電極２０に正の電圧を印加したときに界面に生じるキャリア（２次元電子ガス）の移動度が向上する。したがって、トランジスタである半導体装置１のオン抵抗を低減することができる。 In the present embodiment, the channel layer 13 is made of single-crystal GaN. As a result, compared to the case where the channel layer 13 is made of another nitride semiconductor, alloy scattering and roughness scattering at the heterointerface are suppressed, and carriers (2) generated at the interface when a positive voltage is applied to the gate electrode 20. The mobility of the (dimensional electron gas) is improved. Therefore, the on-resistance of the semiconductor device 1 that is a transistor can be reduced.

また本実施の形態では、バリア層１４は、アモルファスのＡｌＮから成る。ＡｌＮは、他の窒化物半導体に比べてバンドギャップが大きいので、バリア層１４がＡｌＮから成ることによって、バリア層１４が他の窒化物半導体から成る場合に比べて、ゲート電極２０からヘテロ界面までのエネルギー障壁が高くなる。したがって、トランジスタである半導体装置１のゲートリーク電流を低減することができる。 In the present embodiment, the barrier layer 14 is made of amorphous AlN. Since AlN has a larger band gap than other nitride semiconductors, the barrier layer 14 is made of AlN, so that the barrier layer 14 is made of other nitride semiconductors, compared with the case where the barrier layer 14 is made of other nitride semiconductors. The energy barrier becomes higher. Therefore, the gate leakage current of the semiconductor device 1 that is a transistor can be reduced.

本実施の形態の半導体装置１は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタであり、バンドギャップが異なる窒化物半導体から成るチャネル層１３とバリア層１４とのヘテロ界面をチャネルとして動作する。すなわち、半導体装置１は、バリア層１４を構成する窒化物半導体の方が、チャネル層１３を構成する窒化物半導体よりもバンドギャップが大きい場合は、トランジスタとして動作する。 The semiconductor device 1 according to the present embodiment is a heterojunction field effect transistor using a nitride semiconductor, and operates using a heterointerface between a channel layer 13 and a barrier layer 14 made of nitride semiconductors having different band gaps as a channel. . That is, the semiconductor device 1 operates as a transistor when the nitride semiconductor constituting the barrier layer 14 has a larger band gap than the nitride semiconductor constituting the channel layer 13.

したがって、必ずしも本実施の形態のようにチャネル層１３がＧａＮで構成され、バリア層１４がＡｌＮで構成される必要はない。チャネル層１３およびバリア層１４は、他の材料で構成されてもよい。たとえば、チャネル層１３を構成する窒化物半導体は、窒化ガリウムアルミニウム（ＡｌＧａＮ）でもよい。同様に、バリア層１４を構成する窒化物半導体は、窒化ガリウムアルミニウム（ＡｌＧａＮ）でもよいし、窒化アルミニウム（ＡｌＮ）でもよい。 Therefore, the channel layer 13 is not necessarily composed of GaN and the barrier layer 14 is not necessarily composed of AlN as in the present embodiment. The channel layer 13 and the barrier layer 14 may be made of other materials. For example, the nitride semiconductor constituting the channel layer 13 may be gallium aluminum nitride (AlGaN). Similarly, the nitride semiconductor constituting the barrier layer 14 may be gallium aluminum nitride (AlGaN) or aluminum nitride (AlN).

このように本実施の形態では、チャネル層１３を構成する窒化物半導体は、Ａｌ_ｘＧａ_１−ｘＮで表され、バリア層１４を構成する窒化物半導体は、Ａｌ_ｙＧａ_１−ｙＮで表される。ここで、符号「ｘ」および「ｙ」は、それぞれアルミニウムの組成比を示し、ｘ＜１、かつ０≦ｘ＜ｙ≦１を満たす必要がある。 Thus, in the present embodiment, the nitride semiconductor constituting the channel layer 13 is represented by Al _x Ga _1-x N, and the nitride semiconductor constituting the barrier layer 14 is represented by Al _y Ga _1-y N. expressed. Here, the symbols “x” and “y” indicate the composition ratio of aluminum, respectively, and it is necessary to satisfy x <1 and 0 ≦ x <y ≦ 1.

また、チャネル層１３およびバリア層１４は、バリア層１４を構成する窒化物半導体の方が、チャネル層１３を構成する窒化物半導体よりもバンドギャップが大きいという条件を満たす範囲内で、インジウム（Ｉｎ）を含んでもよい。この場合、チャネル層１３を構成する窒化物半導体、およびバリア層１４を構成する窒化物半導体は、Ｉｎ_ｚＡｌ_１−ｚＮで構成されてもよいし、Ｉｎ_ｚＡｌ_ｘＧａ_{１−ｘ−ｚ}Ｎで構成されてもよい。ここで、符号「ｚ」は、インジウムの組成比を示し、０≦ｚ≦１である。 In addition, the channel layer 13 and the barrier layer 14 are made of indium (In) within a range that satisfies the condition that the nitride semiconductor constituting the barrier layer 14 has a larger band gap than the nitride semiconductor constituting the channel layer 13. ) May be included. In this case, the nitride semiconductor constituting the channel layer 13, and nitride constituting the barrier layer 14 a semiconductor _may be formed of _{_{In z Al 1-z N,}} In z Al x Ga 1-x-z N may be configured. Here, the symbol “z” indicates the composition ratio of indium, and 0 ≦ z ≦ 1.

また、本実施の形態のように、基板１１の材料として、チャネル層１３と異なる材料のＳｉＣまたはＳｉを用いる場合には、バッファ層１２を設けることが望ましい。基板１１として、チャネル層１３と同一材料のＧａＮ、ＡｌＧａＮ、またはＩｎＡｌＧａＮを用いる場合には、バッファ層１２は必ずしも必要ではない。 Further, as in the present embodiment, when SiC or Si of a material different from that of the channel layer 13 is used as the material of the substrate 11, it is desirable to provide the buffer layer 12. When GaN, AlGaN, or InAlGaN of the same material as the channel layer 13 is used as the substrate 11, the buffer layer 12 is not necessarily required.

また、半導体装置１は、基板１１上に前述のように組成の異なるチャネル層１３とバリア層１４の少なくとも２層が形成されている場合は、トランジスタとして動作する。図１では、トランジスタとして動作する最小限の半導体層しか記載していないが、トランジスタとして動作する条件を満足する範囲内であれば、前述の２層に加えて、１つまたは複数の他の半導体層が形成されてもよい。たとえば、チャネル層１３の下側またはバリア層１４の上側の最表面に、チャネル層１３またはバリア層１４とは組成が異なる窒化物半導体層が形成されてもよい。 Further, the semiconductor device 1 operates as a transistor when at least two layers of the channel layer 13 and the barrier layer 14 having different compositions are formed on the substrate 11 as described above. In FIG. 1, only a minimum semiconductor layer that operates as a transistor is shown, but one or a plurality of other semiconductors may be used in addition to the above-described two layers as long as the conditions for operating as a transistor are satisfied. A layer may be formed. For example, a nitride semiconductor layer having a composition different from that of the channel layer 13 or the barrier layer 14 may be formed on the outermost surface below the channel layer 13 or on the upper side of the barrier layer 14.

本実施の形態では、バリア層１４がアモルファスの窒化物半導体から成る形態を説明したが、バリア層１４がアモルファスの窒化物半導体を含んでいれば、本実施の形態の効果の一部が得られる。たとえば、バリア層１４がアモルファスＡｌＮと単結晶ＡｌＮとから構成されている場合、バリア層１４の全てが単結晶ＡｌＮから構成されている場合に比べて、単結晶ＡｌＮが減少した分、バリア層１４内に発生する自発分極およびピエゾ分極を低減できる。したがって、ゲート電極２０に電圧が印加されていない状態においてヘテロ界面に発生する２次元電子ガスの濃度が低減され、ノーマリオフが得られやすくなる。 In the present embodiment, the embodiment has been described in which the barrier layer 14 is made of an amorphous nitride semiconductor. However, if the barrier layer 14 contains an amorphous nitride semiconductor, part of the effects of the present embodiment can be obtained. . For example, in the case where the barrier layer 14 is composed of amorphous AlN and single crystal AlN, the barrier layer 14 is reduced by the amount of single crystal AlN compared to the case where all of the barrier layer 14 is composed of single crystal AlN. Spontaneous polarization and piezo polarization generated inside can be reduced. Therefore, the concentration of the two-dimensional electron gas generated at the hetero interface in a state where no voltage is applied to the gate electrode 20 is reduced, and normally-off is easily obtained.

チャネル層１３およびバリア層１４を含むこれらの窒化物半導体層は、必ずしもノンドープである必要はなく、トランジスタの動作に支障がない量である場合は、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、炭素（Ｃ）といった不純物を含んでもよい。 These nitride semiconductor layers including the channel layer 13 and the barrier layer 14 do not necessarily have to be non-doped. If the amount does not hinder the operation of the transistor, silicon (Si), magnesium (Mg), iron ( Impurities such as Fe) and carbon (C) may be included.

高濃度ｎ型不純物領域１５に含まれるｎ型不純物は、必ずしもＳｉである必要はなく、酸素原子（Ｏ）、または窒素空孔などの窒化物半導体においてｎ型のドーパントとして振舞う不純物であればよい。 The n-type impurity contained in the high-concentration n-type impurity region 15 is not necessarily Si, but may be an impurity that acts as an n-type dopant in a nitride semiconductor such as an oxygen atom (O) or a nitrogen vacancy. .

絶縁膜１８の材料は、必ずしもＡｌＯ_ａである必要はなく、バリア層１４を構成する窒化物半導体に対して絶縁膜１８として振舞える程度にバンドギャップが大きい材料であればよい。具体的には、絶縁膜１８の材料は、ＡｌＧａ_ａＯ_ｂ、ＳｉＮ_ｃ、ＳｉＯ_ｄ、ＨｆＯ_ｅ、ＴｉＯ_ｆなどであってもよい。 Material of the insulating film 18 is not necessarily a AlO _a, band gap extent that Furumae as the insulating film 18 with respect to the nitride semiconductor constituting the barrier layer 14 may be a material having large. Specifically, the material of the insulating film _{_{_{18, AlGa a O b, SiN c}}} , SiO d, HfO e, may be a TiO _f.

図１では、トランジスタ１０として動作する必要最小限の要素しか記載していないが、半導体装置１は、最終的には、保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホールなどが形成された構造においてデバイスとして用いられる。 Although only the minimum necessary elements that operate as the transistor 10 are illustrated in FIG. 1, the semiconductor device 1 is finally formed with a protective film, a field plate electrode, a wiring, an air bridge, a via hole, and the like. Used as a device in the structure.

図２〜図７は、本発明の実施の形態１に係る半導体装置１の製造工程の各段階が終了した状態を示す断面図である。本実施の形態の半導体装置１は、以下のようにして製造される。 2-7 is sectional drawing which shows the state which each step of the manufacturing process of the semiconductor device 1 concerning Embodiment 1 of this invention was complete | finished. The semiconductor device 1 of the present embodiment is manufactured as follows.

図２は、本発明の実施の形態１に係る半導体装置の製造方法において、基板１１上へのバッファ層１２、チャネル層１３およびバリア層１４の形成が終了した段階の状態を示す断面図である。基板１１上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法、または分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法などのエピタキシャル成長法を適用することによって、バッファ層１２、チャネル層１３、バリア層１４を、この順に成長する。これによって、バッファ層１２、チャネル層１３、バリア層１４が形成される。 FIG. 2 is a cross-sectional view showing a state where the formation of the buffer layer 12, the channel layer 13, and the barrier layer 14 on the substrate 11 is completed in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. . By applying an epitaxial growth method such as a metal organic chemical vapor deposition (abbreviation: MOCVD) method or a molecular beam epitaxy (abbreviation: MBE) method on the substrate 11, the buffer layer 12. The channel layer 13 and the barrier layer 14 are grown in this order. Thereby, the buffer layer 12, the channel layer 13, and the barrier layer 14 are formed.

チャネル層１３を成長する工程は、チャネル層成長工程に相当し、バリア層１４を成長する工程はバリア層成長工程に相当する。本実施の形態では、前述のようにチャネル層成長工程とバリア層成長工程とは、同一の反応炉内で連続的に行われる。 The step of growing the channel layer 13 corresponds to a channel layer growth step, and the step of growing the barrier layer 14 corresponds to a barrier layer growth step. In the present embodiment, as described above, the channel layer growth step and the barrier layer growth step are continuously performed in the same reaction furnace.

図３は、本発明の実施の形態１に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５の形成が終了した段階の状態を示す断面図である。前述のようにして形成されたチャネル層１３およびバリア層１４の予め定める領域に、レジストパターンなどをマスクとして用いて、イオン注入法などによって、Ｓｉなどの窒化物半導体においてｎ型となるイオンを打ち込む。イオン注入法を用いる場合の注入条件は、たとえば、注入ドーズ量が１×１０^１３〜１×１０^１６ｃｍ^−２であり、注入エネルギーが１０〜１０００ｋｅＶである。 FIG. 3 is a cross-sectional view showing a state where the formation of the high-concentration n-type impurity region 15 is completed in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. Using a resist pattern or the like as a mask, ions that become n-type in a nitride semiconductor such as Si are implanted into predetermined regions of the channel layer 13 and the barrier layer 14 formed as described above by using an ion implantation method or the like. . The implantation conditions when using the ion implantation method are, for example, an implantation dose of 1 × 10 ¹³ to 1 × 10 ¹⁶ cm ⁻² and an implantation energy of 10 to 1000 keV.

前述のようにしてイオンを打ち込んだ後、急速熱アニール（Rapid Thermal Annealing；略称：ＲＴＡ）法などを用いて、たとえば８００〜１５００℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、高濃度ｎ型不純物領域１５を形成する。 After implanting ions as described above, using a rapid thermal annealing (abbreviation: RTA) method or the like, for example, heat treatment is performed at a temperature of 800 to 1500 ° C. to activate the doped ions, High concentration n-type impurity region 15 is formed.

図４は、本発明の実施の形態１に係る半導体装置の製造方法において、ソース電極１６およびドレイン電極１７の形成が終了した段階の状態を示す断面図である。前述のようにして高濃度ｎ型不純物領域１５を形成した後、蒸着法またはスパッタ法を用いて導電材料を堆積することによって、ソース電極１６およびドレイン電極１７となる導電膜を形成する。導電膜は、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）などの金属から成る単層膜であってもよいし、これらが積層された多層膜であってもよい。形成された導電膜を、リフトオフ法などによってパターニングし、ソース電極１６およびドレイン電極１７を形成する。 FIG. 4 is a cross-sectional view showing a state where the formation of the source electrode 16 and the drain electrode 17 is completed in the method for manufacturing the semiconductor device according to the first embodiment of the present invention. After the high-concentration n-type impurity region 15 is formed as described above, a conductive material to be the source electrode 16 and the drain electrode 17 is formed by depositing a conductive material using an evaporation method or a sputtering method. Examples of the conductive film include titanium (Ti), aluminum (Al), niobium (Nb), hafnium (Hf), zirconium (Zr), strontium (Sr), nickel (Ni), tantalum (Ta), and gold (Au). A single layer film made of a metal such as molybdenum (Mo) or tungsten (W) may be used, or a multilayer film in which these are stacked may be used. The formed conductive film is patterned by a lift-off method or the like to form the source electrode 16 and the drain electrode 17.

図５は、本発明の実施の形態１に係る半導体装置の製造方法において、絶縁膜１８の形成が終了した段階の状態を示す断面図である。前述のようにしてソース電極１６およびドレイン電極１７を形成した後、たとえば、触媒化学気相堆積法、プラズマ化学気相堆積用、原子層堆積法またはスパッタ法を用いて絶縁材料を堆積することによって、絶縁膜１８を形成する。絶縁膜１８を構成する絶縁材料としては、たとえば、ＡｌＯ_ａ、ＡｌＧａ_ａＯ_ｂ、ＳｉＮ_ｃ、ＳｉＯ_ｄ、ＨｆＯ_ｅ、ＴｉＯ_ｆなどが挙げられる。 FIG. 5 is a cross-sectional view showing a state where the formation of the insulating film 18 is completed in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. After forming the source electrode 16 and the drain electrode 17 as described above, the insulating material is deposited by using, for example, catalytic chemical vapor deposition, plasma chemical vapor deposition, atomic layer deposition, or sputtering. Then, the insulating film 18 is formed. Examples of the insulating material constituting the insulating film 18 include AlO _a , AlGa _a O _b , SiN _c , SiO _d , HfO _e , and TiO _f .

図６は、本発明の実施の形態１に係る半導体装置の製造方法において、素子分離領域１９の形成が終了した段階の状態を示す断面図である。前述のようにして絶縁膜１８を形成した後、トランジスタ１０Ａを形成する領域以外のチャネル層１３およびバリア層１４に、たとえばイオン注入法またはエッチングなどによって、素子分離領域１９を形成する。図６では、イオン注入法によって素子分離領域１９を形成する場合を示す。 FIG. 6 is a cross-sectional view showing a state in which the formation of the element isolation region 19 has been completed in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. After the insulating film 18 is formed as described above, the element isolation region 19 is formed in the channel layer 13 and the barrier layer 14 other than the region where the transistor 10A is formed by, for example, ion implantation or etching. FIG. 6 shows a case where the element isolation region 19 is formed by ion implantation.

図７は、本発明の実施の形態１に係る半導体装置の製造方法において、ゲート電極２０の形成が終了した段階の状態を示す断面図である。前述のようにして素子分離領域１９を形成した後、蒸着法またはスパッタ法などを用いて導電材料を堆積することによって、ゲート電極２０となる導電膜を形成する。導電膜は、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ_２）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属などから成る単層膜であってもよいし、これらが積層された多層膜であってもよい。形成された導電膜を、リフトオフ法などによってパターニングし、ゲート電極２０を形成する。 FIG. 7 is a cross-sectional view showing a state where the formation of the gate electrode 20 is completed in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. After the element isolation region 19 is formed as described above, a conductive film to be the gate electrode 20 is formed by depositing a conductive material using an evaporation method or a sputtering method. Examples of the conductive film include titanium (Ti), aluminum (Al), platinum (Pt), gold (Au), nickel (Ni), palladium (Pd), and other metals, iridium silicide (IrSi), and platinum silicide (PtSi). Further, it may be a single layer film made of a silicide such as nickel silicide (NiSi ₂ ), or a nitride metal such as titanium nitride (TiN) or tungsten nitride (WN), or a multilayer film in which these are laminated. May be. The formed conductive film is patterned by a lift-off method or the like to form the gate electrode 20.

以上の方法によって、図１に示す本実施の形態に係るトランジスタ１０を備える半導体装置１を製造することができる。図２〜図７では、トランジスタ１０として動作する必要最小限の要素しか記載していないが、半導体装置１は、最終的には保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホールなどの形成プロセスを経てデバイスとして用いられる。 With the above method, the semiconductor device 1 including the transistor 10 according to the present embodiment shown in FIG. 1 can be manufactured. 2 to 7, only the minimum necessary elements that operate as the transistor 10 are illustrated, but the semiconductor device 1 finally forms a protective film, a field plate electrode, a wiring, an air bridge, a via hole, and the like. It is used as a device through a process.

図２に示すバッファ層１２、チャネル層１３およびバリア層１４を成長する工程では、Ｉｎ_ｚＡｌ_ｘＧａ_{１−ｘ−ｚ}Ｎ（０＜ｘ≦１、０＜ｚ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアンモニウム、トリメチルガリウム、アンモニアなどの流量、圧力および温度などの成長条件を調整することによって、バッファ層１２、チャネル層１３およびバリア層１４を所望の組成とすることができる。 Buffer layer 12 shown in FIG. 2, in the step of growing a channel layer 13 and barrier layer _14, a raw material gas of _{_{In z Al x Ga 1-x}} -z N (0 <x ≦ 1,0 <z ≦ 1) By adjusting the growth conditions such as the flow rate, pressure, and temperature of trimethylindium, trimethylammonium, trimethylgallium, and ammonia, the buffer layer 12, the channel layer 13, and the barrier layer 14 can have a desired composition.

また、バリア層１４に含まれるアモルファスの窒化物半導体は、同一組成の単結晶の窒化物半導体を成長する場合よりも成長時の温度を低温にすることによって、成長することができる。これに限定されず、アモルファスの窒化物半導体は、単結晶窒化物半導体に、高いドーズ量でイオン注入を行うことによって形成されてもよい。すなわち、アモルファスの窒化物半導体は、単結晶窒化物半導体の単結晶構造をイオン注入でアモルファス化することによって形成されてもよい。 The amorphous nitride semiconductor contained in the barrier layer 14 can be grown by lowering the temperature at the time of growth compared to the case of growing a single crystal nitride semiconductor having the same composition. However, the present invention is not limited to this, and the amorphous nitride semiconductor may be formed by performing ion implantation with a high dose amount on a single crystal nitride semiconductor. That is, the amorphous nitride semiconductor may be formed by amorphizing the single crystal structure of the single crystal nitride semiconductor by ion implantation.

前述のように本実施の形態では、バッファ層１２、チャネル層１３およびバリア層１４は、成長炉から出すことなく連続的に成長されるので、各層の間に意図せずに形成される界面準位を抑制することが可能となる。したがって、界面準位による電流コラプスおよびゲートリーク電流を抑制することができる。 As described above, in the present embodiment, the buffer layer 12, the channel layer 13, and the barrier layer 14 are continuously grown without being removed from the growth furnace, and therefore, an interface state that is formed unintentionally between the layers. It becomes possible to suppress the position. Therefore, current collapse and gate leakage current due to interface states can be suppressed.

以上のプロセスは、必ずしも前述の順に行う必要はなく、順番を入れ替えてもよい。たとえば、前述の図１０に示す素子分離領域１９を形成する工程は、前述の図５に示す絶縁膜１８を形成する工程の前に行われてもよい。 The above processes are not necessarily performed in the order described above, and the order may be changed. For example, the step of forming the element isolation region 19 shown in FIG. 10 may be performed before the step of forming the insulating film 18 shown in FIG.

本実施の形態に係る半導体装置１は、主に高周波パワーデバイスの用途で用いられるが、その他の用途で用いられてもよい。 The semiconductor device 1 according to the present embodiment is mainly used for a high-frequency power device, but may be used for other purposes.

＜実施の形態２＞
図８は、本発明の実施の形態２に係る半導体装置２の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置２を説明する。本実施の形態の半導体装置２は、前述の実施の形態１の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。 <Embodiment 2>
FIG. 8 is a cross-sectional view showing a configuration of the semiconductor device 2 according to the second embodiment of the present invention. In the present embodiment, a semiconductor device 2 will be described as another example of a heterojunction field effect transistor using a nitride semiconductor. Since the semiconductor device 2 of the present embodiment is similar in configuration to the semiconductor device 1 of the above-described first embodiment, the same configuration is denoted by the same reference numeral, and common description is omitted.

本実施の形態のトランジスタ１０Ａは、単結晶の窒化物半導体から成るチャネル層１３と、アモルファスの窒化物半導体から成るバリア層１４との間に、単結晶の窒化物半導体から成るスペーサ層２１が挿入された構造となっている。チャネル層１３とスペーサ層２１とは組成の異なる窒化物半導体から形成される。 In the transistor 10A of the present embodiment, a spacer layer 21 made of a single crystal nitride semiconductor is inserted between a channel layer 13 made of a single crystal nitride semiconductor and a barrier layer 14 made of an amorphous nitride semiconductor. It has a structured. The channel layer 13 and the spacer layer 21 are formed of nitride semiconductors having different compositions.

この構造の場合、トランジスタ１０Ａが動作するときに電子が走行するチャネル領域は、チャネル層１３とスペーサ層２１とのヘテロ界面に形成される。スペーサ層２１の厚さは、ゲート電極２０に電圧を印加しない状態でチャネル層１３とスペーサ層２１との界面に２次元電子ガスが発生しない程度に十分に薄くする。スペーサ層２１に自発分極とピエゾ分極が発生しても厚さが薄いため、ノーマリオフ特性が得られやすい。また、スペーサ層２１上にはアモルファスのバリア層１４が形成されているため、実施の形態１と同様に電流コラプスやゲートリーク電流を低減する効果が得られる。 In the case of this structure, a channel region where electrons travel when the transistor 10A operates is formed at the heterointerface between the channel layer 13 and the spacer layer 21. The thickness of the spacer layer 21 is made thin enough that no two-dimensional electron gas is generated at the interface between the channel layer 13 and the spacer layer 21 in a state where no voltage is applied to the gate electrode 20. Even if spontaneous polarization and piezo polarization occur in the spacer layer 21, the normally-off characteristics are easily obtained because the thickness is small. In addition, since the amorphous barrier layer 14 is formed on the spacer layer 21, the effect of reducing current collapse and gate leakage current can be obtained as in the first embodiment.

スペーサ層２１の厚さは、たとえば０．５〜５ｎｍであればよい。スペーサ層２１を厚くしすぎると、スペーサ層２１内に発生する自発分極およびピエゾ分極の効果が大きくなり、ノーマリオフ特性が得られにくくなる。それだけでなく、チャネル領域を通過する電子の移動度が低下したり、スペーサ層２１にクラックが発生したりするなどの問題が生じる。 The thickness of the spacer layer 21 may be 0.5 to 5 nm, for example. If the spacer layer 21 is too thick, the effects of spontaneous polarization and piezo polarization generated in the spacer layer 21 become large, and it becomes difficult to obtain normally-off characteristics. In addition, problems such as a decrease in mobility of electrons passing through the channel region and a crack in the spacer layer 21 occur.

本実施の形態では、半導体装置２がトランジスタとして動作するときに電子が走行するチャネル領域が、単結晶から成る窒化物半導体間のヘテロ界面に形成されるので、散乱を抑制することができる。ヘテロ界面がアモルファス結晶から形成されている場合、アモルファス結晶構造に起因した散乱がヘテロ界面を通過する電子に影響し、当該電子の移動度が低下する。本実施の形態を用いれば、２次元電子ガスの電子が高速で動作、すなわちチャネル領域の電子移動度を向上することができる。したがって、オン抵抗を低減することが可能となる。 In the present embodiment, since the channel region in which electrons travel when the semiconductor device 2 operates as a transistor is formed at the heterointerface between nitride semiconductors made of single crystals, scattering can be suppressed. When the hetero interface is formed of an amorphous crystal, scattering due to the amorphous crystal structure affects the electrons passing through the hetero interface, and the mobility of the electrons decreases. If this embodiment mode is used, electrons of the two-dimensional electron gas can operate at high speed, that is, the electron mobility in the channel region can be improved. Therefore, the on-resistance can be reduced.

スペーサ層２１は、本実施の形態では、単結晶のＡｌＮから成る。ＡｌＮは他の窒化物半導体に比べてバンドギャップが大きいので、スペーサ層２１が単結晶のＡｌＮから成ることによって、スペーサ層２１が他の窒化物半導体から成る場合に比べて、ゲート電極２０からヘテロ界面までのエネルギー障壁が高くなる。したがって、ゲートリーク電流を低減することができる。 In the present embodiment, the spacer layer 21 is made of single crystal AlN. Since AlN has a larger band gap than other nitride semiconductors, the spacer layer 21 is made of single-crystal AlN, so that the spacer layer 21 is heterogeneous from the gate electrode 20 as compared to the case where the spacer layer 21 is made of another nitride semiconductor. The energy barrier to the interface increases. Therefore, gate leakage current can be reduced.

また、本実施の形態では、チャネル層１３は、単結晶のＧａＮから成る。すなわち、本実施の形態では、チャネル層１３は、単結晶のＧａＮから成り、スペーサ層２１は、単結晶のＡｌＮから成る。この場合には、チャネル層１３およびスペーサ層２１が、他の窒化物半導体、たとえばＡｌＧａＮまたはＩｎＡｌＧａＮから成る場合に比べて、電子の散乱をさらに抑制することができる。したがって、電子がチャネル領域をより高速で移動でき、オン抵抗をさらに低減することができる。 In the present embodiment, the channel layer 13 is made of single-crystal GaN. That is, in the present embodiment, the channel layer 13 is made of single crystal GaN, and the spacer layer 21 is made of single crystal AlN. In this case, the scattering of electrons can be further suppressed as compared with the case where the channel layer 13 and the spacer layer 21 are made of another nitride semiconductor such as AlGaN or InAlGaN. Therefore, electrons can move through the channel region at higher speed, and the on-resistance can be further reduced.

また、本実施の形態では、スペーサ層２１とバリア層１４とは、同一の組成の窒化物半導体から成る。たとえば、スペーサ層２１とバリア層１４とが異なる組成の窒化物半導体から成る場合には、スペーサ層２１とバリア層１４との間にも電子が走行する領域が形成され、伝達特性が非線形になる。これに対し、前述のようにスペーサ層２１とバリア層１４とが同一の組成の窒化物半導体から成る場合には、スペーサ層２１とバリア層１４との間に電子が走行する領域が形成されることを防ぐことができるので、伝達特性を線形にすることができる。 In the present embodiment, spacer layer 21 and barrier layer 14 are made of nitride semiconductors having the same composition. For example, when the spacer layer 21 and the barrier layer 14 are made of nitride semiconductors having different compositions, a region where electrons travel is formed between the spacer layer 21 and the barrier layer 14, and the transfer characteristics become nonlinear. . On the other hand, when the spacer layer 21 and the barrier layer 14 are made of a nitride semiconductor having the same composition as described above, a region where electrons travel between the spacer layer 21 and the barrier layer 14 is formed. Since this can be prevented, the transfer characteristic can be made linear.

本実施の形態では、前述のようにチャネル層１３は、単結晶のＧａＮから成り、スペーサ層２１は、単結晶のＡｌＮから成る。また前述のように、スペーサ層２１とバリア層１４とは、同一の組成の窒化物半導体から成る。バリア層１４は、実施の形態１におけるバリア層１４と同様に、アモルファスの窒化物半導体から成り、具体的には、スペーサ層２１と同一の組成のアモルファスのＡｌＮから成る。 In the present embodiment, as described above, the channel layer 13 is made of single crystal GaN, and the spacer layer 21 is made of single crystal AlN. As described above, the spacer layer 21 and the barrier layer 14 are made of a nitride semiconductor having the same composition. The barrier layer 14 is made of an amorphous nitride semiconductor, specifically the amorphous AlN having the same composition as the spacer layer 21, similarly to the barrier layer 14 in the first embodiment.

このように、チャネル層１３が単結晶のＧａＮから成り、スペーサ層２１が単結晶のＡｌＮから成り、バリア層１４がアモルファスのＡｌＮから成ることによって、ノーマリオフ特性を容易に実現しながらオン抵抗を低減することができ、かつ、伝達特性を線形にすることができる。 As described above, the channel layer 13 is made of single-crystal GaN, the spacer layer 21 is made of single-crystal AlN, and the barrier layer 14 is made of amorphous AlN, so that normally-off characteristics can be easily realized while reducing the on-resistance. And the transfer characteristic can be made linear.

本実施の形態の半導体装置２の製造方法は、前述の実施の形態１に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。 Since the manufacturing method of the semiconductor device 2 according to the present embodiment is similar to the manufacturing method of the semiconductor device according to the first embodiment, the description of the same steps is omitted.

図９は、本発明の実施の形態２に係る半導体装置の製造方法において、基板１１へのバッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の図２に示す工程と同様にして、基板１１上にバッファ層１２およびチャネル層１３を順に形成した後、バリア層１４を形成する前に、スペーサ層２１を形成する。スペーサ層２１は、バッファ層１２、チャネル層１３およびバリア層１４と同様に、ＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を適用して成長される。 FIG. 9 is a cross-sectional view showing a state where the formation of the buffer layer 12, the channel layer 13, the spacer layer 21, and the barrier layer 14 on the substrate 11 is completed in the method for manufacturing a semiconductor device according to the second embodiment of the present invention. FIG. In the present embodiment, the spacer layer 21 is formed before the barrier layer 14 is formed after the buffer layer 12 and the channel layer 13 are sequentially formed on the substrate 11 in the same manner as in the process shown in FIG. . As with the buffer layer 12, the channel layer 13, and the barrier layer 14, the spacer layer 21 is grown by applying an epitaxial growth method such as the MOCVD method or the MBE method.

すなわち、本実施の形態では、基板１１上に、ＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を適用することによって、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４が、この順に成長される。これによって、図９に示すように、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４が形成される。 That is, in this embodiment, the buffer layer 12, the channel layer 13, the spacer layer 21, and the barrier layer 14 are grown in this order on the substrate 11 by applying an epitaxial growth method such as the MOCVD method or the MBE method. . As a result, the buffer layer 12, the channel layer 13, the spacer layer 21 and the barrier layer 14 are formed as shown in FIG.

その後、前述の実施の形態１と同様にして、図３〜図７に示す工程を順次行うことによって、本実施の形態に係るトランジスタ１０Ａを備える半導体装置２を製造することができる。 After that, the semiconductor device 2 including the transistor 10A according to the present embodiment can be manufactured by sequentially performing the steps shown in FIGS.

本実施の形態では、チャネル層１３、スペーサ層２１およびバリア層１４の各半導体層を、成長炉から出すことなく、成長炉内で連続的にエピタキシャル成長することによって形成する。これによって、各半導体層間の界面に意図せずに形成される界面準位を低減することができる。その結果、電流コラプスおよびゲートリーク電流を抑制することができる。 In the present embodiment, the semiconductor layers of the channel layer 13, the spacer layer 21, and the barrier layer 14 are formed by continuously epitaxially growing in the growth furnace without leaving the growth furnace. As a result, the interface states that are unintentionally formed at the interfaces between the semiconductor layers can be reduced. As a result, current collapse and gate leakage current can be suppressed.

また本実施の形態では、バリア層１４を成長する温度は、スペーサ層２１を成長する温度よりも低い。これによって、スペーサ層２１上に、アモルファスの窒化物半導体を含むバリア層１４を形成することができる。 In the present embodiment, the temperature for growing the barrier layer 14 is lower than the temperature for growing the spacer layer 21. Thereby, the barrier layer 14 including an amorphous nitride semiconductor can be formed on the spacer layer 21.

＜実施の形態３＞
図１０は、本発明の実施の形態３に係る半導体装置３の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置３を説明する。本実施の形態の半導体装置３は、前述の実施の形態１の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。 <Embodiment 3>
FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device 3 according to the third embodiment of the present invention. In the present embodiment, a semiconductor device 3 will be described as another example of a heterojunction field effect transistor using a nitride semiconductor. Since the semiconductor device 3 of the present embodiment is similar in configuration to the semiconductor device 1 of the above-described first embodiment, the same configuration is denoted by the same reference numeral, and common description is omitted.

本実施の形態のトランジスタ１０Ｂは、ドレイン電極１７の下側の高濃度ｎ型不純物領域１５と、ゲート電極２０の下側の領域のチャネル層１３およびバリア層１４との間に、高濃度ｎ型不純物領域１５よりもｎ型不純物の濃度が低い、低濃度ｎ型不純物領域２２が形成された構造となっている。すなわち、実施の形態１ではゲート電極２０がドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部に絶縁膜１８を介して対向していたが、本実施の形態では、ゲート電極２０は、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とは対向せず、高濃度ｎ型不純物領域１５に隣接して形成された低濃度不純物領域２２（第３の不純物領域）の端部と対向する。 In the transistor 10B of the present embodiment, a high-concentration n-type is interposed between the high-concentration n-type impurity region 15 below the drain electrode 17 and the channel layer 13 and the barrier layer 14 in the region below the gate electrode 20. The n-type impurity region 22 having a lower n-type impurity concentration than the impurity region 15 is formed. That is, in the first embodiment, the gate electrode 20 is opposed to the end of the high-concentration n-type impurity region 15 below the drain electrode 17 with the insulating film 18 interposed therebetween, but in this embodiment, the gate electrode 20 is The low-concentration impurity region 22 (third impurity region) formed adjacent to the high-concentration n-type impurity region 15 without facing the end of the high-concentration n-type impurity region 15 below the drain electrode 17. Opposite the end.

本実施の形態に係る半導体装置３によれば、ドレイン電極１７に高電圧を印加したときに、ゲート電極２０とドレイン電極１７の下側の高濃度ｎ型不純物領域１５との間に発生する電界を低濃度ｎ型不純物領域２２によって緩和することができる。これによって、ドレイン電極１７によって高い電圧を印加することができるようになる。したがって、トランジスタである半導体装置２がオフ動作するときの耐圧を向上することができる。 According to the semiconductor device 3 according to the present embodiment, an electric field generated between the gate electrode 20 and the high-concentration n-type impurity region 15 below the drain electrode 17 when a high voltage is applied to the drain electrode 17. Can be relaxed by the low concentration n-type impurity region 22. As a result, a high voltage can be applied by the drain electrode 17. Therefore, the breakdown voltage when the semiconductor device 2 which is a transistor is turned off can be improved.

本実施の形態の半導体装置３の製造方法は、前述の実施の形態１に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。 Since the manufacturing method of the semiconductor device 3 according to the present embodiment is similar to the manufacturing method of the semiconductor device according to the above-described first embodiment, the description of the same steps is omitted.

図１１は、本発明の実施の形態３に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、実施の形態１の図３に示す工程で高濃度ｎ型不純物領域１５を形成した後、または形成する前に、高濃度ｎ型不純物領域１５を形成する場合と同様にして、低濃度ｎ型不純物領域２２を形成する。本実施の形態では、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２は、イオン注入法を用いて形成される。 FIG. 11 is a cross-sectional view showing a state where the formation of the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 is completed in the method for manufacturing a semiconductor device according to the third embodiment of the present invention. In the present embodiment, the high concentration n-type impurity region 15 is formed after or before the high concentration n-type impurity region 15 is formed in the step shown in FIG. Then, the low concentration n-type impurity region 22 is formed. In the present embodiment, the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 are formed using an ion implantation method.

高濃度ｎ型不純物領域１５と低濃度ｎ型不純物領域２２とは、ドーピング濃度が異なるので、高濃度ｎ型不純物領域１５を形成するためのイオン注入と、低濃度ｎ型不純物領域２２を形成するためのイオン注入とは、個別に分けて行う必要がある。イオン注入後に行う活性化のための熱処理は、各イオン注入を行った後に個別に行ってもよいし、両方のイオン注入を行った後に、同時に行ってもよい。 Since the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 have different doping concentrations, ion implantation for forming the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 are formed. Therefore, it is necessary to perform ion implantation separately. The heat treatment for activation performed after ion implantation may be performed individually after performing each ion implantation, or may be performed simultaneously after performing both ion implantations.

その後、前述の実施の形態１と同様にして、図４〜図７に示す工程を順次行うことによって、本実施の形態に係る半導体装置３を製造することができる。 Thereafter, the semiconductor device 3 according to the present embodiment can be manufactured by sequentially performing the steps shown in FIGS. 4 to 7 in the same manner as in the first embodiment.

本実施の形態では、前述のように、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２を、イオン注入法を用いて形成するので、所望の領域に選択的にｎ型不純物領域を形成することができる。これによって、前述のように優れた効果を有する本実施の形態の半導体装置３を、容易に製造することができる。 In the present embodiment, as described above, the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 are formed using the ion implantation method, so that the n-type impurity region is selectively formed in a desired region. Can be formed. As a result, the semiconductor device 3 of the present embodiment having excellent effects as described above can be easily manufactured.

＜実施の形態４＞
図１２は、本発明の実施の形態４に係る半導体装置４の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置４を説明する。本実施の形態の半導体装置４は、前述の実施の形態１〜３の半導体装置１〜３と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。 <Embodiment 4>
FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device 4 according to the fourth embodiment of the present invention. In the present embodiment, a semiconductor device 4 will be described as another example of a heterojunction field effect transistor using a nitride semiconductor. Since the semiconductor device 4 of the present embodiment is similar in configuration to the semiconductor devices 1 to 3 of the above-described first to third embodiments, the same components are denoted by the same reference numerals and are described in common. Is omitted.

本実施の形態に係る半導体装置４は、実施の形態２に係る半導体装置２と同様に、単結晶の窒化物半導体から成るチャネル層１３と、アモルファスの窒化物半導体から成るバリア層１４との間に、単結晶の窒化物半導体から成るスペーサ層２１が挿入された構造となっている。 Similar to the semiconductor device 2 according to the second embodiment, the semiconductor device 4 according to the present embodiment is provided between the channel layer 13 made of a single crystal nitride semiconductor and the barrier layer 14 made of an amorphous nitride semiconductor. In addition, a spacer layer 21 made of a single crystal nitride semiconductor is inserted.

これによって、電子の散乱を抑制することができるので、電子が高速で動作できるようになる。したがって、オン抵抗を低減することが可能となる。 As a result, the scattering of electrons can be suppressed, so that the electrons can operate at high speed. Therefore, the on-resistance can be reduced.

また、チャネル層１３がＧａＮによって構成され、スペーサ層２１がＡｌＮによって構成される場合には、チャネル層１３およびスペーサ層２１がＡｌＧａＮまたはＩｎＡｌＧａＮによって構成される場合に比べて、散乱をさらに抑制することができる。これによって、電子がさらに高速で移動できるようになる。したがって、オン抵抗をさらに低減することが可能となる。 Further, when the channel layer 13 is made of GaN and the spacer layer 21 is made of AlN, the scattering is further suppressed as compared with the case where the channel layer 13 and the spacer layer 21 are made of AlGaN or InAlGaN. Can do. This allows electrons to move at a higher speed. Therefore, the on-resistance can be further reduced.

本実施の形態においても、スペーサ層２１は、バリア層１４と同一の組成であることが好ましい。 Also in the present embodiment, the spacer layer 21 preferably has the same composition as the barrier layer 14.

また、本実施の形態に係るトランジスタ１０Ｃは、ドレイン電極１７の下側の高濃度ｎ型不純物領域１５と、ゲート電極２０の下側の領域のチャネル層１３、スペーサ層２１およびバリア層１４との間に、実施の形態３に係るトランジスタ１０Ｂと同様に、高濃度ｎ型不純物領域１５よりもｎ型不純物の濃度が低い、低濃度ｎ型不純物領域２２が形成された構造となっている。 The transistor 10C according to the present embodiment includes a high-concentration n-type impurity region 15 below the drain electrode 17, and a channel layer 13, a spacer layer 21, and a barrier layer 14 below the gate electrode 20. In the meantime, similarly to the transistor 10B according to the third embodiment, a low-concentration n-type impurity region 22 having a lower n-type impurity concentration than the high-concentration n-type impurity region 15 is formed.

このような構造にすることによって、実施の形態３に係る半導体装置３と同様に、ドレイン電極１７に高電圧を印加したときに、ゲート電極２０とドレイン電極１７の下側の高濃度ｎ型不純物領域１５との間に発生する電界を緩和することができる。したがって、ドレイン電極１７によって高い電圧を印加することができるようになる。 With this structure, similarly to the semiconductor device 3 according to the third embodiment, when a high voltage is applied to the drain electrode 17, the high-concentration n-type impurity below the gate electrode 20 and the drain electrode 17. The electric field generated between the region 15 and the region 15 can be relaxed. Therefore, a high voltage can be applied by the drain electrode 17.

本実施の形態の半導体装置４の製造方法は、前述の実施の形態１〜３に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。 Since the manufacturing method of the semiconductor device 4 according to the present embodiment is similar to the manufacturing method of the semiconductor device according to the above-described first to third embodiments, the description of the same steps is omitted.

図１３は、本発明の実施の形態４に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の実施の形態２における図９に示す工程と同様にして、基板１１上に、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４を、この順に形成する。 FIG. 13 is a cross-sectional view showing a state where the formation of the high-concentration n-type impurity region 15 and the low-concentration n-type impurity region 22 is completed in the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. In the present embodiment, the buffer layer 12, the channel layer 13, the spacer layer 21, and the barrier layer 14 are formed in this order on the substrate 11 in the same manner as the process shown in FIG.

その後、前述の実施の形態３における図１１に示す工程と同様にして、高濃度ｎ型不純物領域１５を形成した後、または形成する前に、高濃度ｎ型不純物領域１５を形成する場合と同様にして、たとえばイオン注入などによって、低濃度ｎ型不純物領域２２を形成する。 Thereafter, in the same manner as in the process shown in FIG. 11 in the third embodiment, the high concentration n-type impurity region 15 is formed after or before the high concentration n-type impurity region 15 is formed. Thus, the low concentration n-type impurity region 22 is formed by, for example, ion implantation.

その後、前述の実施の形態１と同様にして、図４〜図７に示す工程を順次行うことによって、本実施の形態に係る半導体装置４を製造することができる。 Thereafter, the semiconductor device 4 according to the present embodiment can be manufactured by sequentially performing the steps shown in FIGS. 4 to 7 in the same manner as in the first embodiment.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。 The present invention can be freely combined with each embodiment within the scope of the invention. In addition, any component in each embodiment can be changed or omitted as appropriate.

１，２，３，４半導体装置、１１基板、１２バッファ層、１３チャネル層、１４バリア層、１５高濃度ｎ型不純物領域、１６ソース電極、１７ドレイン電極、１８絶縁膜、１９素子分離領域、２０ゲート電極、２１スペーサ層、２２低濃度ｎ型不純物領域。 1, 2, 3, 4 Semiconductor device, 11 substrate, 12 buffer layer, 13 channel layer, 14 barrier layer, 15 high concentration n-type impurity region, 16 source electrode, 17 drain electrode, 18 insulating film, 19 element isolation region, 20 gate electrode, 21 spacer layer, 22 low concentration n-type impurity region.

Claims

A channel layer made of a single crystal nitride semiconductor provided on a substrate;
A barrier layer provided on the channel layer and including an amorphous nitride semiconductor;
On the barrier layer, a source electrode and a drain electrode provided separately from each other,
An insulating film provided on the barrier layer;
A gate electrode provided on the insulating film ,
The barrier layer is
A first impurity region provided below the source electrode;
A second impurity region provided below the drain electrode;
A channel region sandwiched between the first impurity region and the second impurity region;
The first impurity region and the second impurity region contain an n-type impurity at a higher concentration than the channel region,
The semiconductor device according to claim 1, wherein the gate electrode is opposed to an end portion of the first impurity region, the channel region, and an end portion of the second impurity region with the insulating film interposed therebetween.

A channel layer made of a single crystal nitride semiconductor provided on a substrate;
A barrier layer provided on the channel layer and including an amorphous nitride semiconductor;
On the barrier layer, a source electrode and a drain electrode provided separately from each other,
An insulating film provided on the barrier layer;
A gate electrode provided on the insulating film ,
The barrier layer is
A first impurity region provided below the source electrode;
A second impurity region provided below the drain electrode;
A third impurity region which is provided closer to the source electrode than the second impurity region and is adjacent to the second impurity region;
A channel region sandwiched between the first impurity region and the third impurity region,
The third impurity region includes an n-type impurity at a higher concentration than the channel region,
The first impurity region and the second impurity region contain an n-type impurity at a concentration higher than the impurity concentration of the third impurity region,
The semiconductor device according to claim 1, wherein the gate electrode is opposed to an end portion of the first impurity region, the channel region, and an end portion of the third impurity region with the insulating film interposed therebetween.

Wherein between the channel layer and the barrier layer, the semiconductor device according to claim 1 or 2, characterized in that it comprises a spacer layer made of a nitride semiconductor single crystal.

The semiconductor device according to claim 3 , wherein the spacer layer is made of single crystal AlN.

Wherein the barrier layer and the spacer layer, the semiconductor device according to claim 3 or 4, characterized in that a nitride semiconductor of the same composition.

The barrier layer is a semiconductor device according to any one of claims 1 to 5, characterized in that it comprises amorphous AlN.

The channel layer, a semiconductor device according to any one of claims 1 to 6, characterized in that it consists of a single crystal GaN.