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JP6488401B2 - Ｒｏｍセルを含む不揮発性メモリセルのアレイ - Google Patents

Ｒｏｍセルを含む不揮発性メモリセルのアレイ Download PDF

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Description

〔関連出願〕
本出願は、２０１５年３月４日に出願された米国特許出願第１４／６３９，０６３号の利益を主張する。
本発明は、不揮発性メモリセルアレイに関し、より具体的には読み取り専用メモリセルを含むアレイに関する。
分割ゲート不揮発性メモリセルは、当技術分野において周知である。例えば、米国特許第６，７４７，３１０号及び同第７，９２７，９９４号は、分割ゲート不揮発性メモリ（ＮＶＭ）セルを開示し、同特許は、あらゆる目的のために参照により本明細書に組み込まれる。図１は、半導体基板１２の上に形成されたそのような従来の分割ゲートメモリセル１０の一例を図示する。ソース領域１４及びドレイン領域１６は、シリコン基板１２中に拡散領域として形成され、それらの間のチャネル領域１８を画定する。各メモリセル１０は、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１４の一部分の上に配設され、そこから絶縁された浮遊ゲート２０と、浮遊ゲート２０の上に配設され、そこから絶縁体層２３により絶縁された制御ゲート２２と、ソース領域１４の上に配設され、そこから絶縁された消去ゲート２４と、チャネル領域１８の第２の部分の上に配設され、そこから絶縁された選択ゲート２６（一般にワード線ゲートと称される）と、を含む。導電性コンタクト２８は、ドレイン領域１６を導電性ビット線３０に電気的に結合し、導電性ビット線３０は、メモリセル１０の列内の全てのドレイン領域を電気的に結合する。メモリセル１０は、共通のソース領域１４及び消去ゲート２４を共有する対として形成される。隣接するメモリセル対は、共通のドレイン領域１６及び導電性コンタクト２８を共有する。典型的に、メモリセル対は、メモリセル１０の行及び列のアレイ内に形成される。
メモリセル１０は、電子を浮遊ゲート２０の上に注入することによりプログラムされる。負に帯電した浮遊ゲート２０は、低減された導通状態又はゼロの導通状態を下地チャネル領域１８内に引き起こし、これは、「０」状態として読み出される。メモリセル１０は、電子を浮遊ゲート２０から除去することにより消去され、これは、対応する選択ゲート２６及び制御ゲート２２がそれらの読み出し電圧電位に上げられるとき、下地チャネル領域が導通することを可能にする。これは、「１」状態として読み出される。メモリセル１０は、繰り返しプログラム、消去、及び再プログラムすることができる。
読み取り専用メモリ（ＲＯＭ）がＮＶＭアレイと同じチップ上に形成される応用が存在する。ＲＯＭは、１回だけプログラム可能であり、その後は消去又は再プログラムすることができないメモリセルを含む。ＲＯＭは、ＮＶＭアレイと同じチップ上に形成されて、変更することができないコードを提供する。多くのこのような応用については、コードは、セキュアである必要がある（すなわち、ひとたびプログラムされると、ユーザー又はハッカーはそれを変更又はハッキングすることができてはならない）。ユーザーが偶発的にこのセキュアなコードの上にコードをプログラムし得るか、又はこのセキュアなコードが悪意ある者によりハッキングされ得るので、ＮＶＭセルは、このセキュアなコードを記憶するのに適切ではない。１つの解決策は、ＮＶＭアレイとは別個であるがＮＶＭアレイと同じチップ上にある専用のＲＯＭ構造体を提供することであった。しかしながら、このような専用の構造体は、容易に識別可能であり、したがって同じハッキングの脅威にさらされる。その上、専用のＲＯＭ構造体を形成することは、ＮＶＭアレイと比較して別個の処理ステップ及びマスキングステップを必要とし、チップを製造する複雑性及びコストを上昇させ得る。
セキュアであり、製作するために過大な処理を必要としないＲＯＭをＮＶＭと同じチップ上に実装する必要性が存在する。
上記の課題及びニーズは、基板内に形成された離間配置されたソース領域及びドレイン領域であって、それらの間にチャネル領域を有する、離間配置されたソース領域及びドレイン領域と、チャネル領域の第１の部分の上に配設され、そこから絶縁された第１のゲートと、チャネル領域の第２の部分の上に配設され、そこから絶縁された第２のゲートと、を各々が有する複数のＲＯＭセルと、複数のＲＯＭセルの上に延在する導電線と、を含むメモリデバイスにより対処される。導電線は、複数のＲＯＭセルの第１のサブグループのドレイン領域に電気的に結合され、複数のＲＯＭセルの第２のサブグループのドレイン領域に電気的に結合されていない。
メモリデバイスは、基板内に形成された離間配置されたソース領域及びドレイン領域であって、それらの間にチャネル領域を有する、離間配置されたソース領域及びドレイン領域と、チャネル領域の第１の部分の上に配設され、そこから絶縁された第１のゲートと、チャネル領域の第２の部分の上に配設され、そこから絶縁された第２のゲートと、を各々が有する複数のＲＯＭセルを含む。複数のＲＯＭセルの第１のサブグループの各々については、ＲＯＭセルは、チャネル領域内に、より高い電圧閾値の注入領域を含み、複数のＲＯＭセルの第２のサブグループの各々については、ＲＯＭセルは、チャネル領域内に、いかなるより高い電圧閾値の注入領域も有しない。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を検討することによって明らかになるであろう。
従来の不揮発性メモリセルの横断面図である。 無傷のビット線コンタクトによりプログラムされたＲＯＭセルを示すＲＯＭセルの横断面図である。 ビット線コンタクトの欠損によりプログラムされたＲＯＭセルを示すＲＯＭセルの横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。 本発明のＲＯＭセルの代替的実施形態の横断面図である。
本発明は、ＲＯＭが潜在的なハッカーによりＮＶＭアレイから容易に区別可能又は識別可能ではないように、ＮＶＭセルと同じ基本構造を使用した不揮発性メモリ（ＮＶＭ）アレイ内にＲＯＭを組み込む技法である。この技法は、アレイ内の既存のメモリセルに実装するのが容易な変更を伴うため、容易に製造される。
図２は、上記ＮＶＭセル１０のアレイ内の任意の場所に組み込むことができるＲＯＭセル４０ａ、４０ｂ、４０ｃ、及び４０ｄを図示する。浮遊ゲート２０及び制御ゲート２２が単一の制御ゲート４２として一体形成される（すなわち、浮遊ゲートがない）ように、絶縁体２３が省略されていることを除き、各ＲＯＭセルは、上記のメモリセル１０と同じコンポーネントを有する。更に、各ＲＯＭセルは、ドレイン領域１６又はコンタクト２８を隣接するＲＯＭセルと共有せず、むしろ各ＲＯＭセルは、それ自体のドレイン領域１６及びコンタクト２８を有する。最後に、ダミーゲート４４が、隣接するＲＯＭセル同士のドレイン領域１６の間に形成される。
ＲＯＭセル４０ｂを例にとると、このセルのゲート４２及び２６がそれらの読み出し電圧電位に上げられると、チャネル領域１８ｂは、ソース１４とドレイン１６ｂとの間で常に導通状態にされ、「１」状態として読み出される。したがって、ＲＯＭセル４０ｂは、ソース領域１４から、チャネル領域１８ｂ、ドレイン１６ｂ、ドレインコンタクト２８ｂを通過し、ビット線３０に至る検出される電流により常に「１」状態として読み出される）。この「１」状態は、製作時点で決定され、固定される（すなわち、後に変更可能ではない）。対照的に、ＲＯＭセル４０ｂが常に「０」状態として読み出されることが望まれる場合、ドレインコンタクト２８ｂが製作プロセス中に省略されるであろうことを除き、ＲＯＭセル４０ｂは、図２に示すものと同じ構成である図３に示す構成で製作されるであろう。ＲＯＭセル４０ｂのゲート４２及び２６がそれらの読み出し電圧電位に上げられると、チャネル領域１８ｂは、ソース１４とドレイン１６ｂとの間で常に導通状態にされるが、その導通状態は、ドレイン１６ｂとビット線３０の間にいかなるコンタクトも有しないことにより断たれる。よって、この構成では、ＲＯＭセル４０ｂは、常に「０」状態として読み出される（すなわち、ソース領域１４とビット線３０との間に検出される電流がない）。隣接するＲＯＭセル４０ｃの隣接するビット線１６ｃ及びビット線コンタクト２８ｃに対する漏れ電流が決してないようにするためには、ダミーゲート４４をゼロボルト（又はサブ閾値電圧未満の正電圧若しくは負電圧）で保持して、シリコン下地ゲート４４が導通状態に決してならないようにする。したがって、図３に示すように、ＲＯＭセル４０ｂは、常に「０」状態として読み出されることになる一方、ＲＯＭセル４０ｃ（ビット線コンタクト２８ｃを有する）は、常に「１」状態として読み出されるであろう。言い換えれば、ＲＯＭセル４０のプログラミング状態は、製作中に対応するビット線コンタクト２８を含めるか、又は含めないかにより決定される。
図２及び３のＲＯＭセル構成には多くの利点が存在する。第１に、任意の所与のＲＯＭセルについて、そのセルのビット線コンタクト２８を形成することにより、また形成しないことにより、ビット状態「１」又は「０」が設定される。ビット状態は、その後変更することはできない。その上、ＲＯＭセル構造は不揮発性メモリセルに非常によく似ているため、ＲＯＭセルは、不揮発性メモリセルアレイと同時に容易に製作することができる（すなわち、非常によく似たプロセスフローで、ただ１つの更なるマスキングステップ）。好ましくは、ＲＯＭセル及びＮＶＭセルのコンタクト２８を形成するために使用されるマスキングステップは、どのＲＯＭセルがコンタクト２８を含むことになり、どれが含まないことになるかを決定する。ＲＯＭセル４０は、メモリセル１０のＮＶＭアレイに隣接して、又は更にはその内側に、のいずれかにより形成することができる。また、ＲＯＭセル４０はＮＶＭセル１０に非常によく似ているため、それらが同じアレイ内に形成されるとき、これら２種類のセルを区別するのは非常に困難になり、ハッキングを困難にするであろう。
図４は、ＲＯＭセル４０がＮＶＭセル１０に更に近い設計である、ある代替的実施形態を図示する。具体的には、この実施形態では、各ＲＯＭセル４０が別個の浮遊ゲート並びに制御ゲート２０及び２２を含むように、絶縁体層２３が維持される。この構成では、ＲＯＭセル４０は、浮遊ゲート２０に対する電圧カップリングを通じて浮遊ゲート２０の下のチャネル領域が導通状態になるように、制御ゲート２２を十分に高い電圧に上げることにより読み出される。図４に示すように、ＲＯＭセル４０ｂは、「０」状態として読み出され（欠損しているコンタクト２８のゆえに）、ＲＯＭセル４０ｃは、「１」状態として読み出される（既存のコンタクト２８ｃのゆえに）。
図５は、制御ゲート２２の一部分が浮遊ゲート２０と電気的に接するように層２３内に孔が形成されることを除き、図４と同じである別の代替的実施形態を図示する。
図６は、ドレインコンタクト２８ｂを省略することによりＲＯＭセル４０ｂを「０」状態にプログラムする代わりに、コンタクト２８ｂがドレイン１６ｂと電気的に接しないように絶縁体層４８をドレイン１６ｂの上に形成することができることを除き、図２及び３と同じである別の代替的実施形態を図示する。この同じ技法を図４及び５の実施形態で実装してもよい。全てのドレイン領域１６の上に絶縁体４８を形成し、続いて「１」状態にあるべきＲＯＭセルのドレイン領域１６から絶縁体４８を選択的に除去するマスキング及びエッチングプロセスを行うことにより、絶縁体４８を選択的形成することができる。
図７は、選択的ビット線コンタクト形成の代わりに選択的基板注入を通じてＲＯＭセルがプログラムされる更に別の代替的実施形態を図示する。この実施形態は、ダミーゲート４４が存在せず、隣接するメモリセル同士が共通のドレイン１６及びビット線コンタクト２８を共有する（ＮＶＭセル構成と同様に）ことを除き、図４に示すものに似ている。ビット線コンタクト２８の存在又は不在に基づいてＲＯＭセルをプログラムする代わりに、ＲＯＭセルは、チャネル領域注入の存在又は不在によりプログラムされる。具体的には、示すように、ＲＯＭセル４０ｃは、チャネル領域１８ｃ内に、より高い閾値電圧の注入領域５０を含む。注入領域５０は、注入５０なしにチャネル１８ｃをチャネル領域に対して導通させるために必要とされるより高い閾値電圧（Ｖｔ）を有する。注入領域５０の閾値電圧Ｖｔは、選択ゲート２６及び制御ゲート４６に印加される読み出し電圧より大きい。したがって、読み出し電圧が選択ゲート２６ｃ及び制御ゲート４２ｃに印加されるＲＯＭセル４０ｃの読み出し動作中、チャネル領域１８ｃは、注入領域５０のゆえに導通せず、ＲＯＭセル４０ｃが「０」状態で構成されていることを示す。対照的に、ＲＯＭセル４０ｂの読み出し動作中、選択ゲート２６ｂ及び制御ゲート４２ｂをそれらの読み出し電位に挙げることは、チャネル領域１８ｂを通過する電流をもたらし、ＲＯＭセル４０ｂが「１」状態で構成されていることを示す。注入領域５０は、図示するように、選択ゲート２６の下に、制御ゲート４２の下に、又は少なくとも部分的に両方の下に配設することができる。好ましくは、注入領域５０は、ソース領域１４からドレイン領域１６に向かって延在するが、ドレイン領域１６にまでは延在せず、降伏電圧を改善し、接合容量を低下させる。ＲＯＭプログラミングが基板注入により実装されるため、プログラムされたコードをリバースエンジニアリングにより検出することは困難である。この平面図構造は、ＮＶＭセル構造のものと同一であり、それゆえＲＯＭセルがどこに位置するのか認識することは非常に困難である。
図８は、各ＲＯＭセル４０が別個の浮遊ゲート２０及び制御ゲート２２を含むように絶縁体層２３が維持されることを除き、図７のものに似た更に別の代替的実施形態を図示する。制御ゲート２２の一部分が浮遊ゲート２０と電気的に接するように、層２３内に孔が形成される。
図９は、互いから絶縁された別個の浮遊ゲート２０及び制御ゲート２２を各ＲＯＭセル４０が含むように絶縁体層２３が維持されることを除き、図７のものに似た更に別の代替的実施形態を図示する。更に、注入領域５０は、選択ゲート２６のすぐ下に（浮遊ゲート２０の下にではなく）形成されている。この構成では、浮遊ゲート２０の下のチャネル領域が導通状態になるように、浮遊ゲート２０はプログラムされないままである（すなわち、いかなる電子も浮遊ゲート２０の上に注入されない）。したがって、読み出し電圧が選択ゲート２６ｃに印加されるＲＯＭセル４０ｃの読み出し動作中、チャネル領域１８ｃは、注入領域５０のゆえに導通せず、ＲＯＭセル４０ｃが「０」状態で構成されていることを示す。対照的に、ＲＯＭセル４０ｂの読み出し動作中、選択ゲート２６ｂをその読み出し電位に挙げることは、チャネル領域１８ｂを通過する電流をもたらし、ＲＯＭセル４０ｂが「１」状態で構成されていることを示す。
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。当業者は、ソース領域とドレイン領域とが交換可能であることを理解する。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配設されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配設される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配設される）を含み、「取付けられた」は、「直接取付けられた」（中間物質、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (11)

  1. メモリデバイスであって、
    半導体基板と、
    複数のＲＯＭセルであって、前記ＲＯＭセルの各々が、
    前記基板内に形成された離間配置された第１のソース領域及び第１のドレイン領域であって、それらの間にチャネル領域を有する、離間配置された第１のソース領域及び第１のドレイン領域、
    前記チャネル領域の第１の部分の上に配設され、そこから絶縁された第１のゲート、並びに
    前記チャネル領域の第２の部分の上に配設され、そこから絶縁された第２のゲートとを備えた、複数のＲＯＭセルと、
    前記複数のＲＯＭセルの上に延在する導電線と、を備え、
    前記導電線が、前記複数のＲＯＭセルの第１のサブグループの前記第１のドレイン領域に電気的に結合され、前記複数のＲＯＭセルの第２のサブグループの前記第１のドレイン領域に電気的に結合されず、
    前記複数のＲＯＭセルの前記第１のサブグループの前記第１のドレイン領域の各々が、前記第１のドレイン領域から前記導電線に延在する導電性コンタクトにより前記導電線に電気的に結合され、
    前記複数のＲＯＭセルの前記第２のサブグループの各々が、
    前記第１のドレイン領域の上に直接的に配設された絶縁材料層と、
    前記絶縁材料層と前記導電線との間に延在する導電性コンタクトと、
    を備え、
    前記メモリデバイスは、複数のＮＶＭセルを更に備え、
    前記複数のＮＶＭセルの各々が、
    前記基板内に形成された離間配置された第２のソース領域及び第２のドレイン領域であって、それらの間に第２のチャネル領域を有する、離間配置された第２のソース領域及び第２のドレイン領域と、
    前記第２のチャネル領域の第１の部分の上に配設され、そこから絶縁された浮遊ゲートと、
    前記チャネル領域の第２の部分の上に配設され、そこから絶縁された選択ゲートとを備えた、メモリデバイス。
  2. 前記ＮＶＭセルの各々が、
    前記浮遊ゲート上に配設され、そこから絶縁された制御ゲートと、
    前記第２のソース領域の上に配設され、そこから絶縁された消去ゲートと、を更に備えた、請求項１に記載のメモリデバイス。
  3. 前記基板の上に配設され、そこから絶縁された複数のダミーゲートであって、前記ダミーゲートの各々が、前記第１のドレイン領域のうちの２つの間に配設された、複数のダミーゲート、を更に備えた、請求項１に記載のメモリデバイス。
  4. 前記ＲＯＭセルの各々が、
    前記第１のゲートの上に配設され、そこから絶縁された第３のゲートを更に備えた、請求項１に記載のメモリデバイス。
  5. 前記ＲＯＭセルの各々が、
    前記第１のゲートの上に配設され、そこに電気的に結合された第３のゲートを更に備えた、請求項１に記載のメモリデバイス。
  6. メモリデバイスであって、
    半導体基板と、
    複数のＲＯＭセルであって、前記ＲＯＭセルの各々が、
    前記基板内に形成された離間配置された第１のソース領域及び第１のドレイン領域であって、それらの間にチャネル領域を有する、離間配置された第１のソース領域及び第１のドレイン領域と、
    前記チャネル領域の第１の部分の上に配設され、そこから絶縁された第１のゲートと、
    前記チャネル領域の第２の部分の上に配設され、そこから絶縁された第２のゲートとを備えた、複数のＲＯＭセルであって、
    前記複数のＲＯＭセルの第１のサブグループの各々について、前記ＲＯＭセルが、前記チャネル領域内に、より高い電圧閾値の注入領域を含み、
    前記複数のＲＯＭセルの第２のサブグループの各々について、前記ＲＯＭセルが、前記チャネル領域内に、いかなるより高い電圧閾値の注入領域も有しない、複数のＲＯＭセルと、
    を備え、
    前記メモリデバイスは、複数のＮＶＭセルを更に備え、
    前記複数のＮＶＭセルの各々が、
    前記基板内に形成された離間配置された第２のソース領域及び第２のドレイン領域であって、それらの間に第２のチャネル領域を有する、離間配置された第２のソース領域及び第２のドレイン領域と、
    前記第２のチャネル領域の第１の部分の上に配設され、そこから絶縁された浮遊ゲートと、
    前記チャネル領域の第２の部分の上に配設され、そこから絶縁された選択ゲートとを備えた、メモリデバイス。
  7. 前記ＮＶＭセルの各々が、
    前記浮遊ゲートの上に配設され、そこから絶縁された制御ゲートと、
    前記第２のソース領域の上に配設され、そこから絶縁された消去ゲートと、を更に備えた、請求項６に記載のメモリデバイス。
  8. 前記複数のＲＯＭセルの前記第１のサブグループの各々について、前記より高い電圧閾値の注入領域が、前記第１のソース領域から前記第１のドレイン領域に向かって延在するが、前記第１のドレイン領域には達していない、請求項６に記載のメモリデバイス。
  9. 前記ＲＯＭセルの各々が、
    前記第１のゲートの上に配設され、そこに電気的に結合された第３のゲートを更に備えた、請求項６に記載のメモリデバイス。
  10. 前記ＲＯＭセルの各々が、
    前記第１のゲートの上に配設され、そこから絶縁された第３のゲートを更に備えた、請求項６に記載のメモリデバイス。
  11. 前記複数のＲＯＭセルの前記第２のサブグループの各々について、前記より高い電圧閾値の注入領域が、前記第２のゲートの下に配設された、請求項１０に記載のメモリデバイス。
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