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JP6466252B2 - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法 Download PDF

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Description

本発明は、半導体パッケージの実装技術に関する。特に、半導体パッケージの製造工程において発生する応力を緩和するための技術に関する。
従来、支持基板上に、ＩＣチップ等の半導体デバイスを搭載する半導体パッケージ構造が知られている。このような半導体パッケージは、一般的には、支持基板上に、ダイアタッチ材と呼ばれる接着材を介してＩＣチップ等の半導体デバイスを接着し、その半導体デバイスを封止体（封止用樹脂）で覆って保護する構造を採用している。
半導体パッケージに用いる支持基板としては、プリント基板、セラミックス基板等の様々な基板が用いられている。特に、近年では、金属基板を用いた半導体パッケージの開発が進められている。金属基板を用いた半導体パッケージは、電磁シールド性や熱特性に優れるといった利点を有し、信頼性の高い半導体パッケージとして注目されている。
しかし、金属と樹脂とでは熱膨張係数（coefficient of thermal expansion ：CTE）に大きな差があるため、金属基板を用いた半導体パッケージの製造工程においては、金属基板と封止体（半導体デバイスを保護するための樹脂）との間における熱膨張係数の差に起因して内部応力が発生し、封止体に反りが発生するという問題が指摘されていた（特許文献１）。
特開２０１０−４０９１１号公報
本発明は、上述した問題に鑑みてなされたものであり、支持基板と封止体との間に発生する内部応力を低減し、信頼性の高い半導体パッケージを提供することを課題とするものである。
本発明の一実施形態による半導体パッケージは、支持基板と、前記支持基板の主面に設けられた応力緩和層と、前記応力緩和層の上に配置された半導体デバイスと、前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、前記配線と電気的に接続された外部端子と、を備えることを特徴とする。
本発明の一実施形態による半導体パッケージは、支持基板と、前記支持基板の主面に設けられた応力緩和層と、前記応力緩和層の上に設けられた導電層と、前記導電層の上に配置された半導体デバイスと、前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、前記配線と電気的に接続された外部端子と、を備えることを特徴とする。
本発明の一実施形態による半導体パッケージは、支持基板と、前記支持基板の主面に設けられた応力緩和層と、前記応力緩和層の上に設けられた導電層と、前記導電層に囲まれ、かつ、前記応力緩和層の上に配置された半導体デバイスと、前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、前記配線と電気的に接続された外部端子と、を備えることを特徴とする。
また、本発明の一実施形態による半導体パッケージの製造方法は、支持基板の主面に応力緩和層を形成する工程と、前記応力緩和層の上に、少なくとも１つの半導体デバイスを配置する工程と、前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、前記配線と電気的に接続された外部端子を形成する工程と、を備えることを特徴とする。
本発明の一実施形態による半導体パッケージの製造方法は、支持基板の主面に応力緩和層を形成する工程と、前記応力緩和層の上に、導電層を形成する工程と、前記導電層の上に、少なくとも１つの半導体デバイスを配置する工程と、前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、前記配線と電気的に接続された外部端子を形成する工程と、を備えることを特徴とする。
本発明の一実施形態による半導体パッケージの製造方法は、支持基板の主面に応力緩和層を形成する工程と、前記応力緩和層の上に導電層を形成する工程と、前記導電層をエッチングして前記応力緩和層を露出させる工程と、前記応力緩和層を露出させた領域に、少なくとも１つの半導体デバイスを配置する工程と、前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、前記配線と電気的に接続された外部端子を形成する工程と、を備えることを特徴とする。
本発明によれば、支持基板と封止体との間に発生する内部応力を低減し、信頼性の高い半導体パッケージを実現することができる。
本発明の第１実施形態に係る半導体パッケージの外観図である。 本発明の第１実施形態に係る半導体パッケージの断面図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第１実施形態に係る半導体パッケージの製造工程を示す図である。 本発明の第２実施形態に係る半導体パッケージの断面図である。 本発明の第２実施形態に係る半導体パッケージの断面図である。 本発明の第２実施形態に係る半導体パッケージの上面図である。 本発明の第２実施形態に係る半導体パッケージの上面図である。 本発明の第３実施形態に係る半導体パッケージの断面図である。 本発明の第３実施形態に係る半導体パッケージの断面図である。 本発明の第３実施形態に係る半導体パッケージの断面図である。 本発明の第３実施形態に係る半導体パッケージの上面図である。 本発明の第４実施形態に係る半導体パッケージの断面図である。 本発明の第４実施形態に係る半導体パッケージの上面図である。 本発明の第５実施形態に係る半導体パッケージの断面図である。 本発明の第６実施形態に係る半導体パッケージの上面図である。 本発明の第６実施形態において、一辺が４００μｍのサイズの開口部を形成した場合における信頼性評価結果である。 本発明の第６実施形態において、一辺が５００μｍのサイズの開口部を形成した場合における信頼性評価結果である。 本発明の第６実施形態において、一辺が６００μｍのサイズの開口部を形成した場合における信頼性評価結果である。 本発明の第６実施形態において、一辺が４００μｍのサイズの開口部を形成した場合における信頼性評価結果である。
以下、本発明の一実施形態に係る半導体パッケージについて、図面を参照しながら詳細に説明する。以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。
なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂなどを付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。
また、本明細書中における断面図において「上」とは、支持基板の主面（半導体デバイスを配置する面）を基準とした相対的な位置を指し、支持基板の主面から離れる方向が「上」である。図２以降においては、紙面に向かって上方が「上」となる。また、「上」には、物体の上に接する場合（つまり「ｏｎ」の場合）と、物体の上方に位置する場合（つまり「ｏｖｅｒ」の場合）とが含まれる。
（第１実施形態）
＜パッケージの外観＞
図１は、本発明の第１実施形態に係る半導体パッケージ１００の外観図である。なお、図１の手前部分は、内部構成の外観を示すために切断面を図示している。
図１において、１１は、支持基板であり、１２は支持基板の主面に設けられた応力緩和層である。１３は、ＩＣチップやＬＳＩチップ等の半導体デバイスであり、１４及び１５は、半導体デバイスを保護する封止体（封止用樹脂）である。ここでは図示されないが、封止体１４、１５内には配線が形成され、半導体デバイスの出力端子と、外部端子としてのはんだボール１６とを電気的に接続している。
このように、本実施形態に係る半導体パッケージ１００は、支持基板１１をそのまま基体として用い、積層された樹脂層（封止体１４、１５）で半導体デバイス１３を外気から保護する構造となっている。
＜パッケージ構造＞
図２は、図１を用いて説明した半導体パッケージ１００の構造を詳細に説明するための断面図である。１０１は、支持基板であり、ここでは金属基板を用いる。金属基板としては、ステンレス等の鉄合金基板や銅合金基板などの金属基板を用いればよい。勿論、金属基板に限定する必要はなく、用途やコストに応じて、シリコン基板、ガラス基板、セラミックス基板、有機基板などを用いることも可能である。
支持基板１０１上には、応力緩和層１０２が設けられている。応力緩和層１０２は、支持基板１０１と後述する第１封止体１０５との間に生じる応力を緩和するために設けられる絶縁層である。応力緩和層１０２の詳細については後述する。本実施形態に係る半導体パッケージ１００では、膜厚が１０〜２００μｍの熱硬化性樹脂若しくは熱可塑性樹脂（例えばエポキシ系樹脂）を用いる。また、熱伝導率を高めた無機材料や金属フィラーを含有した材料であってもよい。
応力緩和層１０２の上には、接着材（ダイアタッチ材）１０３を介して半導体デバイス１０４が設けられている。接着材１０３は、支持基板と半導体デバイスとを接着する公知の接着材（ここでは、応力緩和層１０２と半導体デバイス１０４とを接着する接着材）であり、本実施形態では、ダイアタッチフィルムを用いる。
なお、本実施形態では、接着材１０３を用いて半導体デバイス１０４を接着しているが、接着材１０３を省略し、応力緩和層１０２上に直接半導体デバイス１０４を設けてもよい。
半導体デバイス１０４は、ＩＣチップやＬＳＩチップ等の半導体素子である。公知のダイシング工程、ダイボンディング工程を経て、応力緩和層１０２上に配置される。なお、図１では、支持基板１０１上に２つの半導体デバイスを配置する例を示しているが、実際には、支持基板１０１上にさらに多くの半導体デバイスを配置することが可能である。これにより量産性を向上させることができる。例えば、５００ｍｍ×４００ｍｍといった大型基板上に５００個以上の半導体デバイス１０４を配置してもよい。
半導体デバイス１０４は、第１封止体１０５によってその上面及び側面を覆われ、外部環境から保護される。第１封止体１０５としては、エポキシ系樹脂を用いることができるが、その他の公知の封止用樹脂を用いてもよい。
第１封止体１０５の上には第１配線層１０６が形成されている。ここでは、第１配線層１０６は、銅シード層１０６ａと銅配線１０６ｂとで構成されている。勿論、銅に限らず、アルミニウムや銀など、半導体デバイスとの良好な電気的接続が確保できる材料であれば公知の如何なる材料を用いてもよい。
第１配線層１０６上には、さらに第２封止体１０７、第２配線層１０８が設けられている。第２封止体１０７は、第１封止体１０５と同じものを用いればよく、ここでの説明は省略する。第２配線層１０８は、第１配線層１０６と同様に、銅シード層１０８ａと銅配線１０８ｂとで構成される。本実施形態では、配線層を第１配線層１０６と第２配線層１０８の二層構造としているが、配線層の数は増減可能であり、必要に応じて適宜決定すればよい。
第２配線層１０８上には、第３封止体（公知のソルダレジスト）１０９が設けられ、その上には、開口部を介して外部端子１１０としてはんだボールが設けられる。ここでは第３封止体１０９としてソルダレジストを用いるが、第１封止体１０５や第２封止体１０７と同じものを用いてもよいし、外気に直接触れるため、より保護膜としての機能性に優れた材料を用いてもよい。また、はんだボールで構成される外部端子１１０は、２６０℃前後のリフロー処理により形成すればよい。
以上説明した本発明の第１実施形態に係る半導体パッケージ１００は、支持基板１０１の主面に応力緩和層１０２を設けたことにより、支持基板１０１と第１封止体１０５との間の物性値（特に、弾性率や線膨張係数）の差に起因する応力の発生を低減する構造となっている。以下、応力緩和層１０２の物性について詳細に説明する。
本発明の第１実施形態に係る半導体パッケージ１００において、応力緩和層１０２の役割は、支持基板１０１の物性値と第１封止体１０５の物性値との差に起因する内部応力（支持基板１０１と第１封止体１０５の境界面に生じる応力）を低減することである。そのため、応力緩和層１０２としては、支持基板１０１及び第１封止体１０５の弾性率より小さい弾性率を有する絶縁層を用いることが望ましい。
具体的には、同一温度条件下で、支持基板１０１の弾性率をＡ、応力緩和層１０２の弾性率をＢ、第１封止体１０５の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つように、支持基板１０１、応力緩和層１０２及び第１封止体１０５の組み合わせを決定すればよい。
このように応力緩和層１０２は、低弾性であることが望ましい。例えば、約２５℃（室温）の温度領域で２Ｇｐａ以下、かつ、１００℃を超える温度領域で１００ＭＰａ以下の弾性率を有することが望ましい。それぞれの温度領域において弾性率に上限を設けた理由は、それら上限値を超えると応力緩和層１０２が硬すぎて応力緩和層としての機能が落ちてしまうからである。
すなわち、室温においては、ある程度の硬さがあっても（弾性率が高くても）応力緩和層として十分機能するため、応力緩和層１０２の弾性率は、少なくとも２ＧＰａ以下であればよい。一方、熱硬化性樹脂の硬化温度（１７０℃前後）付近など、１００℃を超える温度領域（例えば１５０℃を超える温度領域）においては、応力緩和層１０２の弾性率を１００ＭＰａ以下とする。そのような高温域で１００ＭＰａを上回ると、応力緩和層としての機能を果たせなくなる虞があるからである。
なお、弾性率が低ければ低いほど応力緩和層としての機能は高くなるが、あまりにも弾性率が低すぎると流動性が極端に高くなり、もはや層としての形状を維持できなくなる虞がある。したがって、本実施形態では、特に弾性率に下限を設けていないが、室温から２６０℃（後述するリフロー温度）の範囲内において形状を維持できる範囲の弾性率であることが条件となる。
また、応力緩和層１０２として、上述した弾性率の関係を満たす絶縁層を用いた場合、結果的に、同一温度条件下で、支持基板１０１の線膨張係数をａ、応力緩和層１０２の線膨張係数をｂ、第１封止体１０５の線膨張係数をｃとすると、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つ。
一般的に、金属基板の線膨張係数は、２０ｐｐｍ／℃程度であり、封止体の線膨張係数は、数十ｐｐｍ／℃程度である。そのため、本実施形態に係る半導体パッケージ１００では、２００℃以下の温度領域において、線膨張係数が１００〜２００ｐｐｍ／℃、望ましくは１００〜１５０ｐｐｍ／℃である絶縁層を用いる。なお、２００℃以下の温度領域という条件は、半導体パッケージの製造工程における上限温度が２００℃前後であることに因る。少なくとも半導体パッケージの製造工程中において、線膨張係数が前述の範囲に収まることが望ましいという趣旨である。
さらに、本発明の第１実施形態に係る半導体パッケージ１００では、応力緩和層１０２として、５％重量減少温度が３００℃以上である接着材を用いることが望ましい。この条件は、一般的なリフロー温度が２６０℃前後であるため、リフロー処理を経ても重量減少の少ない絶縁層（すなわち、リフロー耐性のある絶縁層）を用いることにより、半導体パッケージの信頼性の低下を防ぐためである。
なお、「重量減少温度」とは、物質の耐熱性を示すために用いられる指標の一つであり、窒素ガスや空気を流しながら、室温から徐々に微量の物質を加熱していき、一定の重量減少が起きる温度で示す。ここでは、５％の重量減少が起きる温度を示している。
さらに、応力緩和層１０２として、支持基板（鉄合金や銅合金等の代表的な金属材料で構成される基板）１０１と第１封止体（エポキシ系、フェノール系、またはポリイミド系などの樹脂）１０５の双方に対して、ＪＩＳの碁盤目テープ試験（旧ＪＩＳ Ｋ５４００）において「分類０」に分類される密着力を有する樹脂を用いることが望ましい。これにより、支持基板１０１と第１封止体１０５との間の密着性を高め、さらに第１封止体１０５の膜剥がれを抑制することができる。
以上のように、本発明の第１実施形態に係る半導体パッケージ１００では、応力緩和層１０２として、（１）同一温度条件下で、支持基板１０１の弾性率をＡ、応力緩和層１０２の弾性率をＢ、第１封止体１０５の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つこと、（２）同一温度条件下で、支持基板１０１の線膨張係数をａ、応力緩和層１０２の線膨張係数をｂ、第１封止体１０５の線膨張係数をｃとした場合、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つこと、の少なくともいずれか１つ（望ましくは全て）を満たす絶縁層を用いる点に特徴がある。
これにより、支持基板１０１と第１封止体１０５との間の物性値の差に起因する内部応力の発生を低減し、支持基板１０１や第１封止体１０５に極力反りを発生させないようにすることができ、半導体パッケージとしての信頼性を向上させることができる。
＜製造工程＞
図３〜図６は、本発明の第１実施形態に係る半導体パッケージ１００の製造工程を示す図である。図３（Ａ）において、支持基板１０１上に、応力緩和層１０２を形成する。ここでは、支持基板１０１として鉄合金のステンレス基板（ＳＵＳ基板）を用いるが、ある程度の剛性を備えた基板であれば他の材料で構成される基板であってもよい。例えば、ガラス基板、シリコン基板、セラミックス基板、有機基板であってもよい。
応力緩和層１０２としては、膜厚が１０〜２００μｍの熱硬化性樹脂を用いる。前述のとおり、応力緩和層１０２の物性値は、（１）同一温度条件下で、支持基板１０１の弾性率をＡ、応力緩和層１０２の弾性率をＢ、第１封止体１０５の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つこと、（２）同一温度条件下で、支持基板１０１の線膨張係数をａ、応力緩和層１０２の線膨張係数をｂ、第１封止体１０５の線膨張係数をｃとした場合、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つこと、の少なくともいずれか１つ（望ましくは全て）を満たす。
また、応力緩和層１０２として、支持基板１０１と第１封止体１０５の双方に対して、ＪＩＳの碁盤目テープ試験（旧ＪＩＳ Ｋ５４００）において「分類０」に分類される密着力を有する樹脂を用いることが望ましい。
応力緩和層１０２を形成したら、次に、図３（Ｂ）に示すように、接着材１０３を用いて半導体デバイス１０４を応力緩和層１０２上に接着する。ここでは、接着材１０３として、公知のダイアタッチフィルムを用いる。
具体的には、まずウェハ上に公知の半導体プロセスによって複数の半導体デバイス（半導体素子）を作り込み、ダイアタッチフィルムを半導体デバイスに貼り付けた状態でバックグラインド工程（ウェハの薄厚化）を行う。その後、ダイシング工程により複数の半導体デバイスを個片化し、接着材１０３ごと切り離した複数の半導体デバイス１０４を、応力緩和層１０２上に接着する。このように、支持基板１０１上に複数の半導体デバイス１０４を配置し、パッケージ化した後に個々に切り離すことにより、量産性が大幅に向上する。
次に、図３（Ｃ）に示すように、半導体デバイス１０４を覆うように第１封止体１０５を形成する。第１封止体１０５としては、エポキシ系樹脂、フェノール系樹脂、およびポリイミド系樹脂のいずれかを用いることができる。熱硬化性樹脂であっても、光硬化性樹脂であってもよい。また、第１封止体１０５は、スクリーン印刷法、スピンコーティング法等、公知の如何なる塗布方法を用いてもよい。
第１封止体１０５を形成したら、次は、第１封止体１０５に対して公知のフォトリソグラフィ技術または公知のレーザー加工技術によりパターニングを行い、複数の開口部１０５ａを形成する（図４（Ａ））。これら開口部１０５ａは、後に形成する第１配線層１０６と半導体デバイス１０４との電気的接続を確保するためのものである。
次に、図４（Ｂ）に示すように、第１封止体１０５及び開口部１０５ａを覆うように銅シード層１０６ａを形成する。銅シード層１０６ａは、銅めっき（銅プレーティング）の下地となる銅、ニッケル、ニッケル−クロム（ＮｉＣｒ）、チタンまたはチタン−タングステン（ＴｉＷ）などを主成分とする薄膜であり、例えばスパッタリング法で形成される。
次に、図４（Ｃ）に示すように、銅シード層１０６ａを形成した後、銅シード層１０６ａを覆うレジストマスク２１を形成する。レジストマスク２１の形成は、公知の方法（例えばスピンコーティング法）を用いてレジスト材料を塗布した後、フォトリソグラフィ技術または公知のレーザー加工技術により開口部２１ａを形成すればよい。この開口部２１ａが、後述する銅配線１０６ｂの形成領域として機能する。
レジストマスク２１に対して開口部２１ａを形成した後、銅プレーティングにより銅シード層１０６ａ上に銅配線１０６ｂを形成する（図５（Ａ））。銅プレーティングは電気めっきを用いても無電解めっきを用いてもよい。また、本実施形態では、銅プレーティングにより銅配線１０６ｂを形成したが、これに限らず、他の方法で銅配線１０６ｂを形成してもよい。例えば、スパッタリング法や蒸着法などを用いてもよい。
次に、図５（Ｂ）に示すように、レジストマスク２１を除去し、続いて図５（Ｃ）に示すように、銅配線１０６ｂをマスクとして銅シード層１０６ａをエッチング除去する。銅シード層１０６ａのエッチング除去により銅配線１０６ｂが電気的にアイソレートされ、第１配線層１０６として機能する。
銅配線１０６ｂを形成した後、次に、第２封止体１０７を形成し、フォトリソグラフィ技術または公知のレーザー加工技術により開口部１０７ａを形成する（図６（Ａ））。第２封止体１０７の形成に関しては、第１封止体１０５と同様であるので説明を省略する。開口部１０７ａは、後述する外部端子１１０と第１配線層１０６とを電気的に接続するためのものである。
次に、図６（Ｂ）に示すように、第２封止体１０７に設けられた開口部１０７ａを埋めるように外部端子（ここでは、はんだボール）１１０を形成する。外部端子１１０の形成は、公知の如何なる方法を用いてもよい。ここでは、２６０℃のリフロー処理により行う。また、はんだボールの代わりに、ピン形状の金属導体を形成してもよい。
最後に、図６（Ｃ）に示すように、支持基板１０１ごと公知のダイシング工程により切断して個々の半導体デバイス１０４を切り離す。以上のようにして、複数の半導体パッケージ１００ａ、１００ｂが形成される。
なお、図３〜図６に示した製造工程では、第１配線層１０６に外部端子１１０を設けた構成としたが、図２に示したように、外部端子１１０を形成する前に、さらに第２配線層１０８を形成してもよい。
以上のような製造工程を経て、図１に示す本発明の半導体パッケージ１００が完成する。本発明によれば、前述した所定の条件を満たす応力緩和層１０２を支持基板１０１上に設けた構成とするため、その後の加熱工程（熱硬化性樹脂の硬化処理やはんだボールのリフロー処理）において、支持基板１０１と第１封止体１０５との間の物性値の差に起因する内部応力の発生を低減し、全体を通じて反りを極力抑えた半導体パッケージの製造工程が実現される。
（第２実施形態）
図７Ａに、本発明の第２実施形態に係る半導体パッケージ２００の断面図を示す。第２実施形態に係る半導体パッケージ２００は、応力緩和層１０２上に導電層３１を設けた点で、第１実施形態の半導体パッケージ１００と異なる。その他の点は、第１実施形態に係る半導体パッケージ１００と同様である。
図７Ａにおいて、導電層３１は、銅に限らず、アルミニウムや銀といった如何なる材料を用いてもよいが、半導体デバイス１０４からの放熱を効率良く行うためにも熱伝導率の良い金属材料を用いることが望ましい。
なお、図７Ａに示す半導体パッケージ２００では、半導体デバイス１０４の下方全体からの放熱効果を高めるために、図８Ａに示すように、半導体デバイス１０４の下方に矩形（本実施形態では正方形）の導電層３１を設けている。勿論、導電層３１の形状は矩形に限らず、如何なる形状であってもよい。図８Ａにおいて、点線は半導体デバイス１０４の輪郭を示しており、導電層３１より内側に半導体デバイス１０４を配置している。
また、導電層３１は、図７Ａに示すように、上層の銅配線３２、３３と電気的に接続させることができる。ここでは、第２封止体１０７上に形成された第２配線層１０８と電気的に接続させる例を示したが、第１封止体１０５上に形成された第１配線層１０６と電気的に接続させることも可能である。そのため、導電層３１を配線として機能させたり、電気容量（キャパシタ）、抵抗、インダクタ等の負荷素子として機能させたりすることが可能である。
また、図７Ｂに、本発明の第２実施形態に係る半導体パッケージ２００ａの断面図を示す。図７Ｂに示すように、導電層３１ａを半導体デバイス１０４の輪郭の内側に設けることも可能である。さらに、本実施形態では、導電層３１ａによる段差を接着材１０３ａによって埋め込む構造とし、接着材１０３ａを平坦化層として用いる。この場合、接着材１０３ａとしては、半導体デバイス１０４の接着時に十分な流動性を有する材料を用いることが望ましい。なお、半導体パッケージ２００ａについては、図８Ｂに示すように、導電層３１ａの輪郭は、半導体デバイス１０４の輪郭の内側に位置する。
以上のように、第２実施形態の半導体パッケージ２００及び２００ａにおいては、第１実施形態の半導体パッケージ１００が奏する効果に加えて、導電層３１を用いて各半導体デバイス間を接続する配線や各種機能回路を構成する負荷素子を形成できるため、回路設計の自由度が向上とするという効果を奏する。
さらに、半導体デバイス１０４の下方に熱伝導率のよい金属で構成される導電層を設けることにより、半導体デバイス１０４からの放熱効果を高めることができ、放熱性に優れた信頼性の高い半導体パッケージを実現することができる。
（第３実施形態）
図９Ａに、本発明の第３実施形態に係る半導体パッケージ３００の断面図を示す。第３実施形態に係る半導体パッケージ３００Ａは、応力緩和層１０２上に設ける導電層にパターニングを施して積極的に配線として用いる点で、第２実施形態の半導体パッケージ２００と異なる。その他の点は、第２実施形態に係る半導体パッケージ２００と同様である。
図９Ａにおいて、導電層４１は、銅に限らず、アルミニウムや銀といった如何なる材料を用いてもよい。図中では、複数の導電層４１に分離しているように見えるが、実際には、図１０に示すように相互に電気的に接続され、半導体デバイスに形成された素子間を接続する配線として機能したり、様々な負荷素子として機能したりしている。
導電層４１で形成可能な負荷素子としては、電気容量（キャパシタ）、抵抗、インダクタなどを挙げることができる。勿論、これ以外にも導電層をパターニングして形成することができる素子であれば如何なる素子を形成してもよい。
また、導電層４１は、図９Ａに示すように、上層の銅配線４２、４３と電気的に接続させることができる。ここでは、第２封止体１０７上に形成された第２配線層１０８と電気的に接続させる例を示したが、第１封止体１０５上に形成された第１配線層１０６と電気的に接続させることも可能である。
また、図９Ｂに、本発明の第３実施形態に係る半導体パッケージ３００ｂの断面図を示す。図９Ｂに示すように、本実施形態では、導電層４１のパターンによる段差を接着材１０３ｂによって埋め込む構造とし、接着材１０３ｂを平坦化層として用いる。この場合、接着材１０３ｂとしては、半導体デバイス１０４の接着時に十分な流動性を有する材料を用いることが望ましい。さらに、図９Ｃに、本発明の第３実施形態に係る半導体パッケージ３００ｃの断面図を示す。図９Ｃに示すように、本実施形態では、導電層４１のパターンによる段差を平坦化層１１１によって埋め込む構造とし、平坦化層１１１の上に接着材１０３を介して半導体デバイス１０４を設ける構造としてもよい。このとき、平坦化層１１１としては、公知の樹脂材料を用いることができる。例えば、応力緩和層１０２と同じ材料を用いてもよいし、第１封止体１０５と同じ材料を用いてもよい。
以上のように、第３実施形態の半導体パッケージ３００、３００ｂ及び３００ｃにおいては、第２実施形態の半導体パッケージ２００が奏する効果に加えて、導電層４１を用いて各半導体デバイス間を接続する配線や各種機能回路を構成する負荷素子を形成できるため、回路設計の自由度が向上とするという効果を奏する。
（第４実施形態）
図１１に、本発明の第４実施形態に係る半導体パッケージ４００の断面図を示す。第４実施形態に係る半導体パッケージ４００は、導電層５１を半導体デバイス１０４の下には設けない点で、第２実施形態の半導体パッケージ２００と異なる。その他の点は、第２実施形態に係る半導体パッケージ２００と同様である。
図１１に示した半導体パッケージ４００では、半導体デバイス１０４の下に導電層５１を設けないため、導電層５１の厚さの分だけ半導体デバイス１０４と支持基板１０１との間の距離が縮まることになる。本実施形態の構造とした場合、図１２に示すように、導電層５１は、半導体デバイス１０４より若干大きい面積で一部がくり抜かれた形となっている。このような構造は、例えば、導電層５１を形成した後、導電層５１をエッチングして応力緩和層１０２を露出させ、応力緩和層１０２の露出した部分に半導体デバイス１０４を設ければよい。
この場合においても、導電層５１は、図１１に示すように、上層の銅配線５２、５３と電気的に接続させることができる。また、第２封止体１０７上に形成された第２配線層１０８と電気的に接続させる例を示したが、第１封止体１０５上に形成された第１配線層１０６と電気的に接続させることも可能である。
以上のように、第４実施形態の半導体パッケージ４００においては、第１実施形態及び第２実施形態に係る半導体パッケージが奏する効果に加えて、半導体パッケージ全体の厚さを薄くすることができるという効果を奏する。
（第５実施形態）
図１３に、本発明の第５実施形態に係る半導体パッケージ５００の断面図を示す。第５実施形態に係る半導体パッケージ５００は、半導体デバイス１０４の下に接着材１０３を設けない点で、第１実施形態の半導体パッケージ１００と異なる。その他の点は、第１実施形態に係る半導体パッケージ１００と同様である。
本発明の第５実施形態に係る半導体パッケージ５００では、応力緩和層１０２上に半導体デバイス１０４を配置するに当たり、接着材１０３を用いずに、直接応力緩和層１０２上に半導体デバイス１０４を接着することができる。具体的には、応力緩和層１０２を構成する樹脂を設けた後、キュア（焼成）工程を行う前に半導体デバイス１０４を搭載し、その状態でキュア工程を行えばよい。
これにより、ダイアタッチフィルム等の接着材を用いる必要がないため、第１実施形態に係る半導体パッケージより応力が発生する可能性を低減でき、さらに接着材の分だけ厚みが減るため、半導体パッケージの小型化を図ることができる。
（第６実施形態）
上述した第１実施形態から第５実施形態に係る半導体パッケージでは、応力緩和層１０２の上に半導体デバイス１０４を設ける構成となるが、その際、半導体デバイス１０４を正確な位置に配置する必要がある。しかし、支持基板１０１上に応力緩和層１０２を設けた場合、支持基板１０１上にアライメントマークを設けたとしても応力緩和層１０２の存在により位置確認が困難となることが予想される。
そこで、第６実施形態に係る半導体パッケージ６００では、半導体デバイス１０４を応力緩和層１０２上に配置する際に正確なアライメントを可能とするアライメントマークを設けることを特徴としている。
図１４（Ａ）は、本発明の第６実施形態に係る半導体パッケージ６００の一部を示す上面図であり、図１４（Ｂ）は、図１４（Ａ）に示される点線６２で囲まれた領域の拡大図である。
図１４（Ａ）において、支持基板１０１上には、ほぼ全面に応力緩和層１０２が設けられており、その上に複数の半導体デバイス１０４が配置される。第６実施形態に係る半導体パッケージ６００では、応力緩和層１０２の一部に開口部６３を設け、半導体デバイス１０４を配置する際の基準となるアライメントマークとして用いる点に特徴がある。
開口部６３は、応力緩和層１０２に対してエッチングを施して形成すればよく、レーザーエッチングなど公知のエッチング技術を用いることができる。開口部６３そのものをアライメントマークとして用いることもできるが、開口部６３によって露出する支持基板１０１の表面にハーフエッチング等を用いて溝や穴等を設けてあってもよい。この場合、応力緩和層１０２の形成前に予め支持基板１０１をエッチングして溝や穴を形成してもよいし、開口部６３を形成した後にレーザーエッチング等により支持基板１０１上に溝や穴を形成してもよい。
ただし、開口部６３のサイズを必要以上に大きくしてしまうと、その開口部６３から応力緩和層１０２が剥がれてしまう虞があるため、開口部６３のサイズには一定の制限を設けることが好ましい。
本発明者らの実験結果では、開口部６３の一辺が４８０μｍ（または直径４８０μｍ）を超えると応力緩和層１０２の信頼性に影響が出ることが確認された。そのため、開口部６３は、一辺が少なくとも４８０μｍ以下の多角形、又は、直径４８０μｍ以下の円形であることが望ましい。なお、開口部６３のサイズの下限値は、支持基板の材質、開口加工精度やダイアタッチ装置のアライメント性能に応じて多少変動する可能性があるため、適宜決定すればよい。
ここで、本発明者らが行った実験結果について説明する。本発明者らは、図３〜図６を用いて説明したプロセスにより半導体パッケージを作製し、作製した半導体パッケージに対して、ＪＥＤＥＣ規格のレベル２に準拠した湿度信頼性テスト（Ｍｏｉｓｔｕｒｅ Ｒｅｌｉａｂｉｌｉｔｙ Ｔｅｓｔ）を行った。なお、半導体パッケージを作製する際、図１４を用いて説明したように、応力緩和層に形成された開口部をアライメントマークとして利用した。
湿度信頼性テストは、半導体パッケージを温度８５℃、湿度６０％の雰囲気中に１６８時間置いて十分に水分を含ませた後、最高温度２６０℃の標準的なリフロー条件に４回通すことにより行った。テスト後の評価は、超音波映像装置（Ｓｃａｎｎｉｎｇ Ａｃｏｕｓｔｉｃ Ｔｏｍｏｇｒａｐｈ：ＳＡＴ）を用いて行った。
図１５は、一辺が４００μｍのサイズの開口部を形成した場合における信頼性評価結果である。図１６は、一辺が５００μｍのサイズの開口部を形成した場合における信頼性評価結果である。図１７は、一辺が６００μｍのサイズの開口部を形成した場合における信頼性評価結果である。
図１５〜図１７に示されるように、開口部の一辺が５００μｍ及び６００μｍの場合には、半導体パッケージの面内に不具合が発生したが、開口部の一辺が４００μｍの場合には、不具合は発生しなかった。さらに、本発明者らは、より過酷な条件（ＪＥＤＥＣ規格のレベル１に準拠した湿度信頼性テスト）を開口部の一辺が４００μｍである半導体パッケージに対して行い、さらなる実験結果の検証を行った。
図１８は、一辺が４００μｍのサイズの開口部における信頼性評価結果である。この信頼性評価では、半導体パッケージを温度８５℃、湿度８５％の雰囲気中に１６８時間置いて十分に水分を含ませた後、最高温度２６０℃の標準的なリフロー条件に３回通すことにより行った。テスト後の評価は、前述の超音波映像装置を用いて行った。その結果、図１８に示されるように、ＪＥＤＥＣ規格のレベル１に準拠した湿度信頼性テストの前後において半導体パッケージの外観に何ら変化はなく、高い信頼性を確保できていることが確認された。
これらの結果と、アライメントマークを形成する際の加工精度（σ＝６μｍ）とを考慮すると、５００μｍ±３σの範囲は、不具合が生じる恐れがあると考えられる。つまり、開口部の一辺が４８０μｍ（または直径４８０μｍ）を超えると応力緩和層の信頼性に影響が出ることが確認されたと言える。
以上のように、第６実施形態に係る半導体パッケージ６００は、半導体デバイス１０４の近傍（例えば、半導体デバイス１０４の角部）に、応力緩和層１０２のエッチングにより形成された開口部６３を有し、その開口部６３を、半導体デバイス１０４を応力緩和層１０２の上に配置する際のアライメントマークとして使用することにより、正確なアライメント作業が可能となり、半導体パッケージの製造工程の歩留りや信頼性の向上を図ることができる。
さらに、開口部６３を、一辺が少なくとも４８０μｍ以下の多角形、又は、直径４８０μｍ以下の円形（さらに好ましくは、一辺が少なくとも４００μｍ以下の多角形、又は、直径４００μｍ以下の円形）とすることにより、応力緩和層１０２の膜剥がれを防ぐことができる。これにより、第１実施形態からｓ第５実施形態までの半導体パッケージが備える利点を損なうことなく、半導体パッケージの製造工程の歩留り向上や信頼性向上を図ることができる。
本発明者らは、次の条件でサンプルを作製して信頼性試験を行い、封止体の剥がれ等が発生しないことを確認した。
（実施例１）
支持基板：金属基板（弾性率：１９３ＧＰａ＠２５℃、１００℃）
応力緩和層：変性エポキシ系樹脂（弾性率：５８０ＭＰａ＠２５℃、４ＭＰａ＠１００℃）
封止体：エポキシ系樹脂（弾性率：１６ＧＰａ＠２５℃、１４．７ＧＰａ＠１００℃）
（実施例２）
支持基板：金属基板（弾性率：１９３ＧＰａ＠２５℃、１００℃）
応力緩和層：変性エポキシ系樹脂（弾性率：１０ＭＰａ＠２５℃、０．６ＭＰａ＠１００℃）
封止体：エポキシ系樹脂（弾性率：１．８ＧＰａ＠２５℃、１ＧＰａ＠１００℃）
以上のように、同一温度条件下で、支持基板の弾性率をＡ、応力緩和層の弾性率をＢ、封止体の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つように各弾性率の関係を調整することにより、支持基板と封止体との間に発生する内部応力を低減し、信頼性の高い半導体パッケージを実現することができる。
１００：半導体パッケージ
１０１：支持基板
１０２：応力緩和層
１０３：接着材
１０４：半導体デバイス
１０５：第１封止体
１０６：第１配線層
１０７：第２封止体
１０８：第２配線層
１０９：第３封止体
１１０：外部端子
１１１：平坦化層

Claims (18)

  1. 支持基板と、
    前記支持基板の主面に設けられた応力緩和層と、
    前記応力緩和層の上に配置された半導体デバイスと、
    前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、
    前記配線と電気的に接続された外部端子と、
    を備えることを特徴とする半導体パッケージ。
  2. 支持基板と、
    前記支持基板の主面に設けられた応力緩和層と、
    前記応力緩和層の上に設けられた導電層と、
    前記導電層の上に配置された半導体デバイスと、
    前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、
    前記配線と電気的に接続された外部端子と、
    を備えることを特徴とする半導体パッケージ。
  3. 支持基板と、
    前記支持基板の主面に設けられた応力緩和層と、
    前記応力緩和層の上に設けられた導電層と、
    前記導電層に囲まれ、かつ、前記応力緩和層の上に配置された半導体デバイスと、
    前記半導体デバイスを覆い、前記応力緩和層とは異なる絶縁材料からなる封止体と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線と、
    前記配線と電気的に接続された外部端子と、
    を備えることを特徴とする半導体パッケージ。
  4. 前記導電層が、少なくともキャパシタ、抵抗及びインダクタのいずれか１つを構成することを特徴とする請求項２又は３に記載の半導体パッケージ。
  5. 同一温度条件下で、前記支持基板の弾性率をＡ、前記応力緩和層の弾性率をＢ、前記封止体の弾性率をＣとするとき、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂの関係が成り立つことを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
  6. 前記応力緩和層の弾性率は、室温で２ＧＰａ以下、かつ、１００℃を超える温度で１００ＭＰａ以下であることを特徴とする請求項５に記載の半導体パッケージ。
  7. 同一温度条件下で、前記支持基板の線膨張係数をａ、前記応力緩和層の線膨張係数をｂ、前記封止体の線膨張係数をｃとするとき、ａ≦ｃ＜ｂ、又は、ａ≒ｃ＜ｂの関係が成り立つことを特徴とする請求項１〜６のいずれか１項に記載の半導体パッケージ。
  8. 前記半導体デバイスの周囲に、前記応力緩和層に設けられた開口部を有することを特徴とする請求項１〜７のいずれか１項に記載の半導体パッケージ。
  9. 前記開口部は、アライメントマークであり、少なくとも一辺が４８０μｍ以下の多角形、又は、直径４８０μｍ以下の円形であることを特徴とする請求項８に記載の半導体パッケージ。
  10. 支持基板の主面に応力緩和層を形成する工程と、
    前記応力緩和層の上に、少なくとも１つの半導体デバイスを配置する工程と、
    前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、
    前記配線と電気的に接続された外部端子を形成する工程と、
    を備えることを特徴とする半導体パッケージの製造方法。
  11. 支持基板の主面に応力緩和層を形成する工程と、
    前記応力緩和層の上に、導電層を形成する工程と、
    前記導電層の上に、少なくとも１つの半導体デバイスを配置する工程と、
    前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、
    前記配線と電気的に接続された外部端子を形成する工程と、
    を備えることを特徴とする半導体パッケージの製造方法。
  12. 支持基板の主面に応力緩和層を形成する工程と、
    前記応力緩和層の上に導電層を形成する工程と、
    前記導電層をエッチングして前記応力緩和層を露出させる工程と、
    前記応力緩和層を露出させた領域に、少なくとも１つの半導体デバイスを配置する工程と、
    前記半導体デバイスを、前記応力緩和層とは異なる材料からなる封止体で覆う工程と、
    前記封止体を貫通して前記半導体デバイスと電気的に接続された配線を形成する工程と、
    前記配線と電気的に接続された外部端子を形成する工程と、
    を備えることを特徴とする半導体パッケージの製造方法。
  13. 前記導電層をパターニングして、少なくともキャパシタ、抵抗及びインダクタのいずれか１つを形成することを特徴とする請求項１１又は１２に記載の半導体パッケージの製造方法。
  14. 同一温度条件下で、前記支持基板の弾性率をＡ、前記応力緩和層の弾性率をＢ、前記封止体の弾性率をＣとするとき、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂの関係が成り立つことを特徴とする請求項１０〜１３のいずれか１項に記載の半導体パッケージの製造方法。
  15. 前記応力緩和層の弾性率は、室温で２ＧＰａ以下、かつ、１００℃を超える温度で１００ＭＰａ以下であることを特徴とする請求項１４に記載の半導体パッケージの製造方法。
  16. 同一温度条件下で、前記支持基板の線膨張係数をａ、前記応力緩和層の線膨張係数をｂ、前記封止体の線膨張係数をｃとするとき、ａ≦ｃ＜ｂ、又は、ａ≒ｃ＜ｂの関係が成り立つことを特徴とする請求項１０〜１５のいずれか１項に記載の半導体パッケージの製造方法。
  17. 前記半導体デバイスの周囲に、前記応力緩和層をエッチングして開口部を形成することを特徴とする請求項１０〜１６のいずれか１項に記載の半導体パッケージの製造方法。
  18. 前記開口部は、アライメントマークであり、少なくとも一辺が４８０μｍ以下の多角形、又は、直径４８０μｍ以下の円形であることを特徴とする請求項１７に記載の半導体パッケージの製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6971052B2 (ja) * 2017-04-20 2021-11-24 京セラ株式会社 半導体装置の製造方法および半導体装置
JP2019121733A (ja) * 2018-01-10 2019-07-22 東京応化工業株式会社 積層体の製造方法、積層体、及び電子装置の製造方法
DE102018111989B4 (de) * 2018-05-18 2024-05-08 Rogers Germany Gmbh Elektronikmodul und Verfahren zur Herstellung desselben
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
WO2020185021A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185020A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
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EP3905323B1 (en) 2019-08-23 2024-08-14 Absolics Inc. Packaging substrate and semiconductor device comprising same
JP7476589B2 (ja) * 2020-03-16 2024-05-01 住友ベークライト株式会社 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043467A (ja) * 2000-07-31 2002-02-08 Hitachi Chem Co Ltd 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法
JP2002050721A (ja) * 2000-08-03 2002-02-15 Hitachi Cable Ltd 電子装置及びその製造方法
JP2003051569A (ja) * 2001-08-03 2003-02-21 Seiko Epson Corp 半導体装置及びその製造方法
JP4654598B2 (ja) * 2004-04-30 2011-03-23 ソニー株式会社 半導体装置およびその製造方法
JP2006179856A (ja) * 2004-11-25 2006-07-06 Fuji Electric Holdings Co Ltd 絶縁基板および半導体装置
KR101454321B1 (ko) * 2008-01-22 2014-10-23 페어차일드코리아반도체 주식회사 절연 금속 기판을 구비하는 반도체 패키지 및 그 제조방법
TWI402017B (zh) * 2008-07-23 2013-07-11 Nec Corp 半導體裝置及其製造方法
JP5167022B2 (ja) 2008-08-07 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
JP2012041422A (ja) * 2010-08-18 2012-03-01 Sekisui Chem Co Ltd 硬化性組成物及びそれを用いた光半導体装置
CN103236492B (zh) * 2013-05-07 2016-03-02 江苏梁丰照明有限公司 专用于液体照明/装饰的led封装结构及封装方法

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