JP6335652B2 - 表示装置、薄膜トランジスタの製造方法 - Google Patents

Description

本発明は、表示装置に関する技術であり、当該技術は、例えば横電界方式の液晶表示装置に適用される。

近年、従来のブラウン管に代わって、液晶、エレクトロルミネッセンス、帯電微粒子等の原理を利用した薄型で平面形状の表示パネルを有する新しい表示装置が多く使用されるようになった。これらの新しい表示装置の代表である液晶表示装置は、薄型、軽量だけでなく、低消費電力で低電圧駆動できる特徴を有している。

液晶表示装置は、２枚の基板間に液晶を封入する。片方の基板は、複数の画素がマトリクス状に配置された表示領域を有するアレイ基板であり、もう片方の基板は、カラーフィルタ、ブラックマトリクス（遮光膜）等が形成された対向基板である。アレイ基板と対向基板はシール材で貼り合わされる。

中でも、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」とも称す）型液晶表示装置は、アレイ基板上の各画素に、スイッチング素子であるＴＦＴが設けられる。これにより、各画素が独立して液晶を駆動する電圧を保持できるので、クロストークの少ない高画質な表示が可能である。

また、各画素には、ＴＦＴのオン、オフを制御するゲート配線（走査配線）と、これに交差する画像データ入力用のソース配線（信号配線）が設けられている。通常、各画素には、ゲート配線とソース配線に囲まれた領域が対応する。

横電界方式のインプレーンスイッチング（In-Plane Switching）方式の液晶表示装置は、基板面に対して略横電界を印加して表示を行う方式である。より具体的には、アレイ基板に複数の画素電極と対向電極（共通電極）とが配置される。特に初期のIn-Plane Switching方式では、画素電極と対向電極とは、同一層又は異なる層においてスリット形状又は櫛歯形状に形成され、平面視で交互に隙間を空けて配置される。

In-Plane Switching方式は、従来のＴＮ（Twisted Nematic）方式と比較して、視野角特性に優れている利点がある。しかし、この画素電極と対向電極とが平面視で交互に隙間を空けて配置される初期のIn-Plane Switching方式では、画素電極及び対向電極の電極部分は殆ど表示に寄与しない。よってＴＮ方式と比べて、光透過率が小さいという欠点がある。

この欠点を改善した横電界方式として、フリンジフィールドスイッチング（Fringe Field Switching：以下「ＦＦＳ」とも称す）方式がある。なおＦＦＳ方式は、広義ではIn-Plane Switching方式であって、画素電極と対向電極とが平面視で交互に隙間を空けて配置される横電解方式と区別されず、横電界方式やIn-Plane Switching方式と呼ばれる場合もある。

ＦＦＳ方式の液晶表示装置でも、画素電極と対向電極は、初期のIn-Plane Switching方式と同様に片側のアレイ基板上に形成される。但し、画素電極と対向電極とは絶縁膜を介して上下に重畳して配置される。また、通常、下部電極（画素電極および対向電極のうちのいずれか一方）は板（平面）形状を呈し、上部電極（画素電極および対向電極のうちの他方）は開口部を有するスリット形状、あるいは櫛歯形状を呈している。

ＦＦＳ方式では、上部電極と下部電極との間で、フリンジ電界により液晶を駆動する。従って、上部電極の電極部分よりも上側（下部電極とは反対側）に存在する液晶も駆動して表示に寄与することができる。これにより、ＦＦＳ方式はそれ以外のＩＰＳ方式よりも光透過率が向上する利点がある。

一方、In-Plane Switching方式あるいはＦＦＳ方式といった横電界方式では、対向基板の液晶側の面は、有機樹脂からなるブラックマトリクス、オーバーコート、カラーフィルタ等の絶縁膜で構成される。つまりＴＮ方式のように対向電極（共通電極）となる透明導電膜がない。このため、横電界方式では、アレイ基板上のゲート配線引き出し配線から発生する電界が対向基板に影響を与える。

上記の影響は、具体的には例えば、対向基板が電位変動を起こし、ゲート配線引き出し配線近傍の表示領域周辺に表示ムラが生じるという課題を招来した。

そこで、特許文献１では、この対策として、アレイ基板のゲート配線引き出し配線上に、絶縁膜を介してシールド電極（導電膜）を配置し、これにより上記の電界を遮蔽して表示ムラが解決することが提案されている。

なお、本願発明に関連する先行技術文献として特許文献２も挙げる。ここでは異なる層に配置された配線同士を、更に上層に配置された配線で接続する技術が開示されている。

特許第４０１１５５７号公報 特開２０００−８１６３８号公報

一般に液晶表示装置は、その検査を行うための一括駆動点灯検査回路や、ショートリングと通称される保護回路が設けられる場合もある。このような回路に採用される配線層と、ゲート配線とを接続する部位において、特許文献１に記載の構成による上記対策を実施することは、画素が集合する表示部位以外の、いわゆる額縁領域を広くすることになって好ましくない。

より具体的に言えば、特許文献１に示された構造では、ゲート配線の上方を保護膜を介して透明電極が覆うものの、透明電極と同層のゲート端子がコンタクトホールを介してゲート配線と接続される。よって、（ゲート配線と接続された）ゲート端子と、透明電極とが、相互に電気的な絶縁を保つためには、平面視上でもこれらは別の領域を占有することになる。そしてこのような占有領域の広がりは、上述の額縁領域の広がりを招来し、ひいては精細化の向上を阻むことになってしまう。

逆に、上記対策が実施できないと、上記部位の密度が高く、また面積も広くなる。よって当該部位が配置されている近傍の表示領域周辺において、表示ムラが発生してしまう。これは精細度が高い表示装置において顕著である。

本発明は、上記のような問題点を解決するためになされたものであり、横電界方式の液晶表示装置において、額縁領域を広くすることなく、表示ムラを抑制して表示品位の低下を抑制する技術を提供することを目的としている。

この発明にかかる表示装置は、アレイ基板と、前記アレイ基板に対向する対向基板とを備える。そしてその第１の態様では、前記アレイ基板が、複数のゲート配線と複数のソース配線の各交差部に対応して設けられた複数の薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極と、前記画素電極に対向した対向電極と、表示領域外に配置されて前記ゲート配線に接続された引き出し配線と、前記表示領域近傍に配置されて前記引き出し配線が他の配線層と接続する変換部と、前記変換部の上層に設けられた絶縁膜と、前記変換部と前記絶縁膜を介して対向し、透光性を有し、前記対向電極と共に共通電位が印加される導電層とを有する。

この発明にかかる表示装置の第２の態様は、その第１の態様であって、前記引き出し配線と前記他の配線層とは、前記変換部において絶縁膜を開口して設けられたコンタクトホールを介して、直接に接触して相互に電気的に接続される。

この発明にかかる表示装置の第３の態様は、その第１の態様であって、前記アレイ基板は、前記対向電極に接続された接続線と、一の前記接続線と他の前記接続線とを接続し、前記導電層とは異なる共通配線とを更に有する。

この発明にかかる薄膜トランジスタの製造方法は、ゲート配線と、前記ゲート配線上のゲート絶縁膜と、前記ゲート絶縁膜上の半導体膜とを備える構造に対して、前記構造と共に薄膜トランジスタを形成する電極と、前記ゲート配線に接続される導電膜を形成する方法である。そしてその第１の態様では、前記薄膜トランジスタを得るための前記半導体膜の整形と、前記導電膜を前記ゲート配線に接続するための前記ゲート絶縁膜および前記半導体膜の選択的除去とに採用されるエッチングマスクが、一つの写真製版工程で用いるフォトマスクを用いて得られる。

この発明にかかる薄膜トランジスタの第２の態様は、その第１の態様であって、前記エッチングマスクは凸部と開口部とを有する。そして当該第２の態様は、（ａ）前記開口部において前記半導体膜を除去し、前記ゲート絶縁膜の厚みを減じるステップと、（ｂ）前記ステップ（ａ）の後に、前記エッチングマスクの厚みを減じて前記凸部が設けられた領域にのみ前記エッチングマスクを残置するステップと、（ｃ）前記ステップ（ｂ）の後に残置された前記エッチングマスクで覆われない前記半導体膜を除去するステップと、（ｄ）前記ゲート絶縁膜の厚みが減じられた位置での前記ゲート絶縁膜を除去するステップと、（ｅ）前記ステップ（ｄ）の後に前記半導体膜上に前記電極を、前記ゲート配線上に前記導電膜を、それぞれ形成するステップとを備える。

この発明にかかる表示装置の第１の態様によれば、額縁領域を広くすることなく、表示ムラを抑制して表示品位の低下を抑制することができる。

この発明にかかる表示装置の第２の態様によれば、絶縁膜よりも上方に導電層を設けて、これを対向電極と同工程で形成できる。

この発明にかかる表示装置の第３の態様によれば、複数の対向電極同士の間での抵抗を小さくし、共通電位の相違を低減することができる。

この発明にかかる薄膜トランジスタの製造方法によれば、フォトレジストの露光、現像および剥離の工程が共用化でき、以てプロセス時間の短縮に寄与する。

実施の形態１にかかるＦＦＳ方式の液晶表示装置の構成を、模式的に示す平面図である。 アレイ基板の画素を拡大して示す、対向基板側から見た平面図である。 図２のＤ−Ｄ’線に沿った断面図である。 図１の領域Ａを拡大して示す平面図である。 図１の領域Ｂを拡大して示す平面図である。 図５のＣ−Ｃ’線に沿った断面図である。 比較例の構成を図４に対応して示す平面図である。 比較例の構成を図５に対応して示す平面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。 実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。

実施の形態１．
図１は、実施の形態１にかかるＦＦＳ方式の液晶表示装置の構成を、模式的に示す平面図である。

当該液晶表示装置は液晶表示パネル６０を有する。液晶表示パネル６０は、アレイ基板７０と、アレイ基板７０に対して平面視方向で対向する対向基板８０とを備える。

アレイ基板７０は平面視上、表示領域５０と、表示領域５０の外側の額縁領域５４とに区分される。

アレイ基板７０と対向基板８０とは、シール材（図示省略）で貼り合わされて液晶表示パネル６０を構成する。より具体的には、アレイ基板７０と対向基板８０とは、それぞれ配向膜を有しており、それらが互いに対向するように重ね合わせる。両者は有機樹脂等からなるスペーサ材で数μｍ程度の隙間が設けられ、表示領域５０を囲むように形成されたシール材によって貼り合わす。このシール材の内側の隙間に、液晶が封入される。

より具体的には、アレイ基板７０と対向基板８０とは、液晶表示パネル６０の組み立て工程において、それぞれにポリイミド等の有機樹脂からなる配向膜を塗布形成する。その後、ラビング又は光配向等の手法を用いて、液晶の分子が所定の方向に向くように配向処理を施す。

表示領域５０には複数の画素がマトリクス状に配置されて構成される。但し図１では図面の煩雑を避けるために画素の図示は省略している。

額縁領域５４にはＣＯＧ（Chip On Glass）実装技術により、ゲート配線駆動回路７１、ソース配線駆動回路７２、フレキシブル基板７４が複数の接続端子（図示せず）に対して実装される。

ゲート配線駆動回路７１は、フレキシブル基板７４と接続されたゲートＩＣ入力用配線からゲート配線駆動用の信号を入力し、これをゲート電位に変換してゲート配線引き出し配線１４に与える。

ソース配線駆動回路７２は、フレキシブル基板７４と接続されたソースＩＣ入力用配線からソース配線駆動用の信号を入力し、これをソース電位に変換してソース配線引き出し配線１５に与える。

フレキシブル基板７４は外部回路と接続する。当該外部回路は、ゲート配線駆動回路７１及びソース配線駆動回路７２に、制御信号、クロック、画像データ、駆動電圧等を供給する。

額縁領域５４にはまた、一括駆動点灯検査端子２０も設けられる。一括駆動点灯検査端子２０は、一括駆動点灯検査回路引き出し配線１７と接続される。

額縁領域５４にはまた、共通配線１１、一括駆動点灯検査回路１２、保護回路たるショートリング１３も設けられる。これらの各要素についての説明は後述する。

対向基板８０は液晶（図示省略）を介してアレイ基板７０に対向する。対向基板８０には、ガラス、プラスチック等の絶縁性基板上に、黒色有機樹脂からなるブラックマトリクス、透明有機樹脂からなるオーバーコート、カラーフィルタや配向膜等が形成される（いずれも図示省略）。

これら図示省略されたカラーフィルタやブラックマトリクス、液晶、シール材も液晶表示パネル６０の構成要素であると把握できる。

このようにして形成された液晶表示パネル６０の両面に偏光板、位相板が貼り付けられる。

液晶表示パネル６０に各種電気信号を供給するための外部回路や、透過型では液晶表示パネル６０の背面にバックライトユニットを取り付け、筐体に収納することにより液晶表示装置が得られる。

なお、液晶表示パネル６０が小型の場合、額縁領域５４の省スペース化のために、ゲート配線駆動回路７１及びソース配線駆動回路７２を一体化した駆動回路が使用されることも多い。

横電界方式の液晶表示装置では、通常は、対向基板８０の液晶側にＩＴＯ（Indium Tin Oxide）等の透明酸化導電膜からなる対向電極（共通電極）が形成されない。この場合、液晶側は誘電体たる絶縁膜は設けられるが、導電体は設けられない。このゆえに、アレイ基板７０のゲート電位に由来して生じる電界を遮蔽するシールド電極がなければ、対向基板８０の絶縁性基板、ブラックマトリクス、オーバーコート、カラーフィルタ等が、当該電界によって電位変動を起こる。これは当該電界が生じている近傍で、表示領域５０周辺に表示ムラが生じる原因になっている。

以下、当該電界を遮蔽するための構成を説明する。図２は、アレイ基板７０の画素３０を拡大して示す、対向基板８０側から見た平面図である。但し図２ではゲート絶縁膜３、保護膜７の図示は省略した。図３は、図２のＤ−Ｄ’線に沿った断面図である。

アレイ基板７０はガラス、プラスチック等の絶縁性基板１およびその上方（対向基板８０に近い方）に設けられた種々の構成要素を有している。上述のフレキシブル基板７４も絶縁性基板１上に設けられる。

絶縁性基板１上には図２において左右方向に延在するゲート配線２、ゲート配線２の上方で図２において上下方向に延在するソース配線５が、それぞれ複数設けられている。そして表示領域５０では複数のゲート配線２と複数のソース配線５との各交差部に対応して、上述のＴＦＴ（薄膜トランジスタ）１０１が設けられる。よって画素３０は表示領域５０においてマトリックス状に配置される。

通常、画素３０の各々には、赤青緑の３原色のカラーフィルタのいずれかの色が対応する。色再現性を向上するために４原色以上のカラーフィルタが使用される場合もある。

絶縁性基板１およびゲート配線２はゲート絶縁膜３で覆われる。ゲート絶縁膜３は、酸化膜、窒化膜等の無機膜からなる。さらに、ゲート配線２上の一部の領域上のゲート絶縁膜３には、半導体膜４と、これに不純物が注入されたオーミックコンタクト膜４１が積層して島状に設けられる。

ソース配線５は、ゲート配線２と交差するように、ゲート絶縁膜３上に設けられる。但しその一部はオーミックコンタクト膜４１上にも設けられる。

ゲート配線２およびソース配線５は、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金又は積層膜からなる。

なお、ゲート配線引き出し配線１４（図１参照）はゲート配線２と同工程で、共通配線１１およびソース配線引き出し配線１５（いずれも図１参照）はソース配線５と同工程で、それぞれ形成される。よってゲート配線引き出し配線１４は絶縁性基板１上に設けられ、共通配線１１およびソース配線引き出し配線１５はゲート絶縁膜３上に設けられる。

画素３０において、画素電極６が下側電極（対向基板８０から遠い方）として設けられ、対向電極８が上側電極（対向基板８０に近い方）として設けられている。画素電極６と対向電極８とは平面視方向において対向して形成される。

対向電極８が画素３０のほぼ全面を覆っているので、図２においては対向電極８の形状の輪郭としては、対向電極８の開口部８１，８２のみを細線で示した。対向電極８よりも平面視で下方に（対向基板８０から遠い側に）設けられた構成要素については、平面視上、対向電極８によって隠れている。しかし図２では煩雑を避けるために、対向電極８によって隠れている構成要素の輪郭は（通常の平面図で採用されるような）破線は採用せず、実線で示した。

但しそれ以外の上下関係（対向電極８に対する遠近関係）については破線も用いている。即ち、ある構成要素の輪郭と他の構成要素とが平面視上で重複するとき、当該ある構成要素の輪郭の方が当該他の構成要素よりも対向電極８に近ければ、当該輪郭を実線で示す。他方、当該ある構成要素の輪郭の方が対向電極８から遠ければ当該輪郭を破線で示す。

画素３０において、ソース電極５１及びドレイン電極５２と、半導体膜４と、半導体膜４直下のゲート配線２とで、スイッチング素子として機能するＴＦＴ１０１が構成される。ソース電極５１は平面視上でソース配線５から突出する。ドレイン電極５２は、その一部が画素電極６の一部に覆われつつこれと接触して電気的に接続される。あるいは、画素電極６の一部分をドレイン電極５２よりも下層に形成して、両者を電気的に接続することもできる。

ソース電極５１及びドレイン電極５２は、オーミックコンタクト膜４１と平面視上で重なって設けられており、オーミックコンタクト膜４１を介して半導体膜４と接続される。

具体的には半導体膜４上にオーミックコンタクト膜４１が整形されずに設けられた後、ソース電極５１及びドレイン電極５２がオーミックコンタクト膜４１上に設けられる。そしてソース電極５１及びドレイン電極５２から露出するオーミックコンタクト膜４１が除去される。ソース電極５１及びドレイン電極５２との間でオーミックコンタクト膜４１が除去されることで半導体膜４がＴＦＴ１０１のチャネル部となる。当該チャネル部の下方に設けられたゲート配線２がゲート電極として機能する。

なお、半導体膜４及びオーミックコンタクト膜４１は、ＴＦＴ１０１として設けられる領域だけでなく、ソース配線５に沿って延在して形成され、ソース配線５の下層に配置される場合がある。また、ソース配線５の断線抑制として、ゲート配線２とソース配線５の交差部に島状に配置される場合もある。

画素電極６は板状を呈し、液晶表示パネル６０が透過型である場合には、ＩＴＯ等の透明酸化導電膜からなる。液晶表示パネル６０が反射型である場合には、Ａｌ、Ａｇ、Ｐｔ等の金属や、これらの合金又は積層膜で、表面が高反射率の導電膜からなる場合もある。

ソース配線５、ＴＦＴ１０１、及び画素電極６等の上層には、保護膜７（図２において図示省略）がこれらを覆って設けられている。保護膜７は、酸化膜、窒化膜等の無機膜、又は有機樹脂の絶縁膜や、これらの積層膜からなる。

あるいは、図示していないが、ソース配線５及びＴＦＴ１０１等の上層に、酸化膜、窒化膜等の無機膜、又は有機樹脂の絶縁膜や、これらの積層膜からなる保護膜を覆って形成し、更にその上層に、画素電極６を形成し、さらに他の絶縁膜を形成する構成であってもよい。その場合、画素電極６は保護膜７を開口したコンタクトホールを介して、ドレイン電極５２と接続される。

このような構造でも、図３に例示された構造と同様に、画素電極６はＴＦＴ１０１と（より具体的にはその有するドレイン電極５２と）接続されることになる。

対向電極８はＩＴＯ等の透明酸化導電膜からなり、保護膜７上に設けられる。異物等によってソース配線５と対向電極８とが短絡することを抑制する観点からは、ソース配線５と対向電極８との間に設けられる層間絶縁膜（例えば図３に即して言えば保護膜７）の積層化や厚膜化は好ましい。

図２では、対向電極８が開口部８２を有するスリット形状（穴形状）を呈する場合を例示した。但し、対向電極８が櫛歯形状（開口部８２の片方が開放端となる形状）、又はストライプの形状を呈してもよい。

対向電極８にはコンタクトホール１０ｆを介して配線２９が接続される。配線２９はゲート配線２と同工程で形成できる。対向電極８は配線２９を介して共通電位を得て、開口部８２の領域の保護膜７を介して画素電極６との間にフリンジ電界を発生させる。当該フリンジ電界が液晶を駆動する。

例えば複数の画素３０は図２の平面視上における縦方向にも横方向にも隣接して設けられる。縦方向に隣接する画素３０同士では対向電極８は接続部８４によって、横方向に隣接する画素３０同士では対向電極８は接続部８６によって、それぞれ接続される。これら接続部８４，８６は対向電極８と同工程で形成され、図３の例に即して言えば、いずれも保護膜７上に設けられる。

接続部８４，８６は、画素電極６と対向する対向電極８を除いて把握されるので、これらはゲート配線２及びソース配線５の略全体を覆って格子（網目）形状を呈すると把握できる。接続部８４、８６は対向電極８の抵抗を低下させ、ゲート配線２及びソース配線５から液晶への電界を遮蔽する。

通常では、表示領域５０内のゲート配線２又はソース配線５に沿って対向基板８０において、ブラックマトリクスが設けられる。しかし接続部８４，８６が上述のようにして電界の遮蔽を行うので、横電界方式のノーマリブラックモードでは、遮光膜として作用する。よってブラックマトリクスを省略することができる。

もちろん、接続部８４、８６は、そのいずれか一方のみを設けてもよい。

なお、図２、図３ではＴＦＴ１０１上の対向電極８、接続部８４，８６において開口部８１が開口している。これは、対向電極８に供給される共通電位が、ＴＦＴの特性に影響を与えないようにするためである。

ただし、開口部８１は、ゲート配線２から液晶への電界漏れの原因になり得る。よって開口部８１の大きさはできるだけ小さくするか、ＴＦＴ１０１上に開口部８１を設けない構成を採用してもよい。

ゲート配線引き出し配線１４は（不図示のシール材を越えて）ゲート配線２と連結してゲート配線駆動回路７１の出力側へと延びてこれと接続される。ソース配線引き出し配線１５は（シール材を越えて）ソース配線５と連結してソース配線駆動回路７２の出力側へと延びてこれと接続される。よってゲート配線引き出し配線１４やソース配線引き出し配線１５は、表示領域５０に配列された画素３０の行数、列数にそれぞれ応じた本数が設けられる。しかしながら、図の煩雑を避けるため、図１では、ゲート配線引き出し配線１４やソース配線引き出し配線１５は、その一部のみを示すにとどめた。後述する共通配線引き出し配線１６、一括駆動点灯検査回路引き出し配線１７についても同様である。

詳細な図示は省略するが、アレイ基板７０上には、ゲート配線駆動回路７１の出力端子とＣＯＧ接続される接続端子が形成される。当該接続端子は、対向電極８、接続部８４，８６と同工程で形成される。ゲート配線引き出し配線１４はゲート配線２と同工程で形成され、図３のゲート配線と同様にゲート絶縁膜３及び保護膜７に覆われ、当該接続端子は保護膜７上に設けられる。よってゲート配線引き出し配線１４と当該接続端子とは、ゲート絶縁膜３及び保護膜７に設けられたコンタクトホールを介して接続される。

図４は図１の領域Ａを、図５は図１の領域Ｂを、それぞれ拡大して示す平面図である。但し、図１の領域Ａ，Ｂに従えば、正確には、図４の紙面右側、図５の紙面左側には、表示領域５０の一部が現れることになる。但し図１では領域Ａ，Ｂの描画が分かりにくくなることを回避すべく、領域Ａ，Ｂは図４、図５で示された範囲よりも広く（表示領域５０を含めて）示した。なお、隠れ線、細線の意味する内容は、図２で説明した内容と同一である。更に、画素電極６と同工程で形成される膜６１の輪郭は鎖線で示している。そして膜６１で覆われる（つまり膜６１よりも絶縁性基板１に近い）構成要素の輪郭を隠れ線とはしていない（他図においても同様）。また、図２と同様に、ゲート絶縁膜３、保護膜７の図示は省略した。

図６は図５のＣ−Ｃ’線に沿った断面図である。対向電極８はゲート配線２及びソース配線５のいずれよりも絶縁性基板１から遠いので、図５においてその輪郭は細線で示される。ゲート配線２はソース配線５よりも絶縁性基板１に近いので、ゲート配線２の輪郭がソース配線５と平面視上で重なる場合、当該輪郭は図５において隠れ線たる破線で示される。

図４では共通配線１１の紙面左側（即ち共通配線１１よりも表示領域５０から遠く、ゲート配線駆動回路７１に近い側）には、ショートリング１３が配置されている。

ショートリング１３は、導電膜たる配線５３と半導体膜４３とを有している。配線５３はソース配線５と同一工程で形成することができ、半導体膜４３は半導体膜４と同一工程で形成することができる。

配線５３は、図３で示されたドレイン電極５２と半導体膜４との接続と同様にして、オーミックコンタクト膜（図示省略）を介して半導体膜４３と接続される。

配線５３とゲート配線２（この領域近傍ではこれはゲート配線引き出し配線１４として把握することもできる）とは、変換部２１ａにおいてコンタクトホール９ａを介して接続される。コンタクトホール９ａは、平面視上、ゲート配線２と配線５３とが重複する領域の一部において、（図３や図６を参照して）ゲート絶縁膜３を貫通する。

図示を省略するが、複数のＴＦＴでダイオードで配線５３同士を接続したり、シフトレジスタを配置してもよい。

共通配線１１はソース配線５と同一工程で形成することができる。よって共通配線１１は接続部８６との間に保護膜７を挟む（共通配線１１は画素電極６が設けられない領域で設けられている）。また共通配線１１はゲート配線２と同工程で形成される配線２９との間にゲート絶縁膜３を挟む。共通配線引き出し配線１６もゲート配線２と同工程で形成することができ、図示されない位置において共通配線１１と接続部を介して接続される。

平面視上、共通配線１１と接続部８６とが重複する領域の一部において、これらに挟まれた保護膜７を貫通するコンタクトホール１０ａを設ける。コンタクトホール１０ａにおいて共通配線１１と接続部８６とが接続される。ここでは共通配線１１は膜６１で覆われる場合が図示されている。この場合にはコンタクトホール１０ａにおいて、共通配線１１は当該膜６１を介して接続部８６と接続される。

平面視上、共通配線１１が設けられない位置であって、接続部８６と配線２９とが重複する領域の一部において、これらに挟まれた保護膜７およびゲート絶縁膜３を貫通するコンタクトホール１０ｂを設ける。コンタクトホール１０ｂにおいて接続部８６と配線２９とが接続される。このようにして、接続部８６を介して共通配線１１と配線２９とが電気的に接続されることとなり、配線２９には共通配線１１から共通電位が印加される。

ショートリング１３は、表示領域５０から遠くソース配線駆動回路７２に近い側においても、隣接して併走するソース配線５（あるいはこれと連続するソース配線引き出し配線１５）同士を半導体膜４３で接続する。

上述のように、ショートリング１３においてゲート配線引き出し配線１４同士を接続するための構成は、配線５３およびそれよりも下層（絶縁性基板１に近い側：図３参照）で実現できる。よって当該構造を保護膜７を介して（当該構造よりも上層にて）覆うシールド電極９０を、接続部８６から延在させて設けることができる。これはシールド電極９０にも共通電位が供給されることに鑑みれば、ゲート配線引き出し配線１４からの電界を遮蔽する観点で好ましい。

図５では共通配線１１の紙面右側（即ち共通配線１１よりもゲート配線駆動回路７１から遠い側）には、一括駆動点灯検査回路１２が設けられている。共通配線１１の構成については図４に示された構成と同様である。

一括駆動点灯検査回路１２は、一括駆動点灯検査用ＴＦＴ駆動ゲート配線２２と、電極５５，５６と、一括駆動点灯検査回路引き出し配線１７と、半導体膜４２とを備える。

半導体膜４２と、半導体膜４２直下の一括駆動点灯検査用ＴＦＴ駆動ゲート配線２２と、電極５５，５６とで、一括駆動点灯検査用のＴＦＴ１０２が構成される。

一括駆動点灯検査用ＴＦＴ駆動ゲート配線２２と、一括駆動点灯検査回路引き出し配線１７とは、ゲート配線２と同工程で形成することができる。電極５５，５６はソース配線５と同工程で形成することができる導電膜である。半導体膜４２は半導体膜４と同工程で形成することができる（図３も参照）。

よって平面視上、ゲート配線２と電極５５とが重複する領域では（コンタクトホールが形成されている場合を除き）両者の間にゲート絶縁膜３が存在する。また、平面視上、一括駆動点灯検査回路引き出し配線１７と電極５６とが重複する領域では（コンタクトホールが形成されている場合を除き）両者の間にゲート絶縁膜３が存在する。また半導体膜４２と一括駆動点灯検査用ＴＦＴ駆動ゲート配線２２との間にはゲート絶縁膜３が存在し、平面視上で電極５５（あるいは電極５６）と半導体膜４２とが重複する領域では、両者の間にオーミックコンタクト膜が設けられる。

電極５５は変換部２１ｂにおいてゲート配線２と接続される。電極５６は変換部２１ｃにおいて一括駆動点灯検査回路引き出し配線１７と接続される。

より具体的には、平面視上、ゲート配線２と電極５５とが重複する領域の一部において、コンタクトホール９ｂが設けられる。コンタクトホール９ｂは、ゲート配線２と電極５５とに挟まれるゲート絶縁膜３を貫通する。変換部２１ｂはコンタクトホール９ｂを含む。

平面視上、一括駆動点灯検査回路引き出し配線１７と電極５６とが重複する領域の一部において、コンタクトホール１０ｃが設けられる。コンタクトホール１０ｃは、一括駆動点灯検査回路引き出し配線１７と電極５６とに挟まれるゲート絶縁膜３を貫通する。ここではコンタクトホール１０ｃ近傍において電極５６が膜６１で覆われる場合が図示されており、この場合にはコンタクトホール１０ｃにおいて電極５６は当該膜６１を介して電極８８と接続される。

コンタクトホール１０ｃの近くで電極５６が設けられていない領域であって、一括駆動点灯検査回路引き出し配線１７の上方（図５の紙面手前側）に、コンタクトホール１０ｄが設けられる。コンタクトホール１０ｄは、保護膜７とゲート絶縁膜３とを貫通する。

変換部２１ｃはコンタクトホール１０ｃ，１０ｄを含む。変換部２１ｃは更に、コンタクトホール１０ｃ，１０ｄに跨がって設けられる電極８８を含む。電極８８は、接続部８６や対向電極８と同工程で形成することができる。よって電極８８はコンタクトホール１０ｃにおいて一括駆動点灯検査回路引き出し配線１７と接続され、かつ、コンタクトホール１０ｄにおいて電極５６と接続される。即ち、電極５６と一括駆動点灯検査回路引き出し配線１７とは、電極８８を介して電気的に接続されることになる。

コンタクトホール９ａ，９ｂ，１０ａ〜１０ｄの大きさ、形状、数や位置は、任意に設計できる。

接続部８６から、表示領域５０と反対側へ延在させてシールド電極９０が設けられる。シールド電極９０は、保護膜７を介して共通配線１１および変換部２１ｂを覆う。これは、ゲート配線２から発生する電界を遮蔽する観点で好ましい。

ここではシールド電極９０は、ＴＦＴ１０２をも覆う場合が例示されている。但し、一括駆動点灯検査回路引き出し配線１７と、共通配線１１との短絡を防ぐため、電極８８はシールド電極９０と分離する。シールド電極９０はＴＦＴ１０２を覆わなくても良い。

なお、液晶表示装置の製品使用時においては、ＴＦＴ１０２をオフするために一括駆動点灯検査用ＴＦＴ駆動ゲート配線２２にはオフ電位が入力される。

また、変換部２１ｂはゲート配線２と接続されているので、ここにはゲート配線２およびゲート配線引き出し配線１４と同じ電位が入力されている。

このように、対向電極８、接続部８４，８６と同工程で形成されるシールド電極９０を用いることによって、ゲート電位に由来する電界を遮蔽することの利点を、比較例との対比によって説明する。

図７及ぶ図８は比較例の構成を示す平面図である。図７は図４に対応する領域を示し、図８は図５に対応する領域を示す。

図７に示された構造では、ショートリング１３の構造において、図４に示された構造と顕著に異なる。ショートリング１３は、配線５７と半導体膜４３とを有している。配線５７はソース配線５と同一工程で形成することができる。ショートリング１３には変換部２１ｄが設けられ、変換部２１ｄはコンタクトホール９ｃ，９ｄと、電極８７とを備える。電極８７はシールド電極９０および接続部８６と同工程で形成される。

電極８７とゲート配線２（この領域近傍ではこれはゲート配線引き出し配線１４として把握することもできる）とは、平面視上で重複する領域がある。当該領域の一部においてコンタクトホール９ｃが設けられる。コンタクトホール９ｃは、コンタクトホール１０ｂと同様に保護膜７およびゲート絶縁膜３を貫通する。

電極８７と配線５７とは、平面視上で重複する領域がある。当該領域の一部においてコンタクトホール９ｄが設けられる。コンタクトホール９ｄは、コンタクトホール１０ａと同様に保護膜７を貫通する。ここでは配線５７が膜６１で覆われる場合が図示されており、この場合にはコンタクトホール９ｄにおいて配線５７は当該膜６１を介して電極８７と接続される。

よって電極８７はコンタクトホール９ｃにおいてゲート配線２（あるいはゲート配線引き出し配線１４）と接続され、かつ、コンタクトホール９ｄにおいて配線５７と接続される。即ち、配線５７とゲート配線２（あるいはゲート配線引き出し配線１４）とは、電極８７を介して電気的に接続されることになる。

配線５７と半導体膜４３との接続は、配線５３と半導体膜４３との接続と同様である。

このような構成において、ゲート配線引き出し配線１４を（保護膜７を介して）覆うシールド電極９０と、接続部８６とは同工程で形成することができるものの、両者はショートリング１３によって分離される。シールド電極９０および接続部８６と同工程で形成される電極８７には、ゲート配線２の電位が印加されるからである。このような構造においてシールド電極９０に対して、接続部８６と同様に共通電位を印加するためには、厚さ方向において新たな層を設けるか、平面視上に新たな領域を設けて、両者を電気的に接続する必要がある。このような接続は、製造工程の増加や、額縁領域の増大を招来してしまう。

しかも電極８７はゲート配線２と同電位であるので、これをシールド電極９０が覆えないことは、表示ムラが顕在化する可能性を高める。

図８に示された構造では一括駆動点灯検査回路１２が変換部２１ｅを有しており、変換部２１ｅは図５に示された変換部２１ｂの構造と顕著に異なる。

変換部２１ｅはコンタクトホール９ｅ，９ｆと、電極８５とを備える。電極８５はシールド電極９０および接続部８６と同工程で形成される。

電極８５とゲート配線２とは、平面視上で重複する領域がある。当該領域の一部においてコンタクトホール９ｅが設けられる。コンタクトホール９ｅは、コンタクトホール１０ｂと同様に保護膜７およびゲート絶縁膜３を貫通する。

電極８５と電極５５とは、平面視上で重複する領域がある。当該領域の一部においてコンタクトホール９ｆが設けられる。コンタクトホール９ｆは、コンタクトホール１０ａと同様に保護膜７を貫通する。ここではコンタクトホール９ｆ近傍において電極５５が膜６１で覆われる場合が図示されており、この場合にはコンタクトホール９ｆにおいて電極５５は当該膜６１を介して電極８５と接続される。

よって電極８５はコンタクトホール９ｅにおいてゲート配線２と接続され、かつ、コンタクトホール９ｆにおいて電極５５と接続される。即ち、電極５５とゲート配線２とは、電極８５を介して電気的に接続されることになる。

このような電極８５は電極８７と同様に、シールド電極９０で覆うことはできない。よって図８で示された構成は、表示ムラが顕在化する可能性を高める。

このような比較例の構成に対し、本実施の形態にかかる構成、つまり図３〜図６で例示された構成では、ゲート配線２、ゲート配線引き出し配線１４、変換部２１ａ，２１ｂをシールド電極９０で覆い、しかもシールド電極９０には共通電位が供給される。よってゲート配線２、ゲート配線引き出し配線１４から発生する電界を、額縁領域を広くせずに遮蔽し、表示ムラを防止することができる。

本実施の形態１にかかる構成では、ゲート絶縁膜３、半導体膜４，４２，４３、オーミックコンタクト膜４１が積層された後、コンタクトホール９ａ，９ｂを形成するためのフォトマスクを使用して、ゲート絶縁膜３に開口を形成する工程が採用される。その後、ソース配線５，配線５３、電極５５，５６を形成する。これにより、接続部８６やシールド電極９０と同工程で形成される膜は、ゲート配線２やゲート配線引き出し配線１４を他の配線と接続するために必要とはされない。

よって上述の通り、シールド電極９０で、ゲート配線２から発生する電界を、額縁領域を広くせずに遮蔽できる。

これらのことを一般化して述べると以下のように説明できる：実施の形態１で示された液晶表示装置は、表示装置であって液晶表示パネル６０を有する。液晶表示パネル６０、はアレイ基板７０と、これに対向する対向基板８０とを備える。アレイ基板７０は、複数のＴＦＴ１０１を有しており、ＴＦＴ１０１の各々は、ゲート配線２とソース配線５との各交差部に対応して設けられる。アレイ基板７０は、ＴＦＴ１０１に接続された画素電極６と、画素電極６に対向した対向電極８とをも有する。

アレイ基板７０の表示領域５０の外側の額縁領域５４には、ゲート配線２と接続されたゲート配線引き出し配線１４が設けられる。

アレイ基板７０は、表示領域５０の近傍に配置されてゲート配線引き出し配線１４が配線５３と接続される変換部２１ａを有する。ゲート配線引き出し配線１４はゲート配線２と、配線５３はソース配線５と、それぞれ同工程で形成され、両者の間にはゲート絶縁膜３が存在する。よって配線５３は、ゲート配線引き出し配線１４とは異なる（他の）配線層である、と把握される。配線５３とゲート配線引き出し配線１４とは、ゲート絶縁膜３を開口して設けられたコンタクトホール９ａを介して、直接に接触して相互に電気的に接続される。

あるいはアレイ基板７０は、表示領域５０の近傍に配置されてゲート配線２が電極５５と接続される変換部２１ｂを有する。電極５５はソース配線５と同工程で形成され、両者の間にはゲート絶縁膜３が存在する。よって電極５５はゲート配線２とは異なる配線層である、と把握される。電極５５とゲート配線２とは、ゲート絶縁膜３を開口して設けられたコンタクトホール９ｂを介して、直接に接触して相互に電気的に接続される。

アレイ基板７０は、変換部２１ａ，２１ｂの上層に絶縁膜たる保護膜７を、保護膜７を介して変換部２１ａ，２１ｂと対向して透光性を有する導電層たるシールド電極９０を、それぞれ有する。

シールド電極９０は、接続部８６と連続し、接続部８６には対向電極８と共に、共通電位が印加される。

かかる構成を採用することにより、横電界方式の液晶表示技術を採用した当該表示装置において、額縁領域を広くすることなく、表示ムラを抑制して表示品位の低下を抑制することができる。

なお、変換部２１ａ，２１ｂの構成それ自体は、額縁領域を広くすることなく表示ムラを抑制することについての必須の要件ではない。しかしかかる構成を採用することにより変換部２１ａ，２１ｂが保護膜７よりも絶縁性基板１側で得られる。よって、保護膜７よりも上にシールド電極９０を設けて、これを対向電極８と同工程で形成できる利点がある。

配線２９は対向電極８と接続される接続線として把握できる。そして共通配線１１と配線２９のそれぞれとは、コンタクトホール１０ａ，１０ｂを介して接続される。接続部８６は共通配線１１とは異なる。

配線２９が共通配線１１に接続されるので、複数の配線２９には共通配線１１から共通電位が印加される。これによって、複数の対向電極８同士の間での抵抗を小さくし、共通電位の相違を低減することができる。

なお、同工程で形成される構成要素同士は、材料が同じであって、アレイ基板７０における層の順序も同じである、と把握できる。例えば、ゲート配線引き出し配線１４と、一括駆動点灯検査回路引き出し配線１７とは、ゲート配線２と同工程で形成することができる。ゲート配線２とは材料が同じであり、上述の例ではいずれも絶縁性基板１に対して介在物なく形成される。また配線５３および電極５５，５６とソース配線５とは材料が同じであり、コンタクトホールにおける部位では例外であるが、いずれもゲート絶縁膜３に対して介在物なく形成される。

但し、一括駆動点灯検査回路引き出し配線１７はゲート配線２やゲート配線引き出し配線１４とは異なる配線として設けられる。電極５６も配線５３、電極５５、ソース配線５とは異なる配線として設けられる。そして変換部２１ｃにおいて、電極８８は、保護膜７（あるいは更にゲート絶縁膜３）に開口されたコンタクトホール１０ｃ，１０ｄを介して、一括駆動点灯検査回路引き出し配線１７と電極５６とを接続する。

このような変換部２１ｃと類似の構成は、特許文献２で説明されており、プロセス工程の削減という利点を持つことが知られている。

シールド電極９０は、ゲート配線２やソース配線５とは異なる工程で設けられ、そのアレイ基板７０における層の順序も異なる。即ち、ゲート配線２やソース配線５の上層で、これらに対して保護膜７を介して設けられる。より具体的にはシールド電極９０は、対向電極８と同様に、アレイ基板７０において最上層（他の構成要素と比較して絶縁性基板１から最も遠い）に配置される。そしてこれにより、シールド電極９０は対向電極８と同工程で形成でき、シールド電極９０を設けるための別工程は必要ない。

実施の形態２．
本発明の第２の実施の形態では、配線５３および電極５５と、ソース電極５１およびドレイン電極５２とを、同工程で形成するために好適な製造方法を説明する。より具体的にはコンタクトホール９ａ，９ｂを形成するためのフォトマスクを、半導体膜４を形成するためのフォトマスクと共用化する。

なお、実施の形態２で説明される製造方法によって得られる構造は実施の形態１と同様であり、従って額縁領域を広げずに表示品位を向上させる効果も実施の形態１と同様である。

図９〜図１６は実施の形態２にかかる、表示装置の製造プロセスの流れを説明する断面図である。これらの図において、破断線左側ではＴＦＴ１０１（図１、図３参照）が形成されるべき領域における断面が示され、破断線右側では変換部２１ａ，２１ｂ（図４〜図６参照）が形成されるべき領域における断面が示される。

図９は、絶縁性基板１上にゲート配線２、ゲート絶縁膜３、半導体膜４、オーミックコンタクト膜４１、フォトレジスト３１が、この順に形成された後の露光工程を示す。フォトレジスト３１に公知のハーフトーンマスク３３を介して露光３２を行うことにより、領域により三段階の異なる強度の露光を行う。

ハーフトーンマスク３３は、第一の光透過性領域３３ａと第二の光透過性領域３３ｂと第三の光透過性領域３３ｃを備える。第二の光透過性領域３３ｂが、第一の光透過性領域３３ａと第三の光透過性領域３３ｃとの中間の光透過性を有する。

ここでは第一の光透過性領域３３ａとして、光を全く通さない遮光領域を採用した。但し、少なくとも第二の光透過性領域３３ｂよりも光透過性の低い領域であればよく、若干の光透過性を有する中間調露光領域としても構わない。

ここでは第三の光透過性領域３３ｃとして、殆ど光を遮断しない開口領域を採用した。但し、少なくとも第二の光透過性領域３３ｂよりも光透過性の高い領域であればよく、若干量、光を遮断する中間調露光領域としても構わない。

具体的な構成としては、均一な所定の光透過性を有する膜により形成されてもよい。あるいは露光解像度以下の微細パターンに遮光膜を形成して実質的な光透過性を落としてもよい。

この様なハーフトーンマスク３３を介して露光３２を実施することにより、フォトレジスト３１には、領域により三段階の異なる強度、即ち、三段階の異なる光量の露光が行われる。この三段階の異なる強度或いは光量の露光により、露光強度或いは露光光量に応じて、フォトレジスト３１における露光される深さ或いは度合いが異なることから、それぞれの領域には露光深さ或いは露光度合いが異なる露光領域３１ａが形成される。

実施の形態２においてはポジ型フォトレジストを用いる。よって露光強度或いは露光光量に応じて、露光強度或いは露光光量が大きい領域では、露光領域３１ａが厚く示される。

ここでは、第一の光透過性領域３３ａに対応する領域では、露光領域３１ａが形成されず、第二の光透過性領域３３ｂでは、フォトレジスト３１の膜厚方向の一部において露光領域３１ａが形成され、第三の光透過性領域３３ｃに対応する領域では、フォトレジスト３１の膜厚全てに渡って露光領域３１ａが形成される。

第一の光透過性領域３３ａが光透過性を有してもよいので、第一の光透過性領域３３ａに対応する領域においても、第二の光透過性領域３３ｂに対応する領域での露光領域３１ａよりも薄いものの、露光領域３１ａが形成されても構わない。

なお、図９では露光領域３１ａの厚みを変えて示しているが、露光強度或いは露光光量に応じてフォトレジスト３１の感光の程度が変わるものであり、必ずしも感光された領域となる露光領域３１ａの深さが変わるとは限らない。

即ち、図示された露光領域３１ａの厚さは、あくまでも感光の程度に対する目安を示したものである。従って、必ずしも感光される深さ自体を示すものではなく、感光される度合いと把握することができる。

但し、後に行う所定の条件の現像処理により、露光領域３１ａの深さ或いは露光領域３１ａの感光の度合いに応じて、露光強度或いは露光量が大きいほど、結果的に除去される露光領域３１ａの厚みが大きくなる。即ち露光強度或いは露光量が大きい領域ほど、現像後に残存するフォトレジストの膜厚が薄く形成される。

第一の光透過性領域３３ａは、ＴＦＴ１０１のチャネル部など半導体膜４でパターンを形成する領域に対応する。第三の光透過性領域３３ｃは、変換部２１ａ，２１ｂにおいてゲート絶縁膜３を開口するコンタクトホール９ａ，９ｂを形成する領域に対応する。第二の光透過性領域３３ｂは、ゲート絶縁膜３を残存させる領域に対応する。

図９を用いて説明された工程が実行された後、フォトレジスト３１に対する現像処理を行うことによって、露光領域３１ａを除去する。その結果、図１０に示される様に、凸部３４ａと、開口部３４ｃとを有したフォトレジスト３４が形成される。凸部３４ａは厚みの大きい厚膜部３４ａとして把握することもできる。

厚膜部３４ａはＴＦＴ１０１に採用される半導体膜４がパターニングされる領域に位置する。開口部３４ｃは、コンタクトホール９ａ，９ｂを形成する領域に位置する。フォトレジスト３４は後述するエッチングのためのエッチングマスクとして機能する。

続いて、フォトレジスト３４を介したドライエッチング処理を行う。これにより、開口部３４ｃにおいて露出したオーミックコンタクト膜４１、半導体膜４が除去される。更に、ゲート絶縁膜３もその厚みが減じられ、少なくともその上部（絶縁性基板１から遠い方）が除去される。これにより、開口部３４ｃにおけるゲート絶縁膜３の膜厚は、その他の領域におけるゲート絶縁膜３の膜厚よりも薄くなる。これにより、図１１に示される構造が得られる。

あるいは、開口部３４ｃにおけるゲート絶縁膜３を全て除去してコンタクトホール９ａ，９ｂにおいてゲート配線２を露出させてもよい。図１１〜図１６では変換部２１ａについての符号を採用し、その後に、変換部２１ｂについての符号を追記した。例えば図１１ではコンタクトホール９ａ，９ｂを表すのに、「９ａ（９ｂ）」と標記した。

続いて、酸素ガスを用いたプラズマ処理を用いたアッシング処理によって、フォトレジスト３４を削る減厚工程を行う。この減厚工程により、厚膜部３４ａが設けられていた領域にのみを残してフォトレジスト３４を除去する。厚膜部３４ａは、ＴＦＴ１０１に採用される半導体膜４が形成されるべき領域に対応して残存される。以上の工程により、図１２に示された構成が得られる。

なお、アッシング時間は予め決めておいてもよい。この場合、厚膜部３４ａにおける膜厚と、厚膜部３４ａ以外の膜厚とを評価しておくことで、厚膜部３４ａ以外の膜厚を全て除去可能な時間と、厚膜部３４ａにおける膜厚がエッチングされる時間との間に、アッシング時間を適宜に設定すればよい。

また、オーミックコンタクト膜４１の表面のフォトレジスト３４が除去されて、オーミックコンタクト膜４１がアッシングのプラズマに曝されたときに、発光現象が観察できる。この発光現象をモニターし、アッシング処理を停止するタイミングを決定してもよい。

続いて、残存した厚膜部３４ａをマスクとして、（残存した厚膜部３４ａで覆われない領域での）半導体膜４、オーミックコンタクト膜４１およびコンタクトホール９ａ，９ｂのゲート絶縁膜３をドライエッチングにより除去する。このドライエッチングにより、ＴＦＴ１０１に採用される形状に半導体膜４およびオーミックコンタクト膜４１がパターニングされ、併せてコンタクトホール９ａ，９ｂがゲート絶縁膜３を貫通し、ゲート配線２が露出する。これにより図１３に示す構成が得られる。上述のように、このドライエッチングに先だって、コンタクトホール９ａ，９ｂのゲート絶縁膜３が除去されていてもよい。

以上のようにしてハーフトーンマスク３３を使用し、フォトレジスト３１をアッシングする工程を追加することで、コンタクトホール９ａ，９ｂを形成するためのフォトマスクを、ＴＦＴ１０１に採用される半導体膜４およびオーミックコンタクト膜４１をパターニングするためのフォトマスクと共用し、フォトレジスト３４を得ることができる。つまり一つの写真製版工程で用いるフォトマスク（ここではハーフトーンマスク３３）でエッチングマスクを得ることになる。これはフォトレジストの露光、現像および剥離の工程が共用化でき、以てプロセス時間の短縮に寄与する。

その後、厚膜部３４ａを除去する。そして配線５３および電極５５と、ソース電極５１およびドレイン電極５２の材料となる導電層を成膜する。当該導電層にフォトレジストを塗布し、当該導電層をパターニングするためのフォトマスクを使用して露光し、現像し、ウェットエッチングし、レジストを剥離する工程を行う。これにより、ゲート配線２上に設けられる配線５３、電極５５と、オーミックコンタクト膜４１を介して半導体膜４上に設けられるソース電極５１およびドレイン電極５２とが形成され、図１４に示された構成が得られる。図１４に示された構成においてＴＦＴ１０１が実現されている。

その後、画素電極６の材料となる透明導電膜を成膜し、フォトレジスト３５を塗布し、画素電極６のパターン形成用のフォトマスクを使用して露光し、現像し、ウェットエッチングをする工程を行う。これにより、ドレイン電極５２の一部の上に、画素電極６が形成され、図１５に示す構成が得られる。

更にフォトレジスト３５は残した状態で、ドライエッチングによってソース電極５１及びドレイン電極５２から露出するオーミックコンタクト膜４１を除去する。これによりＴＦＴ１０１のチャネル部が形成され、図１６に示された構成が得られる。

このように、第２の実施の形態の技術によれば、第１の実施の形態で示された表示装置を実現するに際し、フォトマスクの共用化によるコスト削減およびアレイプロセス工程の時間短縮という効果が得られる。

変形．
上記の説明では、画素３０において対向電極８および画素電極６を、それぞれ上部電極、下部電極として配置した場合に限定した説明となっている。しかしながら、実施の形態１、２は一括駆動点灯検査回路１２やショートリング１３の構成についての工夫である。よって当該工夫は、画素３０において対向電極８および画素電極６を、それぞれ下部電極、上部電極として配置する場合にも適用できる。この場合、特に配線２９は下部電極となった対向電極に対して共通電位を供給することに好適である。

なお、本発明は、その発明の範囲内において、各実施の形態および変形を自由に組み合わせたり、各実施の形態を適宜、変形したり、変形を更に変形したり、省略したりすることが可能である。

１ 絶縁性基板、２ ゲート配線、３ ゲート絶縁膜、４，４２，４３ 半導体膜、５ ソース配線、６ 画素電極、７ 保護膜、８ 対向電極、９ａ〜９ｆ，１０ａ〜１０ｄ コンタクトホール、１１ 共通配線、１２ 一括駆動点灯検査回路、１３ ショートリング、１４ ゲート配線引き出し配線、１５ ソース配線引き出し配線、１６ 共通配線引き出し配線、１７ 一括駆動点灯検査回路引き出し配線、１８ ゲートＩＣ入力用配線、１９ ソースＩＣ入力用配線、２０ 一括駆動点灯検査端子、２１ａ〜２１ｅ 変換部、２２ 一括駆動点灯検査用ＴＦＴ駆動ゲート配線、３０ 画素、３１，３４，３５ フォトレジスト、３１ａ 露光領域、３２ 露光、３３ ハーフトーンマスク、３３ａ 第一の光透過性領域、３３ｂ 第二の光透過性領域、３３ｃ 第三の光透過性領域、３４ａ 厚膜部、３４ｃ 開口部、４１ オーミックコンタクト膜、５０ 表示領域、５１ ソース電極、５２ ドレイン電極、５４ 額縁領域、６０ 液晶表示パネル、７０ アレイ基板、７１ ゲート配線駆動回路、７２ ソース配線駆動回路、７４ フレキシブル基板、８０ 対向基板、８１，８２ 開口部、８４，８６ 接続部、９０ シールド電極、１０１ 薄膜トランジスタ。

Claims (8)

1. アレイ基板と、
   前記アレイ基板に対向する対向基板と
   を備え、
   前記アレイ基板は、
   複数のゲート配線と複数のソース配線の各交差部に対応して設けられた複数の薄膜トランジスタと、
   前記薄膜トランジスタに接続された画素電極と、
   前記画素電極に対向した対向電極と、
   表示領域外に配置されて前記ゲート配線に接続された引き出し配線と、
   前記表示領域近傍に配置されて前記引き出し配線が他の配線層と接続する変換部と、
   前記変換部の上層に設けられた絶縁膜と、
   前記変換部と前記絶縁膜を介して対向し、透光性を有し、前記対向電極と共に共通電位が印加される導電層と
   を有する、表示装置。
2. 前記引き出し配線と前記他の配線層とは、前記変換部において絶縁膜を開口して設けられたコンタクトホールを介して、直接に接触して相互に電気的に接続される、請求項１記載の表示装置。
3. 前記アレイ基板は、
   前記対向電極に接続された接続線と、
   一の前記接続線と他の前記接続線とを接続し、前記導電層とは異なる共通配線と
   を更に有する、請求項１記載の表示装置。
4. 材料および前記アレイ基板における層の順序が前記引き出し配線と前記ゲート配線と同じであり、かつ、前記引き出し配線および前記ゲート配線のいずれとも異なる第１の配線と、
   材料および前記アレイ基板における層の順序が前記ソース配線と同じであり、かつ、前記ソース配線とは異なる第２の配線と、
   前記第１の配線と前記第２の配線を前記絶縁膜に開口されたコンタクトホールを介して接続する電極と
   を更に有する、請求項１から３のいずれか一つに記載の表示装置。
5. 前記導電層は、前記ゲート配線や前記ソース配線とは前記アレイ基板における層の順序が異なる、請求項１から４のいずれか一つに記載の表示装置。
6. 前記導電層は、前記アレイ基板において最上層にあり、材料および前記アレイ基板における層の順序が前記対向電極あるいは前記画素電極と同じである、請求項１から５のいずれか一つに記載の表示装置。
7. ゲート配線と、前記ゲート配線上のゲート絶縁膜と、前記ゲート絶縁膜上の半導体膜とを備える構造に対して、前記構造と共に薄膜トランジスタを形成する電極と、前記ゲート配線に接続される導電膜を形成する方法であって、
   前記薄膜トランジスタを得るための前記半導体膜の整形と、前記導電膜を前記ゲート配線に接続するための前記ゲート絶縁膜および前記半導体膜の選択的除去とに採用されるエッチングマスクが、一つの写真製版工程で用いるフォトマスクを用いて得られる、薄膜トランジスタの製造方法。
8. 前記エッチングマスクは凸部と開口部とを有し、
   （ａ）前記開口部において前記半導体膜を除去し、前記ゲート絶縁膜の厚みを減じるステップと、
   （ｂ）前記ステップ（ａ）の後に、前記エッチングマスクの厚みを減じて前記凸部が設けられた領域にのみ前記エッチングマスクを残置するステップと、
   （ｃ）前記ステップ（ｂ）の後に残置された前記エッチングマスクで覆われない前記半導体膜を除去するステップと、
   （ｄ）前記ゲート絶縁膜の厚みが減じられた位置での前記ゲート絶縁膜を除去するステップと、
   （ｅ）前記ステップ（ｄ）の後に前記半導体膜上に前記電極を、前記ゲート配線上に前記導電膜を、それぞれ形成するステップと
   を備える、請求項７記載の薄膜トランジスタの製造方法。

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