JP6328131B2 - 容量性マイクロマシントランスデューサ及びその製造方法 - Google Patents

Description

本発明は、容量性マイクロマシントランスデューサ、特に超音波を送信及び／又は受信する容量性マイクロマシン超音波トランスデューサ（ＣＭＵＴ）を製造する方法に関する。本発明は更に、容量性マイクロマシントランスデューサ、特に超音波を送信及び／又は受信する容量性マイクロマシン超音波トランスデューサに関する。

あらゆる超音波（撮像）システムの心臓部は、電気エネルギーを音響エネルギーに、また、音響エネルギーを電気エネルギーに変換するトランスデューサである。従来では、これらのトランスデューサは、リニア（１Ｄ）トランスデューサアレイに配置された圧電性結晶から作られ、最大１０ＭＨｚの周波数において動作する。しかし、マトリクス（２Ｄ）トランスデューサアレイへの傾向及び超音波（撮像）機能を、カテーテルやガイドワイヤ内に組み込む小型化への動きは、いわゆる容量性マイクロマシン超音波トランスデューサ（ＣＭＵＴ）の開発をもたらした。ＣＭＵＴは、メンブレン（又はダイアフラム）と、メンブレン下のキャビティと、コンデンサを形成する電極とを含む。超音波の受信には、超音波がメンブレンを動かし又は振動させ、電極間の電気容量変化が検出される。これにより、超音波は、対応する電気信号に変換される。反対に、電極に印加される電気信号が、メンブレンを動かし又は振動させ、これにより、超音波が送信される。

しかし、帯電は、容量性マイクロマシン超音波トランスデューサの知られている欠点である。国際特許公開公報ＷＯ２０１０／０３２１５６Ａ２に、帯電問題を解決する特定の層構造体を有する容量性マイクロマシン超音波トランスデューサが説明されている。誘電体を含む第１の絶縁層が、第１の電極と第２の電極との間に配置される。更に、誘電体を含む第２の絶縁層が、第２の電極とキャビティとの間に配置されてもよい。特に、いわゆるＯＮＯ（酸化物−窒化物−酸化物）誘電体層が、帯電に対する解決策を提供する。

国際特許公開公報ＷＯ２０１０／０３２１５６Ａ２では、第１の誘電体絶縁層と第２の誘電体絶縁層とは、第１の電極及び第２の電極を絶縁する。このような誘電体絶縁層は、かなりの程度まで、ＣＭＵＴデバイスの全体的性能を決定する。理想的なケースでは、誘電体絶縁層は、非常に薄いか、又は、高誘電率及び高絶縁破壊電圧を有する。しかし、ＯＮＯ誘電体層にも限界があり、比較的厚い層（例えば「プラズマ化学気相成長法（ＰＥＣＶＤ）」を使用して約２５０ｎｍ）の上にしか堆積できず、また、窒化物の誘電率が、約５乃至７であるため、誘電率が低い。したがって、ＣＭＵＴの性能は、ＯＮＯ誘電体層の最小厚さ、電気絶縁破壊電圧及びその誘電率によって制限される。このようなＣＭＵＴデバイスの特定の問題は、動作電圧がかなり高く、出力圧力が比較的低いことである。したがって、当該ＣＭＵＴを更に向上させる必要性がある。

本発明は、特に性能が向上され（例えば動作電圧が減少され及び／又は出力圧力が増加され）、及び／又は、製造が容易である改良された容量性マイクロマシントランスデューサ（特に、ＣＭＵＴ）を提供することを目的とする。本発明は更に、そのような容量性マイクロマシントランスデューサ（特に、ＣＭＵＴ）を製造する改良された方法を提供することを目的とする。

本発明の第１の態様では、容量性マイクロマシントランスデューサ、特に、ＣＭＵＴを製造する方法が提示される。当該方法は、容量性マイクロマシントランスデューサのキャビティを形成するために除去可能である犠牲層を堆積させるステップと、エッチングホールを設け、キャビティを形成するために犠牲層をエッチングすることによって、犠牲層を除去するステップとを含み、原子層堆積によって、キャビティ内に第１の電極層及び第２の電極層を堆積させるステップ、及び／又は、原子層堆積によって、キャビティ内で、第１の電極層上に第１の誘電体膜を、第２の電極層上に第２の誘電体膜を堆積させるステップのうちの少なくとも１つが続いて行われる。

本発明の更なる態様では、本発明の方法によって製造される容量性マイクロマシントランスデューサ、特に、ＣＭＵＴが提示される。

本発明の更なる態様では、基板上の第１の電極層と、第１の電極層上の第１の誘電体膜と、第１の誘電体膜の上方に形成されるキャビティと、キャビティを覆う第２の誘電体膜と、第２の誘電体膜上の第２の電極層とを含み、第１の誘電体膜及び第２の誘電体膜は、キャビティの上面及び底面だけでなく、側面も覆う、容量性マイクロマシントランスデューサ、特に、ＣＭＵＴが提示される。

本発明の基本的な考えの１つは、製造方法に原子層堆積（ＡＬＤ）を使用することである。ＡＬＤ技術は、現行の処理の限界、従って、ＣＭＵＴ性能限界を解決する利点及びオプションを提供する。すべてのＣＭＵＴ機能層が、特に、従来技術の処理では一般に必要である基板を周囲環境に晒すことなく、制御された環境下において、１回の単一処理手順で堆積される製造方法が提供される。ＣＭＵＴ機能層は、具体的には、第１の電極層（第１の電極を提供する）、第１の誘電体膜（電気絶縁を提供する）、犠牲層（キャビティを形成する）、第２の誘電体膜（電気絶縁を提供する）及び第２の電極層（第２の電極を提供する）である。この処理は、全層ＡＬＤ（ＡＬ＿ＡＬＤ）ＣＭＵＴ処理とも呼ばれる。このようにして、堆積層（又は膜）のスタックを有するウェーハが実現される。ウェーハは、層スタックを成長させている間、ＡＬＤマシンから離れないため、非常にきれいな物質界面が実現される。更に、個々の層及び界面の、例えば応力及び帯電特性を制御及び微調整することによって、性能が向上される。

本発明は、ＣＭＵＴデバイス性能を著しく向上させることに関する。ＣＭＵＴデバイスを実現する１つの重要な処理ステップが、犠牲層をエッチングすることによって、キャビティの開口を形成する。このステップは更に、デバイス性能に著しく影響を及ぼす。本発明は、最初に、犠牲層をエッチングすることによってキャビティを実現し、続いて、既に存在している開口を介して、ＡＬＤによって、誘電体膜及び／又は金属層（電極層）を成長させることを提案する。これによって、キャビティを完全にきれいにすることができる。次に、誘電体膜及び／又は電極層が追加されるが、これらは、後から追加されることによって、堆積後の化学物質による攻撃を受けない。この処理オプションを適用することによって、例えば個々の層及びそれらの界面の応力及び帯電特性を制御及び微調整することによって、従来の処理、即ち、完全な「上から下への」パターニングにおいては不可能であった更なる性能向上が期待される。しかし、キャビティは、依然として、犠牲層をエッチングすることによって開けられる必要があり、エッチング後の残留物は、デバイス動作中の帯電の重要な原因となりうる。この新しい提案における重要なポイントは、最初にキャビティを実現し、次に当該キャビティ内で電極層及び誘電体膜を堆積させた後は、当該キャビティ内で追加の処理ステップが不要であり、これにより、誘電体層上の残留物のリスクを最小限にすることである。犠牲層の除去後、したがって、キャビティを開けた後、ＡＬＤによって少なくとも誘電体膜が付与されると、当該誘電体膜は、エッチング化学物質によって攻撃を受けず、これらの誘電体層上に、エッチャント残留物はない。したがって、具体的には、キャビティをエッチング残留物がないようにきれいにするステップが、犠牲層をエッチングするステップ後で、ＡＬＤによってキャビティ内で第１及び第２の電極層並びに／又は第１及び第２の誘電体膜を堆積させる前に、行われる。製造方法は、部分的に、特に「上から下への」パターニングを使用する。上から下へのパターニングは、ＣＭＵＴに、特徴的なピラミッド構造、特に階段状ピラミッド構造を与える。この典型的な横断面は、例えばＦＩＢ又はＳＥＭ（走査型電子顕微鏡）横断面を使用する分析方法を介して特定される。パターニングとは、構造体（例えば堆積層のスタック）にパターンが形成されるようにすることを意味する。パターニングは、例えば感光層が露光される（光）リソグラフィを使用して行われる。露光ツールは、ステッパと呼ばれる。レジストと呼ばれる感光層が現像される。パターンは、層内にエッチングで付けられてもよい。エッチング処理は、「湿式」処理であっても「乾式」処理であってもよい。

原子層堆積は、気相化学処理の連続使用に基づく薄膜堆積技術である。ＡＬＤ反応の大部分は、通常「前駆物質」と呼ばれる２つの化学物質を使用する。これらの前駆物質は、１回ずつ、連続的に、表面と反応する。前駆物質を成長面に繰り返し晒すことによって、薄膜が堆積される。ＡＬＤは、様々な組成の基板上に、材料の共形薄膜を堆積させる自己制限的（即ち、各反応サイクルにおいて堆積される薄膜材料量は一定である）な連続界面化学である。ＡＬＤによって堆積された層は、通常、アモルファスである。ＡＬＤによって堆積された層は、通常、高品質で、ピンホールがなく、低温で堆積できる。低処理温度によって、ＡＬＤは、ＣＭＯＳと相性が良い。誘電体絶縁層がより薄くなると、低動作電圧で出力圧力が大きくなり、受信感度が向上される。これは、メンブレンが、電極間の電気力によってキャビティの底部への方向に引き寄せられることによる。薄い誘電体膜又は高誘電率を有する材料（高イプシロン材料又は高ｋ材料とも呼ぶ）は、この電気力を著しく増加させ、これは、（クーロンの逆二乗の法則に基づいて）より大きい出力電力を生成するか又は受信感度を増加させる。これは、特に、陥没モード（即ち、例えば電極間にバイアス電圧を印加することによって、メンブレンが、動作中、キャビティの底部に部分的に接触する）で動作されるＣＭＵＴの場合に成り立つが、一般に、非陥没モードのＣＭＵＴの場合にも成り立つ。

本発明の好適な実施形態は、従属請求項において規定される。当然ながら、請求項に係るＣＭＵＴは、請求項に係る方法及び従属請求項において規定される実施形態と同様の及び／又は同一の好適な実施形態を有する。同様に、当然ながら、請求項に係る方法は、請求項に係るＣＭＵＴ及び従属請求項において規定される実施形態と同様の及び／又は同一の好適な実施形態を有する。

特に好適な実施形態では、第１の誘電体膜及び／又は第２の誘電体膜は、酸化物を含む第１の層と、高ｋ材料を含む第２の層と、酸化物を含む第３の層とを含む。したがって、誘電体絶縁層は、酸化物層（Ｏ）と、高ｋ層と、別の酸化物層（Ｏ）とを含む。つまり、高ｋ層は、２つの酸化物層（特にシリコーン酸化物）の間に挟まれている。これが、いわゆるラミネートである。高ｋは、高誘電率（例えば８以上）を指す。誘電率は、一般に、文字ｋ（又はε_ｒとも）によって略記される。このようにすると、トランスデューサ性能は、ＯＮＯ誘電体絶縁層に比べて、著しく向上される（例えば低動作電圧においてより大きい出力圧力）。したがって、ＯＮＯ誘電体絶縁層を、原子層堆積（ＡＬＤ）によって堆積された高ｋ材料によって置換することによって、動作電圧及び出力圧力に関して、ＣＭＵＴ性能が著しく向上される。更に、ＯＮＯ誘電体絶縁層に比べて、デバイスの安定性に関する同様の性能（特に時間に対する安定した出力）を達成できる。つまり、ラミネートは、超音波出力をドリフトさせる電荷を蓄積しない。

本実施形態の変形態様では、高ｋ材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）及び／又は酸化ハフニウム（ＨｆＯ_２）である。酸化アルミニウム（７乃至９、特に約８又は９のｋ又はε_ｒ）又は酸化ハフニウム（１２乃至２７、特に約１４又は２０のｋ又はε_ｒ）は、高い誘電率を有する。一例では、酸化物−酸化アルミニウム−酸化物（ＯＡＯ）からなるラミネート（交互層）がこのように提供される。別の例では、酸化物−酸化ハフニウム−酸化物（ＯＨＯ）からなるラミネート（交互層）がこのように提供される。

本実施形態の別の変形態様では、第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを含む。このようにして、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物（ＯＡＨＡＯ）からなるラミネート（交互層）が提供される。酸化アルミニウム（アルミナとも呼ぶ）は、高い電気絶縁破壊電圧と組み合わされる高い誘電率を有する。酸化ハフニウムは、より高い誘電率を有するが、絶縁破壊電圧は低い。したがって、ＯＡＨＡＯ誘電体絶縁層は、低応力、高誘電率及び高絶縁破壊電圧を組み合わせる。

別の変形態様では、第２の層は、１００ｎｍ未満の厚さを有する。したがって、非常に薄い高ｋ層が、特にＡＬＤを使用して、提供される。

一実施形態では、犠牲層を除去するステップの前に、堆積層の少なくとも１つがパターニングされる。具体的には、エッチングの前に堆積されたＣＭＵＴ機能層の少なくとも１つがパターニングされる。より具体的には、第１の電極層、犠牲層及び／又は第２の電極層がパターニングされる。このパターニングは複数のステップ、例えば最上部層をパターニングする第１のステップと、最下部層をパターニングする第２のステップとを含む。各ステップにおいて、層は、異なる（層の上面に平行な方向における）横寸法を有するようにパターニングされる。このようにして、（階段状）ピラミッド構造体が作られる。或いは、パターニングは、複数の層が同じ横寸法を有するようにパターニングされる単一のステップで行われてもよい。

一実施形態では、パターニングは、犠牲層を除去するステップの前に、原子層堆積（ＡＬＤ）によって、犠牲層上に第２の電極層を堆積させるステップと、当該第２の電極層をパターニングするステップとを含む。このようにして、第２の電極の横寸法が規定される。例えば第２の電極層は、第１の電極層よりも小さいようにパターニングされる。このようにして、「上から下への」パターニングが（例えば第１のエッチングマスクを使用して）行われる。したがって、特徴的なピラミッド構造体、特に、階段状のピラミッド構造体が提供される。

別の実施形態又は変形態様では、当該方法は、犠牲層を除去するステップの前に、原子層堆積によって、基板上に第１の電極層を堆積させるステップと、当該第１の電極層をパターニングするステップとを含む。別の実施形態又は変形態様では、当該方法は、原子層堆積によって、犠牲層を堆積させるステップと、当該犠牲層をパターニングするステップとを含む。犠牲層をパターニングすることによって、キャビティの横寸法が規定される。「上から下への」パターニングは、このようにして、（例えば第２のエッチングマスクを使用して）更に行われる。犠牲層のパターニングは、第２の電極層をパターニングするステップとは別個のステップにおいて行われてもよい。或いは、犠牲層のパターニング及び第２の電極層のパターニングは、共通のステップにおいて行われてもよい。第１の電極層をパターニングすることによって、第１の電極の横寸法が規定される。「上から下への」パターニングは、このようにして、（例えば第３のエッチングマスクを使用して）更に行われる。第１の電極層のパターニングは、第２の電極層をパターニングするステップ及び／又は犠牲層をパターニングするステップとは別個のステップにおいて行われてもよい。或いは、第１の電極層のパターニング及び犠牲層のパターニングは、共通のステップにおいて行われてもよい。これは、第２の電極層のパターニングと共通のステップにおいて行われてもよい。

別の実施形態では、ほとんどの又はすべての堆積層及び膜がパターニングされる。具体的には、ほとんどの又はすべてのＡＬＤによって堆積された層及び膜がパターニングされる。具体的には、すべてのＣＭＵＴ機能層がパターニングされる。より具体的には、第１の電極層、第１の誘電体膜、犠牲層、第２の誘電体膜及び第２の電極層がパターニングされる。このパターニングは複数のステップ、例えば最上部層をパターニングする第１のステップと、最下部層をパターニングする第２のステップとを含む。各ステップにおいて、層は、異なる（層の上面に平行な方向における）横寸法を有するようにパターニングされる。このようにして、（階段状）ピラミッド構造体が作られる。或いは、パターニングは、複数の層が同じ横寸法を有するようにパターニングされる単一のステップで行われてもよい。

別の実施形態では、当該方法は更に、堆積層を覆う誘電体層を堆積させるステップを含む。この堆積ステップは、特に、原子層堆積を使用して行われる。誘電体層は、特に、堆積層及び膜の上面及び側面を、実質的に同じ被覆率で覆う。これは、特に原子層堆積による非常に優れた階段状の被覆を提供する。

別の実施形態では、当該方法は更に、エッチングホールを設け、キャビティを形成するために犠牲層をエッチングすることによって、当該犠牲層を除去するステップを含む。このようにして、ＣＭＵＴのキャビティが容易に（例えば第４のエッチングマスクを使用して）提供される。

別の実施形態では、第１の電極層及び／又は第２の電極層は、非金属伝導材料を含む。したがって、原子層堆積技術は、１つの単一処理手順の間にＣＭＵＴのあらゆる機能層を堆積させる独自のオプションを提供する。非金属伝導材料は、例えば半導体である。

本実施形態の変形態様では、非金属伝導材料は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、ＩｒＯ_２（酸化イリジウム）、ＩＴＯ（インジウムスズ酸化物）、ＬａＮｉＯ_３及びＳｒＲｕＯ_３（ルテニウム酸ストロンチウム）を含む群から選択される少なくとも１つの材料である。これらの材料は、原子堆積法に適している。本変形態様の変形態様において、非金属伝導材料は、ＴｉＮ（窒化チタン）である。窒化チタンは、特に原子層堆積にとりわけ適している。例えば窒化チタンは、（例えばポリシリコーンに比べて）電気抵抗が低く、及び／又は、（例えばポリシリコーンに比べて）非常に薄い層として堆積できる。

別の実施形態では、第１及び第２の電極層は、それぞれ、キャビティの周りを、第１及び第２の誘電体膜に隣接して延在する。したがって、本実施形態では、犠牲層のエッチングの後、誘電体膜だけでなく、第１及び第２の電極層も、ＡＬＤによってキャビティ内に堆積される。最初に、第１及び第２の電極層が、ＡＬＤによってキャビティ内に堆積される。次に、第１及び第２の誘電体膜が、ＡＬＤによってキャビティ内に堆積される。したがって、キャビティは、誘電体膜によって囲まれる。また、キャビティとは反対側の誘電体膜の片側に、第１及び第２の電極層が、誘電体膜に隣接して位置付けられる。

代替の実施形態では、第１の電極層及び／又は第２の電極層は、金属伝導材料を含む。具体的には、金属伝導材料は、Ｎｉ（ニッケル）、銅（Ｃｕ）、Ｗ（タングステン）、Ｐｔ（白銀）、Ｉｒ（イリジウム）及びＡｌ（アルミニウム）を含む群から選択される少なくとも１つの材料を含む。例えば金属は、それらの合金であってもよい。

別の実施形態では、第１の誘電体膜及び／又は第２の誘電体膜は、炭素又は塩素残留物といった処理残留物を含む。これらの残留物は、ＡＬＤ処理に使用される前駆物質の残余物である。これは、ＣＭＵＴが原子層堆積を使用して製造されたことを示す。残留物は、例えばＸＰＳ（Ｘ線光電子分光法）又はＳＩＭＳ（二次イオン質量分析）といった他の特性分析方法を使用して検出される。

別の実施形態では、少なくとも１つのパターニングされた層及び／又は膜は、その側部において、突然に又は非連続的に終端する。つまり、層の上面及び側面は、互いに実質的に直交する。これは、ＣＭＵＴがパターニングを使用して製造されたことを示す。理想的には、層の上面と側面とは、互いに直交（９０°）、又は直角である。しかし、実際には、層は、パターニング処理（特にエッチング処理）が完全ではないことによって、幾らかの傾斜を有する、又は、意図的に傾斜が与えられる。また、様々な材料のエッチング速度も同じではない。したがって、様々な特性を有する層のスタックをパターニングする（特にエッチングする）場合、層の、その端における上面と側面とは、完全な直角とはならない。例えば張り出している構造が作成されてもよい。したがって、実質的に直交とは、７０°乃至１１０°（９０°±２０°）、８０°乃至１００°（９０°±１０°）又は８５°乃至９５°（９０±５°）の角度であると理解される。

別の実施形態では、第２の電極層は、第２の電極層よりも小さくなるようにパターニングされる。これは、ＣＭＵＴが「上から下への」パターニングを使用して製造されたことを示す。したがって、特徴的なピラミッド構造体、特に階段状のピラミッド構造体が提供される。

別の実施形態では、ＣＭＵＴは更に、第１の電極層及び／又は第２の電極層から、層の上面に直交する方向に延在する少なくとも１つの伝導性ビアを含む。したがって、伝導性ビアは、堆積層に直交又は直角である。このようにして、第１の電極、第２の電極、又は、両電極に電気的接続が提供される。例えば、伝導性ビアは、ＣＭＵＴの下のＡＳＩＣに電気的に接続される。

別の実施形態では、ＣＭＵＴは更に、堆積層及び膜を覆う誘電体層を含む。特に、誘電体層は、堆積層及び膜の上面及び側面を、同じ被覆率で覆う。これは、ＣＭＵＴが、特に原子層堆積を使用して、非常に優れた階段状の被覆を提供することを示す。具体的には、誘電体層の垂直部は、堆積層及び／又は膜に実質的に直交して延在する。上記されたように、実質的に直交するとは、７０°乃至１１０°（９０°±２０°）、８０°乃至１００°（９０°±１０°）又は８５°乃至９５°（９０±５°）の角度であると理解される。

本発明のこれらの及び他の態様は、以下に説明される実施形態を参照することにより明らかとなろう。

図１ａは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｂは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｃは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｄは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｅは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｆは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｇは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｈは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｉは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｊは、第１の実施形態によるＣＭＵＴを製造する方法を示す。 図１ｋは、第１の実施形態によるＣＭＵＴの略横断断面を示す。 図２ａは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｂは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｃは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｄは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｅは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｆは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｇは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｈは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｉは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｊは、第２の実施形態によるＣＭＵＴを製造する方法を示す。 図２ｋは、第２の実施形態によるＣＭＵＴの略横断面を示す。 図３ａは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｂは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｃは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｄは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｅは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｆは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｇは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｈは、第３の実施形態によるＣＭＵＴを製造する方法を示す。 図３ｉは、第３の実施形態によるＣＭＵＴの略横断面を示す。 図４は、ＣＭＵＴの誘電率（イプシロン）対相対音響出力圧力のグラフを示す。 図５は、誘電体全体の電界対誘電体を流れる電流の例示的なグラフを示す。

図１ａ〜図１ｋは、第１の実施形態によるＣＭＵＴ１００を製造する方法を示す。特に、図１ｂ〜図１ｊは、原子層堆積（ＡＬＤ）を使用して、１つの処理手順においてすべてのＣＭＵＴ機能層が堆積された後（図１ａを参照）の概略的な上から下への処理フローを示す。

当該方法は、ＡＬＤを使用する処理手順（図１ａを参照）から開始する。まず、第１の電極層１０が、基板（図示せず）又は誘電体層１１上に堆積される。図１ａに示される実施形態では、誘電体層１１が、当該基板と第１の電極層１０との間に提供又は堆積される。誘電体層１１は、ここでは、基板上の第１の層である。この場合、誘電体層は、特に平坦化ステップがしばしば使用されて平滑面が作成されるＡＳＩＣ上で処理を行う場合は、例えば酸化（シリコン）又は窒化（シリコン）で作られる。しかし、誘電体層１１は、省略されてもよい。次に、犠牲層３０が、第１の電極層１０上に堆積される。犠牲層３０は、後にトランスデューサのキャビティを形成するために除去可能である。その次に、第２の電極層５０が犠牲層３０上に堆積される。図１ａの実施形態では、追加の誘電体層５１が、第２の電極層５０上に堆積される。誘電体層５１は、第２の電極層５０を覆うか、又は、特に犠牲層３０を除去するために犠牲エッチングが行われる際に、第２の電極層５０を保護する。しかし、誘電体層５１も省略されてもよい。上記されたこれらの堆積ステップは、それぞれ、原子層堆積（ＡＬＤ）によって行われる。このようにすると、誘電体材料と伝導材料との交互の層からなるスタックが提供される（図１ａを参照）。したがって、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）は、ＡＬＤマシン内の１つの単一処理手順、即ち、単一ランで堆積される。つまり、ウェーハはマシンを離れないが、幾つかの（処理又は堆積）ステップが行われる。したがって、様々な材料が、１つの処理手順において互いの上に積み重ねられるが、材料は、この処理手順内の様々な（処理又は堆積）ステップで、次々と堆積される。この処理又は処理手順は、全層ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴ処理とも呼ばれる。

当該方法は更に、堆積層１０、３０、５０、５１のうちの少なくとも１つをパターニングするステップを含む。当該パターニングの例は、図１ｂ〜図１ｄを参照して説明される。当該製造方法は、「上から下へ」のパターニングを使用する。上から下へのパターニングは、ＣＭＵＴに、特徴的なピラミッド構造、特に階段状ピラミッド構造（その典型的な横断面は、例えばＦＩＢ又はＳＥＭ横断面を使用する分析方法を介して特定される）を与える。少なくとも１つのパターニングされた層及び／又は膜は、その側部において、突然に又は非連続的に終端する。つまり、１つの層の上面と側面とは、互いに実質的に直交する。これは、ＣＭＵＴが、パターニングを使用して製造されたことを示す。理想的には、層の上面と側面とは、互いに直交（９０°）する。しかし、実際には、層は、パターニング処理（特にエッチング処理）が完全ではないことによって、幾らかの傾斜を有する、又は、意図的に傾斜が与えられる。また、様々な材料のエッチング速度も同じではない。したがって、様々な特性を有する層のスタックをパターニングする（特にエッチングする）場合、層の、その端における上面と側面とは、完全な直角とはならない。例えば張り出している構造が作成されてもよい。したがって、実質的に直交とは、７０°乃至１１０°（９０°±２０°）、８０°乃至１００°（９０°±１０°）又は８５°乃至９５°（９０±５°）の角度であると理解される。

この第１の実施形態では、図１ｂから分かるように、パターニングは、第２の電極層５０をパターニングする第１のステップを含む。これは、第１のエッチングマスク（「マスク１」とラベル付けされる）を使用して行われる。このようにして、第２の電極層５０の（層の上面又は基板の上面に平行な方向における）横寸法、即ち、長さが規定される。この例では、第１のパターニングステップにおいて、第２の誘電体フィルム４０も（更には、第２の電極層５０上の追加の誘電体層５１も）パターニングされる。図から分かるように、第２の電極層５０は、第１の電極層１０よりも小さいようにパターニングされる。例えば第２の電極層５０は、リング電極の形にパターニングされてもよい。これは、音響性能に有益である。パターニングは更に、図１ｃに示されるように、犠牲層３０をパターニングする第２の（別個の）ステップを含む。これは、第２のエッチングマスク（「マスク２」とラベル付けされる）を使用して行われる。このようにして、ＣＭＵＴのキャビティの（層の上面又は基板の上面に平行な方向における）横寸法、即ち、長さが規定される。更に、図１ｄに示されるように、パターニングは、第１の電極層１０をパターニングする第３の（別個の）ステップを含む。これは、第３のエッチングマスク（「マスク３」とラベル付けされる）を使用して行われる。このようにして、第１の電極層１０の（層の上面又は基板の上面に平行な方向における）横寸法、即ち、長さが規定される。この例では、複数のパターニングステップにおいて、犠牲層３０もパターニングされる。この例では、基板上の誘電体層１１のみがパターニングされない。したがって、（誘電体層１１を除き）堆積層及び膜のほとんどが、パターニングされる。ＡＬＤ堆積後のパターニングステップが完了する。すべての堆積ＣＭＵＴ機能層１０、３０、５０、５１がパターニングされる。

後続ステップにおいて、次に図１ｅを参照して、当該方法は、堆積層及び膜１０、２０、３０、４０、５０、５１を覆う誘電体層６０を堆積させるステップを含む。この堆積ステップも、原子層堆積（ＡＬＤ）を使用して行われる。或いは、ＰＥＣＶＤといった別の技術が使用されてもよい。誘電体層６０は、堆積層及び膜１０、３０、５０、５１の上面及び側面を、実質的に同じ被覆率で覆う（例えば誘電体層６０の水平部の厚さと誘電体層６０の垂直部の厚さとは実質的に同じである）。このようにして、非常に優れた階段状の被覆（step coverage）が提供される。つまり、誘電体層６０の垂直部と誘電体層６０の水平部の厚さとは、ほぼ同じ被覆率又は厚さを有する（図１ｅを参照）。誘電体層６０の（層の上面又は基板の上面に直交する方向における）垂直部は、堆積層及び膜１０、２０、３０、４０、５０、５１に実質的に直交して延在する。理想的には、誘電体層６０の垂直部は、堆積層及び／又は膜に直交（９０°）か、又は、直角にある。しかし、実際には、誘電体層６０は、幾らかの傾斜を有する。したがって、誘電体層６０の垂直部は、完全な直角にはない。したがって、実質的に直交とは、７０°乃至１１０°（９０°±２０°）、８０°乃至１００°（９０°±１０°）又は８５°乃至９５°（９０±５°）の角度であると理解される。

次に、当該方法は、エッチングホール３２（図１ｆを参照）、特に複数のエッチングホール（例えば３つ以上）を設け、キャビティ３５（図１ｇを参照）を形成するために犠牲層３０をエッチングすることによって、犠牲層３０を除去するステップを含む。キャビティ３５は、上面９２、底面９４及び側面９６、９８を有する。エッチングホール３２の提供は、第４のエッチングマスク（「マスク４」とラベル付けされる）を使用して行われる。エッチングホール３２は、誘電体層６０に設けられる。キャビティの（層の上面又は基板の上面に直交する方向における）高さは、除去される犠牲層３０の厚さによって規定される。犠牲層３０を除去して、キャビティ３５を形成した後、キャビティ３５は、エッチング処理からの任意の残留物がないようにきれいにされる。次に、第１の誘電体膜２０及び第２の誘電体膜４０が、キャビティ３５内に、ＡＬＤによって堆積される（図１ｈを参照）。したがって、第１の誘電体膜２０は、第１の電極層１０を覆い、第２の誘電体膜４０は、第２の電極層５０を覆う。キャビティ内のＡＬＤ処理によって、上面９２及び底面９４だけが誘電体膜によって覆われるのではなく、側面９６、９８も覆われる。

次に、図１ｉを参照するに、誘電体層６０を覆う追加の層７０、具体的には、追加の誘電体層が提供される。追加層７０は、エッチングホール３２を閉じる又はシールする。

更に、当該方法は、第１の電極層１０及び第２の電極層５０からそれぞれ、層の上面（又は基板の上面）に直交する方向に延在する少なくとも１つの伝導性ビア１５、５５を設けるステップを含む。したがって、伝導性ビア１５、５５は、堆積層に直交か、又は、直角である。この例では、これは、エッチングホール６２を設け、当該エッチングホール６２を伝導材料で埋めて、伝導性ビア１５、５５を形成することによって行われる。ここでは、（追加層７０、誘電体層６０及び第１の誘電体膜２０を通り）第１の電極層１０までつながる第１のエッチングホール６２が設けられ、（誘電体層６０及び追加層７０を通り）第２の電極層５０までつながる第２のエッチングホール６２が設けられる。第１のエッチングホール６２は、第１の電極層１０からのビア１５を形成するための伝導材料が埋められる。第２のエッチングホール６２は、第２の電極層５０からのビア５５を形成するための伝導材料が埋められる。各ビア１５、５５からの（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又は、ケーブル若しくはワイヤボンドへの接続のための）外部電気接続を提供する伝導部１６が提供される。このようにして、第１の電極１０及び第２の電極５０は共に、（例えばＣＭＵＴの下のＡＳＩＣへの）電気的接続が提供される。当然ながら、第１のエッチングホール、又は、第２のエッチングホールだけが設けられてもよい。例えば第１の電極１０からの伝導性ビア１５は、基板内にも形成されてもよい。

更に、代替の方法では、第１の電極層１０及び第２の電極層５０は、キャビティ３５が形成された後に、既に形成され、きれいにされたキャビティ３５内にＡＬＤによって堆積されてもよい。この場合は、第１の電極層１０及び第２の電極層５０は、エッチングの前にパターニングされることによって形成される必要がない。

図１ｋは、第１の実施形態によるＣＭＵＴ１００の略横断面を示す。図１ｋのＣＭＵＴ１００は、具体的には、図１を参照して上記された方法を使用して製造されている。ＣＭＵＴ１００は、基板（図示せず）上の第１の（下部）電極層１０と、第１の電極層１０上の第１の誘電体膜２０と、第１の誘電体膜２０の上方に形成されるキャビティ３５と、キャビティ３５を覆う第２の誘電体膜４０と、第２の誘電体膜４０上の第２の（上部）電極層５０とを含む。キャビティ内のＡＬＤ処理によって、上面９２及び底面９４だけが誘電体膜によって覆われるのではなく、側面９６、９８も覆われる。任意選択的に、ＣＭＵＴ１００は、誘電体層１１及び誘電体層５１を含んでもよい。堆積層及び膜のほとんどが、パターニングされる。本実施形態では、すべての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０がパターニングされる。したがって、堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０のそれぞれがパターニングされる。第２の電極層５０は、第１の電極層１０よりも小さくなるようにパターニングされ（例えばリング電極の形にパターニングされ）、これは、音響性能に有益である。第２の電極層５０は、キャビティ３５より小さくなるようにパターニングされる。キャビティ３５は、第１の電極層１０よりも小さくなるようにパターニングされる。このようにして、特徴的な（階段状）ピラミッド構造体が提供される。ＣＭＵＴ１００は更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を含む。誘電体層６０は、上記されたように、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を、実質的に同じ被覆率又は厚さで覆う。誘電体層６０の垂直部は、堆積層１０、２０、３０、４０、５０に実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加層７０を含む。特に、追加層７０は、例えば２倍以上又は５倍以上で、他の層又は膜に比べて大幅に厚い（例えば層４０の厚さが約２００ｎｍであるのに対し、層７０の厚さは約１μｍである）。更に、ＣＭＵＴは、第１の電極層１０から、層の上面に直交する方向（図１ｋにおける垂直方向）に延在する伝導性ビア１５を含む。また、ＣＭＵＴ１００は、第２の電極層５０から、層の上面に直交する方向（図１ｋにおける垂直方向）に延在する伝導性ビア５５を含む。ＣＭＵＴ１００は更に、各ビア１５、５５からの（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又は、ケーブル若しくはワイヤボンドへの接続のための）外部電気接続を提供する伝導部１６を含む。ビア１５、５５は、（層又は基板の上面に直交する）垂直方向に延在し、伝導部１６は、（層又は基板の上面に平行な）水平方向に延在する。

図２ａ〜図２ｋは、第２の実施形態によるＣＭＵＴの製造方法を示す。本実施形態では、基板１が、その中に組み込まれたＡＳＩＣ２と、基板内の伝導性ビア１５とを含む。或いは、ＡＳＩＣ２は、基板１に取り付けられてもよい。当該方法は、第１の電極層１０を基板１上に堆積させることから開始する。次に、犠牲層３０が、第１の電極層１０上に堆積される。犠牲層３０は、後に、トランスデューサのキャビティを形成するために除去可能である。次に、第２の電極層５０が犠牲層３０上に堆積される。これらの堆積ステップは、それぞれ、原子層堆積（ＡＬＤ）によって行われる。このようにすると、誘電体材料と伝導材料との交互の層からなるスタックが提供される（図２ｂを参照）。したがって、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）は、１つの単一処理手順で堆積される。

当該方法は更に、すべての堆積層１０、３０、５０、具体的には、すべての堆積ＣＭＵＴ機能層１０、３０、５０をパターニングするステップを含む。本実施形態では、パターニングは、第２の電極層５０をパターニングする第１のステップ（図２ｃを参照）と、犠牲層３０と第１の電極層１０とをパターニングする第２の（別個の）ステップ（図２ｄを参照）と含む。したがって、本実施形態では、犠牲層３０及び第１の電極層１０は、共通ステップにおいてパターニングされる。第２の電極層５０をパターニングする第１のステップは、第１のエッチングマスク（マスク１）を使用して行われる。第２のパターニングステップは、第２のエッチングマスク（マスク２）を使用して行われる。図面から分かるように、第２の電極層５０は、第１の電極層１０よりも小さくなるように（例えばリング電極の形に）パターニングされる。これにより、パターニングステップは完了する。

後続ステップにおいて、図２ｅを参照するに、当該方法は、堆積層及び膜１０、３０、５０を覆う誘電体層６０を堆積させるステップを含む。この堆積ステップも、原子層堆積（ＡＬＤ）を使用して行われる。誘電体層６０は、上記されたように、堆積層及び膜１０、３０、５０の上面及び側面を、実質的に同じ被覆率又は厚さで覆う。このようにして、非常に優れた階段状の被覆が提供される。つまり、誘電体層６０の垂直部と誘電体層６０の水平部とは、ほぼ同じ被覆率又は厚さを有する（図２ｅを参照）。誘電体層６０の垂直部は、堆積層１０、３０、５０に実質的に直交して延在する。

次に、当該方法は、エッチングホール３２（図２ｆを参照）を設け、キャビティ３５（図２ｇを参照）を形成するために犠牲層３０をエッチングすることによって、犠牲層３０を除去するステップを含む。キャビティ３５は、上面９２、底面９４及び側面９６、９８を有する。エッチングホール３２は、誘電体層６０に設けられる。エッチングホール３２は、第３のエッチングマスク（マスク３）を使用して設けられる。犠牲層３０を除去して、キャビティ３５を形成した後、キャビティ３５は、エッチング処理からの任意の残留物がないようにきれいにされる。次に、第１の誘電体膜２０及び第２の誘電体膜４０が、キャビティ３５内に、ＡＬＤによって堆積される（図２ｈを参照）。したがって、第１の誘電体膜２０は、第１の電極層１０を覆い、第２の誘電体膜４０は、第２の電極層５０を覆う。キャビティ内のＡＬＤ処理によって、上面９２及び底面９４だけが誘電体膜によって覆われるのではなく、側面９６、９８も覆われる。

次に、図２ｉを参照すると、誘電体層６０を覆う追加の層７０、具体的には、追加の誘電体層が提供される。追加層７０は、エッチングホール３２を閉じる又はシールする。

更に、当該方法は、第２の電極層５０から、層の上面に直交する方向に延在する伝導性ビア５５を設けるステップを含む。したがって、伝導性ビア５５は、堆積層に直交、又は、直角である。この例では、これは、エッチングホール６２（図２ｊを参照）を設け、当該エッチングホール６２を伝導材料で埋めて、伝導性ビア５５を形成する（図２ｋを参照）ことによって行われる。エッチングホール６２の提供は、第４のエッチングマスク（マスク４）を使用して行われる。第１の電極１０への伝導性ビア１５は、基板１内に形成されている。更に、ビア５５からの外部電気接続を提供する伝導部５６が提供される。これは、追加層７０上に導電層を堆積し、次に当該導電層をパターニングすることによって行われる。これは、第５のエッチングマスク（マスク５）を使用して行われる。

図２ｋは、第２の実施形態によるＣＭＵＴ１００の横断面を示す。図２ｋのＣＭＵＴ１００は、具体的には、図２を参照して上記された方法を使用して製造されている。ＣＭＵＴ１００は、基板１上の第１の電極層１０と、第１の電極層１０上の第１の誘電体膜２０と、第１の誘電体膜２０の上方に形成されるキャビティ３５と、キャビティ３５を覆う第２の誘電体膜４０と、第２の誘電体膜４０上の第２の電極層５０とを含む。任意選択的に、ＣＭＵＴ１００は、第１の実施形態を参照して説明されたように、基板上の誘電体層１１及び第２の電極層５０上の誘電体層５１を含んでもよい。図２ｋに示される実施形態では、すべての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０がパターニングされる。第２の電極層５０は、第１の電極層１０及びキャビティ３５よりも小さくなるように、即ち、小さい（層又は基板の上面に平行な方向における）横寸法、例えば円形の場合には、小さい直径を有するように、パターニングされる。このようにして、特徴的な（階段状）ピラミッド構造体が提供される。ＣＭＵＴ１００は更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を含む。誘電体層６０は、上記されたように、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を、実質的に同じ被覆率で覆う。誘電体層６０の垂直部は、堆積層１０、２０、３０、４０、５０に実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加層７０を含む。特に、追加層７０は、例えば２倍以上又は５倍以上で、他の層又は膜に比べて大幅に厚い（例えば層４０の厚さが約２００ｎｍであるのに対し、層７０の厚さは約１μｍである）。なお、図２ｋでは、追加層７０は、概略的にしか示されていないが、追加層７０は、図１ｋに示される追加層７０と同様に、誘電体層６０の形状に従う。更に、ＣＭＵＴは、第２の電極層５０から、層の上面に直交する方向（図２ｋにおける垂直方向）に延在する伝導性ビア５５を含む。ＣＭＵＴ１００は更に、ビア５５からの（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又は、ケーブル若しくはワイヤボンドへの接続のための）外部電気接続を提供する伝導部５６を含む。また、ＣＭＵＴ１００は、第１の電極１０からの伝導性ビア１５を含む。伝導性ビア１５は、基板１内に形成されている。ビア１５、５５は、（層又は基板の上面に直交する）垂直方向に延在し、伝導部５６は、（層又は基板の上面に平行な）水平方向に延在する。

更に、代替の方法では、第１の電極層１０及び第２の電極層５０は、キャビティ３５が形成された後に、既に形成され、きれいにされたキャビティ３５内にＡＬＤによって堆積されてもよい。この場合は、第１の電極層１０及び第２の電極層５０は、エッチングの前にパターニングされることによって形成される必要がない。図３ａ〜図３ｉは、第３の実施形態によるＣＭＵＴの製造方法を示す。図３ａ〜図３ｈの第３の実施形態による方法は、図２ａ〜図２ｋの第２の実施形態による方法と同様である。しかし、第２の実施形態に比べて、第２の電極層５０を単独でパターニングする図２ｃのステップは省略されている。したがって、第３の実施形態では、使用されるエッチングマスクの数は少ない。

第３の実施形態においても、基板１が、その中に組み込まれたＡＳＩＣ２と、基板内の伝導性ビア１５とを含む。当該方法は、第１の電極層１０を基板１上に堆積させることから開始する。次に、犠牲層３０が、第１の電極層１０上に堆積される。犠牲層３０は、後に、トランスデューサのキャビティを形成するために除去可能である。次に、第２の電極層５０が犠牲層３０上に堆積される。これらの堆積ステップは、それぞれ、原子層堆積（ＡＬＤ）によって行われる。このようにすると、誘電体材料と伝導材料との交互の層からなるスタックが提供される（図３ａを参照）。したがって、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）は、１つの単一処理手順で堆積される。

当該方法は更に、すべての堆積層及び膜１０、３０、５０、具体的には、すべての堆積ＣＭＵＴ機能層１０、３０、５０をパターニングするステップを含む。本実施形態では、パターニングは、第２の電極層５０と、犠牲層３０と、第１の電極層１０とをパターニングする共通ステップ（図３ｂを参照）を含む。したがって、本実施形態では、すべての堆積層（第２の電極層５０、犠牲層３０及び第１の電極層１０）が、共通のステップでパターニングされる。図面から分かるように、すべての堆積層及び膜１０、３０、５０が、同じ（層又は基板の上面に平行な方向における）横寸法、例えば円形の場合には、直径を有する。共通パターニングステップは、第１のエッチングマスク（マスク１）を使用して行われる。これにより、パターニングステップは完了する。

後続ステップにおいて、図３ｃを参照するに、当該方法は、堆積層及び膜１０、３０、５０を覆う誘電体層６０を堆積させるステップを含む。この堆積ステップも、原子層堆積（ＡＬＤ）を使用して行われる。誘電体層６０は、堆積層及び膜１０、３０、５０の上面及び側面を、実質的に同じ被覆率で覆う。このようにして、非常に優れた階段状の被覆が提供される。つまり、誘電体層６０の垂直部と誘電体層６０の水平部とは、ほぼ同じ被覆率又は厚さを有する（図３ｃを参照）。

次に、当該方法は、エッチングホール３２（図３ｄを参照）を設け、キャビティ３５（図３ｅを参照）を形成するために犠牲層３０をエッチングすることによって、犠牲層３０を除去するステップを含む。キャビティ３５は、上面９２、底面９４及び側面９６、９８を有する。エッチングホール３２は、誘電体層６０に設けられる。図３ｄ及び図３ｅに示されるように、エッチングホール３２は、第２の電極層５０には設けられず、第２の電極層５０に隣接するどこかに設けられることが好適である。図３ｄ及び図３ｅの破線によって示されるように、エッチングホール３２は、誘電体層６０から、第２の電極層５０の側を通って延在する。エッチングホール３２は、第２のエッチングマスク（マスク２）を使用して設けられる。次に、犠牲層３０を除去し、キャビティ３５を形成するために、キャビティ３５は、エッチング処理からの任意の残留物がないようにきれいにされる。次に、第１の誘電体膜２０及び第２の誘電体膜４０が、キャビティ３５内にＡＬＤによって堆積される（図３ｆを参照）。したがって、第１の誘電体膜２０は、第１の電極層１０を覆い、第２の誘電体膜４０は、第２の電極層５０を覆う。キャビティ内のＡＬＤ処理によって、上面９２及び底面９４だけが誘電体膜によって覆われるのではなく、側面９６、９８も覆われる。

次に、図３ｇを参照すると、誘電体層６０を覆う追加の層７０、具体的には、追加の誘電体層が提供される。追加層７０は、エッチングホール３２を閉じる又はシールする。

更に、当該方法は、第２の電極層５０から、層の上面に直交する方向に延在する伝導性ビア５５を設けるステップを含む。したがって、伝導性ビア５５は、堆積層に直交、又は、直角である。この例では、これは、エッチングホール６２（図３ｈを参照）を設け、当該エッチングホール６２を伝導材料で埋めて、伝導性ビア５５を形成する（図３ｉを参照）ことによって行われる。エッチングホール６２の提供は、第３のエッチングマスク（マスク３）を使用して行われる。第１の電極１０への伝導性ビア１５は、基板１内に形成されている。更に、ビア５５からの外部電気接続を提供する伝導部５６が提供される。これは、追加層７０上に導電層を堆積させ、次に当該導電層をパターニングすることによって行われる。これは、第４のエッチングマスク（マスク４）を使用して行われる。

図３ｉは、第３の実施形態によるＣＭＵＴ１００の横断面を示す。図３ｉのＣＭＵＴ１００は、具体的には、図３を参照して上記された方法を使用して製造されている。ＣＭＵＴ１００は、基板１上の第１の電極層１０と、第１の電極層１０上の第１の誘電体膜２０と、第１の誘電体膜２０の上方に形成されるキャビティ３５と、キャビティ３５を覆う第２の誘電体膜４０と、第２の誘電体膜４０上の第２の電極層５０とを含む。任意選択的に、ＣＭＵＴ１００は、第１の実施形態を参照して説明されたように、基板上の誘電体層１１及び第２の電極層５０上の誘電体層５１を含んでもよい。図３ｉに示される実施形態では、すべての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０が共通ステップにおいてパターニングされる。したがって、すべての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０は、同じ（層又は基板の上面に平行な方向における）横寸法、例えば円形の場合には、直径を有するようにパターニングされる。したがって、本実施形態では、特徴的な（階段状）ピラミッド構造体は提供されない。ＣＭＵＴ１００は更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を含む。誘電体層６０は、上記されたように、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を、実質的に同じ被覆率で覆う。誘電体層６０の垂直部は、堆積層１０、２０、３０、４０、５０に実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加層７０を含む。特に追加層７０は、例えば２倍以上又は５倍以上で、他の層又は膜に比べて大幅に厚い（例えば層４０の厚さが約２００ｎｍであるのに対し、層７０の厚さは約１μｍである）。なお、図３ｈでは、追加層７０は、概略的にしか示されていないが、追加層７０は、図１ｋに示される追加層７０と同様に、誘電体層６０の形状に従う。更に、ＣＭＵＴは、第２の電極層５０から、層の上面に直交する方向（図３ｉにおける垂直方向）に延在する伝導性ビア５５を含む。ＣＭＵＴ１００は更に、ビア５５からの（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又は、ケーブル若しくはワイヤボンドへの接続のための）外部電気接続を提供する伝導部５６を含む。また、ＣＭＵＴ１００は、第１の電極１０からの伝導性ビア１５を含む。伝導性ビア１５は、基板１内に形成されている。ビア１５、５５は、（層又は基板の上面に直交する）垂直方向に延在し、伝導部は、（層又は基板の上面に平行な）水平方向に延在する。

更に、代替の方法では、第１の電極層１０及び第２の電極層５０は、キャビティ３５が形成された後に、既に形成され、きれいにされたキャビティ３５内にＡＬＤによって堆積されてもよい。この場合は、第１の電極層１０及び第２の電極層５０は、エッチングの前にパターニングされることによって形成される必要がない。

好適には、図示される実施形態のいずれにおいても、第１の誘電体膜２０及び第２の誘電体膜４０は、それぞれ、酸化物を含む第１の層と、高ｋ材料を含む第２の層と、酸化物を含む第３の層とを含む。したがって、誘電体絶縁層２０、４０は、酸化物層（Ｏ）と、高ｋ層と、もう１つの酸化物層（Ｏ）とを含む。つまり、高ｋ層は、２つの酸化物層（特にシリコーン酸化物）の間に挟まれている。具体的には、高ｋ材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）及び／又は酸化ハフニウム（ＨｆＯ_２）であってよい。例えば酸化物−酸化アルミニウム−酸化物（ＯＡＯ）からなるラミネート（交互層）が提供される。別の例では、第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを含む。このようにして、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物（ＯＡＨＡＯ）からなるラミネート（交互層）が提供される。

堆積層の誘電率は、通常、材料の密度、従って、処理温度（層が形成される温度）といった堆積又は処理設定に依存する。酸化アルミニウムは、堆積又は処理設定に依存して、７乃至９の誘電率（ｋ又はε_ｒ）を有する。例えば酸化アルミニウムの誘電率は、７．５（例えば約２６５℃の低温で堆積）、８（例えば約３５０℃の高温で堆積）又は９であってよい。酸化ハフニウムは、堆積又は処理設定に依存して、１２乃至２７の誘電率（ｋ又はε_ｒ）を有する。例えば酸化ハフニウムの誘電率は、１４、２０又は２５であってよい。酸化アルミニウム−酸化ハフニウム−酸化アルミニウムからなるラミネートの誘電率は、例えば１０である。

好適には、図示される実施形態のそれぞれにおいて、第１の電極層１０及び第２の電極層５０は、それぞれ、非金属伝導材料（例えば半導体）を含む。例えば非金属伝導材料は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、ＩｒＯ_２（酸化イリジウム）、ＩＴＯ（インジウムスズ酸化物）、ＬａＮｉＯ_３及びＳｒＲｕＯ_３（ルテニウム酸ストロンチウム）を含む群から選択される少なくとも１つの（又は１つだけの）材料である。これらの材料は、原子層堆積に適している。特に、非金属伝導材料は、窒化チタン（ＴｉＮ）である。窒化チタン（ＴｉＮ）は、約３０乃至７０μΩｃｍの伝導率を有し、優れた導体であると見なされる。更に、（５００μΩｃｍのオーダーの伝導率を有する）ポリシリコンを使用することもできる。当然ながら、電極層の材料は、特にＮｉ（ニッケル）、銅（Ｃｕ）、Ｗ（タングステン）、Ｐｔ（白金）、Ｉｒ（イリジウム）及びＡｌ（アルミニウム）を含む群から選択される少なくとも１つの（又は１つだけの）材料を含む例えば金属といった任意の他の伝導材料であってもよい。例えば金属は、その合金であってもよい。例えばアルミニウムは、３μΩｃｍのオーダーの伝導率を有する。いずれにせよ、電極、金属及び非金属の伝導材料は、（例えばＡＬＤマシンにおける）ＡＬＤによる堆積に適していなければならない。

誘電体層６０及び／又は追加層７０は、例えば酸化物（特に酸化シリコン）、窒化物（特に窒化シリコン）又は両者の組み合わせであるか又はこれらを含む。例えば誘電体層６０は、酸化（シリコン）及び窒化（シリコン）の組み合わせであるか又は当該組み合わせを含む。例えば追加層７０は、窒化（シリコン）を含む。しかし、当然ながら、任意の他の適切な誘電体材料を使用してもよい。誘電体層６０は、例えばＡＬＤによって又はＰＥＣＶＤによって堆積される。追加層７０は、その厚さが高いことにより、特にＰＥＣＶＤによって堆積される。特に、犠牲層３０は、誘電体絶縁層２０、４０とは異なる材料（異なるエッチング特性を有する）で作られる。このようにすると、犠牲層は、選択的に除去される。

図４は、ＣＭＵＴの誘電率（イプシロン）対相対音響出力圧力のグラフを示す。図４は、シミュレーションに基づいている。全ての寸法（間隙厚さ、誘電体厚さ等）は、一定であると仮定する。黒丸印は、ＡＬＤによって堆積された酸化ハフニウム（ＨｆＯ_２）を示す（ここでは、１４のイプシロン）。白丸印は、ＯＮＯを示す。ひし形印は、ＡＬＤによって堆積された酸化アルミニウム（Ａｌ_２Ｏ_３）を示す（ここでは、８のイプシロン）。グラフから分かるように、高ｋ材料は、バイアス電圧を印加できる限り、出力圧力をほぼ２倍にする（例えばＡｌ_２Ｏ_３について約７０％）。

図５は、誘電体全体の電界対誘電体を流れる電流の例示的なグラフを示す。電界対電流のグラフは、ＯＮＯ及び高温の酸化アルミニウムＡｌ_２Ｏ_３のそれぞれについて示されている。図５から分かるように、同じ電界値に対し、（高温の）酸化アルミニウムＡｌ_２Ｏ_３の方が、ＯＮＯに比べてリーク電流が少ない。また、（高温の）酸化アルミニウムＡｌ_２Ｏ_３に対し、ＯＮＯと比べて少なくとも同じバイアス電圧を印加することができる。

原子層堆積（ＡＬＤ）技術を使用して製造される高ｋ誘電体層及び層スタックを提供することによって、ＣＭＵＴの性能が（例えば動作電圧が減少され及び／又は（音響）出力圧力が増加されることによって）向上されることが示された。具体的には、金属電極の代わりに非金属電極（例えばＴｉＮ）を提供することによって、ＡＬＤ技術は、１つの単一処理ステップの間に、すべてのＣＭＵＴ機能層を堆積させるという独特のオプションを提供する。したがって、より高い実効誘電率を有する誘電体スタックが、誘電体層における電荷トラップによるＣＭＵＴの同様の又はより低いドリフトと組み合わされる性能向上を提供する。全層ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴ処理は、個々の層及びそれらの界面の特性を調整することによって、ＣＭＵＴ性能を更に向上させるオプションを提供するので、非常に有益である。ＡＬ−ＡＬＤ技術は、上から下へのパターニングと共に、様々な誘電体間の高品質の界面を確実にし、操作者の介入をあまり多く必要としない。

ＣＭＵＴにおいて、ある層がＡＬＤによって堆積されたかどうかが検出される。一例において、ＡＬＤによって堆積された場合、第１の誘電体膜２０及び／又は第２の誘電体膜４０は、炭素又は塩素残留物といった処理残留物を含む。残留物は、例えばＸＰＳ（Ｘ線光電子分光法）又はＳＩＭＳ（二次イオン質量分析）といった他の特性分析方法を使用して検出される。別の例では、誘電体絶縁層２０、４０の第２の層は、１００ｎｍ未満の厚さを有する。このように非常に薄い高ｋ層は、ＡＬＤを使用することによって（のみ）提供可能である。

本明細書において説明される方法（ＡＬ−ＡＬＤ）では、まず、スタックのほぼすべての層が堆積され、次にパターニングされる（そして、最後に、キャビティもシールする誘電体層が堆積される）。したがって、この方法によって製造されたＣＭＵＴについて、メンブレンに隣接する領域におけるＣＭＵＴの横断面において、すべて又はほとんどの誘電体層が除去されるか又は存在しない。しかし、例えばスパッタリングといった別の方法（ＡＬＤ以外）で製造されたＣＭＵＴについては、メンブレンに隣接する領域におけるＣＭＵＴの横断面において、ＣＭＵＴを構成するすべて又はほとんどの誘電体層が存在する。

ＡＬＤによって堆積された層（特にＡｌ_２Ｏ_３及び／又はＨｆＯ_２からなる層）は、次の特徴のうちの１つ以上を示す：
（１）ＡＬＤによって堆積されたＡｌ_２Ｏ_３の階段状の被覆は、例えばスパッタリングされたＡｌ_２Ｏ_３に比べて、非常に優れ、非常に共形性が高い。これは、例えば（横断面）ＳＥＭにおいて検出可能である。
（２）ＡＬＤ−酸化物は、帯電影響をよりうまく制御でき、また、リーク電流は大幅に低い（これはピンホールがないことによる）。この点は、容量−電圧−測定結果（ＣＶ曲線）に現れる。
（３）Ａｌ_２Ｏ_３の組成が（例えばスパッタリングされたＡｌ_２Ｏ_３に比べて）異なり、ＲＢＳ及び／又はＸＰＳによって検出可能である。
（４）（例えばスパッタリングされたＡｌ_２Ｏ_３では見つけられない）炭素といった典型的な処理残留物がＸＰＳ又はＳＩＭＳによって検出される。

ほんの一例として、ＳＩＭＳ（二次イオン質量分析）を使用して、スパッタリングされた酸化アルミニウムと、ＡＬＤによって堆積された酸化アルミニウムとの違いを検出することができる。例えばスパッタリング処理では、アルゴンが使用され、その残余物がスパッタリングされた層内に見つけられる（例えば数パーセント）。これは、ＳＩＭＳ（二次イオン質量分析）によって容易に検出される。

ＯＡＯ誘電体絶縁層における酸化物層（Ｏ）の機能は、ＯＮＯ誘電体絶縁層における酸化物層（Ｏ）に比べて、非常に異なっている。ＯＮＯ誘電体絶縁層における酸化物層（Ｏ）は、電気的な理由で存在している。酸化物層（Ｏ）なしでは、ＣＭＵＴデバイスは著しく帯電し、これは、性能を深刻に劣化させる。実際には、（ＰＥＣＶＤによって堆積された）単一のＯ層の最小厚さは、約５０ｎｍである。ＯＮＯ誘電体絶縁層における酸化物層（Ｏ）は、処理の理由で存在している。酸化物層がなければ（即ち、アルミナ層のみ）、層は、非常に大きな機械的応力を受けることが分かり、これは、メンブレンを極端に変形させ、ＣＭＵＴデバイスは動作不能となる。しかし、ＯＡＯ誘電体絶縁層を使用すると、応力レベルは低い。酸化物層は薄くできる。更に、ＯＡＯ誘電体絶縁層は、アルミナ層だけに比べて、より優れた電気的挙動を有する。

容量性マイクロマシントランスデューサは、超音波が関与するＣＭＵＴとして説明された。しかし、当然ながら、容量性マイクロマシントランスデューサは、例えば圧力センサ又は圧力トランスデューサとして、他の用途にも使用される。

容量性マイクロマシントランスデューサ、特にＣＭＵＴは、単一のセル、特にＣＭＵＴセルを含むか又は当該セルである。しかし、当然ながら、容量性マイクロマシントランスデューサ、特にＣＭＵＴは、複数のセル（特にＣＭＵＴセル）又はセルアレイを含んでもよい。容量性マイクロマシントランスデューサ、特にＣＭＵＴ及び／又はその層は、円形の形状を有する。しかし、矩形又は六角形といった他の形状を使用してもよい。

本発明は、図面及び上記説明において詳細に例示かつ説明されたが、当該例示及び説明は、例示的であって限定的に解釈されるべきではない。本発明は、開示された実施形態に限定されない。開示された実施形態に対する他の変形態様も、図面、開示内容及び従属請求項を検討することにより、請求項に係る発明を実施する当業者には理解されかつ実施可能である。

請求項において、「含む」との用語は、他の要素又はステップを排除するものではなく、また、「ａ」又は「ａｎ」との不定冠詞も、複数形を排除するものではない。単一の要素又は他のユニットが、請求項に記載される幾つかのアイテムの機能を果たしてもよい。特定の手段が相互に異なる従属請求項に記載されるからといって、これらの手段の組み合わせを有利に使用することができないことを示すものではない。

請求項における任意の参照符号は、範囲を限定しているものと解釈されるべきではない。

Claims (12)

1. 容量性マイクロマシントランスデューサを製造する方法であって、
   第１の電極層を堆積するステップと、
   前記容量性マイクロマシントランスデューサのキャビティを形成するために除去可能である犠牲層を堆積させるステップと、
   第２の電極層を堆積するステップと、
   エッチングホールを設け、前記犠牲層をエッチングすることによって、前記犠牲層を除去して、上面、底面及び側面を備える前記キャビティを形成するステップと、
   原子層堆積によって、前記キャビティ内で、前記第１の電極層上に第１の誘電体膜を、前記第２の電極層上に第２の誘電体膜を堆積させるステップとを含み、
   堆積された前記第１の誘電体膜及び堆積された前記第２の誘電体膜は、前記キャビティの前記上面、前記底面及び前記側面を覆う、方法。
2. 前記犠牲層を除去するステップの前に、堆積された層の少なくとも１つをパターニングするステップを含む、請求項１に記載の方法。
3. 前記犠牲層を除去するステップの前に、原子層堆積によって、前記犠牲層上に前記第２の電極層を堆積させるステップと、前記第２の電極層をパターニングするステップとを更に含む、請求項２に記載の方法。
4. 前記犠牲層を除去するステップの前に、原子層堆積によって、基板上に前記第１の電極層を堆積させるステップと、前記第１の電極層をパターニングするステップとを更に含む、請求項２に記載の方法。
5. 原子層堆積によって、前記犠牲層を堆積させるステップと、前記犠牲層をパターニングするステップとを更に含む、請求項２に記載の方法。
6. 前記犠牲層を除去するステップの前に、原子層堆積によって、前記犠牲層を覆う誘電体層を堆積させるステップを更に含む、請求項１に記載の方法。
7. 基板上の第１の電極層と、
   前記第１の電極層上の第１の誘電体膜と、
   前記第１の誘電体膜の上方に形成されるキャビティと、
   前記キャビティを覆う第２の誘電体膜と、
   前記第２の誘電体膜上の第２の電極層と、
   前記基板の中に組み込まれたＡＳＩＣと、
   を含み、
   前記第１の誘電体膜及び前記第２の誘電体膜は、前記キャビティの上面及び底面だけでなく、側面も覆っており、
   前記ＡＳＩＣは、前記基板の中に埋め込まれた伝導性ビアによって前記第１の電極層に接続されており、
   前記伝導性ビアは、前記基板を通じて、前記ＡＳＩＣから前記第１の電極層へ延びている、
   容量性マイクロマシントランスデューサ。
8. 前記堆積された層のうちの少なくとも１つはパターニングされる、請求項７に記載のトランスデューサ。
9. 前記第１の電極層及び／又は前記第２の電極層は、非金属伝導材料を含み、前記非金属伝導材料は、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＩｒＯ_２、ＩＴＯ、ＬａＮｉＯ_３及びＳｒＲｕＯ_３を含む群から選択される少なくとも１つの材料である、請求項７に記載のトランスデューサ。
10. 前記少なくとも１つのパターニングされた層及び／又は膜は、前記層及び／又は膜の側部において、突然に又は非連続的に終端する、請求項８に記載のトランスデューサ。
11. 前記堆積された層及び膜を覆う誘電体層を更に含み、前記誘電体層は、前記堆積された層及び膜の上面及び側面を、実質的に同じ被覆率で覆う、請求項７に記載のトランスデューサ。
12. 前記第１の誘電体膜及び／又は前記第２の誘電体膜は、酸化物を含む第１の層と、高ｋ材料を含む第２の層と、酸化物を含む第３の層とを含む、請求項７に記載のトランスデューサ。