JP6209537B2 - 容量性マイクロマシン・トランスデューサ及びこれを製造する方法 - Google Patents

Description

本発明は、容量性マイクロマシン・トランスデューサ、特に超音波を送信及び／又は受信する容量性マイクロマシン超音波トランスデューサ（ＣＭＵＴ）を製造する方法に関する。本発明は更に、容量性マイクロマシン・トランスデューサ、特に超音波を送信及び／又は受信する容量性マイクロマシン超音波トランスデューサ（ＣＭＵＴ）に関する。

任意の超音波（撮像）システムの心臓は、電気エネルギーを音響エネルギーに、及びこの逆に変換するトランスデューサである。伝統的に、これらのトランスデューサは、線形（１Ｄ）トランスデューサアレイにおいて配置される圧電結晶から製造され、１０ＭＨｚまでの周波数で作動する。しかしながら、マトリクス（２Ｄ）トランスデューサアレイへのトレンド、並びにカテーテル及びガイドワイヤへと超音波（撮像）機能を一体化する小型化への傾向は、いわゆる容量性マイクロマシン超音波トランスデューサ（ＣＭＵＴ）の発展をもたらした。ＣＭＵＴは、メンブレン（又は、隔膜）、メンブレンの下のキャビティ、及びコンデンサを形成する電極を有する。超音波を受信するとき、超音波は、メンブレンが移動する又は振動することをもたらし、電極間の静電容量における変動が検出されることができる。これにより、超音波は、対応する電気信号へと変換される。逆に、電極に適用される電気信号は、メンブレンが移動する又は振動することをもたらし、これにより、超音波が送信される。

しかしながら、充電は、容量性マイクロマシン超音波トランスデューサの既知の不利な点である。ＷＯ２０１０／０３２１５６Ａ２号は、充電問題を解決する特定の層構造を持つ容量性マイクロマシン超音波トランスデューサを表す。誘電体を有する第１の絶縁層が、第１の電極及び第２の電極の間に配置される。更に、誘電体を有する第２の絶縁層が、第２の電極及びキャビティの間に配置されることができる。特に、いわゆるＯＮＯ（酸化物−窒化物−酸化物）誘電体層は、充電へのソリューションを提供する。

ＷＯ２０１０／０３２１５６Ａ２号において、第１の絶縁層分離層及び第２の絶縁層分離層は、第１の電極及び第２の電極を電気的に絶縁する。斯かる絶縁層分離層は、ＣＭＵＴデバイスの全体の性能をかなりの程度まで決定する。理想の場合、絶縁層分離層は、非常に薄いか、又は高い誘電率及び高いブレイクダウン電圧を持つ。しかしながら、ＯＮＯ誘電体層は、その限界を持ち、比較的厚い層（例えばＰＥＣＶＤを用いて約２５０ｎｍ）及び低い誘電率でのみ堆積されることができる。なぜなら、窒化物の誘電率は、約５〜７だからである。従って、ＣＭＵＴの性能は、ＯＮＯ誘電体層の最小厚、ブレイクダウン電圧及びその誘電率により制限される。斯かるＣＭＵＴデバイスに伴う特定の問題は、作動電圧が、かなり高く、出力圧が比較的低いことである。従って、斯かるＣＭＵＴを更に改良する必要性が存在する。

本発明の目的は、改良された容量性マイクロマシン・トランスデューサ（特にＣＭＵＴ）を提供することである。特に、このトランスデューサは、改良された性能を持ち（例えば、作動電圧が低い、及び／又は出力圧が高い）、及び／又は製造が容易である。本発明の更なる目的は、斯かる容量性マイクロマシン・トランスデューサ（特にＣＭＵＴ）を製造する改良された方法を提供することである。

本発明の第１の側面において、容量性マイクロマシン・トランスデューサ、特にＣＭＵＴを製造する方法が与えられ、この方法は、基板上に第１の電極層を堆積させるステップと、第１の電極層上に第１の誘電体膜を堆積させるステップと、第１の誘電体膜上に犠牲層を堆積させるステップであって、上記犠牲層が、トランスデューサのキャビティを形成するため除去可能である、ステップと、上記犠牲層上に第２の誘電体膜を堆積させるステップと、上記第２の誘電体膜上に第２の電極層を堆積させるステップとを有し、上記第１の誘電体膜及び／又は上記第２の誘電体膜が、酸化物を含む第１の層と、高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、上記堆積させるステップが、原子層堆積により実行される。

本発明の更なる側面において、本発明の方法により製造される容量性マイクロマシン・トランスデューサ、特にＣＭＵＴが与えられる。

本発明の更なる側面において、容量性マイクロマシン・トランスデューサ、特にＣＭＵＴが与えられ、これは、基板上の第１の電極層と、上記第１の電極層上の第１の誘電体膜と、上記第１の誘電体膜上に形成されるキャビティと、上記キャビティを覆う第２の誘電体膜と、上記第２の誘電体膜上の第２の電極層とを有し、上記第１の誘電体膜及び／又は上記第２の誘電体膜が、酸化物を含む第１の層と、高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有する。

本発明の基本的なアイデアは、酸化物層（Ｏ）、高ｋ層及び別の酸化物層（Ｏ）を有する絶縁層分離層の使用を提供することである。言い換えると、高ｋ層は、２つの酸化物層（特にシリコン酸化物）の間にはさまれる。これは、いわゆる積層体である。高ｋは、高い誘電率（例えば８以上）を指す。誘電率は一般に、文字ｋ（又は、ε_ｒ）で略記される。ＯＮＯ絶縁層分離層と比較すると、この方法で、トランスデューサ性能は、大幅に向上されることができる（例えばより低い作動電圧でのより大きな出力圧）。こうして、原子層堆積（ＡＬＤ）により堆積される高ｋ物質によりＯＮＯ絶縁層分離層を置換することにより、作動電圧及び出力圧の点で、ＣＭＵＴ性能におけるかなりの増加が得られる。更に、ＯＮＯ絶縁層分離層と比較して、デバイスの安定性（特に、時間に対する安定した出力）に関する類似する性能が、実現されることができる。言い換えると、積層体は、超音波出力がドリフトすることをもたらす電気電荷を格納しない。

本発明は、製造方法に関して原子層堆積（ＡＬＤ）を用いる。ＡＬＤ技術は、現在の処理に関する限界、及び従って、ＣＭＵＴ性能の限界を克服する利点及びオプションを提供する。特に一般に従来技術処理の間であれば必要な、周囲の環境に基板を露出させることなしに、制御された環境の下で、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が、１つの単一のプロセスシーケンスにおいて堆積される製造方法が、提供される。ＣＭＵＴ機能層は、特に、第１の電極層（第１の電極を提供する）、第１の誘電体膜（電気絶縁を提供する）、犠牲層（キャビティを形成する）、第２の誘電体膜（電気絶縁を提供する）及び第２の電極フィルム（第２の電極を提供する）である。この処理は、Ａｌｌ Ｌａｙｅｒ ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴ処理とも呼ばれる。こうして、堆積される層（又は膜）のスタックを持つウェーハが実現される。層のスタックを成長させるとき、ウェーハがＡＬＤマシンを出ないので、非常にクリーンな物質インターフェイスが実現されることができる。更に、例えば個別の層及びインターフェイスの応力及び充電特性を制御及び微調整することによりにより、性能改善が得られることができる。

原子層堆積は、気相式化学プロセスの経時的な使用に基づかれる薄膜堆積技術である。ＡＬＤ反応の大多数は、通常「前駆体」と呼ばれる２つの化学薬品を用いる。これらの前駆体は、経時的な態様で一度に１つずつ表面と反応する。成長表面に対して前駆体を反復的に露出させることにより、薄い膜が堆積される。ＡＬＤは、変化する構成の基板上へ物質の共形薄膜を堆積させる、自己制御的で（即ち、各反応サイクルにおいて堆積される薄い物質の量が一定である）、経時的な表面化学である。ＡＬＤ堆積層は一般に、アモルファスである。ＡＬＤ堆積層は一般に、高品質を持ち、ピンホールフリーであり、低い温度で堆積されることができる。低い処理温度が原因で、ＡＬＤは、ＣＭＯＳ互換である。特に、ＡＬＤ（例えばＡＬＤツール）を用いることにより、非常に薄い層が堆積されることができ（例えば１００ｎｍを十分下回る）、ピンホールフリーとすることができる。より薄い絶縁層分離層は、より低い作動電圧でのより多くの出力圧及び改良された受信感度を生じさせる。これは、キャビティの底部に向かう方向における電極間の電気力により、メンブレンが引きつけられるためである。高い誘電率を持つ薄い誘電体膜又は物質（高いε物質又は高ｋ物質とも呼ばれる）は、この電気力を明らかに増加させる。これは、（クーロンの逆二乗法則に基づき）より多くの出力パワーを生成するか、又は受信感度を増加させる。これは特に、圧壊モード（即ち、例えば電極間にバイアス電圧を印加することにより、メンブレンが、処理の間、キャビティの底部に部分的に触れるモード）で作動されるＣＭＵＴにあてはまるが、一般に、非圧壊モードにあるＣＭＵＴにもあてはまる。

本発明の好ましい実施形態は、従属項において規定される。請求項に記載のＣＭＵＴが、請求項に記載の方法及び従属項に記載される方法と類似する及び／又は同一の好ましい実施形態を持つ点を理解されたい。同様に、請求項に記載の方法が、請求項に記載のデバイス及び従属項に記載されるデバイスと類似する及び／又は同一の好ましい実施形態を持つ点を理解されたい。

ある実施形態において、高ｋ物質は、酸化アルミニウム（Ａｌ_２Ｏ_３）及び／又は酸化ハフニウム（ＨｆＯ_２）である。酸化アルミニウム（ｋ又はε_ｒが、７から９の間であり、特に約８又は９）又は酸化ハフニウム（ｋ又はε_ｒが、１２から２７の間であり、特に約１４又は２０）は、高い誘電率を持つ。１つの例において、酸化物−酸化アルミニウム−酸化物（ＯＡＯにより略記される）の積層体（交互層）が、こうして提供されることができる。別の例において、酸化物−酸化ハフニウム−酸化物（ＯＨＯにより略記される）の積層体（交互層）が、こうして提供されることができる。

別の実施形態では、第２の層は、酸化アルミニウムを含む第１の副層、酸化ハフニウムを含む第２の副層、及び酸化アルミニウムを含む第３の副層を有する。こうして、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物（ＯＡＨＡＯにより略記される）の積層体（交互層）が、提供されることができる。酸化アルミニウム（アルミナとも呼ばれる）は、高いブレイクダウン電圧と結合される高い誘電率を持つ。酸化ハフニウムは、より高い誘電率を持つが、ブレイクダウン電圧は低い。従って、ＯＡＨＡＯ絶縁層分離層は、低い応力、高い誘電率及び高いブレイクダウン電圧を結合する。

別の実施形態では、第２の層は、１００ｎｍ以下の厚みを持つ。こうして、非常に薄い高ｋ層が、特にＡＬＤを用いて提供されることができる。

更なる実施形態において、この方法は更に、堆積層及び膜の少なくとも１つをパターン化するステップを有する。特に、堆積層及び膜のほとんど又は全てが、パターン化されることができる。こうして、この製造方法は、「トップトゥボトム」パターン化を用いることができる。トップトゥボトムパターン化は、特徴的な角錐構造、特にステップ角錐構造を持つＣＭＵＴを提供する。この典型的な断面は、例えば、ＦＩＢ又はＳＥＭ（スキャン電子顕微鏡）断面を用いる解析方法を介して特定されることができる。パターン化は、構造（例えば、堆積層のスタック）をあるパターンにすることを意味する。これは、例えば光に敏感な部分が露出される（光）リソグラフィを用いて、実行されることができる。露出ツールは、ステッパーと呼ばれる。レジストと呼ばれる光敏感層が、開発される。パターンは、層へとエッチングされることができる。エッチング処理は、「ウェット」又は「ドライ」処理とすることができる。

この実施形態の変形例において、パターン化は、第２の電極層をパターン化するステップを有する。こうして、第２の電極の横方向の寸法が、規定されることができる。例えば、第２の電極層は、第１の電極層より小さくパターン化されることができる。こうして、「トップトゥボトム」パターン化が、（例えば、第１のエッチングマスクを用いて）実行される。こうして特徴的な角錐構造、特にステップ角錐構造が、提供される。

この実施形態の別の変形例において、パターン化は、犠牲層及び／又は第１の電極層をパターン化するステップを有する。犠牲層をパターン化することにより、キャビティの横方向の寸法が、規定されることができる。こうして、「トップトゥボトム」パターン化が、（例えば、第２のエッチングマスクを用いて）更に実行される。犠牲層のパターン化は、第２の電極層をパターン化するステップとは別のステップにおいて実行されることができる。代替的に、犠牲層のパターン化及び第２の電極層のパターン化が、共通のステップにおいて実行されることができる。第１の電極層をパターン化することにより、第１の電極の横方向の寸法が、規定されることができる。こうして、「トップトゥボトム」パターン化が、（例えば、第３のエッチングマスクを用いて）更に実行される。第１の電極層のパターン化は、第２の電極層をパターン化するステップ及び／又は犠牲層をパターン化するステップとは別のステップにおいて実行されることができる。代替的に、第１の電極層のパターン化及び犠牲層のパターン化が、共通のステップにおいて実行されることができる。これは、第２の電極層のパターン化と共通のステップにおいて実行されることもできる。

別の実施形態又は変形例において、堆積層及び膜のほとんど又はすべてが、パターン化される。特に、ＡＬＤにより堆積される層及び膜のほとんど又は全てが、ＡＬＤ堆積後にパターン化される。特に、ＣＭＵＴ機能層の全てが、パターン化される。より詳細には、第１の電極層、第１の誘電体膜、犠牲層、第２の誘電体膜及び第２の電極層が、パターン化される。このパターン化は、複数のステップを有することができる。例えば、最上部層をパターン化する第１のステップ及び最底部層をパターン化する第２のステップを含む。各ステップにおいて、層は、（層の上部表面に平行な方向において）異なる横方向寸法を持つようパターン化されることができる。こうして、（ステップ）角錐構造が、作成されることができる。代替的に、パターン化は、層が同じ横方向寸法を持つようパターン化される単一のステップにおいて実行されることができる。

別の実施形態では、この方法は更に、堆積層及び膜を覆う誘電体層を堆積させるステップを有する。この堆積ステップは特に、原子層堆積を用いて実行されることができる。誘電体層は特に、堆積層及び膜の上部表面及び側面表面を基本的に同じ被覆で覆うことができる。これは、特に原子層堆積によって、非常に良好なステップ被覆を提供する。

別の実施形態では、この方法は更に、エッチング穴を提供し、キャビティを形成するため犠牲層にエッチングすることにより、犠牲層を除去するステップを有する。こうして、ＣＭＵＴのキャビティが、（例えば、第４のエッチングマスクを用いて）簡単な態様で提供される。

別の実施形態では、第１の誘電体膜及び／又は第２の誘電体膜は、例えば炭素又は塩素残留物といった処理残留物を有する。これらの残留物は、ＡＬＤ処理において使用される前駆体の残りとすることができる。これは、ＣＭＵＴが原子層堆積を用いて製造されたことを示す。残留物は、例えばＸＰＳ（Ｘ線光電子分光法）又は例えばＳＩＭＳ（２次イオン質量分光学）といった他の特徴化方法を用いて検出されることができる。

別の実施形態では、第１の電極層及び／又は第２の電極層は、非金属導電材料を有する。こうして、原子層堆積技術は、１つの単一の処理シーケンスの間、ＣＭＵＴのすべての機能層を堆積させるための、ユニークなオプションを提供することができる。非金属導電材料は例えば、半導体とすることができる。

この実施形態の変形例において、非金属導電材料は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、Ｉｒ０_２（酸化イリジウム）、ＩＴＯ（酸化インジウムスズ）、ＬａＮｉ０_３及びＳｒＲｕ０_３（ストロンチウム・ルテニウム酸塩）を有するグループから選択される少なくとも１つの物質である。これらの物質は、原子層堆積に適している。この変形例の変形例において、非金属導電材料は、ＴｉＮ（窒化チタン）である。特に原子層堆積に関して、窒化チタンは、特に適している。例えば、窒化チタンは、（例えばポリシリコンと比較して）低い電気抵抗を持ち、及び／又は（例えばポリシリコンと比較して）非常に薄い層として堆積されることができる。

代替的な実施形態において、第１の電極層及び／又は第２の電極層は、金属導電材料を有する。特に、金属導電材料は、Ｎｉ（ニッケル）、銅（Ｃｕ）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）及びＡｌ（アルミニウム）を含むグループから選択される少なくとも１つの物質を有することができる。例えば、金属は、これらの合金とすることができる。

別の実施形態では、少なくとも１つのパターン化された層及び／又は膜は、その側面で、急に又は非連続的に終わる。言い換えると、層の上部表面及び側面表面は、互いに対して実質的に直交する。これは、ＣＭＵＴがパターン化を用いて製造されたことを示す。理想的には、層の上部表面及び側面表面は、直交する（９０°）、又は互いに対して直角である。しかしながら、現実には、パターン化（特に、エッチング）処理が完全でないことが原因で、層は何らかの勾配を持つか、又は故意に、勾配が適用されることができる。様々な物質のエッチングレートも等しい訳ではない。従って、異なる特性を持つ層のスタックをパターン化する（特に、エッチングする）とき、層の上部表面及び側面表面は、その端部で完全な直角でないことがある。例えば突出構造が、作成されることができる。従って、実質的に直交するとは、７０°から１１０°の間（９０°±２０°）、又は８０°から１００°の間（９０°±１０°）、又は８５°から９５°の間（９０°±５°）の角度であると理解されたい。

別の実施形態では、ＣＭＵＴは更に、堆積層及び膜を覆う誘電体層を有する。特に、誘電体層は、基本的に同じ被覆で堆積層及び膜の上部表面及び側面表面を覆う。これは、特に原子層堆積を用いて、ＣＭＵＴが非常に良好なステップ被覆を提供することを示す。特に、誘電体層の垂直部分は、堆積層及び／又は膜に対して実質的に直交して延在することができる。前述したように、実質的に直交するとは、７０°から１１０°の間（９０°±２０°）、又は８０°から１００°の間（９０°±１０°）、又は８５°から９５°の間（９０°±５°）の角度であると理解されたい。

別の実施形態では、第２の電極層は、第１の電極層より小さくパターン化される。これは、ＣＭＵＴが「トップトゥボトム」パターン化を用いて製造されたことを示す。こうして、特徴的な角錐構造、特にステップ角錐構造が、提供される。

別の実施形態では、ＣＭＵＴは更に、層の上部表面に対して直交する方向において第１の電極層及び／又は第２の電極層から延在する少なくとも１つの導電性ビアを有する。従って、導電性ビアは、堆積層に直交する又はこれに対して直角である。こうして、第１の電極、第２の電極又はこの両方が、電気接続を具備することができる。例えば、導電性ビアは、ＣＭＵＴの下でＡＳＩＣに電気的に接続されることができる。

第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示す図である。 第１の実施形態によるＣＭＵＴを製造する方法を示し、第１の実施形態によるＣＭＵＴの概略的な断面を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示す図である。 第２の実施形態によるＣＭＵＴの製造方法を示し、第２の実施形態によるＣＭＵＴの断面を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示す図である。 第３の実施形態によるＣＭＵＴを製造する方法を示し、第３の実施形態によるＣＭＵＴの概略的な断面を示す図である。 ＣＭＵＴの誘電率（ε）対相対的な音響出力圧のダイアグラムを示す図である。 誘電体にわたる電場対誘電体を通る電流の例示的なグラフを示す図である。

本発明のこれらの及び他の態様が、以下に説明される実施形態より明らとなり、これらの実施形態を参照して説明されることになる。

図１ａ〜ｊは、第１の実施形態によるＣＭＵＴ１００を製造する方法を示す。特に、図１ｂ〜ｊは、原子層堆積（ＡＬＤ）を用いることによりすべての機能ＣＭＵＴ層が１つの処理シーケンス（図１ａを参照）において堆積されたあとの、概略的なトップトゥボトム処理フローを示す。

この方法は、ＡＬＤを用いる処理シーケンスで始まる（図１ａを参照）。第１に、第１の電極層１０が、基板（図示省略）又は誘電体層１１上に堆積される。図１ａに示される実施形態では、誘電体層１１は、基板及び第１の電極層１０の間に提供される又は堆積される。誘電体層１１は、この場合基板における第１の層である。この場合、誘電体層は、特にＡＳＩＣ上の処理のとき、例えば（シリコン）酸化物又は（シリコン）窒化物で作られることができる。この場合、しばしば平坦化ステップが、滑らかな表面を作成するために用いられる。しかしながら、誘電体層１１は、省略されることもできる。その後、第１の誘電体膜２０は、第１の電極層１０上に堆積され、犠牲層３０は、第１の誘電体膜３０上に堆積される。犠牲層３０は、後ほどトランスデューサのキャビティを形成するため除去可能である。続いて、第２の誘電体膜４０が、犠牲層３０上に堆積される。すると、第２の電極層５０が、第２の誘電体膜４０上に堆積される。図１ａの実施形態において、追加的な誘電体層５１が、第２の電極層５０上に堆積される。誘電体層５１は、特に犠牲層３０を除去する犠牲エッチングが実行されるとき、第２の電極層４０を覆う又は保護する。しかしながら、誘電体層５１は、省略されることもできる。上述されるこれらの堆積ステップの各々は、原子層堆積（ＡＬＤ）により実行される。こうして、誘電物質及び導電性物質の交互の層のスタックが、提供される（図１ａを参照）。従って、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が、１つの単一の処理シーケンス、即ちＡＬＤマシンにおける単一の実行において堆積される。ここで、ウェーハはこのマシンを出ないが、複数の（処理又は堆積）ステップが行われることができる。従って、様々な物質が、１つの処理シーケンスにおいて互いの上でスタックされることができる。しかし、１つの物質の後に別の物質が、この処理シーケンスに含まれる様々な（処理又は堆積）ステップにおいて堆積される。この処理又は処理シーケンスは、Ａｌｌ Ｌａｙｅｒ ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴ処理とも呼ばれる。

この方法は更に、堆積層及び膜１０、２０、３０、４０、５０、５１の少なくとも１つをパターン化するステップを有する。斯かるパターン化の例は、図１ｂ〜ｄを参照して説明される。この製造方法は、「トップトゥボトム」パターン化を用いる。トップトゥボトムパターン化は、特徴的な角錐構造、特にステップ角錐構造を持つＣＭＵＴを提供する（この構造の典型的な断面は、例えば、ＦＩＢ又はＳＥＭ断面を利用する解析方法を介して特定されることができる）。少なくとも１つのパターン化された層及び／又は膜は、その側面で、急に又は非連続的に終わる。言い換えると、層の上部表面及び側面表面は、互いに対して実質的に直交する。これは、ＣＭＵＴがパターン化を用いて製造されたことを示す。理想的には、層の上部表面及び側面表面は、互いに対して直交する（９０°）。しかしながら、現実には、パターン化（特に、エッチング）処理が完全でないことが原因で、層は何らかの勾配を持つか、又は故意に、勾配が適用されることができる。様々な物質のエッチングレートも等しい訳ではない。従って、異なる特性を持つ層のスタックをパターン化する（特に、エッチングする）とき、層の上部表面及び側面表面は、その端部で完全な直角でないことがある。例えば突出構造が、作成されることができる。従って、実質的に直交するとは、７０°から１１０°の間（９０°±２０°）、又は８０°から１００°の間（９０°±１０°）、又は８５°から９５°の間（９０°±５°）の角度であると理解されたい。

この第１の実施形態において、図１ｂから分かるように、パターン化は、第２の電極層５０をパターン化する第１のステップを有する。これは、第１のエッチングマスク（「マスク１」でラベル付けされる）を用いて実行される。こうして、（層の上部表面に対して又は基板の上部表面に対して平行な方向における）横方向寸法又は第２の電極５０の長さが、規定される。この例では、パターン化の第１のステップにおいて、（第２の電極層５０における追加的な誘電体層５１だけでなく）第２の誘電体膜４０も、パターン化される。見て分かるように、第２の電極層５０は、第１の電極層１０より小さくなるようパターン化される。例えば、第２の電極層５０は、環状電極の形式でパターン化されることができる。これは、音響性能に関して有益である。図１ｃに示されるように、パターン化は更に、犠牲層３０をパターン化する第２の（分離した）ステップを有する。これは、第２のエッチングマスク（「マスク２」でラベル付けされる）を用いて実行される。こうして、（層の上部表面に対して又は基板の上部表面に対して平行な方向における）横方向寸法又はＣＭＵＴのキャビティの長さが、規定されることができる。更に、図１ｄに示されるように、パターン化は、第１の電極層１０をパターン化する第３の（分離した）ステップを有する。これは、第３のエッチングマスク（「マスク３」でラベル付けされる）を用いて実行される。こうして、（層の上部表面に対して又は基板の上部表面に対して平行な方向における）横方向寸法又は第１の電極３０の長さが、規定される。この例では、パターン化の第３のステップにおいて、第１の誘電体膜２０も、パターン化される。基板上の誘電体層１１だけが、この例ではパターン化されない。従って、堆積層及び膜（誘電体層１１を除く）のほとんどが、パターン化される。ここで、ＡＬＤ堆積の後のパターン化ステップが終了される。すべての堆積された機能ＣＭＵＴ層及び膜１０、２０、３０、４０、５０、５１が、パターン化される。

後続のステップにおいて、図１ｅを以下照会して、この方法は、堆積層及び膜１０、２０、３０、４０、５０、５１を覆う誘電体層６０を堆積させるステップを有する。この堆積ステップは再度、原子層堆積（ＡＬＤ）を用いて、実行されることができる。代替的に、例えばＰＥＣＶＤといった別の技術が、用いられることができる。誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０、５１の上部表面及び側面表面を基本的に同じ被覆で覆うことができる（例えば、誘電体層６０の水平部分の厚み及び誘電体層６０の垂直部分の厚みは、基本的に同じである）。こうして、非常に良好なステップ被覆が提供される。言い換えると、誘電体層６０の垂直部分及び誘電体層６０の水平部分は、ほぼ同じ被覆又は厚みを持つ（図１ｅを参照）。（層の上部表面に対して又は基板の上部表面に対して直交する方向における）誘電体層６０の垂直部分は、堆積層及び膜１０、２０、３０、４０、５０、５１に対して実質的に直交して延在する。理想的には、誘電体層６０の垂直部分は、直交する（９０°）、又は堆積層及び／又は膜に対して直角である。しかしながら、現実には、誘電体層６０は、何らかの勾配を持つ。従って、誘電体層６０の垂直部分は、完全な直角にはないことがある。従って、実質的に直交するとは、７０°から１１０°の間（９０°±２０°）、又は８０°から１００°の間（９０°±１０°）、又は８５°から９５°の間（９０°±５°）の角度であると理解されたい。

続いて、この方法は、エッチング穴３２（図１ｆを参照）、特に複数のエッチング穴（例えば３以上）を提供し、キャビティ３５（図１ｇを参照）を形成するため犠牲層３０をエッチングすることにより、犠牲層３０を除去するステップを有する。エッチング穴３２を提供することは、第４のエッチングマスク（「マスク４」でラベル付けされる）を用いて実行される。エッチング穴３２が、誘電体層６０において提供される。（層の上部表面に対して又は基板の上部表面に対して直交する方向における）キャビティの高さは、除去される犠牲層３０の厚さにより規定される。次に、図１ｈを参照して、誘電体層６０を覆う追加的な層７０、特に追加的な誘電体層が、提供されることができる。追加的な層７０は、エッチング穴３２を閉じる又は封止する。

更に、この方法は、層の上部表面（又は、基板の上部表面）に対して直交する方向において第１の電極層１０及び第２の電極層５０からそれぞれ延在する少なくとも１つの導電性ビア１５、５５を提供するステップを有する。従って、導電性ビア１５、５５は、直交する、又は堆積層に対して直角である。この例において、これは、エッチング穴６２を提供し、導電性ビア１５、５５を形成するため導電性物質でエッチング穴６２を充填することにより実行される。ここで、（追加的な層７０、誘電体層６０及び第１の誘電体膜２０を通り）第１の電極層１０へ導く第１のエッチング穴６２が提供される。（誘電体層６０及び追加的な層７０を通り）第２の電極層５０へ導く第２のエッチング穴６２が提供される。第１のエッチング穴６２は、第１の電極層１０からビア１５を形成するため、導電性物質で充填される。第２のエッチング穴６２は、第２の電極層５０からビア５５を形成するため、導電性物質で充填される。更に、それぞれ、ビア１５、５５から外部電気接続（例えば、ＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続、又はケーブル若しくはワイヤ結合への接続）を提供するため、導電性部分１６、５６が提供される。こうして、第１の電極１０及び第２の電極５０は、（例えばＣＭＵＴの下のＡＳＩＣへの）電気接続を具備する。第１のエッチング穴又は第２のエッチング穴だけが提供されることができることも理解されたい。例えば、第１の電極１０からの導電性ビア１５が、基板において形成されることもできる。

図１ｊは、第１の実施形態によるＣＭＵＴ１００の概略的な断面を示す。図１ｊのＣＭＵＴ１００は、特に、図１を参照して上述した方法を用いて製造された。ＣＭＵＴ１００は、基板（図示省略）上に第１の（底部）電極層１０、第１の電極層１０上に第１の誘電体膜２０、第１の誘電体膜２０の上に形成されるキャビティ３５、キャビティ３５を覆う第２の誘電体膜４０、及び第２の誘電体膜４０上に第２の（上部）電極層５０を有する。オプションで、ＣＭＵＴ１００は、誘電体層１１及び誘電体層５１を有することができる。堆積層及び膜のほとんどは、パターン化される。この実施形態において、すべての堆積されるＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０は、パターン化される。従って、堆積されるＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０の各々が、パターン化される。第２の電極層５０は、（例えば、環状電極の形式においてパターン化される）第１の電極層１０より小さいようパターン化される。これは、音響性能に関して有益である。第２の電極層５０は、キャビティ３５より小さいようパターン化される。キャビティ３５は、第１の電極層１０より小さいようパターン化される。こうして、特徴的な（ステップ）角錐構造が提供される。ＣＭＵＴ１００は、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を更に有する。前述したように、誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上部表面及び側面表面を基本的に同じ被覆又は厚みで覆う。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対して実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加的な層７０を有する。特に、追加的な層７０は、他の層又は膜と比較してかなり厚く、例えば、２倍以上であり、又は５倍以上である（例えば、約２００ｎｍの層４０の厚みに対し、層７０の厚みは、約１μｍ）。更に、ＣＭＵＴは、層の上部表面に対して直交する方向（図１ｊにおいて垂直方向）において第１の電極層１０から延在する導電性ビア１５を有する。また、ＣＭＵＴ１００は、層の上部表面に対して直交する方向（図１ｊにおいて垂直方向）において第２の電極層５０から延在する導電性ビア５５を有する。ＣＭＵＴ１００は更に、それぞれ、ビア１５、５５から外部電気接続（例えば、ＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続、又はケーブル若しくはワイヤ結合への接続）を提供するため、導電性部分１６、５６を有する。ビア１５、５５は、（層又は基板の上部表面に対して直交する）垂直方向において延在し、導電性部分５６は、（層又は基板の上部表面に対して平行な）水平方向において延在する。

図２ａ〜ｊは、第２の実施形態によるＣＭＵＴの製造方法を示す。この実施形態において、基板１は、そこに一体化されるＡＳＩＣ２及び基板における導電性ビア１５を有する。代替的に、ＡＳＩＣ２は、基板１に取り付けられることもできる。この方法は、基板１上に第１の電極層１０を堆積させるステップで始まる。その後、第１の誘電体膜２０は、第１の電極層１０上に堆積され、犠牲層３０は、第１の誘電体膜２０上に堆積される。犠牲層３０は、後ほどトランスデューサのキャビティを形成するため除去可能である。続いて、第２の誘電体膜４０が、犠牲層３０上に堆積される。すると、第２の電極層５０が、第２の誘電体膜４０上に堆積される。これらの堆積ステップの各々は、原子層堆積（ＡＬＤ）により実行される。こうして、誘電物質及び導電性物質の交互の層のスタックが、提供される（図２ｂを参照）。従って、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が、１つの単一の処理シーケンスにおいて堆積される。

この方法は更に、堆積層及び膜１０、２０、３０、４０、５０、特に堆積されたＣＭＵＴ機能層１０、２０、３０、４０、５０の全てをパターン化するステップを有する。この実施形態において、パターン化は、第２の電極層５０（図２ｃを参照）をパターン化する第１のステップと、第１の誘電体膜２０及び第２の誘電体膜４０（図２ｄを参照）だけでなく、犠牲層３０及び第１の電極層１０をパターン化する第２の（分離した）ステップとを有する。従って、本実施形態において、犠牲層３０及び第１の電極層１０は、共通のステップにおいてパターン化される。第２の電極層５０をパターン化する第１のステップは、第１のエッチングマスク（マスク１）を用いて実行される。第２のパターン化ステップは、第２のエッチングマスク（マスク２）を用いて実行されることができる。見て分かるように、第２の電極層５０は、（例えば環状電極の形式にある）第１の電極層１０より小さいようパターン化される。ここで、パターン化のステップが終了される。

後続のステップにおいて、図２ｅを以下参照して、この方法は、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を堆積させるステップを有する。この堆積ステップは再度、原子層堆積（ＡＬＤ）を用いて実行される。前述したように、誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上部表面及び側面表面を基本的に同じ被覆又は厚みで覆う。こうして、非常に良好なステップ被覆が提供される。言い換えると、誘電体層６０の垂直部分及び誘電体層６０の水平部分は、ほぼ同じ被覆又は厚みを持つ（図２ｅを参照）。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対して実質的に直交して延在する。

続いて、この方法は、エッチング穴３２（図２ｆを参照）を提供し、キャビティ３５（図２ｇを参照）を形成するため犠牲層３０をエッチングすることにより、犠牲層３０を除去するステップを有する。エッチング穴３２は、誘電体層６０及び第２の誘電絶縁膜４０において提供される。エッチング穴３２は、第３のエッチングマスク（マスク３）を用いて提供されることができる。次に、図２ｈを参照して、誘電体層６０を覆う追加的な層７０、特に追加的な誘電体層が、提供されることができる。追加的な層７０は、エッチング穴３２を閉じる又は封止する。

更に、この方法は、層の上部表面に対して直交する方向において第２の電極層５０から延在する導電性ビア５５を提供するステップを有する。従って、導電性ビア５５は、直交する、又は堆積層に対して直角である。この例において、これは、エッチング穴６２（図２ｉを参照）を提供し、導電性ビア５５（図２ｊを参照）を形成するため導電性物質でエッチング穴６２を充填することにより実行される。エッチング穴６２を提供することは、第４のエッチングマスク（マスク４）を用いて実行されることができる。第１の電極１０に対する導電性ビア１５は、基板１において形成される。更に、ビア５５から外部電気接続を提供するため、導電性部分５６が提供される。これは、追加的な層７０上に導電層を堆積させ、その後導電層をパターン化することにより実行されることができる。これは、第５のエッチングマスク（マスク５）を用いて実行されることができる。

図２ｊは、第２の実施形態によるＣＭＵＴ１００の断面を示す。図２ｊのＣＭＵＴ１００は特に、図２を参照して上述した方法を用いて製造された。ＣＭＵＴ１００は、基板１上に第１の電極層１０、第１の電極層１０上に第１の誘電体膜２０、第１の誘電体膜２０の上に形成されるキャビティ３５、キャビティ３５を覆う第２の誘電体膜３０、及び第２の誘電体膜４０上に第２の電極層５０を有する。オプションで、第１の実施形態を参照して説明されるように、ＣＭＵＴ１００は、基板上に誘電体層１１及び第２の電極層５０上に誘電体層５１を有することができる。図２ｊに示される実施形態では、堆積されるＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０の全てが、パターン化される。第２の電極層５０は、第１の電極層１０及びキャビティ３５より、（層又は基板の上部表面に対して平行な方向において）小さい又は小さな横方向寸法を持つようパターン化される。例えば、円形形状の場合であれば、より小さな直径を持つ。こうして、特徴的な（ステップ）角錐構造が提供される。ＣＭＵＴ１００は更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を有する。前述したように、誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上部表面及び側面表面を基本的に同じ被覆で覆う。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対して実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加的な層７０を有する。特に、追加的な層７０は、他の層又は膜と比較してかなり厚く、例えば、２倍以上であり、又は５倍以上である（例えば、約２００ｎｍの層４０の厚みに対し、層７０の厚みは、約１μｍ）。図２ｊにおいて、追加的な層７０は、概略的にのみ示される点、及び図１ｊに対して示される追加的な層７０同様、層６０の形状に追従することができる点に留意されたい。更に、ＣＭＵＴは、層の上部表面に対して直交する方向（図２ｊにおいて垂直方向）において第２の電極層５０から延在する導電性ビア５５を有する。ＣＭＵＴ１００は更に、ビア５５から外部電気接続（例えば、ＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続、又はケーブル若しくはワイヤ結合への接続）を提供するため、導電性部分５６を有する。また、ＣＭＵＴ１００は、第１の電極１０からの導電性ビア１５を有する。導電性ビア１５は、基板１において形成される。ビア１５、５５は、（層又は基板の上部表面に対して直交する）垂直方向において延在し、導電性部分５６は、（層又は基板の上部表面に対して平行な）水平方向において延在する。

図３ａ〜ｈは、第３の実施形態によるＣＭＵＴを製造する方法を示す。図３ａ〜ｈの第３の実施形態の方法は、図２ａ〜ｊの第２の実施形態の方法に類似する。しかしながら、第２の実施形態と比較して、図２ｃの第２の電極層５０を別々にパターン化するステップが、省略される。従って、第３の実施形態において、エッチングマスクがより用いられない。

また、この第３の実施形態において、基板１は、そこに一体化されるＡＳＩＣ２及び基板１における導電性ビア１５を有する。この方法は、基板１上に第１の電極層１０を堆積させるステップで始まる。その後、第１の誘電体膜２０は、第１の電極層１０上に堆積され、犠牲層３０は、第１の誘電体膜２０上に堆積される。犠牲層３０は、後ほどトランスデューサのキャビティを形成するため除去可能である。続いて、第２の誘電体膜４０が、犠牲層３０上に堆積される。すると、第２の電極層５０が、第２の誘電体膜４０上に堆積される。これらの堆積ステップの各々は、原子層堆積（ＡＬＤ）により実行される。こうして、誘電物質及び導電性物質の交互の層のスタックが、提供される（図３ａを参照）。従って、すべてのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が、１つの単一の処理シーケンスにおいて堆積される。

この方法は更に、堆積層及び膜１０、２０、３０、４０、５０、特に堆積されたＣＭＵＴ機能層１０、２０、３０、４０、５０の全てをパターン化するステップを有する。この実施形態において、パターン化は、第２の電極層５０、犠牲層３０及び第１の電極層１０（図３ｂを参照）をパターン化する共通のステップを有する。従って、本実施形態において、堆積層（第２の電極層５０、第２の絶縁層分離層４０、犠牲層３０、第１の絶縁層分離層２０及び第１の電極層１０）の全てが、共通のステップにおいてパターン化される。見て分かるように、すべての堆積層及び膜１０、２０、３０、４０、５０は、（層又は基板の上部表面に対して平行な方向において）同じ横方向寸法を持つ。例えば、円形形状の場合であれば、同じ直径を持つ。共通のパターン化ステップは、第１のエッチングマスク（マスク１）を用いて実行されることができる。ここで、パターン化のステップが終了される。

後続のステップにおいて、図３ｃを以下参照して、この方法は、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を堆積させるステップを有する。この堆積ステップは再度、原子層堆積（ＡＬＤ）を用いて実行される。誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上部表面及び側面表面を基本的に同じ被覆で覆う。こうして、非常に良好なステップ被覆が提供される。言い換えると、誘電体層６０の垂直部分及び誘電体層６０の水平部分は、ほぼ同じ被覆又は厚みを持つ（図３ｃを参照）。

続いて、この方法は、エッチング穴３２（図３ｄを参照）を提供し、キャビティ３５（図３ｅを参照）を形成するため犠牲層３０をエッチングすることにより、犠牲層３０を除去するステップを有する。エッチング穴３２は、誘電体層６０及び第２の誘電絶縁膜４０において提供される。図３ｄ及び図３ｅに示されるように、エッチング穴３２は好ましくは、第２の電極層５０には提供されず、その隣のどこかに提供される。図３ｄ及び図３ｅにおいて点線により示されるように、エッチング穴３２は、第２の電極層５０を過ぎて、誘電体層６０から第２の誘電体膜４０まで延在する。エッチング穴３２は、第２のエッチングマスク（マスク２）を用いて提供されることができる。次に、図３ｆを参照して、誘電体層６０を覆う追加的な層７０、特に追加的な誘電体層が、提供されることができる。追加的な層７０は、エッチング穴３２を閉じる又は封止する。

更に、この方法は、層の上部表面に対して直交する方向において第２の電極層５０から延在する導電性ビア５５を提供するステップを有する。従って、導電性ビア５５は、直交する、又は堆積層に対して直角である。この例において、これは、エッチング穴６２（図３ｇを参照）を提供し、導電性ビア５５（図３ｈを参照）を形成するため導電性物質でエッチング穴６２を充填することにより実行される。エッチング穴６２を提供することは、第３のエッチングマスク（マスク３）を用いて実行されることができる。第１の電極１０に対する導電性ビア１５は、基板１において形成される。更に、ビア５５から外部電気接続を提供するため、導電性部分５６が提供される。これは、追加的な層７０上に導電層を堆積させ、その後導電層をパターン化することにより実行されることができる。これは、第４のエッチングマスク（マスク４）を用いて実行されることができる。

図３ｈは、第３の実施形態によるＣＭＵＴ１００の概略的な断面を示す。図３ｈのＣＭＵＴ１００は特に、図３を参照して上述した方法を用いて製造された。ＣＭＵＴ１００は、基板１上に第１の電極層１０、第１の電極層１０上に第１の誘電体膜２０、第１の誘電体膜２０の上に形成されるキャビティ３５、キャビティ３５を覆う第２の誘電体膜３０、及び第２の誘電体膜４０上に第２の電極層５０を有する。オプションで、第１の実施形態を参照して説明されるように、ＣＭＵＴ１００は、基板上に誘電体層１１及び第２の電極層５０上に誘電体層５１を有することができる。図３ｈに示される実施形態では、堆積されるＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０の全てが、共通のステップにおいてパターン化される。こうして、すべての堆積層及び膜１０、２０、３０、４０、５０は、（層又は基板の上部表面に対して平行な方向において）同じ横方向寸法を持つようパターン化される。例えば、円形形状の場合であれば、同じ直径を持つ。従って、本実施形態において、特徴的な（ステップ）角錐構造は、提供されない。ＣＭＵＴ１００は更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を有する。前述したように、誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上部表面及び側面表面を基本的に同じ被覆で覆う。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対して実質的に直交して延在する。ＣＭＵＴ１００は更に、誘電体層６０を覆う追加的な層７０を有する。特に、追加的な層７０は、他の層又は膜と比較してかなり厚く、例えば、２倍以上であり、又は５倍以上である（例えば、約２００ｎｍの層４０の厚みに対し、層７０の厚みは、約１μｍ）。図３ｈにおいて、追加的な層７０は、概略的にのみ示される点、及び図１ｊに対して示される追加的な層７０同様、層６０の形状に追従することができる点に留意されたい。更に、ＣＭＵＴは、層の上部表面に対して直交する方向（図３ｈにおいて垂直方向）において第２の電極層５０から延在する導電性ビア５５を有する。ＣＭＵＴ１００は更に、ビア５５から外部電気接続（例えば、ＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続、又はケーブル若しくはワイヤ結合への接続）を提供するため、導電性部分５６を有する。また、ＣＭＵＴ１００は、第１の電極１０からの導電性ビア１５を有する。導電性ビア１５は、基板１において形成される。ビア１５、５５は、（層又は基板の上部表面に対して直交する）垂直方向において延在し、導電性部分は、（層又は基板の上部表面に対して平行な）水平方向において延在する。

示された実施形態のいずれにおいても、第１の誘電体膜２０及び第２の誘電体膜４０の各々は、酸化物を含む第１の層、高ｋ物質を含む第２の層及び酸化物を含む第３の層を有する。従って、絶縁層分離層２０、４０は、酸化物層（Ｏ）、高ｋ層及び別の酸化物層（Ｏ）を有する。言い換えると、高ｋ層は、２つの酸化物層（特にシリコン酸化物）の間にはさまれる。特に、高ｋ物質は、酸化（Ａｌ_２Ｏ_３）アルミニウム及び／又は酸化（ＨｆＯ_２）ハフニウムとすることができる。例えば、酸化物−アルミニウム酸化物−酸化物（ＯＡＯにより略記される）の積層体（交互層）が提供されることができる。別の例では、第２の層は、酸化アルミニウムを含む第１の副層、酸化ハフニウムを含む第２の副層、及び酸化アルミニウムを含む第３の副層を有する。こうして、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物（ＯＡＨＡＯにより略記される）の積層体（交互層）が、提供されることができる。

堆積層の誘電率は一般に、物質の密度に依存し、及び従って、例えば処理温度（層が形成される温度）といった堆積又は処理設定に依存する。酸化アルミニウムは、堆積又は処理設定に依存して、７から９の間の誘電率（ｋ又はε_ｒ）を持つ。例えば、酸化アルミニウムの誘電率は、７．５（例えば、約２６５℃の低い温度で堆積される場合）、又は８（例えば、約３５０℃の高い温度で堆積される場合）、又は９とすることができる。酸化ハフニウムは、堆積又は処理設定に依存して、１２から２７の間の誘電率（ｋ又はε_ｒ）を持つ。例えば、酸化ハフニウムの誘電率は、１４、又は２０、又は２５とすることができる。アルミニウム酸化物−ハフニウム酸化物−アルミニウム酸化物の積層体の誘電率は、例えば１０とすることができる。

好ましくは、示された実施形態の各々において、第１の電極層１０及び第２の電極層５０の各々は、非金属導電材料（例えば半導体）を有する。例えば、非金属導電材料は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、Ｉｒ０_２（酸化イリジウム）、ＩＴＯ（酸化インジウムスズ）、ＬａＮｉ０_３、及びＳｒＲｕ０_３（ストロンチウム・ルテニウム酸塩）を含むグループから選択される少なくとも１つの（又は、正確に１つの）物質とすることができる。これらの物質は、原子層堆積に適している。特に、非金属導電材料は、窒化チタン（ＴｉＮ）とすることができる。窒化チタン（ＴｉＮ）は約３０〜７０μΩｃｍの伝導性を持つ。これは、良好な導体であると考えられる。また、（５００μΩｃｍのオーダーの伝導性を持つ）ポリシリコンが用いられることもできる。電極層の物質は、他の任意の導電性物質とすることができる点も理解されたい。例えば、Ｎｉ（ニッケル）、銅（Ｃｕ）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）及びＡｌ（アルミニウム）を含むグループから選択される少なくとも１つの（又は、正確に１つの）物質を有する金属とすることができる。例えば、金属は、これらの合金とすることができる。例えば、アルミニウムは、３μΩｃｍのオーダーの伝導性を持つ。いずれの場合でも、電極の導電性物質、金属及び非金属は、（例えばＡＬＤマシンにおいて）ＡＬＤにより堆積されるのに適していなければならない。

誘電体層６０及び／又は追加的な層７０は例えば、酸化物（特にシリコン酸化物）、窒化物（特にシリコン窒化物）若しくは両方の組合せとすることができるか、又はこれらを有することができる。例えば、誘電体層６０は、（シリコン）酸化物及び（シリコン）窒化物の組合せとすることができるか、又はこの組合せを有することができる。例えば、追加的な層７０は、（シリコン）窒化物とすることができるか、又はこれを有することができる。しかしながら、他の任意の適切な誘電物質が用いられることができる点を理解されたい。誘電体層６０は例えば、ＡＬＤにより又はＰＥＣＶＤにより堆積されることができる。そのより大きな厚みが原因で、追加的な層７０は特に、ＰＥＣＶＤにより堆積されることができる。特に、犠牲層３０は、絶縁層分離層２０、４０と、（異なるエッチング特性を持つ）異なる物質で作られる。こうして、犠牲層は、選択的に除去されることができる。

図４は、ＣＭＵＴの誘電率（ε）対相対的な音響出力圧の図を示す。図４は、シミュレーションに基づかれる。すべての寸法（ギャップ厚、誘電厚等）は、一定であると設定される。クローズ型の円は、ＡＬＤにより堆積される酸化ハフニウム（ＨｆＯ_２）を示す（ここでは、εが１４である）。オープンな円は、ＯＮＯを示す。ダイヤモンドは、ＡＬＤにより堆積される酸化アルミニウム（Ａｌ_２Ｏ_３）を示す（ここではεが８である）。見て分かるように、バイアス電圧が印加されることができる場合、高ｋ物質は、出力圧をほとんど２倍にする（例えばＡｌ_２Ｏ_３に関して約７０％）。

図５は、誘電体にわたる電場対誘電体を通る電流の例示的なグラフを示す。電場対電流のグラフは、高い温度でのＯＮＯ及びアルミニウム酸化物Ａｌ_２Ｏ_３の各々に関して示される。図８で分かるように、同じ電場値に関して、アルミニウム酸化物Ａｌ_２Ｏ_３は、ＯＮＯと比較して、（高い温度で）より少ない漏れ電流を持つ。また、（高い温度にある）アルミニウム酸化物Ａｌ_２Ｏ_３に関して、ＯＮＯと比較して、同じバイアス電圧が印加されることができる。

原子層堆積（ＡＬＤ）技術を用いて製造される高ｋ誘電体層及び層スタックを提供することは、（例えば、作動電圧を下げて及び／又は（音響）出力圧を増加させることにより）ＣＭＵＴの性能を明らかに高めることが示された。特に、非金属電極（例えばＴｉＮ）を提供することにより、金属電極の代わりに、ＡＬＤ技術は、１つの単一の処理ステップの間にすべてのＣＭＵＴ機能層を堆積させる、ユニークなオプションを提供する。従って、より高い有効な誘電率を持つ誘電スタックが、性能改善を提供する。この改善は、誘電体層における電荷トラップが原因による、ＣＭＵＴの類似する又はより低いドリフトと結びつけられる。Ａｌｌ Ｌａｙｅｒ ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴ処理は非常に有益である。なぜなら、それは、個別の層及びそれらのインターフェイスの特性をチューニングすることにより、ＣＭＵＴ性能を更に高めるオプションを提供するからである。トップトゥボトムパターン化を持つＡＬ−ＡＬＤ技術は、様々な誘電体の高品質インターフェイスを確実にし、より少ないオペレータ介入を必要とする。

ＣＭＵＴにおいて、１つの例において、層がＡＬＤにより堆積されたかが検出されることができる。例えば、ＡＬＤにより堆積される場合、第１の誘電体膜２０及び／又は第２の誘電体膜４０は、炭素又は塩素残留物といった処理残留物を有する。この残留物は例えば、ＸＰＳ（Ｘ線光電子分光法）又は例えばＳＩＭＳ（２次イオン質量分光学）といった他の特徴化方法を用いて、検出されることができる。別の例において、絶縁層分離層２０、４０の第２の層は、１００ｎｍ以下の厚みを持つ。斯かる非常に薄い高ｋ層は、ＡＬＤを用いて提供されることができる。

本書に表される（ＡＬ−ＡＬＤ）方法において、最初に、層のほとんど全体のスタックが、まず堆積され、次にパターン化される（及び最終的に、キャビティを封止する誘電体層が堆積される）。こうして、この方法により生成されるＣＭＵＴに関して、メンブレンの隣の領域におけるＣＭＵＴの断面において、全て又はほとんどの誘電体層が、除去され、又は存在しない。しかしながら、別の方法（ＡＬＤでない）により生成されるＣＭＵＴに関して、例えばスパッタリングを用いて、メンブレンの隣の領域においてＣＭＵＴの断面において、ＣＭＵＴを占める全て又はほとんどの誘電体層が存在する。

ＡＬＤにより堆積される層（特にＡｌ_２Ｏ_３及び／又はＨｆＯ_２の層）は、以下の特徴の１つ又は複数を呈することができる。

（１）例えばスパッタされたＡｌ_２Ｏ_３とは対照的に、ＡＬＤ堆積されたＡｌ_２Ｏ_３のステップ被覆は、非常に良好で非常に共形である。これは、例えば（断面）ＳＥＭにおいて検出可能である。

（２）ＡＬＤ酸化物は、充電効果のより好適な制御を可能にし、漏れ電流はかなり低い（なぜなら、それらがピンホールフリーだからである）。これは、容量性−電圧−測定（ＣＶ曲線）において現れる。

（３）Ａｌ_２Ｏ_３の構成は、（例えばスパッタされたＡｌ２Ｏ３と比較して）異なり、ＲＢＳ及び／又はＸＰＳにより検出されることができる。

（４）炭素といった典型的な処理残留物（これは、例えばスパッタされたＡｌ_２Ｏ_３において見つけ出されることができない）が、ＸＰＳ又はＳＩＭＳにより検出される。

例えば、スパッタされた酸化アルミニウムとＡＬＤにより堆積される酸化アルミニウムとの間の差を検出するのに、ＳＩＭＳ（２次イオン質量分光学）が用いられることができる。例えば、スパッタリング処理において、アルゴンが用いられ、何らかの残留物が、スパッタされた層において見つけ出される（例えば数パーセント）。これは、ＳＩＭＳ（２次イオン質量分光学）により、容易に検出されることができる。

ＯＮＯ絶縁層分離層における酸化物層（Ｏ）と比較して、ＯＡＯ絶縁層分離層における酸化物層（Ｏ）の機能は、非常に異なる。ＯＮＯ絶縁層分離層における酸化物層（Ｏ）は、電気的な理由で存在する。酸化物層（Ｏ）がなければ、深刻に性能を劣化させるＣＭＵＴデバイスのかなりの電気充電があるであろう。実際、（ＰＥＣＶＤにより堆積される）単一のＯ層の最小厚は、約５０ｎｍである。ＯＮＯ絶縁層分離層における酸化物層（Ｏ）は、処理に関する理由で存在する。酸化物層（即ちアルミナ層）がなければ、層が非常に大きな機械的な応力を受けることになり、結果として、極端なメンブレン変形がもたらされ、ＣＭＵＴデバイスは動作可能でない。しかしながら、ＯＡＯ絶縁層分離層を用いることは、低い応力レベルを提供する。酸化物層は、薄くなることができる。更に、ＯＡＯ絶縁層分離層は、アルミナ層だけの場合と比較して、さらに好適な電気挙動を示す。

容量性マイクロマシン・トランスデューサが、超音波に関するＣＭＵＴとして説明されてきた。しかしながら、容量性マイクロマシン・トランスデューサが、他の用途に関して、例えば圧力センサ又は圧力トランスデューサとして用いられることもできる点を理解されたい。

容量性マイクロマシン・トランスデューサ、特にＣＭＵＴセルは、単一のセル、特にＣＭＵＴセルを有するか、又はこのセルとすることができる。しかしながら、容量性マイクロマシン・トランスデューサ、特にＣＭＵＴが、複数のセル又はセルのアレイ、特にＣＭＵＴセルを有することができる点も理解されたい。容量性マイクロマシン・トランスデューサ、特にＣＭＵＴ、及び／又はその層は、円形形状を持つことができる。しかしながら、他の形状も用いられることができる。例えば、そして、四角又は六角形の形状である。

本発明が図面及び前述の説明において詳細に図示され及び説明されたが、斯かる図示及び説明は、説明的又は例示的であると考えられ、本発明を限定するものではない。本発明は、開示された実施形態に限定されるものではない。図面、開示及び添付された請求項の研究から、開示された実施形態に対する他の変形が、請求項に記載の本発明を実施する当業者により理解され、実行されることができる。

請求項において、単語「有する」は他の要素又はステップを除外するものではなく、不定冠詞「ａ」又は「ａｎ」は複数性を除外するものではない。単一の要素又は他のユニットが、請求項に記載される複数のアイテムの機能を満たすことができる。特定の手段が相互に異なる従属項に記載されるという単なる事実は、これらの手段の組み合わせが有利に使用されることができないことを意味するものではない。

請求項における任意の参照符号は、発明の範囲を限定するものとして解釈されるべきではない。

Claims (14)

1. 容量性マイクロマシン・トランスデューサを製造する方法において、
   基板上に第１の電極層を堆積させるステップと、
   第１の電極層上に第１の誘電体膜を堆積させるステップと、
   第１の誘電体膜上に犠牲層を堆積させるステップであって、前記犠牲層が、トランスデューサのキャビティを形成するため除去可能である、ステップと、
   前記犠牲層上に第２の誘電体膜を堆積させるステップと、
   前記第２の誘電体膜上に第２の電極層を堆積させるステップとを有し、
   前記第１の誘電体膜及び／又は前記第２の誘電体膜が、酸化物を含む第１の層と、８以上の誘電率を有する高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、
   前記第２の層が前記第１の層と前記第３の層との間にはさまれ、これらの前記堆積させるステップの各々が、原子層堆積により実行される、方法。
2. 前記高ｋ物質が、酸化アルミニウム及び／又は酸化ハフニウムである、請求項１に記載の方法。
3. 前記第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを有する、請求項１に記載の方法。
4. 堆積層及び膜の少なくとも１つをパターン化するステップを更に有する、請求項１に記載の方法。
5. 堆積層及び膜を覆う誘電体層を堆積させるステップを更に有する、請求項１に記載の方法。
6. エッチング穴を提供し、前記キャビティを形成するため前記犠牲層をエッチングすることにより、前記犠牲層を除去するステップを更に有する、請求項１に記載の方法。
7. 請求項１の方法により製造される容量性マイクロマシン・トランスデューサ。
8. 容量性マイクロマシン・トランスデューサであって、
   基板上の第１の電極層と、
   前記第１の電極層上の第１の誘電体膜と、
   前記第１の誘電体膜上に形成されるキャビティと、
   前記キャビティを覆う第２の誘電体膜と、
   前記第２の誘電体膜上の第２の電極層とを有し、
   前記第１の誘電体膜及び／又は前記第２の誘電体膜が、酸化物を含む第１の層と、８以上の誘電率を有する高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、前記第２の層が前記第１の層と前記第３の層との間にはさまれ、前記第１の誘電体膜及び／又は前記第２の誘電体膜が、原子層堆積処理残留物を有する、容量性マイクロマシン・トランスデューサ。
9. 前記高ｋ物質が、酸化アルミニウム及び／又は酸化ハフニウムである、請求項８に記載のトランスデューサ。
10. 容量性マイクロマシン・トランスデューサであって、
    基板上の第１の電極層と、
    前記第１の電極層上の第１の誘電体膜と、
    前記第１の誘電体膜上に形成されるキャビティと、
    前記キャビティを覆う第２の誘電体膜と、
    前記第２の誘電体膜上の第２の電極層とを有し、
    前記第１の誘電体膜及び／又は前記第２の誘電体膜が、酸化物を含む第１の層と、８以上の誘電率を有する高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、前記第２の層が前記第１の層と前記第３の層との間にはさまれ、
    前記高ｋ物質が、酸化アルミニウム及び／又は酸化ハフニウムであり、
    前記第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを有する、容量性マイクロマシン・トランスデューサ。
11. 前記第２の層が、１００ｎｍ以下の厚みを持つ、請求項８に記載のトランスデューサ。
12. 前記第１の電極層及び／又は前記第２の電極層が、非金属導電材料を有する、請求項８に記載のトランスデューサ。
13. 前記非金属導電材料が、ＴｉＮ、ＴａＮ、ＴａＣＮ、Ｉｒ０ _２ 、ＩＴＯ、ＬａＮｉ０ _３ 及びＳｒＲｕ０ _３ を有するグループから選択される少なくとも１つの物質である、請求項１２に記載のトランスデューサ。
14. 堆積層及び膜を覆う誘電体層を更に有し、前記誘電体層が、前記堆積層及び膜の上部表面及び側面表面を基本的に同じ被覆で覆う、請求項８に記載のトランスデューサ。

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