JP6240044B2 - 不揮発性半導体記憶装置及びその動作方法 - Google Patents

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその動作方法に関する。

ＮＡＮＤ型の不揮発性半導体記憶装置のデータ書き込みでは、通常、ソース線側に配置されたメモリセルから順番にプログラムする。この場合、プログラムの順番によってメモリセル間に閾値電圧のバラツキが生じてしまい、閾値電圧分布が広がってしまう恐れがある。

特開２００９−３０１６１６号公報 米国特許第７，９９５，３９２号明細書

本発明の実施形態は、メモリセルのデータ消去後の閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置及びその動作方法を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、ビット線、前記ビット線と交差する複数のワード線及びソース線、並びに、前記ビット線及び前記ソース線間に電気的に接続されるセルストリングを有し、前記セルストリングは互いに直列接続された複数のメモリセルを含み、各メモリセルは半導体基板上に絶縁膜を介して電荷蓄積層と一の前記ワード線に接続された制御ゲートとが積層された構造のトランジスタからなる、セルアレイと、前記メモリセルに対してデータ書き込み／消去をする制御部とを備え、前記制御部は、前記データ消去の際、少なくとも前記セルストリング内で互いに同一ビット数のデータが書き込まれた複数の前記メモリセルに接続された複数の前記ワード線のうち、少なくとも最も前記ソース線側に配置されたメモリセルに接続されたワード線に対して、最も前記ビット線側に配置されたメモリセルに接続されたワード線よりも、低い制御電圧を印加することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。 同実施形態に係る不揮発性半導体記憶装置のセルアレイの回路図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。 同実施形態に係る不揮発性半導体記憶装置におけるプログラム動作時のセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置で２ビット／セルのメモリセルを用いた場合における書き込みシーケンス時のメモリセルの閾値電圧分布の遷移の様子を示す図である。 同実施形態に対する比較例に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置における読み出し動作時のセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置における消去ベリファイ動作時のセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置における書き込みシーケンス後のメモリセルの位置と閾値電圧の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置における書き込みシーケンス後のメモリセルの位置と保持電子数の関係を示すグラフである。 同比較例に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。 同比較例に係る不揮発性半導体記憶装置における消去シーケンスによるメモリセルの閾値電圧分布の遷移の様子を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置における消去シーケンスのフローチャートである。 同実施形態に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。 同実施形態に係る不揮発性半導体記憶装置における消去シーケンスによるメモリセルの閾値電圧分布の遷移の様子を示すグラフである。 第２の実施形態に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。 同実施形態に係る不揮発性半導体記憶装置における消去動作時のメモリセルのバイアス状態とメモリセルの保持電子の様子を示す図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置及びその動作方法について説明する。

［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
この不揮発性半導体記憶装置はＮＡＮＤ型のフラッシュメモリとなっており、ＮＡＮＤチップ１０、このＮＡＮＤチップ１０を制御するコントローラ１１、並びに、ＮＡＮＤチップ１０に対するアクセスに必要な各種情報を記憶するＲＯＭヒューズ１２を備える。

ＮＡＮＤチップ１０は、セルアレイ１を備える。メモリセルアレイ１は、カラム方向に延びる複数のビット線、ロウ方向に延びる複数のワード線及びソース線、並びに、ビット線とワード線によって選択される複数のメモリセルを有する。１つのワード線で選択されるメモリセルのまとまりはページを構成する。フラッシュメモリのデータ書き込み／読み出しはページ単位で行われる。セルアレイ１については後述する。

また、ＮＡＮＤチップ１０は、メモリセルにデータを書き込む一連の処理である書き込みシーケンス、メモリセルのデータを消去する一連の処理である消去シーケンス、並びに、メモリセルからデータを読み出す一連の処理である読み出しシーケンスを実行する制御部を備える。制御部は、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３、ロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂ、ロジック制御回路６、シーケンス制御回路７、電圧発生回路８、並びに、Ｉ／Ｏバッファ９を有する。

ロウデコーダ／ワード線ドライバ２ａは、セルアレイ１のワード線及び後述の選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とラッチ回路を有する。ページバッファ３が保持する１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、データ消去の場合、消去ブロックアドレスを保持し、データ書き込み／読み出しの場合、ページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込みシーケンス開始前の書き込みデータをロードするための先頭カラムアドレスや、読み出しシーケンスのための先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。

ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、書き込みプロテクト信号／ＷＰ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。シーケンス制御回路７は、ロジック制御回路６からのコマンドを受け、このコマンドに基づいて書き込みシーケンス、消去シーケンス、及び読み出しシーケンスを制御する。電圧発生回路８は、シーケンス制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。

コントローラ１１は、ＮＡＮＤチップ１０の現在の書き込み状態に適した条件で読み出しシーケンス及び書き込みシーケンスを制御する。なお、読み出しシーケンス及び書き込みシーケンスの一部については、ＮＡＮＤチップ１０の制御部で制御することもできる。

次に、セルアレイ１について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のセルアレイの回路図である。
セルアレイ１は、ロウ方向に延びるワード線ＷＬ＜０＞〜＜Ｎ−１＞、選択ゲート線ＳＧＬ＜０＞、＜１＞、及びソース線ＳＬ、カラム方向に延びるビット線ＢＬ＜０＞〜＜Ｍ−１＞、並びに、各ビット線ＢＬ＜０＞〜＜Ｍ−１＞に対応して設けられたセルストリングＣＳ＜０＞〜＜Ｍ−１＞を有する。各セルストリングＣＳは、Ｎ個の直列接続されたメモリセルＭＣ＜０＞〜＜Ｎ−１＞とその両端に接続された選択ゲートＳＧ＜０＞及び＜１＞を有する。各メモリセルＭＣは、半導体基板のウエル（以下、「セルウエル」と呼ぶこともある）上において、絶縁膜を介して電荷蓄積層としての浮遊ゲートと制御ゲートとが積層された構造を持つトランジスタからなる。また、選択ゲートＳＧは、半導体基板のウエル上において、絶縁膜を介してゲートが積層された構造を持つトランジスタからなる。なお、選択ゲートＳＧには、浮遊ゲートと制御ゲートを短絡させることで、メモリセルＭＣと同様の構造を持つトランジスタを利用することができる。

選択ゲートＳＧ＜０＞のソースは、ソース線ＳＬに接続される。選択ゲートＳＧ＜１＞のドレインは、ビット線ＢＬ＜０＞〜＜Ｍ−１＞の１つに接続される。メモリセルＭＣ＜０＞〜＜Ｎ−１＞の制御ゲートは、ワード線ＷＬ＜０＞〜＜Ｎ−１＞に接続される。選択ゲートＳＧ＜０＞及び＜１＞のゲートは、選択ゲート線ＳＧＬ＜０＞及び＜１＞に接続される。

上記構成において、ロウ方向に並ぶＭ個のセルストリングＣＳは、１つのブロックＢＬＫを構成する。セルアレイ１は、カラム方向に並ぶＬ個のブロックＢＬＫ＜０＞〜＜Ｌ−１＞を有する。フラッシュメモリのデータ消去は、このブロック単位で行われる。

ワード線ＷＬ及び選択ゲート線ＳＧＬは、ロウデコーダ２ａによって駆動される。また、各ビット線ＢＬは、ページバッファ３のセンスアンプＳＡに接続される。

次に、メモリセルＭＣのデータ記憶について説明する。
図３は、本実施形態の不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。図３は、２値／セルの場合を示している。
メモリセルＭＣは、異なる複数の閾値電圧分布によって複数のデータを不揮発に記憶する。２値／セルの場合、各メモリセルは、例えば０Ｖを境に２つの閾値電圧分布を持ち、これら２つの閾値電圧分布それぞれに‘１’データ及び‘０’データを割り付けて２値を記憶する。メモリセルＭＣの閾値電圧Ｖｔｈは、浮遊ゲートが保持する電子数によって決まる。以下では、このメモリセルの浮遊ゲートが保持する電子数を単に「保持電子数」と呼ぶこともある。また、‘１’データを記憶するメモリセルの状態を「消去状態」、‘０’データを記憶するメモリセルの状態を「プログラム状態」と呼ぶこともある。
なお、以下では、２値／セルを前提に各実施形態を説明するが、３値以上／セルの場合であっても各実施形態を適用できる点に留意されたい。

ここからは、不揮発性半導体記憶装置の動作方法について説明する。
前述の通り、メモリセルに対するデータ書き込み／消去／読み出しは、シーケンスと呼ばれる一連の処理によって実現される。書き込みシーケンスは、プログラム動作、プログラムベリファイ動作の２つの動作からなる。消去シーケンスは、消去動作、消去ベリファイ動作からなる。読み出しシーケンスは、読み出し動作からなる。そこで、以下では、これらシーケンス内の各種動作について簡単に説明する。

先ず、本実施形態のプログラム動作について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置におけるプログラム動作時のセルアレイのバイアス状態を示す図である。図４は、メモリセルＭＣ＜Ｎ−３＞を選択メモリセルとした場合の例である。

プログラム動作は、消去状態のメモリセルＭＣをプログラム状態に遷移させる動作である。
メモリセルＭＣをプログラム状態に遷移させる場合、セルウエルを例えば電圧Ｖｃｐｗｅｌｌ＝０Ｖに設定し、選択ゲート線ＳＧＬ＜０＞に例えば０Ｖ、選択ゲート線ＧＳＬ＜１＞に電源電圧Ｖｄｄ、ビット線ＢＬに例えば０Ｖを印加する。その上で、非選択ワード線ＷＬにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）、選択ワード線ＷＬ＜Ｎ−３＞にプログラム電圧Ｖｐｇｍ（例えば、２０Ｖ）を印加する。これによって、セルウエル及び選択ワード線ＷＬ＜Ｎ−３＞間に大きな電位差が生じ、選択メモリセルＭＣ＜Ｎ−３＞の浮遊ゲートに電子が注入される。その結果、選択メモリセルＭＣ＜Ｎ−３＞は、閾値電圧Ｖｔｈが上昇してプログラム状態になる。

メモリセルＭＣをプログラム状態に遷移させない場合、選択ゲート線ＳＧＬ＜０＞に例えば０Ｖ、選択ゲート線ＧＳＬ＜１＞に電源電圧Ｖｄｄ、ビット線ＢＬに例えば３Ｖを印加する。その上で、非選択ワード線ＷＬにパス電圧Ｖｐａｓｓ、選択ワード線ＷＬ＜Ｎ−３＞にプログラム電圧Ｖｐｇｍ（例えば、２０Ｖ）を印加する。この場合、セルウエルの電圧Ｖｃｐｗｅｌｌは、ワード線ＷＬとのカップリングの影響によって所定の抑止電圧Ｖｉｎｈｉｂｉｔにまで上昇する。これによって、セルウエル及び選択ワード線ＷＬ＜Ｎ−３＞間に大きな電位差が生じず、選択メモリセルＭＣ＜Ｎ−３＞の浮遊ゲートに対する電子の注入は抑止される。その結果、選択メモリセルＭＣ＜Ｎ−３＞は、閾値電圧Ｖｔｈが遷移せずに消去状態のまま維持される。

ここで、メモリセルが２ビット以上のデータを記憶する場合のプログラム動作について、その一例を説明しておく。
図５は、本実施形態に係る不揮発性半導体記憶装置で２ビット／セルのメモリセルを用いた場合における書き込みシーケンス時のメモリセルの閾値電圧分布の遷移の様子を示す図である。

２ビット／セルの場合、メモリセルＭＣは、消去状態であるＥＲレベル、プログラム状態であるＡレベル、Ｂレベル、及びＣレベルの４つの閾値電圧分布を持ち、これら閾値電圧分布それぞれに例えば‘１１’データ、‘０１’データ、‘００’データ、‘１０’データを割り付けて４値を記憶する。

２ビット／セルの場合のプログラム動作は、前述の通り、予めＥＲレベルにされたメモリセルＭＣに対し、ビットの階層毎に段階的に実行される。
始めに、書き込みデータの下位ビットに基づいてプログラムするＬページ書き込みを実行する。Ｌページ書き込みでは、一旦、書き込むデータの下位ビットが‘０’のメモリセルＭＣの閾値電圧ＶｔｈをＥＲレベルからＡレベル及びＢレベルの中間レベルであるＬＭレベルまで遷移させる（矢印Ａ１０１）。

続いて、書き込みデータの上位ビットに基づいてプログラムするＵページ書き込みを実行する。Ｕページ書き込みでは、メモリセルＭＣの閾値電圧ＶｔｈがＥＲレベルの場合、上位ビットが‘１’であれば閾値電圧ＶｔｈをＥＲレベルに維持させ、上位ビットが‘０’であれば閾値電圧ＶｔｈをＡレベルまで遷移させる（矢印Ａ１０２）。一方、メモリセルの閾値電圧ＶｔｈがＬＭレベルの場合、上位ビットが‘０’であれば閾値電圧ＶｔｈをＢレベルに遷移させ（矢印Ａ１０３）、上位ビットが‘１’であれば閾値電圧ＶｔｈをＣレベルまで遷移させる（矢印Ａ１０４）。
以上が、２ビット／セルのメモリセルを用いた場合のプログラム動作となる。

なお、３ビット以上のデータを記憶するメモリセルＭＣを用いた場合であっても、ビットの階層毎にプログラム動作を実行することで、メモリセルＭＣにデータを書き込むことができる。

次に、本実施形態の消去動作を説明する前提として、本実施形態に対する比較例の消去動作について説明する。
図６は、本比較例に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態を示す図である。
消去動作は、メモリセルＭＣを消去状態に遷移させる動作である。
メモリセルＭＣを消去状態に遷移させる場合、選択ゲート線ＳＧＬ＜０＞、＜１＞、及びビット線ＢＬをフローティング状態に設定する。その上で、セルウエルを消去電圧Ｖｃｐｗｅｌｌ＝Ｖｅｒａ（１５〜２０Ｖ）に設定し、全てのワード線ＷＬに制御電圧Ｖｉｓｏ（０．５Ｖ）を印加する。これによって、全てのメモリセルＭＣの浮遊ゲートから電子が引き抜かれる。その結果、全てのメモリセルＭＣは、閾値電圧Ｖｔｈが低下して消去状態になる。

なお、消去動作で用いる制御電圧はＶｉｓｏ＝０Ｖであっても良い。但し、図６の例のように制御電圧Ｖｉｓｏとして正の電圧を印加することで、ロウデコーダ／ワード線ドライバ２ａ及び各ブロックＢＬＫ間に設けられた制御電圧Ｖｉｓｏを供給するトランスファゲート用トランジスタのカットオフ特性を向上させることができる。これによって、制御電圧がＶｉｓｏ＝０Ｖの場合よりも、非選択ブロックＢＬＫに対応したトランスファ用トランジスタを確実にカットオフできるため、非選択ブロックＢＬＫの誤消去を抑制することができる。

次に、本実施形態の読み出し動作について説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置における読み出し動作時のセルアレイのバイアス状態を示す図である。図７は、メモリセルＭＣ＜Ｎ−３＞を選択メモリセルとした場合の例である。

メモリセルＭＣからデータを読み出す場合、ビット線ＢＬを電源電圧Ｖｄｄにプリチャージし、ソース線ＳＬに例えば０Ｖ、選択ゲート線ＳＧＬ＜０＞、＜１＞、及び非選択ワード線ＷＬに読み出しパス電圧Ｖｒｅａｄ（例えば、４．５Ｖ）、選択ワード線ＷＬ＜Ｎ−３＞に参照電圧Ｖｒｅｆ（例えば、０Ｖ）を印加する。これによって、選択メモリセルＭＣ＜Ｎ−３＞の閾値電圧がＶｔｈ＜０Ｖの場合、選択メモリセルＭＣ＜Ｎ−３＞を含むセルストリングＣＳの全てのトランジスタがオン状態になり、ビット線ＢＬからソース線ＳＬに向けてセル電流Ｉｃｅｌｌが流れる。一方、選択メモリセルＭＣ＜Ｎ−３＞の閾値電圧がＶｔｈ＞０Ｖの場合、選択メモリセルＭＣ＜Ｎ−３＞のトランジスタがオフ状態になるため、セルストリングＣＳにセル電流Ｉｃｅｌｌが流れない。制御部は、センスアンプ回路ＳＡによってビット線ＢＬ上に流れるセル電流Ｉｃｅｌｌの有無を検知することで、メモリセルＭＣの閾値電圧Ｖｔｈを判定する。

次に、本実施形態のプログラムベリファイ動作について説明する。
プログラムベリファイ動作は、選択ワード線ＷＬにベリファイ電圧Ｖｖｆｙ（例えば、０．５Ｖ）を印加することを除き、上記読み出し動作と同じである。ここで、ベリファイ電圧Ｖｖｆｙは、プログラム状態の閾値電圧分布の下限の電圧である。このベリファイ電圧Ｖｖｆｙを用いることで、メモリセルＭＣの閾値電圧がＶｔｈ＞Ｖｖｆｙであるかが分かり、これによってメモリセルＭＣがプログラム状態に遷移したか確認することができる。

次に、本実施形態の消去ベリファイ動作について説明する。
消去ベリファイ動作は、消去動作によって、ブロックＢＬＫの全てのメモリセルＭＣが消去状態に遷移したか確認する動作である。
図８は、本実施形態に係る不揮発性半導体記憶装置における消去ベリファイ動作時のセルアレイのバイアス状態である。
メモリセルＭＣが消去状態であるかの確認には、例えば、所謂ネガティブセンス方式の消去ベリファイ動作を用いることができる。つまり、ビット線ＢＬを電源電圧Ｖｄｄにプリチャージし、ソース線ＳＬに消去ベリファイ電圧Ｖｅｖｆｙ（例えば、−１．０Ｖ）と同じ大きさを持つ正の電圧（例えば、１．０Ｖ）を印加する。ここで、消去ベリファイ電圧Ｖｅｖｆｙは、消去状態の閾値電圧分布の上限の電圧である。また、選択ゲート線ＳＧＬ＜０＞及び＜１＞に読み出しパス電圧Ｖｒｅａｄ、全てのワード線ＷＬに参照電圧として例えば０Ｖを印加する。これによって、全てのメモリセルＭＣの閾値電圧がＶｔｈ＜Ｖｅｖｆｙの場合、セルストリングＣＳの全てのトランジスタがオン状態になり、ビット線ＢＬからソース線ＳＬに向けてセル電流Ｉｃｅｌｌが流れる。一方、少なくとも一部のメモリセルＭＣの閾値電圧がＶｔｈ＞Ｖｅｖｆｙの場合、該当するメモリセルＭＣのトランジスタがオフ状態になるため、セルストリングＣＳにセル電流Ｉｃｅｌｌが流れない。制御部は、センスアンプ回路ＳＡによってビット線ＢＬ上に流れるセル電流Ｉｃｅｌｌの有無を検知することで、全てのメモリセルＭＣが消去状態に遷移したか確認することができる。
以上が、不揮発性半導体記憶装置の動作方法である。

しかし、上記動作方法の場合、以下のような問題が生ずる。
図９は、本実施形態に係る不揮発性半導体記憶装置における書き込みシーケンス後のメモリセルの位置と閾値電圧の関係を示すグラフである。また、図１０は、本実施形態に係る不揮発性半導体記憶装置における書き込みシーケンス後のメモリセルの位置と保持電子数の関係を示すグラフである。

本実施形態では、１つのブロックＢＬＫにデータを書き込む場合、ソース線ＳＬ側に配置されたメモリセルＭＣ＜０＞から順に、各メモリセルＭＣを対象とした上記書き込みシーケンスを実行する。

この場合、所定のメモリセルＭＣに対する書き込みシーケンスを実行する時には、所定のメモリセルＭＣよりもソース線ＳＬ側にあるメモリセルＭＣのプログラムは既に完了しており、その分だけセルストリングＣＳはセル電流Ｉｃｅｌｌが流れにくい状態となっている。つまり、ソース線ＳＬから遠い選択メモリセルＭＣは、これよりもソース線ＳＬに近いメモリセルＭＣよりも、ベリファイをパスしやすくなる。その結果、図９に示すように、書き込みシーケンス後のメモリセルＭＣの閾値電圧Ｖｔｈは、ソース線ＳＬから遠くになるほど低くなる。これは、図１０に示すように、メモリセルＭＣの浮遊ゲートの保持電子数が、ソース線ＳＬから遠くになるほど少なくなることを意味する。
ここで、セルストリングＣＳを所定数のメモリセルＭＣからなる複数のメモリセル群ＭＣＧに分割してメモリセル群単位で考える。

本実施形態では、セルストリングＣＳを２つのメモリセル群ＭＣＧ＜０＞及び＜１＞に分割して考える。ここで、メモリセル群ＭＣＧ＜０＞は、メモリセル群ＭＣＧ＜１＞よりも、ソース線ＳＬの近くに配置されており、早く書き込みシーケンスの対象となるメモリセル群である。この場合、図９及び１０のグラフによれば、メモリセル群ＭＣＧ＜０＞は、メモリセル群ＭＣＧ＜１＞よりも、書き込みシーケンス後の閾値電圧Ｖｔｈが高く、浮遊ゲートの保持電子数も多くなる。
次に、以上説明した書き込みシーケンスの特徴を前提として、比較例の消去シーケンスを実行した場合を考える。

図１１は、本比較例に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。図１１は、セルストリングＣＳのメモリセルＭＣを８つにして簡略化している。また、図１２は、本比較例に係る不揮発性半導体記憶装置における消去シーケンスによるメモリセルの閾値電圧分布の遷移の様子を示すグラフである。

比較例の消去動作の場合、図１１に示すように、浮遊ゲートＦＧの保持電子数に拘わらず、全てのワード線ＷＬに同じ制御電圧Ｖｉｓｏを印加する。この場合、全てのメモリセルＭＣに同じ電界が掛かり、同じ数の電子が引き抜かれる。そのため、消去シーケンス後のメモリセル群ＭＣＧ＜０＞の保持電子数は、メモリセル群ＭＣＧ＜１＞の保持電子数よりも多くなる。その結果、図１２に示すように、メモリセル群ＭＣＧ＜０＞とメモリセル群ＭＣＧ＜１＞の消去シーケンス後の閾値電圧分布は異なってくる。そのため、消去シーケンス後の全体的なメモリセルＭＣの閾値電圧分布は広がってしまう。

そこで、本実施形態では、次のような消去シーケンスを実行する。
図１３は、本実施形態に係る不揮発性半導体記憶装置における消去シーケンスのフローチャートである。また、図１４は、本実施形態に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。図１４は、セルストリングＣＳのメモリセルＭＣを８つにして簡略化している。

始めに、ステップＳ１０１において、電圧発生回路８によって、ワード線ＷＬに印加する制御電圧Ｖｉｓｏを生成する。本実施形態の場合、異なる２つの制御電圧Ｖｉｓｏ＜０＞及び＜１＞を生成する。ここで、制御電圧Ｖｉｓｏ＜０＞は、例えば０．５Ｖであり、制御電圧Ｖｉｓｏ＜１＞は、制御電圧Ｖｉｓｏ＜０＞よりも高い電圧であり、例えば１．５Ｖである。

続いて、ステップＳ１０２において、メモリセル群ＭＣＧ＜０＞に接続されたワード線ＷＬに制御電圧Ｖｉｓｏ＜０＞を印加し、メモリセル群ＭＣＧ＜１＞に制御電圧Ｖｉｓｏ＜１＞を印加する。

続いて、ステップＳ１０３において、セルウエルに消去電圧Ｖｃｐｗｅｌｌ＝Ｖｅｒａ（例えば、１５〜２０Ｖ）を設定し、消去動作を実行する。これによって、メモリセルＭＣの浮遊ゲートから電子が引き抜かれる。

続いて、ステップＳ１０４において、図８を用いて説明した消去ベリファイ動作を実行する。その結果、全てのメモリセルＭＣが消去ベリファイをパスした場合、消去シーケンスを完了する（ステップＳ１０５のＹｅｓ）。一方、少なくとも一部のメモリセルＭＣが消去ベリファイをパスしなかった場合、ステップＳ１０３に処理を戻す（ステップＳ１０５のＮｏ）。

以上が、本実施形態の消去シーケンスである。
図１５は、本実施形態に係る不揮発性半導体記憶装置における消去シーケンスによるメモリセルの閾値電圧分布の遷移の様子を示すグラフである。
本実施形態の消去動作の場合、図１４に示すように、メモリセル群ＭＣＧ＜１＞に接続されたワード線ＷＬに対して、メモリセル群ＭＣＧ＜０＞に接続されたワード線ＷＬと比べ、より高い制御電圧Ｖｉｓｏ＜１＞を印加している。つまり、後で書き込みシーケンスの対象となるメモリセル群ＭＣＧに接続されたワード線ＷＬほど、より高い制御電圧Ｖｉｓｏが印加される。これによって、メモリセル群ＭＣＧ＜１＞に掛かる電界は、メモリセル群ＭＣＧ＜０＞に掛かる電界よりも弱くなる。その結果、メモリセル群ＭＣＧ＜１＞の浮遊ゲートＦＧから引き抜かれる電子数を、メモリセル群ＭＣＧ＜０＞のそれよりも、少なくできる。一方、書き込みシーケンス後のメモリセルＭＣの保持電子数については、図１４に示すように、メモリセル群ＭＣＧ＜１＞のメモリセルＭＣの方が、メモリセル群ＭＣＧ＜０＞のメモリセルＭＣよりも少ない。そのため、結果的に、消去シーケンス後のメモリセル群ＭＣＧ＜０＞及び＜１＞の保持電子数を同程度にすることができる。つまり、図１５に示すように、比較例と比べて、消去シーケンス後のメモリセル群ＭＣＧ＜０＞及び＜１＞の閾値電圧分布の差異を小さくすることができ、その結果、全体的なメモリセルＭＣの閾値電圧分布の広がりが小さくなる。

なお、ここでいう「後に書き込みシーケンスの対象となるメモリセル（メモリセル群）」とは、同じビットの階層をプログラムする書き込みシーケンスの対象となる順番が後のメモリセル群のことを指す。例えば、２ビット／セルの場合、メモリセルＭＣ＜ｎ＞に対するＬページ書き込み→ＭＣ＜ｎ＋１＞のＬページ書き込み→ＭＣ＜ｎ＞のＵページ書き込み、というように、メモリセルＭＣ＜ｎ＋１＞の後にメモリセルＭＣ＜ｎ＞がプログラムされることもあるが、この場合でも、Ｌページ書き込みの対象となる順番で考えるため、メモリセルＭＣ＜ｎ＋１＞の方が後でプログラムしたメモリセルということになる。換言すれば、同一ビット数のデータが書かれたメモリセルＭＣの中で、後にプログラムされたメモリセルが該当することになる。

以上から、本実施形態によれば、メモリセルのデータ消去後の閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置及びその動作方法を提供することができる。

［第２の実施形態］
第２の実施形態では、第１の実施形態の変形例について説明する。
図１６及び１７は、第２の実施形態に係る不揮発性半導体記憶装置における消去動作時のセルアレイのバイアス状態とメモリセルの保持電子の様子を示す図である。図１６及び１７は、セルストリングＣＳのメモリセルＭＣを８つにして簡略化している。

第１の実施形態では、セルストリングＣＳを２つのメモリセル群ＭＣＧ＜０＞及び＜１＞に分割し、メモリセル群ＭＣＧ毎に同一のバイアス状態で消去動作を実行した。しかし、書き込みシーケンス後のメモリセルＭＣの保持電子数は、図１０に示すように、ソース線ＳＬから離れるほど徐々に減少していくものであり、メモリセル群ＭＣＧ単位でステップ状に減少していくものではない。そこで、本実施形態では、セルストリングＣＳの分割数を増やし、より精密に消去シーケンス後のメモリセル群の閾値電圧を揃える。

図１６は、セルストリングＣＳを４つのメモリセル群ＭＣＧ＜０＞〜＜３＞に分割した例である。４つのメモリセル群は、ソース線ＳＬ側からＭＣＧ＜０＞、ＭＣＧ＜１＞、ＭＣＧ＜２＞、ＭＣＧ＜３＞の順に配置されている。この例では、消去動作時に、メモリセル群ＭＣＧ＜０＞〜＜３＞に接続されたワード線ＷＬに対して、それぞれ制御電圧Ｖｉｓｏ＜０＞〜＜３＞を印加する。これら４つの制御電圧は、Ｖｉｓｏ＜０＞（例えば、０．５Ｖ）＜Ｖｉｓｏ＜１＞（例えば、０．８Ｖ）＜Ｖｉｓｏ＜２＞（例えば、１．１Ｖ）＜Ｖｉｓｏ＜３＞（例えば、１．４Ｖ）の関係を有する。つまり、後で書き込みシーケンスの対象となるメモリセル群ＭＣＧに接続されたワード線ＷＬほど、より高い制御電圧Ｖｉｓｏが印加される。

図１７は、１つのメモリセルＭＣを１つのメモリセル群ＭＣＧにした例である。この例では、消去動作に、メモリセルＭＣ＜０＞〜＜７＞に接続されたワード線ＷＬに対して、それぞれ制御電圧Ｖｉｓｏ＜０＞〜＜７＞を印加する。これら制御電圧は、Ｖｉｓｏ＜０＞（例えば、０．５Ｖ）＜Ｖｉｓｏ＜１＞（例えば、０．６Ｖ）＜Ｖｉｓｏ＜２＞（例えば、０．７Ｖ）＜Ｖｉｓｏ＜３＞（例えば、０．８Ｖ）＜Ｖｉｓｏ＜４＞（例えば、０．９Ｖ）＜Ｖｉｓｏ＜５＞（例えば、１．０Ｖ）＜Ｖｉｓｏ＜６＞（例えば、１．１Ｖ）＜Ｖｉｓｏ＜７＞（例えば、１．２Ｖ）の関係を有する。つまり、後で書き込みシーケンスの対象となるメモリセルＭＣに接続されたワード線ＷＬほど、より高い制御電圧Ｖｉｓｏが印加される。

このように、セルストリングをより多くのメモリセル群で分割すれば、消去動作時において、各メモリセルＭＣの保持電子数の違いに応じたより適切な電界を掛けることができる。その結果、第１の実施形態と比べて、消去シーケンス後のメモリセル群の閾値電圧分布の差異を更に小さくすることができる。

以上から、本実施形態によれば、第１の実施形態の場合よりも、メモリセルのデータ消去後のメモリセルの閾値電圧分布の広がりを更に抑制した不揮発性半導体記憶装置及びその動作方法を提供することができる。

なお、セルストリングの分割数を多くする場合、それだけ多くの制御電圧を用意する必要があるため、回路規模が大きくなり制御が複雑になる恐れがある。そのため、製品の仕様に応じて、適切なセルストリングの分割数を選択することが望ましい。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・セルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ、１１・・・コントローラ。

Claims (6)

1. ビット線、前記ビット線と交差する複数のワード線及びソース線、並びに、前記ビット線及び前記ソース線間に電気的に接続されるセルストリングを有し、前記セルストリングは互いに直列接続された複数のメモリセルを含み、各メモリセルは半導体基板上に絶縁膜を介して電荷蓄積層と一の前記ワード線に接続された制御ゲートとが積層された構造のトランジスタからなる、セルアレイと、
   前記メモリセルに対してデータ書き込み／消去をする制御部と
   を備え、
   前記制御部は、前記データ消去の際、少なくとも前記セルストリング内で互いに同一ビット数のデータが書き込まれた複数の前記メモリセルに接続された複数の前記ワード線のうち、少なくとも最も前記ソース線側に配置されたメモリセルに接続されたワード線に対して、最も前記ビット線側に配置されたメモリセルに接続されたワード線よりも、低い制御電圧を印加し、前記最もソース線側に配置されたメモリセルと前記最もビット線側に配置されたメモリセルの間に位置する少なくとも１つのメモリセルに接続されたワード線に、前記最もソース線側に配置されたメモリセルに接続されたワード線に印加する電圧よりも高く、前記最もビット線側に配置されたメモリセルに接続されたワード線に印加する電圧よりも低い制御電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、前記データ消去の際、少なくとも前記セルストリング内で互いに同一ビット数のデータが書き込まれた複数の前記メモリセルを複数のメモリセル群に分割し、前記データ書き込み時に、後でプログラムされた前記メモリセル群に接続された前記ワード線に、先にプログラムされた前記メモリセル群に接続された前記ワード線より高い制御電圧を印加すると共に前記半導体基板に前記制御電圧よりも高い消去電圧を印加し、データを消去する消去動作を実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御部は、前記データ消去の際、前記ビット線から前記ソース線に向けて前記セルストリングに流れる電流に基づいて、前記メモリセルのデータが消去されたか確認する消去ベリファイ動作を消去動作の後に実行する
   ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 前記制御部は、前記データ書き込みの際、前記ソース線側に配置された前記メモリセルから順にプログラムする
   ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記制御部は、前記データ消去の際、前記メモリセルに接続されたワード線に、そのメモリセルの前記ビット線側のメモリセルに接続されたワード線に印加する制御電圧よりも高くない制御電圧を印加する
   ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
6. それぞれ半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造のトランジスタからなり、互いに直列接続された複数のメモリセルに対してデータ書き込み／消去を実行する不揮発性半導体記憶装置の動作方法であって、
   前記データ書き込みの際、前記複数のメモリセルのそれぞれに同一ビット数のデータを書き込み、
   前記データ消去の際、前記複数のメモリセルを複数のメモリセル群に分割し、前記データ書き込み時に、後でプログラムしたメモリセル群の前記制御ゲートに、先にプログラムした前記メモリセル群の前記制御ゲートより高い制御電圧を印加すると共に前記半導体基板に前記制御電圧よりも高い消去電圧を印加し、前記複数のメモリセルのデータを一括して消去する
   ことを特徴とする不揮発性半導体記憶装置の動作方法。

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