[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6100074B2 - 光電変換装置及び撮像システム - Google Patents

光電変換装置及び撮像システム Download PDF

Info

Publication number
JP6100074B2
JP6100074B2 JP2013092459A JP2013092459A JP6100074B2 JP 6100074 B2 JP6100074 B2 JP 6100074B2 JP 2013092459 A JP2013092459 A JP 2013092459A JP 2013092459 A JP2013092459 A JP 2013092459A JP 6100074 B2 JP6100074 B2 JP 6100074B2
Authority
JP
Japan
Prior art keywords
line
column selection
column
output line
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013092459A
Other languages
English (en)
Other versions
JP2014216833A5 (ja
JP2014216833A (ja
Inventor
樋山 拓己
拓己 樋山
泰二 池田
泰二 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2013092459A priority Critical patent/JP6100074B2/ja
Priority to US14/245,313 priority patent/US9270913B2/en
Priority to CN201410169548.9A priority patent/CN104125417B/zh
Publication of JP2014216833A publication Critical patent/JP2014216833A/ja
Publication of JP2014216833A5 publication Critical patent/JP2014216833A5/ja
Application granted granted Critical
Publication of JP6100074B2 publication Critical patent/JP6100074B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/71Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75Circuitry for providing, modifying or processing image signals from the pixel array
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60Noise processing, e.g. detecting, correcting, reducing or removing noise
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/76Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置及び撮像システムに関する。
CMOSイメージセンサにおいて、異なる位相で動く2つの水平走査回路によって、列メモリから信号を読み出し、2つの水平出力線からの出力をマルチプレクスして出力する技術が特許文献1に開示されている。このようにすることで、水平出力線の駆動周波数より高い周波数で、CMOSイメージセンサから信号を出力することが可能であり、高フレームレートの光電変換装置が実現できる。
特開2003−259227号公報
しかしながら、特許文献1のようなCMOSイメージセンサには、以下のような課題がある。前述のように、異なる位相で列メモリから2つの水平出力線に対して信号を読み出すため、一方の位相で列メモリと第1の水平出力線を導通させる第1の列選択線と、他方の位相で列メモリと第2の水平出力線を順次導通させる第2の列選択線がある。第1の列選択線が、第2の水平出力線に対して、あるいは第2の列選択線が、第1の水平出力線に対して容量結合し、信号読み出し期間にノイズを重畳させることが課題となっている。
本発明の目的は、出力線に重畳されるノイズを低減することができる光電変換装置及び撮像システムを提供することである。
本発明の光電変換装置は、行列状に配置され、光電変換により信号を生成する複数の画素と、前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量と、第1の列に配された前記複数の画素に対応した第1の出力線と、前記第1の列とは異なる列に配された前記複数の画素に対応した第2の出力線と、前記保持容量及び前記第1の出力線の間に設けられた第1のスイッチと、前記保持容量及び前記第2の出力線の間に設けられた第2のスイッチと、前記第2のスイッチを制御する第2の列選択線とを有し、前記第2の列選択線は、前記第2の列選択線と前記第1の出力線とが交差する部分と、前記第2の列選択線と前記第2の出力線とが交差する部分とで、異なる配線層に形成されることを特徴とする。
本発明によれば、第1の出力線に重畳されるノイズを低減することができ、高S/Nで高フレームレートの光電変換装置を提供することができる。
図1は、本発明の第1の実施形態の光電変換装置を示す図である。 図2は、本発明の第1の実施形態の画素の回路図である。 図3は、本発明の第1の実施形態の増幅回路の回路図である。 図4は、本発明の第1の実施形態を駆動するタイミング図である。 図5は、本発明の第1の実施形態の一部の平面図である。 図6は、本発明の第1の実施形態の一部の断面図である。 図7は、本発明の第1の実施形態の一部の断面図である。 図8は、本発明の第1の実施形態の一部の断面図である。 図9は、本発明の第2の実施形態の一部の平面図である。 図10は、本発明の第2の実施形態の一部の断面図である。 図11は、本発明の第2の実施形態の一部の断面図である。 図12は、本発明の第2の実施形態の一部の断面図である。 図13は、撮像システムの構成例を示す図である。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る光電変換装置の構成例を示す図である。光電変換装置は、例えばCMOSイメージセンサであり、被写体像の入射光を光電変換し、光電変換により得られた電気信号を増幅して外部に出力する。光電変換装置は、画素アレイ110を有する。画素アレイ110は、2次元行列状に配置された複数の画素111を有する。図1では、簡単のために8つの画素111を示しているが、画素111の個数はこれに限られず、より多くの画素111を有していてもよい。各画素111は、光電変換により、信号を生成する。
図2は、画素111の構成例を示す回路図である。画素制御信号線112は、行選択パルス線PSELと、画素転送パルス線PTXと、画素リセットパルス線PRESとを有する。光電変換部114は、例えばフォトダイオードであり、光を電荷に変換して蓄積する。画素転送スイッチ115は、画素転送パルス線PTXの電圧に応じて、光電変換部114に蓄積されている電荷をフローティングディフュージョンFDに転送する。フローティングディフュージョンFDは、電荷を蓄積し、電荷を電圧に変換する。画素リセットスイッチ116は、画素リセットパルス線PRESの電圧に応じて、フローティングディフュージョンFD及び/又は光電変換部114の電圧を電源電圧VDDにリセットする。画素増幅トランジスタ117は、フローティングディフュージョンFDの電圧を増幅する。行選択スイッチ118は、行選択パルス線PSELの電圧に応じて、画素増幅トランジスタ117により増幅された電圧を列信号線113に出力する。列信号線113は、行列状の画素111の列毎に設けられる。各列信号線113には、各列の画素111が接続される。
図1の光電変換装置は、さらに垂直走査回路140を有する。垂直走査回路140は、画素制御信号線112を介して、画素111の各行に接続される。各行の画素111は、同じ画素制御信号線112に接続される。画素111は、上記のように、列信号線113に電圧を出力する。増幅回路120は、列信号線113の電圧を増幅する。
図3は、増幅回路120の構成例を示す回路図である。増幅回路120は、演算増幅器121と、リセットスイッチ112と、入力容量C0及び帰還容量CFを有し、列信号線113の電圧を反転増幅する。リセットスイッチ112をオンすると、増幅回路120はリセットされ、リセットスイッチ112をオフすると、増幅回路120のリセットは解除される。
図1において、奇数列の保持容量131s−1,131n−1及び偶数列の保持容量131s−2,131n−2は、複数の画素111の各列に設けられ、画素111に基づく信号を保持する。
画素111及び増幅回路120がリセットされると、増幅回路120は、ノイズ信号を出力し、転送スイッチ130nが制御信号PTNによりオンする。ノイズ信号は、転送スイッチ130nを介して保持容量131n−1,131n−2に保持される。第1の保持容量131n−1,131n−2は、画素111のリセット状態の信号を保持する。
画素111のリセットが解除されると、光電変換部114は、光電変換及び電荷の蓄積を開始する。増幅回路120のリセットが解除され、画素転送スイッチ115がオンすると、画素111は、行選択スイッチ118のオンにより、光電変換により発生した電荷に応じた信号がノイズ信号に重畳した画素信号を列信号線113に出力する。増幅回路120は、列信号線113の画素信号を増幅して出力する。転送スイッチ130sが制御信号PTSによりオンすると、画素信号は、転送スイッチ130sを介して保持容量131s−1,131s−2に保持される。第2の保持容量131s−1,131s−2は、画素111の非リセット状態の信号を保持する。
第1の列選択スイッチ132n−1は、保持容量131n−1及び第1の水平出力線134n−1の間に設けられる。第1の列選択スイッチ132s−1は、保持容量131s−1及び第1の水平出力線134s−1の間に設けられる。第2の列選択スイッチ132n−2は、保持容量131n−2及び第2の水平出力線134n−2の間に設けられる。第2の列選択スイッチ132s−2は、保持容量131s−2及び第2の水平出力線134s−2の間に設けられる。
第1の列選択スイッチ132n−1がオンすると、保持容量131n−1に保持された電圧は、水平出力線134n−1に読み出される。また、第1の列選択スイッチ132s−1がオンすると、保持容量131s−1に保持された電圧は、水平出力線134s−1に読み出される。また、第2の列選択スイッチ132n−2がオンすると、保持容量131n−2に保持された電圧は、水平出力線134n−2に読み出される。また、第2の列選択スイッチ132s−2がオンすると、保持容量131s−2に保持された電圧は、水平出力線134s−2に読み出される。保持容量131n−1,131s−1,131n−2,131s−2の容量値と水平出力線134n−1,134s−1,134n−2,134s−2の配線容量値や配線に接続されているスイッチの接合容量からなる容量の容量比に応じて電荷が分配される。上記の読み出しは、上記の電荷の分配による読み出し方法である。即ち、読み出し期間中の水平出力線134n−1,134s−1,134n−2,134s−2はハイインピーダンスな状態にある。
水平出力線134s−1及び134s−2の画素信号は、バッファ153によりインピーダンス変換され、マルチプレクサ137を介して出力端子138sに出力される。水平出力線134n−1及び134n−2のノイズ信号は、バッファ153によりインピーダンス変換され、マルチプレクサ137を介して出力端子138nに出力される。
水平出力線134n−1,134s−1,134n−2,134s−2は、信号を所定の期間保持した後、スイッチ154により電圧VCHRにリセットされる。水平走査回路(制御部)135−1は、第1の位相のクロック信号CLK1に同期し、列選択スイッチ132n−1,132s−1を制御する。水平走査回路(制御部)135−2は、第1の位相とは異なる第2の位相のクロック信号CLK2に同期し、列選択スイッチ132n−2,132s−2を制御する。マルチプレクサ137は、第1の水平出力線134n−1,134s−1と第2の水平出力線134n−2,134s−2から入力される異なる位相の信号を、制御信号MUXに従ってマルチプレクスして出力端子138n,138sに出力する。差分処理回路160は、出力端子138sの画素信号と出力端子138nのノイズ信号との差分処理を行い、ノイズを除去した画素信号を出力する。
図4は、本実施形態の光電変換装置の駆動方法を示すタイミングチャートである。PRESは画素リセットパルス線の電圧、PSELは行選択パルス線の電圧、PTXは画素転送パルス線の電圧を示している。また、PC0Rは増幅回路120内のリセットスイッチ122を制御するリセット信号である。また、PTNは、転送スイッチ130nを制御するサンプルホールド信号である。PTSは、転送スイッチ130sを制御するサンプルホールド信号である。また、CLMSEL1及びCLMSEL3は、列選択スイッチ132s−1及び132n−1を制御する列選択パルスであり、列選択線133−1及び133−3にそれぞれ供給されている。CLMSEL2及びCLMSEL4は、列選択スイッチ132s−2及び132n−2を制御する列選択パルスであり、列選択線133−2及び133−4にそれぞれ供給されている。第1の列選択線133−1は、第1列の列選択スイッチ132s−1及び132n−1を制御するための線である。第2の列選択線133−2は、第2列の列選択スイッチ132s−2及び132n−2を制御するための線である。第3の列選択線133−3は、第3列の列選択スイッチ132s−1及び132n−1を制御するための線である。第4の列選択線133−4は、第4列の列選択スイッチ132s−2及び132n−2を制御するための線である。
時刻t1の前では、画素リセットパルス線PRESがハイレベルになり、画素リセットスイッチ116がオンし、フローティングディフュージョンFDが電源電圧VDDにリセットされている。
時刻t1〜t11において、画素リセットパルス線PRESがローレベルになり、画素リセットスイッチ116がオフとなる。また、時刻t2以降、行選択パルス線PSELがハイレベルになり、行選択スイッチ118がオンとなることで、所定行の画素111の信号の読み出しが可能となる。時刻t3では、リセット信号PC0Rがハイレベルになり、リセットスイッチ122がオンし、増幅回路120がリセットされる。時刻t4では、リセット信号PC0Rがローレベルになり、リセットスイッチ122がオフし、増幅回路120のリセットが解除される。画素111は、フローティングディフュージョンFDのリセットにより、ノイズ信号を列信号線113に出力する。増幅回路120は、ノイズ信号を増幅して出力する。時刻t5〜t6では、サンプルホールド信号PTNがハイレベルになり、サンプルホールドスイッチ130nがオンする。各増幅回路120により出力されるノイズ信号は、サンプルホールドスイッチ130nを介して、各列の保持容量131n−1,131n−2に保持される。
時刻t7〜t8では、画素転送パルス線PTXがハイレベルになり、画素転送スイッチ115がオンする。すると、画素111内の光電変換部114により光電変換された電荷は、画素転送スイッチ115を介して、フローティングディフュージョンFDに転送される。画素111は、上記のノイズ信号に光電変換の信号が重畳した画素信号を列信号線113に出力する。増幅回路120は、列信号線113の画素信号を増幅して出力する。
時刻t9〜t10では、サンプルホールド信号PTSがハイレベルになり、サンプルホールドスイッチ130sがオンする。各増幅回路120により出力される画素信号は、サンプルホールドスイッチ130sを介して、各列の保持容量131s−1,131s−2に保持される。
時刻t11以降では、画素リセットパルス線PRESがハイレベルになり、画素リセットスイッチ116がオンし、フローティングディフュージョンFDが電源電圧VDDにリセットされる。
時刻t12以降では、第1の位相のクロック信号CLK1及び第2の位相のクロック信号CLK2がそれぞれ水平走査回路135−1及び135−2に供給される。水平走査回路135−1は、第1の位相のクロック信号CLK1に基づいて、列選択パルスCLMSEL1及びCLMSEL3を生成する。まず、第1の位相のクロック信号CLK1に同期して、列選択パルスCLMSEL1がハイレベルになると、列選択スイッチ132s−1及び132n−1がオンする。これにより、保持容量131s−1及び131n−1に保持されている画素信号及びノイズ信号が第1の水平出力線134s−1及び134n−1に読み出される。次に、第1の位相のクロック信号CLK1に同期して、列選択パルスCLMSEL3がハイレベルになり、上記と同様に、第3列の画素信号及びノイズ信号の読み出しが行われる。
同様に、水平走査回路135−2は、第2の位相のクロック信号CLK2に基づいて、列選択パルスCLMSEL2及びCLMSEL4を生成する。まず、第2の位相のクロック信号CLK2に同期して、列選択パルスCLMSEL2がハイレベルになると、列選択スイッチ132s−2及び132n−2がオンする。これにより、保持容量131s−2及び131n−2に保持されている画素信号及びノイズ信号が第2の水平出力線134s−2及び134n−2に読み出される。次に、第2の位相のクロック信号CLK2に同期して、列選択パルスCLMSEL4がハイレベルになり、上記と同様に、第4列の画素信号及びノイズ信号の読み出しが行われる。
マルチプレクス信号MUXにより、マルチプレクサ137は、第1の水平出力線134s−1,134n−1の出力と、第2の水平出力線134s−2,134n−2の出力のいずれかが選択され、出力端子138s及び138nにそれぞれ読み出される。
信号PCHR1がハイレベルになると、スイッチ154がオンし、水平出力線134s−1,134n−1が電圧VCHRにリセットされる。また、信号PCHR2がハイレベルになると、スイッチ154がオンし、水平出力線134s−2,134n−2が電圧VCHRにリセットされる。
図4の矢印は、信号CLMSEL2の立ち上がり及び立ち下がりを示す。信号CLMSEL2の立ち上がり時の列選択線133−2の電位変動によって、信号CLMSEL1により第1列の保持容量131s−1,131n−2から水平出力線134s−1,134n−1に読み出し中の信号にノイズがのる。また、信号CLMSEL2の立ち下がり時の列選択線133−2の電位変動によって、信号CLMSEL3により第3列の保持容量131s−1,131n−2から水平出力線134s−1,134n−1に読み出し中の信号にノイズがのる。このノイズ対策は、図5〜図8を参照しながら後述する。
図5は、図1の光電変換装置における列選択線133−2と水平出力線134s−1,134n−1,134s−2,134n−2との交差部分の平面図である。図6は、図5のY−Y’の断面図である。図7は、図5のXA−XA’の断面図である。図8は、図5のXB−XB’の断面図である。
シリコン基板150及び素子分離酸化膜151の上には、ポリシリコン層、第1アルミ層及び第2アルミ層が積層され、ポリシリコン層と第1アルミ層はコンタクトホールで接続される。列選択線133−2は、領域Bにおいては、第2アルミ層で形成された水平出力線134s−2及び134n−2に対して、直下の第1アルミ層で形成されており、低抵抗な配線となっている。列選択線133−2が水平出力線134s−2及び134n−2との容量結合が或る程度あっても、列選択線133−2の電位変化に同期して、水平出力線134s−2及び134n−2の電位が変化するが、サンプリング期間への影響が少ないことに着目している。一方、列選択線133−2は、領域Aでは、異なる位相で駆動される水平出力線134s−1及び134n−1との容量結合をさけるように、ポリシリコン層で形成されている。列選択線133−2は、領域Bでは第1アルミ層で形成され、領域Aではポリシリコン層で形成され、領域Aと領域Bとで異なる配線層に形成される。
また、列選択線133−2と水平出力線134s−1,134n−1との容量結合を低減するように、列選択線133−2と水平出力線134s−1,134n−1との間に遮蔽体152を配置している。これは、列選択線133−2の電位変化は、水平出力線134s−1,134n−1が信号出力している期間のうちの後半にあたり、外部回路がサンプリングする時刻に近いからである。領域Aでは、列選択線133−2と水平出力線134s−1,134n−1との間に遮蔽体152が設けられ、領域Bでは、列選択線133−2と水平出力線134s−2,134n−2との間に遮蔽体152が設けられない。
このように領域Aと領域Bで、列選択線133−2を異なる構造とすることによって、異なる位相で駆動される水平出力線134s−1,134n−1に対し、ノイズが重畳されにくくなっている。また、本実施形態では、列選択線133−2は、領域Bでは、低抵抗なアルミ配線を使用して配線低抗を低減することにより、同相で駆動される水平出力線134s−2,134n−2に対して、容量結合があっても、影響を小さくできる。
また、図8に示すように、保持容量131s−2,131n−2から水平出力線134s−2,134n−2に対して引き出している配線136s−2,136n−2は、列選択線133−2と同一層で形成される。これにより、列選択線133−2と配線136s−2の間の容量結合分と、列選択線133−2と配線136n−2の間の容量結合分とを、異なる配線層間のアライメント誤差の影響を受けないようにすることができ、精度よく揃えることが可能である。このことから、列選択線133−2から配線136s−2,136n−2への容量結合のアンバランスからくるオフセット誤差を低減することができる。
上記では、図1において左から2列目の回路に着目して説明した。これに対して、左から1列目では、上述の領域A及び領域Bの位置が逆になる。具体的には、列選択線133−1が水平出力線134s−1,134n−1と交差する領域は、図5〜8に示した領域Bと同様の構造となり、列選択線133−1が水平出力線134s−2,134n−2と交差する領域は、領域Aと同様の構造となる。左から3列目以降は、1列目及び2列目の配線パターンが繰り返される。
本実施形態では、2種類の位相のクロック信号CLK1及びCLK2で動作する光電変換装置を例に説明したが、3種類以上の位相のクロック信号で駆動する場合においても、適用できる。
また、信号を保持する複数のメモリ部から構成されるラインメモリを有する光電変換装置にも、本実施形態を適用することができる。第1のスイッチは、ラインメモリの各メモリ部に接続される。第1の共通信号線は、第1のスイッチが所定の個数接続されてなる。第2のスイッチは、第1の共通信号線を第2の共通信号線に接続するためのスイッチである。信号読み出し部は、ラインメモリの各メモリ部に保持される信号を第1のスイッチ、第1の共通信号線、及び第2のスイッチを介して第2の共通信号線に選択的に読み出す。このような光電変換装置にも、異なる位相をもつ複数クロック信号に同期して信号を出力させ、本実施形態を適用できる。
(第2の実施形態)
図9は、本発明の第2の実施形態による光電変換装置の平面図である。図10は、図9のY−Y’の断面図である。図11は、図9のXA−XA’の断面図である。図12は、図9のXB−XB’の断面図である。本実施形態は、第1の実施形態に対して、列選択線133−2等と水平出力線134s−1,134n−1との交差部分の構造が異なっている。以下、本実施形態が第1の実施形態と異なる点を説明する。
本実施形態では、水平出力線134s−1及び134n−1は、列選択線133−2と交差する部分で幅を細くすることにより、容量結合成分を低減している。なお、図9では、水平出力線134s−1及び134n−1を細くしたが、上記の交差する部分で列選択線133−2の幅を細くしても良い。このように領域Aと領域Bで、線の幅を異なる構造とすることによって、異なる位相で駆動される水平出力線134s−1,134n−1に対し、ノイズが重畳されにくくなる。
また、本実施形態は、列選択線133−2に低抵抗であるアルミ配線を用いて領域Aと領域Bの両方を形成しているため、列選択線133−2の全体の抵抗を下げることができる。
以上のように、第1及び第2の実施形態では、列選択線133−2と第1の出力線134s−1,134n−1とが交差する部分の領域Aと、列選択線133−2と第2の出力線134s−2,134n−2とが交差する部分の領域Bとは、相互に配線構造が異なる。なお、列選択線133−2を例に説明したが、その他の列選択線133−1,133−3,133−4についても同様である。
列選択線133−2と第2の出力線134s−2,134n−2は、共に第2の位相のクロック信号CLK2に同期して電位変動するので、第2の出力線134s−2,134n−2の電圧は、列選択線133−2の電位変動に伴うノイズの影響が少ない。これに対し、列選択線133−2は第2の位相のクロック信号CLK2に同期して電位変動し、第1の出力線134s−1,134n−1は第1の位相のクロック信号CLK1に同期して電位変動する。そのため、第1の出力線134s−1,134n−1の電圧は、列選択線133−2の電位変動に伴うノイズの影響が大きい。
そこで、列選択線133−2と第1の出力線134s−1,134n−1とが交差する部分の領域Aは、列選択線133−2と第2の出力線134s−2,134n−2とが交差する部分の領域Bに対して、容量結合が低減するように、配線構造を異ならせる。これにより、第1の出力線134s−1,134n−1のノイズを低減することができる。
(第3の実施形態)
図13は、本発明の第3の実施形態に係る撮像システムの構成例を示す図である。撮像システム800は、例えば、光学部810、光電変換装置100、映像信号処理回路部830、記録・通信部840、タイミング制御回路部850、システムコントロール回路部860、及び再生・表示部870を有する。光電変換装置100は、第1及び第2の実施形態の光電変換装置である。
レンズ等の光学系である光学部810は、被写体からの光を光電変換装置100の、複数の画素が2次元状に配列された画素部101に結像させ、被写体の像を形成する。光電変換装置100は、タイミング制御回路部850からの信号に基づくタイミングで、画素部101に結像された光に応じた信号を出力する。光電変換装置100から出力された信号は、映像信号処理部である映像信号処理回路部830に入力され、映像信号処理回路部830が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理回路部830での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像を再生・表示させる。記録・通信部840は、また、映像信号処理回路部830からの信号を受けて、システムコントロール回路部860と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システムコントロール回路部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御回路部850、記録・通信部840、及び再生・表示部870の駆動を制御する。また、システムコントロール回路部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部850は、システムコントロール回路部860による制御に基づいて光電変換装置100及び映像信号処理回路部830の駆動タイミングを制御する。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
111 画素、131s−1,131n−1,131s−2,131n−2 保持容量、132s−1,132n−1,132s−2,132n−2 列選択スイッチ、133−1〜133−4 列選択線、134s−1,134n−1 第1の出力線、134s−2,134n−2 第2の出力線

Claims (7)

  1. 行列状に配置され、光電変換により信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量と、
    第1の列に配された前記複数の画素に対応した第1の出力線と、
    前記第1の列とは異なる列に配された前記複数の画素に対応した第2の出力線と、
    前記保持容量及び前記第1の出力線の間に設けられた第1のスイッチと、
    前記保持容量及び前記第2の出力線の間に設けられた第2のスイッチと、
    前記第2のスイッチを制御する第2の列選択線とを有し、
    前記第2の列選択線は、前記第2の列選択線と前記第1の出力線とが交差する部分と、前記第2の列選択線と前記第2の出力線とが交差する部分とで、異なる配線層に形成されることを特徴とする光電変換装置。
  2. 前記第2の列選択線と前記第1の出力線とが交差する部分では、前記第2の列選択線と前記第1の出力線との間に遮蔽体が設けられ、
    前記第2の列選択線と前記第2の出力線とが交差する部分では、前記第2の列選択線と前記第2の出力線との間に遮蔽体が設けられないことを特徴とする請求項1記載の光電変換装置。
  3. 行列状に配置され、光電変換により信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、前記画素に基づく信号を保持する複数の保持容量と、
    第1の列に配された前記複数の画素に対応した第1の出力線と、
    前記第1の列とは異なる列に配された前記複数の画素に対応した第2の出力線と、
    前記保持容量及び前記第1の出力線の間に設けられた第1のスイッチと、
    前記保持容量及び前記第2の出力線の間に設けられた第2のスイッチと、
    前記第2のスイッチを制御する第2の列選択線とを有し、
    前記第2の列選択線と前記第1の出力線とが交差する部分と、前記第2の列選択線と前記第2の出力線とが交差する部分とは、線の幅が異なり、
    前記第2の列選択線と前記第1の出力線とが交差する部分の前記第1の出力線と、前記第2の列選択線と前記第2の出力線とが交差する部分の前記第2の出力線とは、線の幅が異なることを特徴とする光電変換装置。
  4. 前記保持容量は、
    前記画素のリセット状態の信号を保持する第1の保持容量と、
    前記画素の非リセット状態の信号を保持する第2の保持容量とを有することを特徴とする請求項1から3のいずれか1項に記載の光電変換装置。
  5. さらに、前記第1の保持容量から前記第1の出力線又は前記第2の出力線に出力された信号と、前記第2の保持容量から前記第1の出力線又は前記第2の出力線に出力された信号との差分処理を行う差分処理回路を有することを特徴とする請求項4に記載の光電変換装置。
  6. さらに、前記第1のスイッチと前記第2のスイッチとを、互いに異なる位相の信号に同期して制御する制御部を有することを特徴とする請求項1から5のいずれか1項に記載の光電変換装置。
  7. 請求項1から6のいずれか1項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する処理部と
    を有することを特徴とする撮像システム。
JP2013092459A 2013-04-25 2013-04-25 光電変換装置及び撮像システム Active JP6100074B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013092459A JP6100074B2 (ja) 2013-04-25 2013-04-25 光電変換装置及び撮像システム
US14/245,313 US9270913B2 (en) 2013-04-25 2014-04-04 Photoelectric conversion apparatus and imaging system
CN201410169548.9A CN104125417B (zh) 2013-04-25 2014-04-25 光电转换设备和成像系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013092459A JP6100074B2 (ja) 2013-04-25 2013-04-25 光電変換装置及び撮像システム

Publications (3)

Publication Number Publication Date
JP2014216833A JP2014216833A (ja) 2014-11-17
JP2014216833A5 JP2014216833A5 (ja) 2016-05-19
JP6100074B2 true JP6100074B2 (ja) 2017-03-22

Family

ID=51770668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013092459A Active JP6100074B2 (ja) 2013-04-25 2013-04-25 光電変換装置及び撮像システム

Country Status (3)

Country Link
US (1) US9270913B2 (ja)
JP (1) JP6100074B2 (ja)
CN (1) CN104125417B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319946B2 (ja) 2013-04-18 2018-05-09 キヤノン株式会社 固体撮像装置及び撮像システム
JP6274788B2 (ja) 2013-08-28 2018-02-07 キヤノン株式会社 撮像装置、撮像システム及び撮像装置の駆動方法
JP5886806B2 (ja) 2013-09-17 2016-03-16 キヤノン株式会社 固体撮像装置
JP6239975B2 (ja) 2013-12-27 2017-11-29 キヤノン株式会社 固体撮像装置及びそれを用いた撮像システム
JP6412328B2 (ja) * 2014-04-01 2018-10-24 キヤノン株式会社 固体撮像装置およびカメラ
US9979916B2 (en) 2014-11-21 2018-05-22 Canon Kabushiki Kaisha Imaging apparatus and imaging system
US9787928B2 (en) * 2015-01-06 2017-10-10 Forza Silicon Corporation Layout and timing schemes for ping-pong readout architecture
JP6711634B2 (ja) 2016-02-16 2020-06-17 キヤノン株式会社 撮像装置、撮像装置の駆動方法、及び撮像システム
WO2019138665A1 (ja) * 2018-01-11 2019-07-18 ソニーセミコンダクタソリューションズ株式会社 通信システムおよび通信装置
JP7089390B2 (ja) 2018-03-30 2022-06-22 キヤノン株式会社 光電変換装置及びその駆動方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645578A (ja) * 1992-07-27 1994-02-18 Nec Corp 薄膜イメージセンサ
TW421962B (en) 1997-09-29 2001-02-11 Canon Kk Image sensing device using mos type image sensing elements
JPH11261046A (ja) 1998-03-12 1999-09-24 Canon Inc 固体撮像装置
JP3571909B2 (ja) 1998-03-19 2004-09-29 キヤノン株式会社 固体撮像装置及びその製造方法
KR100300047B1 (ko) * 1998-05-30 2001-09-22 김영환 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자
JP2000269211A (ja) * 1999-03-15 2000-09-29 Nec Corp 半導体装置
EP1341377B1 (en) 2002-02-27 2018-04-11 Canon Kabushiki Kaisha Signal processing device for image pickup apparatus
JP3728260B2 (ja) 2002-02-27 2005-12-21 キヤノン株式会社 光電変換装置及び撮像装置
JP3833125B2 (ja) 2002-03-01 2006-10-11 キヤノン株式会社 撮像装置
JP4323772B2 (ja) * 2002-10-31 2009-09-02 キヤノン株式会社 固体撮像装置、カメラ及びカメラ制御システム
JP4514188B2 (ja) 2003-11-10 2010-07-28 キヤノン株式会社 光電変換装置及び撮像装置
JP4508619B2 (ja) 2003-12-03 2010-07-21 キヤノン株式会社 固体撮像装置の製造方法
JP3793202B2 (ja) 2004-02-02 2006-07-05 キヤノン株式会社 固体撮像装置
JP3890333B2 (ja) 2004-02-06 2007-03-07 キヤノン株式会社 固体撮像装置
JP4067054B2 (ja) 2004-02-13 2008-03-26 キヤノン株式会社 固体撮像装置および撮像システム
JP4290066B2 (ja) * 2004-05-20 2009-07-01 キヤノン株式会社 固体撮像装置および撮像システム
JP4971586B2 (ja) 2004-09-01 2012-07-11 キヤノン株式会社 固体撮像装置
JP5089017B2 (ja) 2004-09-01 2012-12-05 キヤノン株式会社 固体撮像装置及び固体撮像システム
JP4804254B2 (ja) 2006-07-26 2011-11-02 キヤノン株式会社 光電変換装置及び撮像装置
JP5123601B2 (ja) 2006-08-31 2013-01-23 キヤノン株式会社 光電変換装置
JP5280671B2 (ja) * 2006-12-20 2013-09-04 富士フイルム株式会社 画像検出器および放射線検出システム
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
JP4110193B1 (ja) 2007-05-02 2008-07-02 キヤノン株式会社 固体撮像装置および撮像システム
JP5268389B2 (ja) 2008-02-28 2013-08-21 キヤノン株式会社 固体撮像装置、その駆動方法及び撮像システム
JP5300292B2 (ja) * 2008-03-18 2013-09-25 キヤノン株式会社 光電変換装置の駆動方法
JP5178266B2 (ja) 2008-03-19 2013-04-10 キヤノン株式会社 固体撮像装置
JP5094498B2 (ja) 2008-03-27 2012-12-12 キヤノン株式会社 固体撮像装置及び撮像システム
JP5279352B2 (ja) 2008-06-06 2013-09-04 キヤノン株式会社 固体撮像装置
JP5274166B2 (ja) 2008-09-10 2013-08-28 キヤノン株式会社 光電変換装置及び撮像システム
JP4891308B2 (ja) 2008-12-17 2012-03-07 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いた撮像システム
JP5511220B2 (ja) 2009-05-19 2014-06-04 キヤノン株式会社 固体撮像装置
JP2012004689A (ja) * 2010-06-14 2012-01-05 Canon Inc 光電変換装置および撮像システム
US8384041B2 (en) * 2010-07-21 2013-02-26 Carestream Health, Inc. Digital radiographic imaging arrays with reduced noise
JP5791338B2 (ja) 2011-04-07 2015-10-07 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5762199B2 (ja) 2011-07-28 2015-08-12 キヤノン株式会社 固体撮像装置
JP5901186B2 (ja) 2011-09-05 2016-04-06 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5858695B2 (ja) 2011-09-08 2016-02-10 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP5806566B2 (ja) 2011-09-15 2015-11-10 キヤノン株式会社 A/d変換器および固体撮像装置
JP5930651B2 (ja) 2011-10-07 2016-06-08 キヤノン株式会社 固体撮像装置
JP5901212B2 (ja) 2011-10-07 2016-04-06 キヤノン株式会社 光電変換システム
JP5484422B2 (ja) 2011-10-07 2014-05-07 キヤノン株式会社 固体撮像装置
JP5893573B2 (ja) 2012-02-09 2016-03-23 キヤノン株式会社 固体撮像装置
JP5926634B2 (ja) * 2012-07-03 2016-05-25 キヤノン株式会社 固体撮像装置及びカメラ
JP6319946B2 (ja) 2013-04-18 2018-05-09 キヤノン株式会社 固体撮像装置及び撮像システム

Also Published As

Publication number Publication date
CN104125417A (zh) 2014-10-29
US9270913B2 (en) 2016-02-23
US20140320717A1 (en) 2014-10-30
JP2014216833A (ja) 2014-11-17
CN104125417B (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
JP6100074B2 (ja) 光電変換装置及び撮像システム
JP5965674B2 (ja) 固体撮像装置および撮像装置
KR102419229B1 (ko) 촬상 소자, 촬상 방법, 및 전자 기기
KR101177140B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 촬상 장치
US8159573B2 (en) Photoelectric conversion device and imaging system
JP4978818B2 (ja) 固体撮像素子及びその駆動方法
JP5953028B2 (ja) 固体撮像装置、撮像装置、および信号読み出し方法
JP5751766B2 (ja) 固体撮像装置および撮像システム
JP5643555B2 (ja) 固体撮像装置及び撮像システム
KR101934695B1 (ko) 촬상소자 및 촬상장치
JP6234054B2 (ja) 撮像装置および撮像装置の制御方法
US9456161B2 (en) Photoelectric conversion apparatus, image pickup system, and driving method of the photoelectric conversion apparatus
US8896736B2 (en) Solid-state imaging device, imaging apparatus and signal reading method having photoelectric conversion elements that are targets from which signals are read in the same group
JP2017220749A (ja) 撮像装置、撮像システム
JP6445866B2 (ja) 撮像装置、撮像システム、および撮像装置の駆動方法
JP6634035B2 (ja) 撮像素子及び撮像装置
JP5721518B2 (ja) 撮像素子及び撮像装置
JP5400428B2 (ja) 撮像装置、撮像素子およびその駆動方法
JP6245856B2 (ja) 光電変換装置、光電変換システム
JP6574653B2 (ja) 撮像装置及び撮像システム
JP2008177760A (ja) 固体撮像装置、撮像装置
JP6053321B2 (ja) 固体撮像装置
JP7111810B2 (ja) 固体撮像装置および撮像システム
JP2018137581A (ja) 撮像素子及びその制御方法、及び撮像装置
JP5188641B2 (ja) 光電変換装置及び撮像装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160325

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160325

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170222

R151 Written notification of patent or utility model registration

Ref document number: 6100074

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151