[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6194516B2 - Ｍｉｓ型半導体装置 - Google Patents

Ｍｉｓ型半導体装置 Download PDF

Info

Publication number
JP6194516B2
JP6194516B2 JP2014175606A JP2014175606A JP6194516B2 JP 6194516 B2 JP6194516 B2 JP 6194516B2 JP 2014175606 A JP2014175606 A JP 2014175606A JP 2014175606 A JP2014175606 A JP 2014175606A JP 6194516 B2 JP6194516 B2 JP 6194516B2
Authority
JP
Japan
Prior art keywords
insulating film
layer
gate insulating
composition ratio
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014175606A
Other languages
English (en)
Other versions
JP2016051775A (ja
Inventor
岡　徹
徹 岡
園山　貴広
貴広 園山
清隆 水上
清隆 水上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2014175606A priority Critical patent/JP6194516B2/ja
Priority to US14/838,121 priority patent/US9793369B2/en
Publication of JP2016051775A publication Critical patent/JP2016051775A/ja
Application granted granted Critical
Publication of JP6194516B2 publication Critical patent/JP6194516B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体層上にＺｒＯx Ｎy （酸窒化ジルコニウム）からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したゲート印加電圧が５Ｖ以上のＭＩＳ型半導体装置に関する。
近年、半導体装置の微細化が進んでおり、トランジスタのゲート絶縁膜の薄膜化が求められている。しかし、従来用いられているＳｉＯ2 は、薄くするとリーク電流が増大する。そこで、ＳｉＯ2 に替えて高誘電率材料が用いられている。高誘電率材料としては、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、ＨｆＯx Ｎy 、ＺｒＯx Ｎy 、などが挙げられる。特にゲート絶縁膜としてＺｒＯx Ｎy を用いたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置が特許文献１〜５に示されている。
特許文献１には、半導体基板上にゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有した半導体装置において、ゲート絶縁膜としてＺｒ2 ＯＮ2 や、ＺｒＯ2-2xＮ4x/3（ただしｘは３／８＜ｘ＜３／４）を用いたものが示されている。また、ゲート絶縁膜は結晶または多結晶であることが示されている。また、Ｚｒ2 ＯＮ2 からなるゲート絶縁膜は、Ｚｒ2 ＯＮ2 セラミックターゲットを用いたスパッタにより形成することが記載されており、スパッタガスにはアルゴンを用い、基板温度は６００〜８００℃、スパッタガス圧は０．５〜０．２Ｐａとすることが記載されている。
特許文献２には、窒素を含むＺｒＯ2 からなるゲート絶縁膜を有したＭＩＳ型半導体装置において、ゲート絶縁膜の窒素濃度をチャネル側の方がゲート電極側よりも高くし、ゲート絶縁膜のチャネル側の窒素濃度を１０20〜１０21／ｃｍ3 としたものが示されている。また、ゲート絶縁膜は、室温から８００℃、０．１ｍＰａ〜１ｋＰａにおいてアルゴンガスで希釈した窒素ガスと酸素ガスの混合ガス中でスパッタ法により形成することが記載されている。また、ゲート絶縁膜が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。
特許文献３には、半導体基板上に、化学的酸化物層、高誘電体層、下部金属層、捕捉金属層、上部金属層、多結晶半導体層を順に積層したＭＩＳ型半導体装置が示されている。半導体基板にはＳｉやＩＩＩ−Ｖ族半導体を用いることができる旨記載されている。また、高誘電体層には、ＺｒＯx Ｎy （０．５≦ｘ≦３、０≦ｙ≦２）を用いることができる旨記載されている。高誘電体層が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。また、高誘電体層はＣＶＤ法やＡＬＤ法などによって形成することができると記載があるが、スパッタ法による形成については特に記載がない。 特許文献４には、ＭＩＳＦＥＴにおいてゲート絶縁膜としてＺｒＯｘＮｙを用い、そのゲート絶縁膜を、Ｚｒをターゲットとし、ガスとしてアルゴンに酸素と窒素を混合した混合ガスを流した雰囲気中でスパッタリングして形成することを開示している。
特開２００５−４４８３５ 特開２００５−２１７１５９ 特開２０１１−３８９９ ＵＳ ２００３／０２０５７７２ Ａ１ 特開２０１３−１３５０５５
発明者らは、ＭＩＳ型のパワーデバイスについて、ＺｒＯx Ｎy からなる高誘電率のゲート絶縁膜を採用し、微細化を図ることを検討した。しかし、ゲート絶縁膜にＺｒＯx Ｎy を採用した場合、酸素組成比ｘと窒素組成比ｙによってはゲート印加電圧を大きくするとしきい値電圧が変動し、動作が不安定になることがわかった。そこで、本願発明者らは、上記課題を解決するために、特許文献５に開示の技術を開発した。しかし、ＺｒＯx Ｎy からなるゲート絶縁膜において、特許文献５に開示されている酸素組成比ｘ、窒素組成比ｙの関係よりも、さらに、しきい値変動の小さいより最適化された酸素組成比ｘと窒素組成比ｙの範囲を見い出した。
そこで本発明の目的は、半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したＭＩＳ型半導体装置において、しきい値電圧の変動をさらに抑制して、動作安定性をさらに改善することである。
第１の発明は、半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したゲート印加電圧が５Ｖ以上のＭＩＳ型半導体装置において、ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０、且つ、０．２≦ｘ＜０．５を満たすことを特徴とするＭＩＳ型半導体装置である。酸素組成比ｘ、窒素組成比ｙは、より望ましくは、０．８７≦０．５９ｘ＋ｙ≦０．９３である。
第２発明は、半導体層上にＺｒＯ x Ｎ y からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したゲート印加電圧が５Ｖ以上のＭＩＳ型半導体装置において、ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たし、ゲート絶縁膜は微結晶であることを特徴とするＭＩＳ型半導体装置である。
半導体層には、Ｓｉ層や、III 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層などである。ＩＩＩ−Ｖ族半導体層は、ＧａＡｓ層、ＧａＰ層、ＧａＩｎＰ層などである。ＩＩ−ＶＩ族化合物半導体層はＺｎＯ層などである。半導体層にはｎ型不純物やｐ型不純物がドープされていてもよい。また、半導体層は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に半導体層が積層されていてもよい。また、半導体層は材料や組成比、伝導型、不純物濃度などが異なる複数の層で構成されていてもよい。
ゲート絶縁膜は、上記に示した酸素組成比ｘ、窒素組成比ｙを満たす範囲であれば、複数の層で構成されていてもよい。半導体層とゲート絶縁膜は、直接接していてもよいし、半導体層とゲート絶縁膜との間に、他の絶縁膜などを有していてもよい。この場合絶縁膜にはＳｉＯ2 、Ｓｉx Ｎy 、ＺｒＯ2 などを用いることができる。ゲート絶縁膜とゲート電極は、直接接していてもよいし、ゲート絶縁膜とゲート電極との間に、他の絶縁膜や金属膜を有していてもよい。
ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、１≦ｙ／ｘ≦４を満たすようにすることで、さらに、しきい値電圧の変動を抑制することができる。ｙ／ｘ≦４とすることで、酸素組成比が大きくなることによるゲートリーク電流を効果的に抑制することができる。さらに、酸素組成比ｘを、０．２≦ｘ＜０．５とすると、さらに、しきい値電圧の変動を抑制することができる。酸素組成比ｘを０．２以上とするとリークゲート電流の抑制に効果的である。この範囲の時、しきい値電圧のシフト量ΔＶを０．２Ｖ以下とすることができる。また、さらに、望ましくは、０．３≦ｘ＜０．５である。この範囲の場合も、しきい値電圧のシフト量ΔＶを０．２Ｖ以下とすることができる。また、０．２１≦ｘ≦０．４１の範囲の場合には、しきい値電圧のシフト量ΔＶは、０．０５Ｖ以下とすることができる。
ゲート絶縁膜の上に、ＺｒＯU ＮV から成る表面層を有し、その表面層の酸素組成比ｕは、ゲート絶縁膜の酸素組成比ｘに比べて大きくすることが望ましい。表面層も、勿論、ゲート絶縁膜として機能する。これにより、ゲートリーク電流をより抑制することができる。酸素組成比の大きい表面層の厚さは、１ｎｍ以上であり、ゲート絶縁膜の厚さよりも薄くすることが望ましい。また、表面層の厚さは、２ｎｍ以上、ゲート絶縁膜の厚さよりも薄くすることが、なお、望ましい。表面総表面層の酸素組成比ｕは、２以下で、酸素組成比ｘよりも大きくすることが望ましい。また、表面層の窒素組成比ｖは、０≦ｖ≦０．５を満たすことが望ましい。また、表面層の酸素組成比ｕ、窒素組成比ｖは、０．８≦ｖ／ｕ≦１０、且つ、０．８≦０．５９ｕ＋ｖ≦１．０を満たしていても良い。すなわち、この範囲において、酸素組成比ｖをなるべく高くすると、しきい値の変動とゲートリーク電流の抑制とを効果的に実現できる。表面層はゲート絶縁膜と連続していることが望ましい。また、表面層の酸素組成比ｕは、厚さ方向において、ゲート電極側に向かうに連れて増加させても良い。また、表面層は、ゲート絶縁膜の成膜後の露出状態において、窒素雰囲気中でアニールすることで形成された層とすることが望ましい。これらの構成により、ゲートリーク電流を抑制することができる。ゲート絶縁膜は微結晶であることが望ましい。ゲート絶縁膜と半導体層との間には、ゲート絶縁膜と異なる組成のゲート絶縁膜として機能する他の絶縁膜が形成されていても良い。半導体層は、III 族窒化物半導体層とすることで、ゲート印加電圧、ドレイン−ソース間電圧を高くでき、パワーデバイスに最適である。
本発明のＭＩＳ型半導体装置は、ゲート印加電圧が１０Ｖ以上である場合に特に有効である。このような高いゲート印加電圧においても、本発明のＭＩＳ型半導体装置によればしきい値電圧の変動を抑制することができる。また、本発明のＭＩＳ型半導体装置は、パワー半導体素子に好適に採用することができ、ＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＩＧＢＴなどの半導体装置に適用することができる。
本発明によれば、ＭＩＳ型半導体装置において、ゲート印加電圧が大きい場合であっても、しきい値電圧の変動が抑制され、安定した動作をさせることができる。本発明のゲート絶縁膜によって、このようなしきい値を安定させる効果が得られる理由は、十分には明らかではないが、ゲート絶縁膜中の酸素欠乏により生成される準位が、ゲート絶縁膜中の窒素によって低減されるためではないかと推測される。本発明は、ゲート印加電圧が５Ｖ以上、特に１０Ｖ以上のＭＩＳ型半導体装置に有効であり、パワー半導体素子に利用することができる。また、本発明によるゲート絶縁膜は熱処理に対して安定している。
実施例１のＭＩＳ型半導体装置の構成を示した断面図。 実施例１のＭＩＳ型半導体装置の製造工程を示した図。 ゲート絶縁膜の酸素組成比と窒素組成比との関係を示した図。 しきい値電圧のシフト量とゲート絶縁膜の窒素原子濃度／酸素原子濃度との関係を示した図。 実施例２のＭＩＳＨＦＥＴの構成を示した図。 実施例２のＭＩＳＨＦＥＴの製造工程を示した図。 実施例３の縦型ＭＩＳＦＥＴの構成を示した図。 実施例３の変形例に係る縦型ＭＩＳＦＥＴの構成を示した図。 ゲート絶縁膜における表面からの深さ方向に関する元素の分布を示した測定図。 成膜後に熱処理されたゲート絶縁膜の断面ＴＥＭ像。 従来例におけるＺｒＯ2 をゲート絶縁膜とした素子のしきい値のシフトを示すＣ−Ｖ特性。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１のＭＩＳ型半導体装置のゲート電極部分の構成を示した断面図である。実施例１のＭＩＳ型半導体装置は、半導体層１０と、半導体層１０上に接して位置するゲート絶縁膜１１と、ゲート絶縁膜１１の一部領域上に接して位置するゲート電極１２と、を有している。本実施例は、ＺｒＯx Ｎy ゲート絶縁膜における、Ｃ−Ｖ特性の測定と、しきい値電圧のシフト量ΔＶと酸素組成比ｘ、窒素組成比ｙとの関係を測定する例であるので、ソース電極とドレイン電極は、省略している。ＭＩＳ型半導体装置の詳細な構造は、実施例２、３で説明する。
半導体層１０は、厚さ６００μｍのｎ型Ｓｉ基板である。Ｓｉ以外にもIII 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどの層である。また、ＩＩＩ−Ｖ族半導体層は、たとえば、ＧａＡｓ、ＧａＰ、ＧａＩｎＰなどの層である。また、ＩＩ−ＶＩ族化合物半導体層は、たとえばＺｎＯなどの層である。また、半導体層１０の伝導型はｎ型でなくともよく、ｐ型でも真性でもよい。また、半導体層１０は単層でなくてもよく、複数の層によって構成されていてもよい。たとえば、材料、伝導型、組成比、不純物濃度などが異なる層が積層された構成であってもよい。また、半導体層１０は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に積層された層であってもよい。
ゲート絶縁膜１１は、厚さ７５ｎｍのＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）からなる。酸素組成比ｘ、窒素組成比ｙは、より望ましくは、０．８７≦０．５９ｘ＋ｙ≦０．９３である。
ゲート絶縁膜１１は実施例１のように半導体層１０上に接して位置していてもよいが、他の絶縁膜を介して半導体層１０上に位置していてもよい。たとえば、半導体層１０とゲート絶縁膜１１との間にＳｉＯ2 やＳｉx Ｎy 、ＺｒＯ2 などからなる絶縁膜を有していてもよい。
ゲート電極１２には、Ａｌ、ポリシリコン、Ｗなどを用いることができる。ゲート電極１２は、実施例１のようにゲート絶縁膜１１上に直接接して位置していてもよいが、他の層を介してゲート絶縁膜１１上に位置していてもよい。たとえば、ゲート絶縁膜１１とゲート電極１２の間に、他の絶縁膜や金属膜を有していてもよい。
実施例１のＭＩＳ型半導体装置では、ゲート絶縁膜１１としてＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）を用いているため、５Ｖ以上の大きな電圧を印加してもしきい値電圧の変動が抑制され、安定して動作させることができる。そのため、実施例１のＭＩＳ型半導体装置は、ゲート印加電圧が５Ｖ以上、特に１０Ｖ以上の場合であっても安定した動作が可能である。また、そのような高いゲート印加電圧での安定した動作が可能であることから、ＦＥＴ、ＨＦＥＴ、ＩＧＢＴ、などのパワー半導体素子としての利用に適している。
なお、ゲート絶縁膜１１の酸素組成比ｘに対する窒素組成比ｙの比ｙ／ｘは、１≦ｙ／ｘ≦４を満たすことがより望ましい。しきい値電圧の変動がより抑制され、より安定した動作が可能となるためである。
また、酸素組成比ｘは、０．２≦ｘ＜０．５、さらには、０．３≦ｘ＜０．５を満たすようにしてもよい。このようなｘ、ｙの範囲であるゲート絶縁膜１１を有した実施例１のＭＩＳ型半導体装置についても、しきい値電圧の変動が抑制されており、安定した動作が可能である。
次に、実施例１のＭＩＳ型半導体装置の製造工程について説明する。
まず、ｎ型のＳｉ基板である半導体層１０を用意し、半導体層１０の表面をアセトン、ＩＰＡ（イソプロピルアルコール）、超純水を順に用いて洗浄し、半導体層１０表面の油分を除去する。その後、半導体層１０をバッファードフッ酸に浸漬させて、半導体層１０表面の自然酸化膜を除去する（図２（ａ））。
次に、清浄された半導体層１０上に、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ、電子サイクロトロン共鳴）スパッタ法によってＺｒＯx Ｎy からなるゲート絶縁膜１１を形成する（図２（ｂ））。スパッタは、アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて行い、基板温度は室温とし、圧力は０．０７〜０．２Ｐａの範囲の適切な値とし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、成膜するＺｒＯx Ｎy の目的とする酸素組成比ｘと窒素組成比ｙを得るために、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍの範囲で適切に変化させた値とする。ゲート絶縁膜１１の酸素組成比ｘ、窒素組成比ｙは酸素ガス流量と窒素ガス流量によって制御可能である。
なお、上記ＥＣＲスパッタ法では、キャリアガスとしてアルゴンを用いたが、キセノンなど他の不活性ガスを用いてもよい。また、ＥＣＲスパッタ法以外にも、マグネトロンスパッタなどを用いることができる。ただし、ＥＣＲスパッタ法は、他のスパッタ法に比べて低温、高圧力でゲート絶縁膜１１を成膜することができる点で利点がある。また、アルゴンガスの流量、酸素ガスの流量、窒素ガスの流量については、必ずしも上記範囲とする必要はないが、上記範囲とすることでＺｒＯx Ｎy の酸素組成比ｘ、窒素組成比ｙを精度良く制御できる。
ゲート絶縁膜１１を成膜後に、ゲート電極１２を形成する前に、窒素雰囲気中で４００℃で３０分間熱処理した。この熱処理は、３００℃以上、７００℃以下の範囲、望ましくは、４００℃以上、７００℃以下の範囲、時間は５分以上、９０分の範囲、望ましくは、３０分以上、９０分以下の範囲、さらに望ましくは３０分以上、６０分以下の範囲とすることができる。これらの条件は、目的とする表面層における酸素組成比と厚さにより適正に選択される。これにより、酸素組成比が膜の厚さの中央部の酸素組成比より大きい表面層が形成される。ここで、窒素雰囲気とは窒素を９９％以上含む気体の雰囲気をいう。熱処理の雰囲気は、窒素雰囲気の他、Ａｒ、Ｈ2 とＮ2 との混合ガス、真空などを用いることができる。
上記条件を適正に設定することにより、ゲート絶縁膜１１の酸素組成比ｘ、窒素組成比ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たすように形成することができる。
また、ゲート絶縁膜１１は微結晶で形成されるため、半導体層１０に格子整合させる必要がなく、Ｓｉからなる半導体層１０以外にもＳｉＯ2 などの絶縁膜上や、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、III 族窒化物半導体などの化合物半導体層上にも形成することができる。
後述の評価から理解されるように、上記条件のＥＣＲスパッタ法において、窒素ガス流量に対する酸素ガス流量の比を０．０１１８以上、０．１７６５以下とすれば、しきい値電圧の変動が０．５Ｖ以下に抑制されるゲート絶縁膜１１を形成することができる。特に窒素ガス流量に対する酸素ガス流量の比を０．０５８８以上、０．１４１２以下とすると、しきい値電圧の変動を０．２Ｖ以下とすることができる。さらに、窒素ガス流量に対する酸素ガス流量の比を０．０５８８以上、０．１１７６以下とすると、しきい値電圧の変動を０．０５Ｖ以下とすることができる。
次に、ゲート絶縁膜１１上の所定の領域に、リフトオフ法によってゲート電極１２を形成する。より具体的には、ゲート絶縁膜１１上にフォトリソグラフィによって所定の領域以外の領域にレジスト膜を形成し、ついで所定の領域およびレジスト膜上に蒸着等によって電極膜を形成し、次にリフトオフによってレジスト膜と、その上の電極膜の一部を除去し、所定の領域にのみ電極膜を残すことで、ゲート絶縁膜１１上の所定の領域にのみゲート電極１２を形成する。以上によって図１に示す実施例１のＭＩＳ型半導体装置が作製される。
上記説明した実施例１のＭＩＳ型半導体装置の製造方法によれば、ＺｒＯx Ｎy からなり、酸素組成比ｘ、窒素組成比ｙが、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たすゲート絶縁膜１１を形成することができる。そのため、ゲート印加電圧が５Ｖ以上、特に、１０Ｖ以上であっても、しきい値電圧の変動を抑制することができ、安定した動作をさせることが可能である。また、上記の方法によって形成したゲート絶縁膜１１は、熱的な安定性が高いため、実施例１のＭＩＳ型半導体装置のしきい値電圧は、温度変化によってもほとんど変動せず、安定している。
以下、実施例１のＭＩＳ型半導体装置についての具体的な評価を実験例として示す。
ＺｒＯx Ｎy の酸素組成比ｘ、窒素組成比ｙを各種変化させたゲート絶縁膜１１を有した実施例１のＭＩＳ型半導体装置を作製し、Ｃ−Ｖ特性を測定することで、しきい値電圧の安定性を検証した。Ｃ−Ｖ特性は、ゲート印加電圧を、−２Ｖから５Ｖ、５Ｖから−２Ｖ、−２Ｖから１０Ｖ、１０Ｖから−２Ｖ、−２Ｖから１５Ｖ、１５Ｖから−２Ｖ、−２Ｖから５Ｖと連続的に繰り返して掃引して変化させた。電圧の掃引速度は０．１Ｖ／ｓとした。このときの、しきい値電圧のシフト量ΔＶを測定した。
また、比較例として、従来のゲート絶縁膜１１としてＺｒＯ2 を用いた以外は実施例１のＭＩＳ型半導体装置と同様の構造のＭＩＳ型半導体装置を作製し、そのしきい値の安定性を検証した。図１１は、比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示したグラフである。図１１のように、ゲート印加電圧の掃引において、−２Ｖから１０Ｖへの増加方向の掃引におけるしき値電圧に対して、−２Ｖから１５Ｖへの増加方向の掃引におけるしきい値電圧は、４Ｖ程度大きくなっている。また、−２Ｖから５Ｖへの増加方向の掃引におけるしき値電圧に対して、−２Ｖから１０Ｖへの増加方向の掃引におけるしきい値電圧は、０．４Ｖ程大きくなっている。また、減少方向に掃引した場合のしきい値電圧を比較すると、５Ｖから−２Ｖへの減少方向の掃引におけるしきい値電圧に対して、１０Ｖから−２Ｖへの減少方向の掃引におけるしきい値電圧は４．６Ｖ、１５Ｖから−２Ｖへの減少方向の掃引におけるしきい値電圧は９．４Ｖ程、大きくなっている。このように、ゲート印加電圧が５Ｖを越える範囲から、ゲート電圧を大きくするほど、しきい値電圧は大きく変動することが分かる。
実施例１のＭＩＳ型半導体装置におけるゲート絶縁膜１１の形成において、アルゴンガス流量を２０ｓｃｃｍ、窒素ガス流量を８．５ｓｃｃｍで一定とし、酸素ガス流量を０．１、０．３、０．５、０．８、１．０、１．２、１．５、２．０ｓｃｃｍと替えて８つの試料を作製した。成膜したＺｒＯx Ｎy の酸素組成比ｘと窒素組成比ｙは、ＲＢＳ（ラザフォード後方散乱分析）と、ＸＰＳ（Ｘ線光電子分析）との組み合わせにより求めた。手順としては標準資料をＲＢＳで測定し、ゲート絶縁膜１１の組成比が安定している領域（表面層を除く領域）における組成比の平均値を用いてＸＰＳにおけるＺｒ、Ｏ、Ｎの定量用感度係数を算出した。
ゲート絶縁膜１１は、８つの試料のいずれでも微結晶状に形成されていた。そのゲート絶縁膜１１の酸素組成比ｘ、窒素組成比ｙは、図３のグラフに示す通りであった。すなわち、酸素ガス流量が０．１ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０１１８）のときにｘがおよそ０．０９、ｙがおよそ０．８４、窒素酸素比ｙ／ｘ＝９．３（図３中のプロット１）であった。酸素ガス流量が０．３ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０３５３）のときにｘがおよそ０．１２、ｙがおよそ０．８０、窒素酸素比ｙ／ｘ＝６．７（図３中のプロット２）であった。酸素ガス流量が０．５ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０５８８）のときにｘがおよそ０．２１、ｙがおよそ０．７７、窒素酸素比ｙ／ｘ＝３．７（図３中のプロット３）であった。酸素ガス流量が０．８ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０９４１）のときにｘがおよそ０．３３、ｙがおよそ０．７０、窒素酸素比ｙ／ｘ＝２．１（図３中のプロット４）であった。酸素ガス流量が１．０ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．１１７６）のときにｘがおよそ０．４１、ｙがおよそ０．６５、窒素酸素比ｙ／ｘ＝１．６（図３中のプロット５）であった。酸素ガス流量が１．２ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．１４１２）のときにｘがおよそ０．４９、ｙがおよそ０．６０、窒素酸素比ｙ／ｘ＝１．２（図３中のプロット６）であった。酸素ガス流量が１．５ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．１７６５）のときにｘがおよそ０．６２、ｙがおよそ０．５２、窒素酸素比ｙ／ｘ＝０．８４（図３中のプロット７）であった。酸素ガス流量が２．０ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．２３５３）のときにｘがおよそ０．８３、ｙがおよそ０．４０、窒素酸素比ｙ／ｘ＝０．４８（図３中のプロット８）であった。
この図３のグラフから、８つの試料のいずれについても、ゲート絶縁膜１１の酸素組成比ｘ、窒素組成比ｙが、直線０．５９ｘ＋ｙ＝０．９を中心としてｙが±０．１の幅を有する範囲、すなわち、０．８≦０．５９ｘ＋ｙ≦１．０を満たす範囲に含まれていることがわかる。図３の太実線（０．５９ｘ＋ｙ＝０．９）は、測定値（プロット点１−８）の最少自乗近似で求めた。また、８つの試料のｘ、ｙは、０．８７≦０．５９ｘ＋ｙ≦０．９３の範囲にも存在している。プロット点５の試料については、同一条件で複数成膜した。ゲート絶縁膜の酸素組成比ｘは０．３８〜０．４４、窒素組成比ｙは０．６４〜０．６６のばらつきがあった。そこで、窒素組成比を平均の０．６５として、窒素組成比０．６５、酸素組成比０．３８をとる第１の点Ａを通り、直線０．５９ｘ＋ｙ＝０．９（太実線）に平行な傾きが−０．５９の直線０．５９ｘ＋ｙ＝０．８７（下側の破線）を決定した。また、窒素組成比０．６５、酸素組成比０．４４をとる第２の点Ｂを通り、傾きが−０．５９の直線０．５９ｘ＋ｙ＝０．９３（上側の破線）を決定した。０．８７≦０．５９ｘ＋ｙ≦０．９３は、このように決定された。
図４は、図３で用いた８つの試料について、しきい値電圧のシフト量ΔＶを示したグラフである。印加電圧を−２Ｖから１０Ｖまで増加方向に掃引し、続いて１０Ｖから−２Ｖまで減少方向に掃引し、続いて−２Ｖから１５Ｖまで増加方向に掃引した場合において、印加電圧を−２Ｖから１５Ｖまで増加方向に掃引した時のしきい値電圧から、印加電圧を−２Ｖから１０Ｖまで増加方向に掃引した時のしきい値電圧を減じた値が、しきい値電圧のシフト量ΔＶである。横軸は、ゲート絶縁膜１１の材料であるＺｒＯx Ｎy の窒素酸素組成比ｙ／ｘ、すなわち、窒素組成比ｙ／窒素組成比ｘであり、縦軸はしきい値電圧のシフト量ΔＶである。
また、比較例として、ｙ／ｘ＝０、すなわちゲート絶縁膜１１をＺｒＯ2 とした場合についても、同様に印加電圧を掃引して、しきい値電圧のシフト量ΔＶを調べた。図４中のプロットに付した番号は、図３中に付したプロットの番号と対応している。ゲート絶縁膜１１をＺｒＯ2 とした比較例ではしきい値電圧のシフト量ΔＶがおよそ４．８Ｖ、酸素ガス流量が２．０ｓｃｃｍの試料（プロット８）ではしきい値電圧のシフト量ΔＶがおよそ２．３Ｖであるのに対して、他の７つの試料（プロット点１−７）ではしきい値電圧のシフト量ΔＶが０．５Ｖ以下であった。この範囲は、酸素ガス流量／窒素ガス流量が０．０１１８（プロット点１）以上、０．１７６５（プロット点７）以下となる範囲、窒素酸素比ｙ／ｘが０．８４以上、９．３以下となる範囲である。このように、ＺｒＯx Ｎy におおいて、０．８≦０．５９ｘ＋ｙ≦１．０を満たし、窒素と酸素の組成比ｙ／ｘが、０．８≦ｙ／ｘ≦１０であれば、しきい値電圧のシフト量ΔＶが０．５Ｖ以下となることがわかった。シフト量ΔＶが０．５Ｖ以下であれば、ゲート印加電圧が５Ｖ以上、特に１０Ｖ以上である実施例１のＭＩＳ型半導体装置を安定して動作させることができる。なお、ｙ／ｘを１０以下としたのは、ＺｒＯx Ｎy の窒素の割合が大きくなるため導電性であるＺｒＮに物性が近づき、絶縁膜としての機能を果たせなくなるためである。
図３における上側の破線と下側の破線で囲まれた０．８７≦０．５９ｘ＋ｙ≦０．９３の範囲は、上記のように、組成比のばらつきを考慮して決定されていることから、上記第１の点Ａを通り下側の破線に垂直な直線、上記の第２の点Ｂを通り、上側の破線に垂直な直線、下側の破線、及び、上側の破線の４直線で構成される長方形領域Ｓの窒素酸素組成比ｙ／ｘにおけるしきい値電圧のシフト量ΔＶは、プロット点５のシフト量ΔＶと見做すことができる。
また、直線０．５９ｘ＋ｙ＝０．９（太実線）上の窒素酸素組成比ｙ／ｘにおけるしきい値電圧のシフト量ΔＶは、図４に示す点を通る曲線上に存在し、プロット点１〜７については０．５Ｖ以下，プロット点３〜６については０．２Ｖ以下と小さい。したがって、直線０．５９ｘ＋ｙ＝０．９（太実線）に垂直な方向の窒素酸素組成比ｙ／ｘの変化に対して、直線上の窒素酸素組成比ｙ／ｘは、シフト量ΔＶの極小値を与えていると考えられる。
そこで、０．８≦０．５９ｘ＋ｙ≦１．０の範囲（下側の細実線と上側の細実線が囲まれた範囲）において、直線０．５９ｘ＋ｙ＝０．９（太実線）上の任意の点におけるしきい値電圧のシフト量をΔＶとするとき、この直線に垂直な方向への窒素組成比、酸素組成比の変化に対するシフト量の変動幅は、１．２ΔＶ以下と想定される。すなわち、太実線に対して垂直な方向の組成比の変化に対するシフト量の最大値は、プロット点７については（シフト量０．５Ｖ）、０．６Ｖ、プロット点６については（シフト量０．２Ｖ）、０．２４Ｖ、プロット点３〜５（シフト量０．０５Ｖ以下）については、０．０６Ｖ以下と想定される。このようにして、０．５９ｘ＋ｙ＝０．９の直線に対して、窒素組成比にして±０．１の上記範囲は、シフト量が１．２ΔＶ以下をとると想定される範囲として決定された。したがって、０．８≦０．５９ｘ＋ｙ≦１．０、且つ、０．８≦ｙ／ｘ≦１０の範囲では、しきい値電圧のシフト量が０．６Ｖ以下となる。
より望ましい酸素組成比ｘと窒素組成比ｙの範囲は、０．８≦０．５９ｘ＋ｙ≦１．０を満たし、ｙ／ｘの範囲が１≦ｙ／ｘ≦４、又は０．２≦ｘ＜０．５である。プロット点３、４、５、６がこれらの範囲に属している。この範囲は、酸素ガス流量／窒素ガス流量が０．０５８８（プロット点３）以上、０．１４１２（プロット点６）以下となる範囲、窒素酸素比ｙ／ｘが１．２以上、３．７以下となる範囲である。これらの範囲であれば、図４から明らかなように、０．５９ｘ＋ｙ＝０．９上の組成比において、しきい値電圧のシフト量ΔＶを０．２Ｖ以下とすることができ、実施例１のＭＩＳ型半導体装置をより安定して動作させることができる。特に、０．８≦０．５９ｘ＋ｙ≦１．０を満たし、１．５≦ｙ／ｘ≦４、又は０．２≦ｘ≦０．４３の範囲、プロット点３、４、５を含む範囲としては、１．５９≦ｙ／ｘ≦３．６７、又は０．２１≦ｘ≦０．４１の範囲の場合には、しきい値電圧のシフト量ΔＶは、０．５９ｘ＋ｙ＝０．９上の組成比において、０．０５Ｖ以下であった。プロット点３、４、５を含む範囲は、酸素ガス流量／窒素ガス流量が０．０５８８（プロット点３）以上、０．１１７６（プロット点５）以下となる範囲、窒素酸素比ｙ／ｘが１．６以上，３．７以下となる範囲である。
なお、本発明のＭＩＳ型半導体装置は、実施例１に示した構造に限るものではなく、半導体層上にゲート絶縁膜、ゲート電極が順に形成された構造であれば任意の構造であってよい。
また、実施例１のＭＩＳ型半導体装置では、ゲート絶縁膜１１を単層としているが、上記ｘ、ｙの範囲を満たすＺｒＯx Ｎy からなるのであれば、酸素組成比ｘ、窒素組成比ｙの異なる複数の層で構成されていてもよい。
図５は、実施例２のＭＩＳＨＦＥＴ１００の構成を示した図である。
ＭＩＳＨＦＥＴ１００は、Ｓｉからなる基板１０１と、基板１０１上にＡｌＮからなるバッファ層１０２を介して位置するノンドープのＧａＮからなる第１キャリア走行層１０３を有している。
また、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５を有していて、第２キャリア走行層１０４とキャリア供給層１０５はヘテロ接合している。第２キャリア走行層１０４とキャリア供給層１０５は、選択的に再成長させて形成した層である。
また、２つの分離したキャリア供給層１０５のうち、一方のキャリア供給層１０５上に形成されたソース電極１０６と、他方のキャリア供給層１０５上に形成されたドレイン電極１０７と、を有している。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。
また、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域に挟まれ第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上に、微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）からなる絶縁膜１０８を有している。
また、この絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、および２つの側端面１１１に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。
第１キャリア走行層１０３の厚さは２μｍ、第２キャリア走行層１０４の厚さは１００ｎｍ、キャリア供給層１０５の厚さは２５ｎｍである。また、絶縁膜１０８の厚さは４０ｎｍである。また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍであり、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。
基板１０１には、Ｓｉ以外に、サファイア、ＳｉＣ、ＺｎＯ、スピネル、ＧａＮなどの従来よりIII 族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。
バッファ層１０２には、ＡｌＮのほか、ＧａＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、第１キャリア走行層１０３は、任意の組成比のIII 族窒化物半導体でよいが、結晶性等の点からＧａＮが望ましい。また、第１キャリア走行層１０３はｎ型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層１０２を形成せず、直接基板１０１上に第１キャリア走行層１０３が形成されていてもよい。
第２キャリア走行層１０４はＧａＮ、キャリア供給層１０５はＡｌＧａＮであるが、キャリア供給層１０５のバンドギャップが第２キャリア走行層１０４よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、第２キャリア走行層１０４およびキャリア供給層１０５は任意のIII 族窒化物半導体でよい。たとえば、第２キャリア走行層１０４としてＩｎＧａＮを用い、キャリア供給層１０５としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は、Ｓｉなどの不純物がドープされたｎ型としてもよい。また、キャリア供給層１０５上にキャップ層を設けた構造としてもよい。また、第２キャリア走行層１０４は、第１キャリア走行層１０３と同一組成であってもよいし、異なる組成比のIII 族窒化物半導体材料であってもよい。
第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合により、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側には、２ＤＥＧが形成される（図１の点線で示した部分）。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極１０９によって互いに離間された２つの領域に形成されているため、２ＤＥＧもまた、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層１０４にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５、第２キャリア走行層１０４の領域に、高濃度にＳｉをドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。ゲート絶縁膜は、絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５と、ゲート電極１０９との間に挟まれて位置する領域１０８ａである。もちろん、ゲート絶縁膜と保護膜とを兼ねずともよく、ゲート絶縁膜部分が微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）であれば、保護膜部分については別の材料としてもよい。
保護膜部分を別材料とする場合、ＳｉＯ2 、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。また、絶縁膜１０８は単層であるが、絶縁膜１０８の全部または一部を、上記ｘ、ｙを満たす微結晶のＺｒＯx Ｎy からなる層を含む複数の層で構成してもよい。
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。
実施例２のＭＩＳＨＦＥＴ１００の動作について説明する。ＭＩＳＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＭＩＳＨＦＥＴ１００はノーマリオフ特性を有している。一方、ゲート電極１０９に閾値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３表面近傍、第２キャリア走行層１０４およびキャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、この蓄積された電子を介してソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に電流が流れ、オン状態となる。
また、このＭＩＳＨＦＥＴ１００では、第２キャリア走行層１０４は、第１キャリア走行層１０３上に選択的に再成長された層であるから、第１キャリア走行層１０３と第２キャリア走行層１０４との界面に再成長に伴う不純物が混入しているが、第２キャリア走行層１０４中の再成長に伴う不純物は、第１キャリア走行層１０３から離れるにしたがって減少している。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層１０５は、第２キャリア走行層１０４を再成長させたのちに、第２キャリア走行層１０４に連続して選択的に再成長させた層であるから、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性は、直接第１キャリア走行層１０３上にキャリア供給層１０５を再成長させた場合の第１キャリア走行層１０３とキャリア供給層１０５とのヘテロ接合界面よりも高くなっている。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に形成される２ＤＥＧの移動度を低下させてしまうことがない。したがって、実施例２のＭＩＳＨＦＥＴ１００は、ノーマリオフでありながら、オン抵抗の低い構造となっている。
なお、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第２キャリア走行層１０４の厚さを５０ｎｍ以上とすることが望ましい。
また、ＭＩＳＨＦＥＴ１００では、第１キャリア走行層１０３上に形成された絶縁膜１０８の上端が、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０よりも低い位置（第１キャリア走行層１０３により近い位置）となるように、絶縁膜１０８の厚さを第２キャリア走行層１０４の厚さよりも薄くしている。これにより、ゲート電極１０９に正の電圧を印加した際に、２つの側端面１１１近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。
また、ＭＩＳＨＦＥＴ１００では、ゲート絶縁膜（絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５とゲート電極１０９との間に位置する領域１０８ａ）として、微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）を用いている。そのため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。
次に、実施例２のＭＩＳＨＦＥＴ１００の製造工程について、図を参照に説明する。
まず、Ｓｉからなる基板１０１上に、ＡｌＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープＧａＮからなる第１キャリア走行層１０３をＭＯＣＶＤ法によって形成する（図６（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、を用いる。
次に、第１キャリア走行層１０３上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成し、マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず第１キャリア走行層１０３表面を露出させる（図６（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。
次に、第１キャリア走行層１０３上に、ＭＯＣＶＤ法によってノンドープＧａＮからなる第２キャリア走行層１０４を再成長させる。ここで、マスク１１３上は結晶成長が阻害されてＧａＮが成長しないため、マスク１１３の形成されていない２つの離間した領域上にのみ、第２キャリア走行層１０４が選択的に再成長する（図６（ｃ））。この再成長時において、第１キャリア走行層１０３と第２キャリア走行層１０４との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第２キャリア走行層１０４が成長するにしたがって、第２キャリア走行層１０４表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。
第２キャリア走行層１０４を所定の厚さまで成長させた後、続けてＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５をＭＯＣＶＤ法によって成長させる。ここにおいても、マスク１１３上は結晶成長が阻害されるため、２つの第２キャリア走行層１０４上にのみ、キャリア供給層１０５が選択的に成長する。キャリア供給層１０５の形成時において、第２キャリア走行層１０４の平坦性は回復し、不純物の混入が減少しているため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク１１３は、キャリア供給層１０５を所定の厚さまで成長させたのちに除去する（図６（ｄ））。
次に、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの領域の第２キャリア走行層１０４およびキャリア供給層１０５が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上に、微結晶状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）からなる絶縁膜１０８を形成する（図６（ｅ））。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。
ここで、絶縁膜１０８の形成には、ＥＣＲスパッタ法を用い、アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて行い、基板温度は室温とし、圧力は０．０７〜０．２Ｐａとし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍとする。ゲート絶縁膜１１の酸素組成比、窒素組成比は酸素ガス流量と窒素ガス流量によって制御可能である。この条件により、微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）からなる絶縁膜１０８を形成することができる。
次に、ゲート絶縁膜１１の成膜が完了した後に、ゲート絶縁膜１１の表面が露出した状態で、窒素雰囲気において、４００℃、３０分、熱処理を行った。望ましい温度範囲及び時間範囲は実施例１と同じである。
次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。また、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの側端面１１１、その側端面１１１近傍のキャリア供給層１０５上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１に示すＭＩＳＨＦＥＴ１００が製造される。
このＭＩＳＨＦＥＴ１００の製造方法によれば、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。また、微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）からなる絶縁膜１０８を形成することができるため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。実施例２のＭＩＳＨＦＥＴの絶縁膜１０８（ゲート絶縁膜）の望ましい酸素組成比ｘと窒素組成比ｙ、窒素酸素比ｙ／ｘの望ましい範囲は、実施例１で記載した範囲が適用でき、その場合に、しきい値電圧のシフト量ΔＶを、実施例１で記載したように、それらの範囲に応じて０．５Ｖ、０．２Ｖ、０．０５Ｖ以下に抑制することができる。
なお、上記ＭＩＳＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、マスク１１３として、微結晶のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）を用い、これを除去せずにゲート絶縁膜としてそのまま利用してもよい。
図７は、縦型ＭＩＳトランジスタを構成を示した断面図である。本実施例は、ＧａＮを用いたトレンチ型ＭＩＳＦＥＴである。ｎ型ＧａＮ基板上１にｎ- 層２、ｐ型層３、およびｎ+ 層４をＭＯＣＶＤ法により結晶成長させる。ｎ型層のドナーとなるドーパントはＳｉ、ｐ型層のアクセプタとなるドーパントはＭｇを用いることができる。Ｃｌ系ガスを用いたドライエッチングによりゲート部のトレンチ（凹部）１５およびｐコンタクト領域となるリセス領域（凹部）２０を形成する。トレンチおよびリセス領域の側面の形状は垂直でなくてもよく、斜めの形状でもよい。
その後、ＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たす）よりなるゲート絶縁膜９をＥＣＲスパッタにより４０ｎｍの厚さに形成し、窒素雰囲気中で４００℃３０分の熱処理を行う。ゲート絶縁膜９の酸素ガス流量、窒素ガス流量などの製造条件は、実施例１、２に記載された条件が適用できる。
ｎ+ 層４に接続するようにソース電極５を形成した後、ｐ型層３接続するようにボディ電極５５を形成し、コンタクト抵抗低減のための熱処理を行う。熱処理に関しては別々に行ってもよい、すなわち、ソース電極５を形成した後にソース電極５のための熱処理を行い、その後にボディ電極５５を形成しボディ電極５５のための熱処理を行ってもよいし、その逆で形成しても良い。その後、ゲート電極７を形成する。最後にｎ型ＧａＮ基板上１の裏面にドレイン電極６を形成し、コンタクト抵抗低減のための熱処理を行う。
ソース電極５はＡｌ／Ｔｉ（Ｔｉがｎ+ 層側）、ボディ電極５５はＡｕ／Ｐｄ、ドレイン電極６はＡｌ／Ｔｉ（Ｔｉがｎ型基板１側）、ゲート電極７はＡｌ／ＴｉＮ（ＴｉＮがゲート絶縁膜９側）とする。
なお、図７に示す実施例３の縦型ＭＩＳトランジスタにおいて、トレンチ１５を構成するｎ- 層２、ｎ- 層２のトレンチ１５に露出した面およびｐ型層３の上面にＳｉＯ2 よりなるゲート絶縁膜８をＡＬＤ法により形成し、続けて、ゲート絶縁膜８の上に本発明に係るＺｒＯx Ｎy のゲート絶縁膜９をＥＣＲスパッタ法により形成しても良い（図８）。すなわち、図８に示すように、ゲート絶縁膜を、半導体層側からＺｒＯx Ｎy とは異なる組成のゲート絶縁膜８とＺｒＯx Ｎy からなるゲート絶縁膜９との２層構造としても良い。この場合も、ゲート絶縁膜９の表面が露出した状態で、窒素雰囲気中において４００℃３０分の熱処理を行う。望ましい温度範囲及び時間範囲は実施例１、２と同じである。
図７及び図８の実施例３の縦型ＭＩＳトランジスタのゲート絶縁膜９の望ましい酸素組成比ｘと窒素組成比ｙ、窒素酸素比ｙ／ｘの望ましい範囲は、実施例１及び実施例２で記載した範囲が適用でき、その場合に、しきい値電圧のシフト量ΔＶを、実施例１で記載したように、それらの範囲に応じて０．５Ｖ、０．２Ｖ、０．０５Ｖ以下に抑制することができる。
ゲート絶縁膜８には、ＳｉＯ2 の他、ＳｉＮ、ＳｉＯＮ、Ａｌ2 Ｏ3 を用いることができる。その他、ゲート絶縁膜８として、半導体層側からＡｌ2 Ｏ3 とＳｉＯ2 との２重層、ＡｌＯＮとＳｉＮの２重層、その他の層の３層以上としても良い。
上記実施例では、ＧａＮを用いて説明したがＳｉ、ＧａＡｓ、ＩｎＰ、ＳｉＣなど他の半導体材料を用いたトランジスタであっても良い。
また、実施例３では、縦型トレンチＭＩＳトランジスタとしたが、本発明は、縦型のプレーナＭＩＳＦＥＴとすることができる。また、本願発明は、横型のＭＩＳＦＥＴ、ＭＩＳＭＩＳＨＦＥＴ、ＩＧＢＴなど、絶縁ゲート構造を有する半導体装置であれば、全ての半導体装置に適用可能である。
［ＺｒＯx Ｎy の分析結果］
上記全実施例で用いられるゲート絶縁膜の組成の深さ方向の元素分布を分析した。ＺｒＯx Ｎy の深さの位置に関する組成分析は、上記したように、ＲＢＳと、ＸＰＳとの組み合わせにより求めた。手順としては標準資料をＲＢＳで測定し、求めた平均組成値を用いてＸＰＳにおけるＺｒ、Ｏ、Ｎの定量用感度係数を算出した。成膜条件を変更したサンプルについてＸＰＳで測定し、組成を求めた。
図９の測定結果は、ＺｒＯx Ｎy を、窒素ガス流量を８．５ｓｃｃｍ、酸素ガス流量を１．０ｓｃｃｍとし、酸素ガス流量／窒素ガス流量が０．１１７６、ｘがおよそ０．４１、ｙがおよそ０．６５の時（図３中のプロット５）の条件で成膜したゲート絶縁膜の結果である。このゲート絶縁膜は、成膜の後、ゲート絶縁膜の表面を窒素ガス雰囲気中に露出させた状態で、４００℃、３０分、熱処理している。横軸のゲート絶縁膜の深さ０は、ゲート絶縁膜の表面（ゲート電極が形成される側）の位置を表す。深さ方向は、半導体層側に向かう方向である。
ＺｒＯx Ｎy 膜の表面近傍の表面層（表面から約２ｎｍの範囲）では、他の領域のゲート絶縁膜（２ｎｍより深い領域）に比べて、酸素組成比ｘは高く、逆に、窒素組成比ｙは低いことが確認された。この表面層の最表面では、ＺｒＯx Ｎy の酸素組成比ｘは、およそ１．１７、窒素組成比ｙは、およそ０．４８であった。ゲート絶縁膜（最表面から２ｎｍ以上に深い領域）では、酸素組成比ｘは、およそ０．４１、窒素組成比ｙは、およそ０．６５で、深さによらずほぼ一定である。そして、表面層においては、最表面からの深さが深くなるに連れて、酸素組成比ｘは減少し、窒素組成比ｙは増加している。表面層において、酸素組成比ｘが大きくなっているのは、ゲート絶縁膜を成膜した後、上記の熱処理を実行したためである。最表面での組成は、およそ、ＺｒＯ1.2 Ｎ0.5 である。すなわち、酸素組成比は、ゲート絶縁膜（表面層を除く）の厚さ方向での平均値（以下、単に、「平均値」）０．４１から表面層の最表面における酸素組成比１．２まで増加している。また、窒素組成比は、平均値０．６５から表面層の最表面における窒素組成比０．５まで減少している。窒素酸素比ｙ／ｘ（ｖ／ｕ）で言えば、平均値１．６から、表面層の最表面における窒素酸素組成比０．４１まで減少している。なお、図９の元素の分布特性は、他の組成比のゲート絶縁膜（プロット点１−８）においても、同様に観測された。したがって、図３のプロット点１−８のゲート絶縁膜を熱処理して形成される表面層は、上述した酸素組成比と窒素組成比の分布を有していることが理解される。
表面層において、酸素組成比ｘが高いと、バンドギャップが広くなり絶縁性が増加するため、ゲート絶縁膜にゲート印加電圧を印加した際にゲート電流に流れる電流、すなわち、絶縁膜のリーク電流をより抑制することができた。熱処理を行わず酸素組成比ｘの高い表面層を形成しなかった素子と、熱処理を行って酸素組成比ｘが高い表面層を形成した素子とにおいて、同じゲート電圧を印加した際のリーク電流を比較すると酸素組成比ｘが高い表面層を形成した素子の方が、酸素組成比ｘが高い表面層を形成しない場合よりも、１桁程度リーク電流が低くなることを確認した。
次に、ＺｒＯx Ｎy 膜を成膜した後、表面を窒素雰囲気中に露出させて、４００℃、６０分間アニールした。そのときのＺｒＯx Ｎy 膜のＴＥＭ像を図１０に示す。６０分と長く熱処理することで、酸素組成比ｘの高い表面層の厚さが厚くなっていることが理解される。酸素組成比ｘの高い表面層は６ｎｍであった。したがって、成膜後の熱処理時間を長くすることで、酸素組成比ｘの高い表面層の厚さを厚くすることができる。また、熱処理温度を高くすることで、表面層の酸素組成比ｘを大きく、また、表面層を厚くすることができる。
上記の例では、表面層において、酸素組成比ｘは、深さが深くなるに連れて、減少しているが、組成比の傾斜がなく、ゲート絶縁膜よりも、酸素組成比ｘの高く、一定の酸素組成比であっても良い。この場合もゲートリーク電流を抑制することができる。
上記実施例では、ゲート絶縁膜における酸素組成比ｘの高い表面層は、熱処理によりに形成されているので、表面層はゲート絶縁膜と一体的に成膜された層である。しかし、ゲト絶縁膜を形成するとき、表面層において、酸素ガス流量をステップ的に増加、又は漸増させることで、形成しても良い。この場合には、同一のスパッタ装置内において連続して形成される。このようにしても、ゲートリーク電流を低減させることができる。また、
本発明は、ゲート絶縁膜は、必ずしも熱処理をする必要はなく、酸素組成比の高い表面層がなくとも良い。熱処理をして酸素組成比の高い表面層を形成した場合には、効果的にゲートリーク電流を抑制することができる。上記実施例１、２、３においては、ゲート絶縁膜を成膜した後に熱処理をしているので、上記の［ＺｒＯx Ｎy の分析結果］で説明したように、表面から２ｎｍの深さまで、酸素組成比がゲート絶縁膜の厚さの中心部の酸素組成比よりも大きい表面層が形成されている。この表面層の厚さは１ｎｍ以上、望ましくは２ｎｍ以上あれば、ゲートリーク電流を効果的に抑制することができる。しかし、表面層が厚すぎると、ＺｒＯx Ｎy から成るゲート絶縁膜の酸素組成比ｘと窒素組成比ｙとを適正に設定することで、しきい値電圧のシフト量ΔＶを抑制する効果が低減するので望ましくない。したがって、表面層の厚さは、１ｎｍ以上で、表面層を除くゲート絶縁膜の厚さよりも薄いことが望ましい。表面層を除くゲート絶縁膜の厚さは、１０ｎｍ以上、１μｍ以下が望ましい。また、表面層は、１ｎｍ以上、１０ｎｍ以下が望ましい。さらに望ましくは、２ｎｍ以上、１０ｎｍ以下である。
本発明のＭＩＳ型半導体装置は、ＭＩＳＦＥＴ、ＭＩＳＨＦＥＴなどのパワーデバイスに適している。
１０：半導体層
１１：ゲート絶縁膜
１２：ゲート電極
１００：ＭＩＳＨＦＥＴ
１０１：基板
１０２：バッファ層
１０３：第１キャリア走行層
１０４：第２キャリア走行層
１０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８：絶縁膜
１０９：ゲート電極

Claims (15)

  1. 半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を有したゲート印加電圧が５Ｖ以上のＭＩＳ型半導体装置において、
    前記ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０、且つ、０．２≦ｘ＜０．５を満たす、
    ことを特徴とするＭＩＳ型半導体装置。
  2. 半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を有したゲート印加電圧が５Ｖ以上のＭＩＳ型半導体装置において、
    前記ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、ｘ＞０、ｙ＞０、０．８≦ｙ／ｘ≦１０、且つ、０．８≦０．５９ｘ＋ｙ≦１．０を満たし、前記ゲート絶縁膜は微結晶であることを特徴とするＭＩＳ型半導体装置。
  3. ０．２≦ｘ＜０．５であることを特徴とする請求項２に記載のＭＩＳ型半導体装置。
  4. 前記ゲート絶縁膜の酸素組成比ｘ、窒素組成比ｙは、１≦ｙ／ｘ≦４を満たすことを特徴とする請求項１乃至請求項３の何れか１項に記載のＭＩＳ型半導体装置。
  5. 前記ゲート絶縁膜の上に、ＺｒＯU ＮV から成る表面層を有し、その表面層の酸素組成比ｕは、前記ゲート絶縁膜の酸素組成比ｘに比べて大きいことを特徴とする請求項１乃至請求項４の何れか１項に記載のＭＩＳ型半導体装置。
  6. 前記表面層の厚さは、１ｎｍ以上であり、前記ゲート絶縁膜の厚さよりも薄いことを特徴とする請求項５に記載のＭＩＳ型半導体装置。
  7. 前記表面層の酸素組成比ｕは、２以下であることを特徴とする請求項５又は請求項６に記載のＭＩＳ型半導体装置。
  8. 前記表面層の窒素組成比ｖは、０≦ｖ≦０．５を満たすことを特徴とする請求項５乃至請求項７の何れか１項に記載のＭＩＳ型半導体装置。
  9. 前記表面層の酸素組成比ｕ、窒素組成比ｖは、０．８≦ｖ／ｕ≦１０、且つ、０．８≦０．５９ｕ＋ｖ≦１．０を満たすことを特徴とする請求項５乃至請求項８の何れか１項に記載のＭＩＳ型半導体装置。
  10. 前記表面層は前記ゲート絶縁膜と連続して形成されていることを特徴とする請求項５乃至請求項９の何れか１項に記載のＭＩＳ型半導体装置。
  11. 前記表面層の酸素組成比ｕは、厚さ方向において、前記ゲート電極側に向かうに連れて増加していることを特徴とする請求項５乃至請求項１０の何れか１項に記載のＭＩＳ型半導体装置。
  12. 前記表面層は、前記ゲート絶縁膜の成膜後の露出状態において、窒素雰囲気中でアニールすることで形成された層であることを特徴とする請求項５乃至請求項１１の何れか１項に記載のＭＩＳ型半導体装置。
  13. 前記ゲート絶縁膜と前記半導体層との間には、前記ゲート絶縁膜と異なる組成の他の絶縁膜が形成されていることを特徴とする請求項１乃至請求項１２の何れか１項に記載のＭＩＳ型半導体装置。
  14. 前記半導体層は、III 族窒化物半導体層であることを特徴とする請求項１乃至請求項１３の何れか１項に記載のＭＩＳ型半導体装置。
  15. ゲート印加電圧が１０Ｖ以上であることを特徴とする請求項１乃至請求項１４の何れか１項に記載のＭＩＳ型半導体装置。
JP2014175606A 2014-08-29 2014-08-29 Ｍｉｓ型半導体装置 Active JP6194516B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014175606A JP6194516B2 (ja) 2014-08-29 2014-08-29 Ｍｉｓ型半導体装置
US14/838,121 US9793369B2 (en) 2014-08-29 2015-08-27 MIS-type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014175606A JP6194516B2 (ja) 2014-08-29 2014-08-29 Ｍｉｓ型半導体装置

Publications (2)

Publication Number Publication Date
JP2016051775A JP2016051775A (ja) 2016-04-11
JP6194516B2 true JP6194516B2 (ja) 2017-09-13

Family

ID=55403473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014175606A Active JP6194516B2 (ja) 2014-08-29 2014-08-29 Ｍｉｓ型半導体装置

Country Status (2)

Country Link
US (1) US9793369B2 (ja)
JP (1) JP6194516B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
WO2017110267A1 (ja) * 2015-12-24 2017-06-29 ソニー株式会社 トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法
JP6784201B2 (ja) * 2017-03-15 2020-11-11 豊田合成株式会社 Ｍｉｓ型半導体装置とその製造方法
JP6724844B2 (ja) * 2017-03-30 2020-07-15 豊田合成株式会社 半導体装置
KR102381419B1 (ko) * 2017-06-29 2022-04-01 삼성디스플레이 주식회사 반도체 소자의 제조 방법, 반도체 소자를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP7203727B2 (ja) * 2017-07-07 2023-01-13 パナソニックホールディングス株式会社 半導体装置
JP6716517B2 (ja) * 2017-09-20 2020-07-01 株式会社東芝 半導体装置
US11164950B2 (en) * 2019-03-07 2021-11-02 Toyoda Gosei Co., Ltd. Semiconductor device and production method
JP7204547B2 (ja) * 2019-03-15 2023-01-16 株式会社東芝 半導体装置
US11557679B2 (en) * 2020-03-02 2023-01-17 Sharp Kabushiki Kaisha Active matrix substrate and display device
US12100759B2 (en) * 2020-06-24 2024-09-24 Guangdong Zhineng Technology Co., Ltd. Semiconductor device, manufacturing method and electronic equipment
CN113078112B (zh) * 2021-03-29 2023-03-31 电子科技大学 一种氧化物基耗尽型负载反相器的制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576967B1 (en) 2000-09-18 2003-06-10 Motorola, Inc. Semiconductor structure and process for forming a metal oxy-nitride dielectric layer
JP4104834B2 (ja) * 2001-04-13 2008-06-18 株式会社東芝 Ｍｉｓ型電界効果トランジスタの製造方法
JP2004031790A (ja) * 2002-06-27 2004-01-29 Hitachi Maxell Ltd 半導体チップ
JP4574951B2 (ja) 2003-02-26 2010-11-04 株式会社東芝 半導体装置及びその製造方法
JP4357224B2 (ja) 2003-07-22 2009-11-04 株式会社東芝 半導体装置
JP2005217159A (ja) 2004-01-29 2005-08-11 Toshiba Corp 絶縁ゲート型半導体素子及びその製造方法
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
JP2007281453A (ja) * 2006-03-17 2007-10-25 Sumitomo Chemical Co Ltd 半導体電界効果トランジスタ及びその製造方法
US7786539B2 (en) * 2007-01-15 2010-08-31 Elpida Memory, Inc. Dieletric film layered product
US7999332B2 (en) * 2009-05-14 2011-08-16 International Business Machines Corporation Asymmetric semiconductor devices and method of fabricating
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
US8022488B2 (en) 2009-09-24 2011-09-20 International Business Machines Corporation High-performance FETs with embedded stressors
US8492818B2 (en) * 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
US8450169B2 (en) * 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current
JP5605353B2 (ja) 2011-12-26 2014-10-15 豊田合成株式会社 Ｍｉｓ型半導体装置およびその製造方法
US20130221413A1 (en) * 2012-02-27 2013-08-29 International Business Machines Corporation Divot-free planarization dielectric layer for replacement gate
US9006094B2 (en) * 2012-04-18 2015-04-14 International Business Machines Corporation Stratified gate dielectric stack for gate dielectric leakage reduction
US20150279880A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company Ltd. Backside illuminated image sensor and method of manufacturing the same
US9263542B2 (en) * 2014-06-13 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having a charged insulating layer
US9484427B2 (en) * 2014-07-01 2016-11-01 Globalfoundries Inc. Field effect transistors having multiple effective work functions
US9853166B2 (en) * 2014-07-25 2017-12-26 International Business Machines Corporation Perfectly symmetric gate-all-around FET on suspended nanowire

Also Published As

Publication number Publication date
US20160064502A1 (en) 2016-03-03
US9793369B2 (en) 2017-10-17
JP2016051775A (ja) 2016-04-11

Similar Documents

Publication Publication Date Title
JP6194516B2 (ja) Ｍｉｓ型半導体装置
CN113169228B (zh) 包括垂直栅极模块的横向iii族氮化物器件
US10229992B2 (en) Semiconductor device and manufacturing method of semiconductor device
US11322599B2 (en) Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US7838904B2 (en) Nitride based semiconductor device with concave gate region
JP6591169B2 (ja) 半導体装置及びその製造方法
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP5126733B2 (ja) 電界効果トランジスタ及びその製造方法
JP2021510461A (ja) 複合バリア層構造に基づくｉｉｉ族窒化物エンハンスメント型ｈｅｍｔ及びその製造方法
US8759878B2 (en) Nitride semiconductor device and method for manufacturing same
US20130161765A1 (en) Mis type semiconductor device and production method therefor
JP5144326B2 (ja) 電界効果トランジスタ
CN116387246A (zh) p-GaN增强型MIS-HEMT器件及其制备方法
KR101207701B1 (ko) 질화물계 반도체 소자 및 그 제조방법
JP5605353B2 (ja) Ｍｉｓ型半導体装置およびその製造方法
JP6594272B2 (ja) 半導体装置及びその製造方法
JP2010165783A (ja) 電界効果型トランジスタおよびその製造方法
JP2018160668A (ja) 窒化物半導体装置
JP5605354B2 (ja) Ｍｉｓ型半導体装置の製造方法
CN110875379B (zh) 一种半导体器件及其制造方法
US20210376127A1 (en) Method for producing semiconductor device
JP6784201B2 (ja) Ｍｉｓ型半導体装置とその製造方法
US11699723B1 (en) N-polar III-nitride device structures with a p-type layer
JP5619854B2 (ja) 電界効果トランジスタ
US12002853B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160919

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170724

R150 Certificate of patent or registration of utility model

Ref document number: 6194516

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150