JP6000884B2 - 演算増幅回路 - Google Patents

Description

本発明は、バイポーラトランジスタを入力用素子とした差動入力段を備えた演算増幅回路（ＯＰアンプ）に関するものであり、特にそのトランジスタの電流増幅率の変化を補償し周波数安定性を向上する構造に関するものである。

従来から、入力用素子にバイポーラトランジスタを用いた演算回路が提案されている。

特開平７−５７０２６号公報（５頁、図４〜７）

特許文献１に記載の演算回路は乗算回路の例である。図４及び図５は、特許文献１に開示された内容を逸脱しない範囲で書き直した図面である。特に特許文献１では、バイポーラトランジスタとして、ＣＭＯＳプロセスで形成できるバイポーラトランジスタを用いる例が挙げられている。図５はそのようなトランジスタをＰ型サブストレート上に形成したときの断面図である。図５のバイポーラトランジスタは、Ｐ型サブストレート５０１上にＮウェルであるベース５０４を形成し、その領域の内側に高濃度のＰ型イオンを注入して形成したエミッタ５０３とラテラルコレクタ５０２を形成したＰＮＰトランジスタである。

図４の演算回路４０は、２組の差動回路を組み合わせた、ギルバートセルと呼ばれる乗算回路である。ＰＮＰトランジスタ４０６〜４０９で第１の入力信号Ｖｘを処理し、ＰＭＯＳトランジスタ４０２〜４０５で第２の入力信号Ｖｙを処理することで、これらの入力信号を乗算した信号を出力する。

この演算回路４０は、乗算機能を実現するためにバイポーラトランジスタの指数特性を応用したものであるが、一般にバイポーラトランジスタはＭＯＳトランジスタ（ＭＯＳＦＥＴ）と比較して１／ｆ雑音が小さいため、低周波の信号増幅をする際の低雑音化にも有用であることが知られている。

このことから、演算増幅回路（ＯＰアンプ）の差動入力段の入力用素子として、バイポーラトランジスタを用いることが容易に考えられる。差動入力段は、簡単には演算回路４０のＶｙ入力を無効とすることで実現できる。例えば、２つのＰＭＯＳトランジスタ４０４、４０５と２つのＰＮＰトランジスタ４０８、４０９とを取り除き、さらに２つのＰＭＯＳトランジスタ４０２、４０３のソース−ドレイン間を短絡すればよい。この場合はＰＮＰトランジスタ４０６、４０７が入力用素子となる。

一般に、演算増幅回路は、この差動入力段の後段にも負荷駆動用の出力段を接続し、２段以上の増幅段を有する。しかしながら、このようなトランジスタを演算増幅回路の入力段に用いようとすると、演算増幅回路の重要特性の一つである周波数安定性に問題が生じてしまう。

これの説明のため、増幅段を２段備えた演算増幅回路をモデル化したブロック図を図２に示す。また図３にこのような演算増幅回路の周波数応答特性の典型的な例を示す。

図２の演算増幅回路２０は、第１番目の増幅段２１と第２番目の増幅段２２との２つの増幅段を直列に接続した増幅回路である。以降は簡略的に１段目２１、２段目２２と表す。

増幅段が複数ある場合は、いわゆるミラー補償の手法によって適切な位相余裕を得るような補償をするのが一般的である。具体的には、２段目２２の入出力間に位相補償キャパシタ２０７を接続する。このように位相補償された演算増幅回路２０において、帯域幅に相当するユニティゲイン周波数ωｕ（ゲイン交点）は、
ωｕ ＝ ｇｍ１／Ｃｃ
で近似される。一方で、非主要極周波数ωｐは、
ωｐ ＝ ｇｍ２／Ｃｏ
で近似される。ここでｇｍ１は１段目２１のトランスコンダクタンス２０１の値、ｇｍ２は２段目２２のトランスコンダクタンス２０２の値、Ｃｃは位相補償キャパシタ２０７の容量値、Ｃｏは演算増幅回路２０が駆動する負荷キャパシタ２０６の容量値である。

ここで１段目２１のトランスコンダクタンス２０１（ｇｍ１）は、上記のような差動入力段では入力用素子のトランスコンダクタンスｇｍそのものに等しい。

一般に、バイポーラトランジスタのトランスコンダクタンスｇｍは、
ｇｍ ＝ ＩＣ／ＶＴ
で表される。ここでＩＣはコレクタ電流であり、ＶＴはいわゆる熱電圧である。また、トランジスタのベース接地の電流増幅率αは、コレクタ電流ＩＣとエミッタ電流ＩＥとの比、すなわち
α ＝ ＩＣ／ＩＥ
で表される。トランスコンダクタンスｇｍは電流増幅率αに比例することが明らかである。以降、本願で述べる電流増幅率とは、このベース接地の電流増幅率であり、エミッタ接地の電流増幅率（ＩＣ／ＩＢ）とは異なる。

ところが、標準バイポーラプロセスで製造されるラテラルＰＮＰトランジスタのような性能の低いバイポーラトランジスタは、この電流増幅率αの値が小さいことが知られており、さらに製造誤差による値の変化も大きい。

一方、標準ＣＭＯＳプロセスで形成できる、特許文献１に示されたようなバイポーラトランジスタも、図５に示すように、ラテラルコレクタ５０２から流れ出るコレクタ電流ＩＣだけでなく、寄生コレクタとして振舞うサブストレート５０１へも寄生コレクタ電流ＩＣ´が流れるため、実質的な増幅動作に寄与するコレクタ電流ＩＣは、エミッタ電流ＩＥに比べるとだいぶ小さい。すなわち、電流増幅率αの値は１より小さく、かつその値は製造プロセスや周囲温度などによって容易に変化してしまう。

電流増幅率αが変化すると、仮にエミッタ電流ＩＥが一定であってもコレクタ電流ＩＣは変化するので、トランスコンダクタンスｇｍも変化する。よって、演算増幅回路のユニティゲイン周波数ωｕも変化してしまう。

例えば、電流増幅率αが典型的な値である場合に、図３に示したゲイン特性ｇａとなるように設計すると、電流増幅率αが増大する方向へ変化した場合は、１段目２１のトランスコンダクタンス２０１（ｇｍ１）が大きくなるため、ゲイン特性ｇｂとなり、位相余裕が図３に示したθ（ｂ）のように減少する。位相余裕が十分でない場合は帰還率が大きいときに容易に発振してしまうという問題が生じる。

仮に電流増幅率αの変化幅が予測できるとして、最大でもゲイン特性ｇａにしかならないように設計できたとしても、電流増幅率αが減少する方向へ変化した場合は、１段目２１のトランスコンダクタンス２０１（ｇｍ１）が小さくなるため、ゲイン特性ｇｃとなり、位相余裕はθ（ｃ）のように改善するものの、帯域幅がωｕ（ｃ）のように減少するという別の問題が生じる。回避策として、極周波数ωｐを十分大きくしておく方法もあるが、そのためには２段目２２のトランスコンダクタンス２０２（ｇｍ２）を大きくしなければならず、結果として出力段での消費電力が極めて大きくなってしまう。

このように、ユニティゲイン周波数ωｕが変化してしまうような演算増幅回路の最適設計は非常に困難であると言える。

本発明は上記課題を解決し、周波数安定性や帯域幅を損なうことなく、低雑音な演算増幅回路を提供することを目的とする。

本発明の演算増幅回路は、以下の構成を採用する。

複数の増幅段を有し、第１番目の前記増幅段の入力用素子をバイポーラトランジスタで構成する演算増幅回路であって、
その入力用素子と同一の電気特性を有するバイポーラトランジスタで構成する補償用素子を有する補償電流発生回路を備え、
その補償電流発生回路は、補償用素子を基に入力用素子のベース接地電流増幅率αに反比例する補償電流を生成し、
その補償電流に応じたバイアス電流により第１番目の増幅段をバイアスすることで、帯域幅が一定となることを特徴とする。

本発明の演算増幅回路は、バイポーラトランジスタである入力用素子と同じ電気特性を有する補償用素子を用いて、電流増幅率αに反比例する補償電流を生成する。演算増幅回路の第１番目の増幅段である差動入力段を、この補償電流をもとにした電流でバイアスすることで、差動入力段のトランスコンダクタンスｇｍ１を一定に制御する。これにより、電流増幅率αに変化が生じても演算増幅回路のユニティゲイン周波数ωｕを一定に制御でき、安定な周波数応答特性が実現できる。

補償電流発生回路は、補償電流が周囲の絶対温度には比例するよう生成するようにしてもよい。

このような演算増幅回路によれば、この補償電流を絶対温度に比例させるように制御することで、バイポーラトランジスタである入力用素子のトランスコンダクタンスｇｍが絶対温度Ｔに反比例する影響も補償することができる。すなわち、本発明の演算増幅回路は、周囲温度の変化が演算増幅回路の周波数応答特性に与える影響も打ち消すことができる。

第２番目以降の増幅段は、第１番目の増幅段とは独立にバイアスされるＭＯＳＦＥＴ回路で構成するようにしてもよい。

このような演算増幅回路によれば、トランジスタの電流増幅率補償動作により生じる第１番目の増幅段のバイアス状態の変化がその後段の増幅段に影響しないように、第１番目とそれ以降の増幅段とを独立してバイアスすることで、第１番目より後段を全てＭＯＳ素子で構成することが可能となる。このため、ディジタル回路との親和性が高く設計自由度の高いＣＭＯＳ回路との混載が容易となる。

本発明の演算増幅回路によれば、入力用素子であるバイポーラトランジスタの電流増幅率の製造誤差や、周囲温度の変化などによる影響を動的に補償できる。

したがって、周波数安定性や帯域幅、消費電力といった性能を損なうことなく低雑音な演算増幅回路を実現することが可能になる。この補償動作は動的になされるため、異なる半導体製造プロセスへの移植性が高いという効果も有する。

本発明の実施形態である演算増幅回路の構成を説明する回路図である。 増幅段を２段有する演算増幅回路をモデル化したブロック図である。 演算増幅回路の伝達関数の周波数応答特性を説明する線図である。 特許文献１に示したバイポーラトランジスタを入力段に用いた演算回路を説明する回路図である。 標準ＣＭＯＳプロセスで製造できるバイポーラトランジスタの構造を説明する断面図である。

以下、図面を用いて本発明の演算増幅回路を実現するための最良の形態について説明する。

［全体構成説明：図１、図５］
まず、図１と図５とを用いて演算増幅回路の全体構成について説明する。
演算増幅回路１０は、差動入力段回路１１と、出力段回路１２とで構成した、増幅段が２段構成の演算増幅回路である。そしてさらに、差動入力段回路１１の電気特性を補償する補償電流発生回路１４を備えている。

差動入力段回路１１は、電源Ｖ＋側のテール電流源をＰＭＯＳトランジスタ１０１で構成し、入力用素子１０２及び１０３を電気特性の揃ったＰＮＰトランジスタで構成し、負荷用素子をＮＭＯＳトランジスタ１０４及び１０５で構成し、さらにカスコード回路を接続した差動増幅回路である。入力用素子１０２、１０３には、図５に示した標準ＣＭＯＳプロセスで製造できるバイポーラトランジスタを用いる。

差動入力段回路１１は、ＰＭＯＳトランジスタ１２１、１２２、１２３、１２４とで電源Ｖ＋側のカスコード回路を形成し、ＮＭＯＳトランジスタ１２５、１２６、１２７、１２８とで電源Ｖ−側のカスコード回路を形成する。これらのカスコード回路に挟まれるようにバイアス回路１３１、１３２を接続する。

バイアス回路１３１、１３２は、続いて接続する出力段回路１２をソース接地増幅回路としてＡＢ級バイアスするものである。これらのバイアス回路は一般的なので、詳細な構成説明は省略する。演算増幅回路１０に含まれる増幅段としてはここまでが第１番目の増幅段に相当する。以降、この増幅段も簡略的に１段目と表す。

ＮＭＯＳトランジスタ１０４、１２７はそのドレインを共通とし、ＮＭＯＳトランジスタ１０５、１２８もそのドレインを共通とすることで、差動入力段回路１１をいわゆる折り返しカスコード増幅回路の構成としている。

なお、ＰＭＯＳトランジスタ１２３、１２４とＮＭＯＳトランジスタ１２５、１２６、１２７、１２８とは、良く知られたＭＯＳトランジスタのバイアス回路（図示せず）でゲ
ート電位をバイアスすることでカスコード回路として機能させることができる。

出力段回路１２は増幅機能を有する出力バッファである。演算増幅回路１０に含まれる増幅回路としてはこれが２段目の増幅段に相当する。

出力段回路１２は、ＰＭＯＳトランジスタ１３３とＮＭＯＳトランジスタ１３４とで、相補型のソース接地増幅回路によって構成する。これらのトランジスタのドレインは共通であり、演算増幅回路１０の出力端子ＯＵＴとなっている。トランジスタ１３３、１３４のそれぞれのゲート−ドレイン間には、キャパシタ１３５、１３６をそれぞれ接続することでいわゆるミラーキャパシタとし、位相補償効果が得られるようにしている。

さらなる構成要素である補償電流発生回路１４は、ＰＮＰトランジスタである補償用素子１４２と、絶対温度Ｔに比例する電流（いわゆるＰＴＡＴ電流）を生成する回路とで構成した、補償電流Ｉｘを生成する回路である。

ＰＴＡＴ回路１４０は、ここに流れるＰＴＡＴ電流を基準電流Ｉ０としたとき、この基準電流Ｉ０が補償電流Ｉｘに電流増幅率αを乗じた電流値と等しくなるように動作する構成とする。この乗算機能を実現するために、補償電流発生回路１４では、縦積み状に接続したＰＭＯＳトランジスタ１４１と、ＰＮＰトランジスタである補償用素子１４２と、ＮＭＯＳトランジスタ１４３とを備えている。

ＮＭＯＳトランジスタ１４４とＰＭＯＳトランジスタ１４５とＰＭＯＳトランジスタ１４６とによるカレントミラー経路は、ＰＴＡＴ回路１４０に流れる電流が、補償電流Ｉｘに電流増幅率αを乗じた基準電流Ｉ０と等しくなるようにするためものである。すなわち、ＮＭＯＳトランジスタ１４３に流れる電流のコピー電流をＰＭＯＳトランジスタ１４６から流し出し、ＰＴＡＴ回路１４０に供給する。補償電流Ｉｘは補償用素子１４２のエミッタ電流であり、基準電流Ｉ０は補償用素子１４２のコレクタ電流と等しくなることから、基準電流Ｉ０は補償電流Ｉｘに電流増幅率αを乗じた値になることは定義から明らかである。

補償電流Ｉｘは、ＰＭＯＳトランジスタ１４１に流れる電流であり、この補償電流Ｉｘの定数倍コピー電流がＰＭＯＳトランジスタ１０１のドレイン電流、すなわち差動入力段回路１１のテール電流となるように構成する。ＰＭＯＳトランジスタ１４１、１０１はカレントミラーの構成であり、コピー電流を発生させるためにゲート電圧ＶＢ１を共通にする。

また基準電流Ｉ０は、ＮＭＯＳトランジスタ１４３に流れる電流に等しく、この基準電流Ｉ０の定数倍コピー電流がＮＭＯＳトランジスタ１０４、１０５のドレイン電流、すなわち２つの入力用素子１０２、１０３のコレクタをバイアスするように構成する。ＮＭＯＳトランジスタ１４３、１０４、１０５もカレントミラーの構成であり、コピー電流を発生させるためにゲート電圧ＶＢ２を共通にする。この構成により、ＮＭＯＳトランジスタ１０４、１０５は、差動入力段回路１１のテール電流をちょうどα／２倍した電流をそれぞれ引き抜くことが可能となる。

補償用素子１４２のベースはコモン端子ＣＯＭとしている。これは、２つの入力用素子１０２、１０３に接続する入力信号の同相レベルの信号を、同じインピーダンスを介して印加するための端子である。これにより、補償用素子１４２が２つの入力用素子１０２、１０３に近い電気的状態にすることができ、補償電流発生回路１４の補償動作の精度を向上することが可能となる。典型的な例では、コモン端子ＣＯＭを信号グラウンドレベルに固定する。

なお、補償用素子１４２には、電圧−電流特性などの電気特性が入力用素子１０２、１０３と全て等しい素子を用いる。簡単には、平面形状的に同じで、かつ不純物濃度や注入深さの同じ素子を、近接した位置に形成することで電気特性が揃った素子を得ることが出来る。これは周知のパターンレイアウト手法で実現することが可能である。

ＰＴＡＴ回路１４０自体は、基準抵抗１５１、抵抗１５２、１５３と、ＰＮＰトランジスタ１５４、１５５と、差動アンプ１５６とで構成する。このＰＴＡＴ回路１４０は、２つのダイオードに異なる電流密度で電流を流したときに発生する順方向電圧差が絶対温度Ｔに比例する性質を応用した回路である。ここではダイオードとして、ダイオード接続したＰＮＰトランジスタ１５４、１５５を用い、かつその電流密度に差をつけるためにエミッタ面積が異なる構成としている。基準抵抗１５１はその電圧差を検出するためのものである。

差動アンプ１５６は、ＰＮＰトランジスタ１５５と、これよりエミッタ面積が大きいＰＮＰトランジスタ１５４とに等しい電流を流すために必要な補償電流Ｉｘを発生するようＰＭＯＳトランジスタ１４１のゲートをドライブし、ＰＴＡＴ回路１４０が機能するためのフィードバック系を形成できるように接続する。

［全体動作説明：図１、図３］
次に、図１と図３とを用いて演算増幅回路の動作について説明する。

演算増幅回路１０に電源を投入すると、ＰＴＡＴ回路１４０はフィードバックがかかって安定状態となる。この安定状態では、絶対温度Ｔに比例する基準電流Ｉ０がＰＭＯＳトランジスタ１４６に流れる。

基準抵抗１５１の抵抗値をＲ１とすると、ＰＴＡＴ回路１４０に電流供給するＰＭＯＳトランジスタ１４５に流れるドレイン電流、すなわち基準電流Ｉ０は次のように表すことができる。
Ｉ０ ＝ ＶＴ・Ｌｎ（ｎ）／Ｒ１
ここでｎはＰＮＰトランジスタ１５４と１５５とのエミッタ面積比であり、Ｌｎは自然対数関数である。ＶＴはいわゆる熱電圧で、絶対温度に比例するものであるため、すなわち基準電流Ｉ０は絶対温度Ｔに比例する。

ところが、基準電流Ｉ０は補償電流Ｉｘに電流増幅率αを乗じた電流値になっている。言い換えると、補償電流Ｉｘは周囲の絶対温度Ｔに比例し、電流増幅率αに反比例する電流になっている。つまり
Ｉｘ ∝ Ｔ／α
である。

このように補償電流発生回路１４で生成された補償電流Ｉｘをコピーした電流が差動入力段回路１１のテール電流となる。このテール電流は入力用素子１０２、１０３に電流を供給するものである。差動入力段回路１１のトランスコンダクタンスｇｍ１は、入力用素子１０２、１０３のトランスコンダクタンスｇｍそのものであるので、
ｇｍ１ ＝ ＩＣ／ＶＴ
＝ α・ＩＥ／ＶＴ
∝ α・Ｉｘ／Ｔ
となり、先に述べた補償電流Ｉｘの関係から、差動入力段回路１１のトランスコンダクタンスｇｍ１は周囲温度や電流増幅率αに依存しないよう制御されることが分かる。

差動入力段回路１１のトランスコンダクタンスｇｍ１が周囲温度や電流増幅率αに依存しなければ、演算増幅回路１０のユニティゲイン周波数ωｕも周囲温度や電流増幅率αによらず一定となる。

上述の差動入力段回路１１の補償動作によって、２つの入力用素子１０２、１０３のエミッタへバイアスされる電流は電流増幅率αによって変化するが、コレクタ電流は電流増幅率αに非依存となるようにバイアスされる。このバイアス電流はちょうどＮＭＯＳトランジスタ１０４、１０５によって引き抜かれるため、入力信号の変化によって生じる電流信号成分のみが、続くカスコード回路に送られる。カスコード回路及び出力段回路１２は差動入力段回路１１とは独立にバイアスしているので、出力段回路１２の動作点は変化せず、そのトランスコンダクタンスｇｍ２は一定である。よって、従来の演算増幅回路と同様に、演算増幅回路１０の出力端子へ接続される負荷キャパシタ２０６の値Ｃｏが固定であれば極周波数ωｐは変化しない。

したがって、ユニティゲイン周波数ωｕと極周波数ωｐとの比は一定となるので、演算増幅回路１０の周波数安定性を保証できるように設計することが可能となる。これは図３でいえば、ゲイン特性ｇａに示した特性が電流増幅率αの変化に関係なく常に得られることに相当する。

しかも、差動入力段回路１１の入力用素子１０２、１０３にはバイポーラトランジスタを用いているため、演算増幅回路１０の入力換算雑音は小さい。特に１／ｆ雑音成分はＭＯＳトランジスタと比較して極めて小さく、低周波の信号を増幅するような用途に適するという効果は維持されることは明らかである。

以上までの説明から分かるように、本発明の演算増幅回路によれば、周波数安定性や帯域幅を損なうことなく、低雑音な演算増幅回路を実現することが可能になる。

なお、上記までに説明した本発明の実施の形態では、標準ＣＭＯＳプロセスで形成できるバイポーラトランジスタを入力用素子に用いることとしたが、これには限定されない。例えば、標準バイポーラプロセスで形成できるが性能が十分でない、ラテラルＰＮＰトランジスタのような素子を入力用素子として用いる場合などでも同様に応用することができる。

なお、上記の本発明の実施の形態では、図１に示すように基準電流Ｉ０および補償電流Ｉｘが絶対温度に比例するような構成としたが、これには限定されない。
差動入力段回路１１のトランスコンダクタンスｇｍ１は、周囲温度と、入力用素子１０２及び１０３又は補償用素子１４２の電流増幅率αとに依存する。しかし、周囲温度の変化が僅かな環境であれば、トランスコンダクタンスｇｍ１は温度の影響を無視してよく、ＰＴＡＴ回路１４０は不要となる。そのような場合は、ＰＴＡＴ回路１４０の部分を単純な定電流源として動作するような回路に置き換えることが可能である。

本発明の演算増幅回路は１／ｆ雑音が低いため、低周波の微小アナログ信号を増幅することが可能である。例えば、角速度センサや圧力センサといった、微小信号を検出するような用途に好適である。

１０ 演算増幅回路
１１ 差動入力段回路
１２ 出力段回路
１４ 補償電流発生回路
２０ 演算増幅回路
４０ 演算回路
５０ バイポーラトランジスタ
１０２、１０３ 入力用素子
１４０ ＰＴＡＴ回路
１４２ 補償用素子

Claims (3)

1. 複数の増幅段を有し、第１番目の前記増幅段の入力用素子をバイポーラトランジスタで構成する演算増幅回路であって、
   前記入力用素子と同一の電気特性を有するバイポーラトランジスタで構成する補償用素子を有する補償電流発生回路を備え、
   前記補償電流発生回路は、前記補償用素子を基に前記入力用素子のベース接地電流増幅率αに反比例する補償電流を生成し、
   前記補償電流に応じたバイアス電流により第１番目の前記増幅段をバイアスすることで、帯域幅が一定となることを特徴とする演算増幅回路。
2. 前記補償電流発生回路は、前記補償電流が周囲の絶対温度には比例するよう生成する
   ことを特徴とする請求項１に記載の演算増幅回路。
3. 第２番目以降の前記増幅段は、第１番目の前記増幅段とは独立にバイアスされるＭＯＳＦＥＴ回路で構成する
   ことを特徴とする請求項１又は２に記載の演算増幅回路。

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