JP6086639B1 - データ受信装置 - Google Patents

Abstract

【課題】イコライザ回路のゲイン値を動的に制御するデータ受信装置を提供する。【解決手段】データ受信装置１は、設定されたゲイン値に応じて入力信号の波形を整形するイコライザ回路１１と、イコライザ回路による波形整形後の入力信号から１周期の中で異なる位相を持つ複数のクロック信号を復元するＣＤＲ回路１２と、複数のクロック信号に同期して波形整形後の入力信号をサンプリングし当該波形整形後の入力信号から複数の入力データを復元するオーバーサンプラ１３と、キャリブレーション制御部１５を備える。キャリブレーション制御部は、オーバーサンプラによるサンプリングの結果に基づいてオーバーサンプラが入力データを正しく復元できているか否かを判定し、入力データを正しく復元できていないと判断した場合には当該判断結果に基づいてイコライザ回路のゲイン値を設定する制御信号を生成する。【選択図】図１

Description

本発明は、液晶パネルモジュールに画像データを高速伝送するインタフェースにおけるデータ受信装置に関する。

ノートパソコンやタブレットパソコンなどのモバイル機器市場では、消費電力低減とコスト低減が常に求められている。一方でパネルの解像度向上やディスプレイの画質向上に伴い、データ処理量及び動作周波数は増加の一途をたどり、消費電力低減、コスト低減は相反する大きな課題になっている。

ノートパソコンやタブレットパソコンにおけるパネルへの描画データの信号の流れとしては、描画データ自身の演算や各種演算処理やグラフィクス処理を担当するＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのプロセッサと、ＣＰＵ／ＧＰＵなどのプロセッサから送られる描画データを入力としパネルのタイミングコントロールや画像処理を行うタイミングコントローラ（Timing Controller：ＴＣＯＮ）と、タイミングコントローラからの描画データを入力としパネルの仕様に合わせて描画データをアナログ出力するソースドライバ（Source Driver：ＳＤ）にて構成される。

ＣＰＵ／ＧＰＵからパネルのタイミングコントローラへのビデオデータの伝送においては、従来ＬＶＤＳ（Low-Voltage-Differential-Signaling）が広く使われてきたが、昨今では、ＶＥＳＡ（Video Electronics Standard Association）が規定しているｅＤＰ（embedded DisplayPort）が主に採用されている。ｅＤＰは、描画データはＭａｉｎ−Ｌｉｎｋにて、ビデオデータ以外の制御データはＡＵＸ−ＣＨにてＣＰＵ／ＧＰＵから受信する。ｅＤＰの規格ではＭａｉｎ−ＬｉｎｋとＡＵＸ−ＣＨで構成され、Ｍａｉｎ−Ｌｉｎｋは１差動レーン（ペア）あたり最低１．６２Ｇｂｐｓから最高８．１Ｇｂｐｓのビットレートで動作する高速差動シリアルラインであり、ＡＵＸ−ＣＨは１Ｍｂｐｓで動作する低速差動シリアルラインである。

さらにタブレット端末などにおいては、ＣＰＵ／ＧＰＵとタイミングコントローラとのインタフェースはｅＤＰと同様にｍｉｐｉ（Mobile Industry Processor Interface Alliance）−ＤＳＩ（Digital Serial-Interface）が使われている。タブレット端末においても、パネルの解像度向上に伴い、データ処理量及び周波数は増加の一途をたどり、消費電力は大きな課題になっている。ｍｉｐｉ−ＤＳＩもｅＤＰ同様ＬＶＤＳからの置き換えとして広く使われている。

また、タイミングコントローラとソースドライバ間のインタフェースは、これまでｍｉｎｉ−ＬＶＤＳなどが多く採用されてきたが、近年の高解像度ディスプレイパネルでは、基準信号であるクロックラインと伝送データラインが分離されていることが原因となって発生する伝送路上のタイミングのずれであるスキューが問題となり、ｍｉｎｉ−ＬＶＤＳなどは使えなくなっている。このため、クロックとデータを重畳させたＰ２Ｐ（Point-to-Pont）型の１：１伝送方式、すなわちクロックエンベッデド方式が主流となっている（特許文献１）。

例えば４Ｋ２Ｋパネルの場合、タイミングコントローラとソースドライバ間の伝送においては、８つのソースドライバと１つのタイミングコントローラが主に使われ、Ｐ２Ｐ伝送の場合、１つのソースドライバとタイミングコントローラ間は１レーンのみで接続されており、ｍｉｎｉＬＶＤＳのように他のソースドライバとは接続されていないため、伝送路上に分岐（スタブ）がなくすことができる。またＰ２Ｐではクロックラインがなくデータラインに重畳されているため、クロックとデータのタイミングＳｋｅｗを考慮する必要がなく、伝送速度が向上することができる。

このように、ノートパソコンやタブレットパソコン市場おいては、ｅＤＰインタフェース、ｍｉｐｉインタフェース、Ｐ２Ｐインタフェースが従来から知られている。

特開２０１４−０６２９７２号公報

前記の通り、ノートパソコンやタブレットパソコン市場おいては、タイミングコントローラとソースドライバが分離されている場合が多い。例えば、ＦＨＤ（Ｆｕｌｌ−ＨＤ）パネルの場合、タイミングコントローラ１つと４つのソースドライバが必要になる場合が多い。また４Ｋ２Ｋパネルの場合、タイミングコントローラ１つと８つのソースドライバが必要になる場合が多い。さらにタイミングコントローラとソースドライバを接続するＦＰＣ（Flexible Printed Cable）がソースドライバの個数分必要になり、パネルの解像度が高くなるに伴い部品点数が増加しコストアップの要因となっていた。さらにタイミングコントローラとソースドライバ間のインタフェースが必ず必要になるため、インタフェースの消費電力が必要となっていた。このような背景からコスト削減、消費電力削減が困難な状況であった。

一方、一部のタブレットパソコンなどにおいては、図１７に示すようなタイミングコントローラとソースドライバが１チップになった、いわゆるシステムドライバが実現されている。システムドライバ化することで、部品点数が少なくなりコスト低減が可能になる。さらに、タイミングコントローラとソースドライバ間のインタフェースがなくなるため、消費電力の低減も可能になる。しかし、システムドライバは、ソースドライバと同様に、液晶パネルのガラス上に実装される。また、描画データはＣＰＵ／ＧＰＵからシステムドライバに直接ｅＤＰインタフェースあるいはｍｉｐｉインタフェースにてシステムドライバに入力される。ところが、ガラス上の配線は寄生抵抗が大きいため、ｅＤＰやｍｉｐｉなどのギガビットクラスのシリアル高速インタフェースの場合には動作周波数を向上させるのが難しく、高解像度化が困難であった。また、ＣＰＵ／ＧＰＵから直接パネルのシステムドライバを駆動する構成も考えられるが、この場合もケーブルの伝送線路のノイズや電源変動により高解像度化が困難であった。

また、前述したとおり、ｅＤＰなどのギガビットクラスのシリアル高速インタフェースではクロックレーンがデータレーンに重畳されているクロックエンベッデド方式が採用されている。クロックエンベッデド方式の通信では、クロック信号が入力データに埋め込まれているため、タイミングコントローラ側ではＣＰＵ／ＧＰＵから受信したｅＤＰのシリアル信号からクロックとデータを分離して、内部の信号処理が可能なようにシリアル信号からパラレル信号に変換する、いわゆるアナログフロントエンド回路（物理層）が必要になる。

ここで、アナログフロントエンド部の回路図を図１８に示す。図１８に示されるように、アナログフロントエンドの回路構成は、イコライザ回路と、クロックデータリカバリ（Clock Data Recovery：ＣＤＲ）回路と、デシリアライザ（De-Serializer）とを備える。イコライザは、伝送線路で高調波成分が歪んだ入力信号（シリアルデータ）の波形を整形する。ＣＤＲ回路は、イコライザ回路の後段に位置し、イコライザ回路によって整形された入力信号から、入力データにタイミング同期したクロック信号を生成する。デシリアライザは、ＣＤＲ回路の後段に位置し、シリアルデータをパラレルデータに変換しロジック回路に受け渡す。

ところが、従来のアナログフロントエンドの回路構成の場合、ｅＤＰのような高速シリアルインタフェースでは、動作速度が１．６２Ｇｂｐｓから８．１Ｇｂｐｓの間で動作するため、ガラス配線抵抗により信号品質は大きく劣化する。また、電源やグランドラインも寄生抵抗により大きな電源降下が発生する環境では、イコライザ回路やＣＤＲ回路が正しく動作することが困難であった。また、当該ＩＣのガラスへの実装するための接触抵抗は経年変化が生じる場合があり、その抵抗値は大きくなっていく場合がある。

また、アナログフロントエンド回路における、イコライザ回路の役割を説明する。図１９に示すように、伝送線路は寄生抵抗や寄生容量の影響により、信号の高周波成分が低減されるため、信号品質が受信端で劣化することが知られている。この高周波成分の低減を補正する役割を果たすのがイコライザ回路である。イコライザ回路は、信号の特定の高周波成分に対して正のゲイン（増幅作用）を持ち、そのゲイン設定値により増幅効果が異なる。

ｅＤＰのような高速シリアルインタフェースでは、図１９に示すように、一定期間で見ると、シリアルデータ入力は「１」（Ｈｉｇｈ）の数と「０」（Ｌｏｗ）の数がある程度揃っており、いわゆるＤＣバランスのとれた信号となっている。しかし、「１０１０」のように常時「１」と「０」が交互に連続している場合以外に、ある一定期間「１」が続いたり「０」が続いたりする場合がある。「１」が一定期間続いた後は、信号成分のＤＣレベルはＨｉｇｈレベル寄りになっているため、そのあとに続く「０」データはＬｏｗレベルに反転しづらいという問題がある。また反対に、「０」が一定期間続いた後は、ＤＣレベルはＬｏｗレベル寄りになっているため、そのあとに続く「１」データはＨｉｇｈレベルに反転しづらいという問題がある。

また、図２０に示すように、「１」又は「０」が一定期間続いた後に続く反転データ（０や１のデータ）は、常時「１０１０」交互に繰り返し変化している場合に比べて、シンボル間干渉ジッタ（ＩＳＩ Ｊｉｔｔｅｒ：Inter-Symbol Interference Jitter）が大きくなることが広く知られている。

また、図２１に示すように、イコライザ回路のゲイン値は強すぎても弱すぎても、イコライザ回路からの出力波形が乱れてしまい、後段のＣＤＲ回路で正しく信号を復元（リカバリ）することができない。例えばイコライザ回路のゲイン値が弱すぎると、その出力波形は、信号の時間軸方向が、本来の時間より短くなってしまい、正しい論理レベルの判定ができなくなる。また、イコライザ回路のゲイン値が強すぎると、その出力波形は、信号の時間軸方向が本来の時間より長くなってしまい、正しい論理レベルの判定ができなくなる。

さらに、ｅＤＰのようなギガビットクラスの高速インタフェースでは、イコライザ回路における最適なゲイン値は、電源変動や温度変動やチップの製造ばらつきにより変わる。電源降下が大きい状態のときのゲイン値と、電源降下が小さいときの最適なゲインレベルは異なる。また温度が高いときのゲイン値と、低いときの最適なゲイン値は異なる。半導体製造ばらつきについても同様である。しかし、従来の技術では、このような周囲環境により動的に変化する環境変動要因に対してイコライザ回路のゲイン設定が動的に追従できていなかったため、ビットレートの高速化に制限があった。

このように、イコライザ回路のゲイン値を動的に制御することができれば、高速化が可能となる。すなわち、本発明は、かかる課題を解決するためになされたものであり、ｅＤＰやｍｉｐｉなどのレシーバ回路内部のアナログフロントエンド部のイコライザゲインを動的にコントロールする機構を提供することで、例えばガラス上に実装され寄生抵抗が大きな動作環境でも１チップシステムドライバの高速化を実現するものであり、これにより液晶パネルモジュール等の低消費電力化と低コスト化の両立を図ることを目的とする。

本発明は、イコライザ回路のゲイン値を動的に制御することができるデータ受信装置に関するものである。本発明のデータ受信装置は、基本的に、ＣＰＵやＧＰＵなどのプロセッサとの間で、入力信号の中にクロック信号と入力データの成分とが重畳されたクロックエンベッデド方式の通信を行う。本発明に係るデータ受信装置は、イコライザ回路と、ＣＤＲ（Clock Data Recovery）回路と、オーバーサンプラと、キャリブレーション制御部とを備える。イコライザ回路は、設定されたゲイン値に応じて、入力信号の波形を整形する。ＣＤＲ回路は、イコライザ回路によって整形された入力信号から、１周期の中で異なる位相を持つ複数のクロック信号を復元する。オーバーサンプラは、ＣＤＲ回路により復元された複数のクロック信号に同期して、イコライザ回路による波形整形後の入力信号をサンプリングし、当該波形整形後の入力信号から複数の入力データを復元する。キャリブレーション制御部は、オーバーサンプラによるサンプリングの結果に基づいて、オーバーサンプラが入力データを正しく復元できているか否かを判定し、入力データを正しく復元できていないと判断した場合には、当該判断結果に基づいてイコライザ回路のゲイン値を設定する制御信号を生成する。例えば、データ受信装置には、既知のコードパターンの入力データを表す入力信号が入力される。キャリブレーション制御部は、オーバーサンプラにより復元された複数の入力データのコードパターンを解析し、既知のコードパターンと一致するコードパターンの数が所定値（期待値）を超えたときに、オーバーサンプラが入力データを正しく復元できていると判断し、所定値を下回ったときに、オーバーサンプラは入力データを正しく復元できていないと判断する。そして、入力データが正しく復元されていない場合、キャリブレーション制御部は、サンプリング結果に基づいて、イコライザ回路のゲイン値を調整する制御信号を生成する。

イコライザ回路は、前記の通り、伝送線路の高周波成分の信号劣化を補正することができ、信号の特定の高周波成分に対して正のゲイン（増幅作用）を持つ。また、そのゲイン設定値により増幅効果が異なる。前述の通り、イコライザ回路のゲイン値は強すぎても弱すぎても、イコライザ回路の出力波形が乱れてしまい、後段のＣＤＲ回路で正しく信号を復元することができない。また、イコライザ回路の最適なゲイン値は、電源変動や温度変動やチップの製造ばらつきにより変わる。例えば、電源降下が大きい状態のときの最適なゲイン値と、電源降下が小さいときの最適なゲイン値は異なる。また、温度が高いときの最適なゲイン値と、低いときの最適なゲインレベルは異なる。半導体製造ばらつきについても同様である。しかし、従来は、このような動的に変化する環境変動要因に対してイコライザ回路のゲイン設定値が動的に追従できていなかったため、ビットレートの高速化に制限があった。本発明はかかる問題を解決するためになされたものであり、後述のキャリブレーション制御回路にて入力データのサンプリング結果を判定し、イコライザ回路のゲインを最適値に設定するフィードバックループを実現する。これにより、伝送速度の高速化と、伝送品質の安定化を実現することができる。

本発明のデータ受信装置において、ＣＤＲ回路は、複数の論理反転素子が直列に接続されたループ回路を持つ電圧制御発振回路（ＶＣＯ）を有することが好ましい。つまり、ＣＤＲ回路は、リング発振器型の電圧制御発振回路を持つ位相同期回路（ＰＬＬ：Phase Locked Loop）によって実現できる。この場合に、電圧制御発振回路のそれぞれは、１周期の中で異なる位相を持つ複数のクロック信号を出力する。なお、論理反転素子としては、例えばインバータ回路や差動増幅回路などを使用することができる。

本発明のデータ受信装置において、オーバーサンプラは、電圧制御発振回路を構成する複数の論理反転素子に接続され、当該複数の論理反転素子のいずれか一つを活性化させてクロック信号の入力を受け付けるクロックセレクタと、当該クロックセレクタとイコライザ回路に接続されたフリップフロップとを有していてもよい。このような構成を有することで、オーバーサンプラは、位相の少しずつ異なるクロック信号とタイミング同期した入力データを時分割でサンプリングすることができ、装置全体の構成を簡易化できる。

本発明のデータ受信装置において、オーバーサンプラは、イコライザ回路と複数の論理反転素子のそれぞれに接続された複数のフリップフロップを有していてもよい。このような構成を有することで、オーバーサンプラは、一斉に全でのクロックのサンプリングを実行できるため、サンプリング時間を短縮することができる。

本発明のデータ受信装置において、オーバーサンプラは、電圧制御発振回路の最終段に接続された遅延器を介してクロック信号の入力を受け付けるクロックセレクタと、当該クロックセレクタとイコライザ回路に接続されたフリップフロップとを有していてもよい。このような構成を有することで、オーバーサンプラは、電圧制御発振回路の出力クロックから一定時間遅延したクロックでサンプリングすることができるため、オーバーサンプラの設計を簡易化できる。

本発明のデータ受信装置は、設定されたＳｋｅｗ調整値に応じて、イコライザ回路による波形整形後の入力信号とＣＤＲ回路が復元したクロック信号とのずれ量を調整するＳｋｅｗ調整回路をさらに備えることが好ましい。この場合に、キャリブレーション制御部は、オーバーサンプラによるサンプリングの結果に基づいて、Ｓｋｅｗ調整回路のＳｋｅｗ調整値を設定する制御信号を生成することが好ましい。

前述したとおり、本発明において、データ受信回路はＣＤＲ回路を有する。ＣＤＲ回路は、入力信号（シリアルデータ）の入力から、そのデータにタイミング同期したクロック信号を生成する回路である。ＣＤＲ回路は、前述のとおり、位相同期回路（ＰＬＬ：Phase Locked Loop）で実現できる。通常動作時のサンプラは、イコライザ回路からの出力であるデータ信号とＰＬＬからの出力であるクロック信号とをサンプリングするものであるが、イコライザ回路からサンプラまでの遅延は、いかに注意深くレイアウト設計しても電源変動や温度変動や半導体の製造ばらつきにより変化してしまう。このデータ信号とクロック信号との遅延（タイミングＳｋｅｗ）は、動作速度が高速化されればされるほど、タイミングバジェットに与える影響が深刻になり、高速化を阻害する１つの要因となっていた。本発明はかかる問題を解決するためになされたものであり、キャリブレーション制御回路にて入力データのサンプリング結果を判定し、ＣＤＲ回路のタイミングＳｋｅｗの設定値を動的に最適化する。これにより、伝送速度の高速化と伝送品質の安定化を実現することができる。

本発明のデータ受信装置は、オシレータと、オシレータの発振周波数に応じてイコライザ回路による波形整形後の入力信号とＣＤＲ回路が復元したクロック信号とのずれ量を調整するＳｋｅｗ調整回路とを有していてもよい。このように、自己発振型のオシレータを内蔵することで、Ｓｋｅｗ調整回路は、オシレータの発振周波数をモニタすることによってデータ信号とクロック信号との遅延（タイミングＳｋｅｗ）を動的に制御できる。

本発明は、ノートパソコンやタブレット端末などのモバイル機器等のディスプレイモジュールにおいて、イコライザ回路のゲイン値を動的に制御することができる。例えばガラス上に実装され寄生抵抗が大きな動作環境でも１チップシステムドライバの高速化を実現することができるため、液晶パネルモジュール等の低消費電力化と低コスト化の両立を図ることができる。

図１は、本発明の一実施形態に係るデータ受信装置の構成を示したブロック図である。 図２は、ｅＤＰのリンクトレーニングのシーケンスにおけるステップ１動作を説明するための図である。 図３は、ｅＤＰのリンクトレーニングのシーケンスにおけるステップ２動作を説明するための図である。 図４は、イコライザ回路のキャリブレーション制御の全体フローを表す図である。 図５は、イコライザ回路のキャリブレーション制御におけるオーバーサンプリングのタイミングを表す図である。図５は、イコライザ回路のゲイン設定値が弱く、入力信号の波形を正しく整形できていない場合の例を示している。 図６は、イコライザ回路のキャリブレーション制御におけるオーバーサンプリングのタイミングを表す図である。図６は、イコライザ回路のゲイン設定値が強く、入力信号の波形を正しく整形できていない場合の例を示している。 図７は、イコライザ回路のキャリブレーション制御におけるオーバーサンプリングのタイミングを表す図である。図７は、イコライザ回路のゲイン設定値が適切であり、入力信号の波形を正しく整形できた場合の例を示している。 図８は、オーバーサンプラの第１の回路例を示している。 図９は、オーバーサンプラの第２の回路例を示している。 図１０は、オーバーサンプラの第３の回路例を示している。 図１１は、オーバーサンプラの第４の回路例を示している。 図１２は、オーバーサンプラの第５の回路例を示している。 図１３は、オーバーサンプラの第６の回路例を示している。 図１４は、ＣＤＲ回路のＳｋｅｗのキャリブレーション制御の概念を説明するための図である 図１５は、ＣＤＲ回路のＳｋｅｗのキャリブレーション制御の実施フローを説明するための図である 図１６は、本発明の他の実施形態に係るデータ受信装置の構成を示したブロック図である。 図１７は、タイミングコントローラとソースドライバが一体化された、本発明の実施の形態に最も適用しうるディスプレイモジュールの全体構成を示したブロック図である。 図１８は、ｅＤＰやｍｉｐｉなどの高速シリアルインタフェースの受信回路におけるアナログフロントエンド部の全体図である。 図１９は、入力データのコードパターンにより受信端で波形が変わることを説明するための図である。 図２０は、入力データのコードパターンにより受信端で波形が変わることを説明するための図である。 図２１は、イコライザ回路のゲインの違いにより、イコライザ回路からの出力波形が変動することを説明するための図である。

以下、図面を用いて本発明を実施するための形態について説明する。本発明は、以下に説明する形態に限定されるものではなく、以下の形態から当業者が自明な範囲で適宜変更したものも含む。本発明は、以下に説明する各実施形態を適宜組み合わせることもできるし、各実施形態を単独で利用することもできる。また、本発明の形態の説明では、ｅＤＰの事例を記載しているが、ｍｉｐｉに置き換えても同様の効果が得られるものであり、本発明はｅＤＰに限定したものではない。

［本発明の第１の実施形態］
本発明の第１の実施形態について説明する。図１は、本発明に係るデータ受信回路１の全体構成を説明するためのブロック図である。ここでは、図１を参照して、データ受信回路１の基本構成について説明する。

データ受信回路１は、例えばノートパソコンやタブレットパソコンにおいて、タイミングコントローラに内蔵された回路であり、ＣＰＵやＧＰＵなどのプロセッサから送信される描画データを受信する。タイミングコントローラは、ＣＰＵやＧＰＵなどのプロセッサから送信された描画データを液晶パネルのタイミングに合うように各種タイミング信号を生成する集積回路（ＬＳＩ：large-Scale Integration）である。プロセッサとタイミングコントローラ間のインタフェースは、例えばＶＥＳＡのｅＤＰ規格に準じている。すなわち、タイミングコントローラは、プロセッサから、描画データを相対的に高速に動作するＭａｉｎ−Ｌｉｎｋ（主信号線）にて受信し、ビデオデータ以外の制御データを相対的に低速で動作するＡＵＸ−ＣＨ（副信号線）にて受信する。ｅＤＰの規格において、Ｍａｉｎ−Ｌｉｎｋ（主信号線）は、１差動レーン（ペア）あたり最低１．６２Ｇｂｐｓから最高８．１Ｇｂｐｓのビットレートで動作する高速差動シリアルラインである。他方、ＡＵＸ−ＣＨは、１Ｍｂｐｓで動作する低速差動シリアルラインである。なお、描画データのインタフェースは、ｍｉｐｉであってもよい。

図１に示されるように、本発明のデータ受信回路１は、イコライザ回路１１と、ＰＬＬ型のＣＤＲ回路１２と、オーバーサンプラ１３と、Ｓｋｅｗ調整回路１４と、キャリブレーション制御部１５を備える。なお、データ受信回路１は、通常動作時のサンプラ１６と、デシリアライザ１７と、ロジック回路１８を更に備える装置であると捉えることとしてもよい。図１においては、通常動作時の信号パスを実線の矢印で示し、オートキャリブレーション時の信号パスを破線の矢印で示している。

図１に示されるように、通常動作時において、データ受信回路１への入力信号は、イコライザ回路１１による波形整形処理を受けた後に、ＣＤＲ回路１２とサンプラ１６に入力される。ＣＤＲ回路１０４では、波形整形後の入力信号からクロック信号を復元する処理が行われる。また、サンプラ１６では、ＣＤＲ回路１０４で復元されたクロック信号（リカバリクロック）にタイミング同期して、波形整形後の入力信号から入力データを復元する。サンプラ１６によって復元された入力データ（リカバリデータ）は、デシリアライザ１７に入力される。デシリアライザ１７は、シリアルデータをパラレルデータに変換しロジック回路１８へと出力する。

他方、図１に示されるように、オートキャリブレーション時において、データ受信回路１への入力信号は、イコライザ回路１１による波形整形処理を受けた後に、ＣＤＲ回路１２とオーバーサンプラ１３に入力される。オートキャリブレーション時において、ＣＤＲ回路１４では、波形整形後の入力信号から１周期（２π）内で位相を少しずつずらした複数のクロック信号を復元する処理が行われる。また、オーバーサンプラ１３では、ＣＤＲ回路１０４で復元された複数のクロック信号（ｎ個のリカバリクロック；ｎは２以上の整数）にタイミング同期して、波形整形後の入力信号から複数の入力データを復元する。オーバーサンプラ１３によって復元された複数の入力データ（ｎ個のリカバリデータ；ｎは２以上の整数）は、キャリブレーション制御部１５に入力される。キャリブレーション制御部１５は、複数の入力データのコードパターンを解析して、波形整形後の入力信号がオーバーサンプラ１３によって正しく復元されているかどうかを判定し、その判定結果に基づいてイコライザ回路１１のゲイン値を調整するための制御信号を生成し、イコライザ回路１１へとフィードバックする。また、キャリブレーション制御部１５は、オーバーサンプラ１３による波形整形後の入力信号のサンプリング結果に基づいて、Ｓｋｅｗ調整回路１４のＳｋｅｗ調整値を制御するための制御信号を生成し、Ｓｋｅｗ調整回路１４へとフィードバックすることもできる。

イコライザ回路は、設定されたゲイン値に応じて入力信号の波形を整形する回路である。例えば、イコライザ回路は、伝送線路で高調波成分が歪んだ入力信号（シリアルデータ）の波形を整形することが可能である。イコライザ回路の機能及び特性は、図１８から図２１を参照して説明したとおりである。イコライザ回路１１は、信号の特定の高周波成分に対して正のゲイン（増幅作用）を持ち、そのゲイン設定値により増幅効果が異なる。イコライザ回路としては公知のものを採用できる。

ＣＤＲ回路は、イコライザ回路の出力を受けて、波形整形処理後の入力信号（シリアルデータ）入力から、その入力信号が表す入力データに判定タイミング同期したクロック信号を生成する回路である。本発明においては、プロセッサとデータ受信装置の間の通信路にｅＤＰなどの高速シリアルインタフェースが採用されており、クロックラインがデータラインに重畳されているため、波形整形処理後の入力信号から、その入力データに同期したクロック信号を抽出する必要がある。ＣＤＲ回路としては、一般的にＰＬＬ（位相同期回路）が用いられる。

図２は、ＰＬＬ型のＣＤＲ回路の構成の一例を示している。図２に示されるように、ＰＬＬ型のＣＤＲ回路は、位相比較回路（ＰＤ）、チャージポンプ回路（ＣＰ）、ループフィルタ（ＬＦ）、及び電圧制御発振回路（ＶＣＯ）を有する。位相比較回路は、受信したデータ信号と再生クロック信号との位相を比較し、位相差を示す位相差信号を出力する。チャージポンプ回路は、位相比較回路から出力される位相差信号に応じたチャージポンプ電流をループフィルタに対して出力する。位相比較回路とチャージポンプ回路は一体的に構成されていてもよい。ループフィルタは、チャージポンプ回路からのチャージポンプ電流が供給され、供給されるチャージポンプ電流を平滑化して電圧制御発振回路の制御電圧に変換する。電圧制御発振回路は、制御電圧に応じた周波数のクロック信号（発振信号）を出力する。データ信号に対して再生クロックの位相が進んでいる場合には、電圧制御発振回路が出力するクロック信号の周波数を低くするように、位相比較回路、チャージポンプ回路、及びループフィルタが電圧制御発振回路の制御電圧を制御する。一方で、データ信号に対して再生クロックの位相が遅れている場合には、電圧制御発振回路が出力するクロックの周波数を高くするように、位相比較回路、チャージポンプ回路、及びループフィルタが電圧制御発振回路の制御電圧を制御する。

本発明においては、電圧制御発振回路は、１クロック周期の中で位相差の異なる複数のクロック信号を出力する。例えば、電圧制御発振回路は、位相の異なる５相のクロック信号を出力する場合、１周期（２π）の１／５ずつ位相のずれたクロック信号を出力すればよい。本実施例では、位相のずれた５相のクロック信号が必要となるため、電圧制御発振回路は、直列に接続された５つの論理反転素子を含むループ回路によって構成されたリング型ＶＣＯとなっている。また、電圧制御発振器は、ループフィルタから出力される出力電圧であるアナログ制御電圧を入力することで、その出力電圧に応じた周波数で発振して少しずつ位相のずれた複数のクロック信号を出力する。

ここで、本発明が適用されるｅＤＰのようなクロックエンベッデド型の高速シリアルインタフェースでは、電源起動後の通常動作前に「リンクトレーニング」といわれるシーケンスを実行する。リンクトレーニングには、次に説明する２つのステップがある。

リンクトレーニングにおける第１のステップは、図２に示すように、ＣＤＲ回路のＰＬＬをロックさせるステップである。例えば「１０１０…」のようにＨｉｇｈとＬｏｗが繰り返し交互に変化するコードパターン（例えば、米国国家規格協会ANSI-8B10B規格における、Ｄ１０．２）の信号をプロセッサから送信し、ＣＤＲ回路のＰＬＬを所望のクロック周波数にロックする。このＰＬＬのＶＣＯから出力されたクロック信号でシリアルデータをサンプリングし同期化を図る。図２に示した例では、１ビットごとに「１」と「０」を繰り返すクロックパターン（最高周波数：データレートの１／２）に設定されている。

リンクトレーニングにおける第２のステップは、入力されるシリアルデータの切れ目を見つけるステップである。図３に示すように、ｅＤＰなどのシリアルインタフェースでは１０ビットで１つのパケットデータになっており、１０ビットの切れ目を見つける必要がある。そこで、プロセッサから切れ目を区別するための特定のシンボルパターンをデータ受信装置（タイミングコントローラ）に送信する。既にリンクトレーニングの第１のステップでＣＤＲ回路のＰＬＬがロックしてデータとクロックが分離されているため、この状態でプロセッサからデータ受信装置に特定のシンボルパターンを送信すると、データ受信装置はそのデータをロジック回路で抽出することデータの切れ目を見つけることができる。このように電源起動後、プロセッサはデータ受信装置（タイミングコントローラ）に対してリンクトレーニングシーケスンスを設定し、正しくＣＤＲ回路をロックして、１０ビットのデータの切れ目を見つけることができる。

図４は、イコライザ回路のオートキャリブレーションの実行フローを示している。図４に示されるように、ｅＤＰのようなクロックエンベッデド型の高速シリアルインタフェースでは、電源起動後、通常動作前にリンクトレーニングといわれるシーケンスを実行する。リンクトレーニングの第１のステップでは、Ｄ１０．２のコードパターンを利用してＣＤＲ回路を所望のクロック周波数にロックする。続いて、イコライザ回路のゲイン値の設定を、比較的弱いレベルに設定する。続いて、リンクトレーニングにおける第２のステップを実行する。ここでは、特定のシンボルパターンを送信し、そのデータをロジック回路で抽出することで切れ目を見つける。このシンボルロックにおいては、特定のコードとして、例えば、（Ｋ２８．５）や（Ｄ１１．６）と言われるパターンも使われる。本発明では、この特定のコードを使ってイコライザ回路のゲイン値の設定を最適化するものである。

高速シリアル信号は、前述の通り、受信対象ビットの前の「１」レベルが続く時間、「０」レベルが続く時間により、受信対象ビットの信号品質に影響を受ける、ＩＳＩジッタが知られている。この影響を考慮してイコライザ回路のゲイン値を決める必要がある。またその影響は電源、温度、半導体プロセスの変動により大きく影響を受けるため、その影響も考慮して動的にイコライザ回路のゲイン値を設定することが望ましい。本発明では、リンクトレーニング期間中に入力され、ＩＳＩジッタの影響があるＫコードを活用することでその設定を行う。また、前述の通り、ガラス上に実装されるＩＣの接触抵抗は経年変化があり、抵抗値が大きくなっていく場合がある。よってこれらの事象を鑑みたとき、ＩＣ出荷時に設定した一意のイコライザ回路の設定では動作周波数に大きな制約となるものである。そこで、本発明では、図４に示されるように、動的にイコライザ回路のゲイン値を設定するために、リンクトレーニング期間中にオーバーサンプリングを実施し、そのサンプリング結果に基づいてイコライザ回路のゲイン値を適切なレベルに動的に設定する。

例えば図５に示されるように、ｅＤＰではリンクトレーニング時にＤ１０．２以外に、Ｋ２８．５やＤ１１．６というコードが、プロセッサからタイミングコントローラに一定期間送信される。例えば、Ｋ２８．５は、「１１０００００１０１」や「００１１１１１０１０」というコードパターンであり、Ｄ１１．６は、「１１０１０００１１０」というコードパターンである。特に、Ｋ２８．５「００１１１１１０１０」は、「１」が長く続いた後に「０」が１回発生するため、「０」を正しく復元しにくく、前述のＩＳＩの影響が最も出やすいパターンであるといえる。例えば、このＫ２８．５パターンをＣＤＲ回路のＰＬＬのＶＣＯを構成するリング型の発振回路（リングオシレータ）から取り出し、１周期の中で少しずつ位相がずれたクロックを複数使ってＫ２８．５のパターンをサンプリングする。図５に示したように、例えば５段のリングオシレータの場合、１周期（２π）で１／５ずつ位相がずれた５相のクロック信号を取り出せる。なお、リンクトレーニングの第２のステップで使用可能なコードは、Ｋ２８．５に限られず、前述したＤ１１．６であってもよい。

まず初めにイコライザ回路のゲイン値を弱く設定して、１つ目のＰＬＬクロック（Ｔ１）で一定期間特定のコードパターン（以下の説明ではＫ２８．５）をサンプリングする。この状態を図５に示す。もしイコライザ回路のゲイン値の設定が弱過ぎると、Ｋ２８．５のコードパターンに含まれる「０」のビットはＬｏｗレベルに下がりきらないため、Ｔ１のサンプリング結果は、Ｌｏｗレベルを検出できず全て「１」となる。Ｔ１のサンプリング結果とＫ２８．５のコードパターンを比較すると、入力信号から正しい入力データを復元できていないことがわかる。次に２つ目のＰＬＬクロック（Ｔ２）で同様にサンプリングする。Ｔ２のサンプリング結果も全て「１」となる。次に３つ目のＰＬＬクロック（Ｔ３）で同様にサンプリングする。Ｔ３の結果はＬｏｗレベルを検出できて「０」が１回発生し、その他は「１」となる。４つ目のＰＬＬクロック（Ｔ４）も同様である。このため、Ｔ３及びＴ４では入力信号から正しい入力データの復元に成功したことがわかる。他方で、ＰＬＬクロック（Ｔ５）は「０」を検出できず全て「１」となる。このサンプリング結果をキャリブレーション制御部で判定する。図５に示した例では、サンプリング結果から、Ｔ１、Ｔ２、及びＴ５の位相クロックでは「０」を検出できず入力データの復元に失敗し、Ｔ３及びＴ４の位相クロックでは「０」を検出でき入力データの復元に成功したことから、入力波形が「１１１１０１」であることや、またイコライザ回路のゲイン設定が弱すぎて、「０」が正しく復元できなかったことがわかる。

次にイコライザ回路のゲイン値を強く設定して、同様にＴ１からＴ５までサンプリングする。この状態を図６に示す。イコライザ回路のゲイン値が強いため、サンプリング後の波形はすぐにＬｏｗレベルに落ちる。このため、Ｔ１では「０」が２回出現し、それ以外は「１」となる。Ｔ２、Ｔ３でも同様に「０」が２回出現し、それ以外は「１」となる。他方で、Ｔ４、Ｔ５では１回だけ「０」が現れそれ以外は「１」となる。このサンプリング結果を、キャリブレーション制御部で判定する。サンプリング結果からＴ３、Ｔ４にのみ「０」が検出できたことから、入力波形が「１１１１０１」であること、またイコライザ回路のゲイン設定が強すぎて、対象ビットの範囲を外れて隣接ビットにまでＬｏｗレベルが及んでいて隣接ビットのＨｉｇｈレベルが狭くなっていることがわかる。

次にイコライザ回路のゲイン値を、図５に示した値と図６に示した値の中間に設定して、同様にＴ１からＴ５までサンプリングする。この状態を図７に示す。イコライザ回路のゲイン値が適切であるため、サンプリングする波形は、正しいタイミングでＬｏｗレベルに落ちる。このため、Ｔ１からＴ５までのすべてのサンプリング結果で、「０」が１回現れ、それ以外は「１」となる。このサンプリング結果をキャリブレーション制御部で判定する。サンプリング結果から入力波形が「１１１１０１」であること、またイコライザ回路のゲイン値が適切であり、対象ビットの「０」が正しく復元されて、隣接ビットへの影響もないゲイン設定になっていることがわかる。このように、オートキャリブレーション時には、位相を少しずつずらして入力信号の波形を複数のタイミングでオーバーサンプリングし、そのサンプリング結果を判定することで、イコライザ回路のゲイン値を適切な値に調整することができる。なお、本実施形態では、５つの入力データのすべての復元に成功した場合に、オーバーサンプラが入力データの復元に成功していると判断したが、例えば５つのうち４つ以上の入力データの復元に成功した場合にオーバーサンプラが入力データの復元に成功していると判断してもよい。復元成功の期待値は、適宜変更することができる。

続いて、オーバーサンプラの回路例について説明する。図８は、オーバーサンプラの第１の回路例を示している。前述したように、ＰＬＬ型のＣＤＲ回路は、位相比較回路（ＰＤ）、チャージポンプ回路（ＣＰ）、ループフィルタ（ＬＦ）、及び電圧制御発振回路（ＶＣＯ）を有する。また、電圧制御発振回路は、直列に接続された５つの論理反転素子を含むループ回路によって構成されたリング型ＶＣＯであり、１クロック周期の中で位相の異なる５相のクロック信号（Ｔ１〜Ｔ５）を出力する。図８に示した例において、論理反転素子はインバータ回路によって構成されている。ただし、論理反転素子は、インバータ回路に限られず、例えば差動増幅回路によって構成することも可能である。図８に示した例において、オーバーサンプラは、ＶＣＯの５つのインバータに接続されたクロックセレクタと、このクロックセレクタ及びイコライザ回路に接続されたフリップフロップとから構成されている。クロックセレクタは、ＶＣＯのリングオシレータのいずれか１本のみを活性化させることで、リングオシレータの各段からクロック信号を取り出す。フリップフロップは、イコライザ回路により波形整形された入力信号を、クロックセレクタにより選択されたクロック信号と同期したタイミングでサンプリングし、得られた入力データをキャリブレーション制御部へと出力する。キャリブレーション制御部は、クロックセレクタに接続されており、１つの位相クロックでのサンプリングが完了した後に、次の位相クロックを取り出すように、クロックセレクタを制御する。これにより、クロックセレクタは、キャリブレーション制御部による制御に従って５相のクロック信号（Ｔ１〜Ｔ２）を順次取り出してフリップフロップへと出力し、フリップフロップでのサンプリング結果がキャリブレーション制御部へと出力される。また、キャリブレーション制御部は、５相のクロック信号（Ｔ１〜Ｔ２）に同期してサンプリングされた５つの入力データのコードパターンを判定し、その判定結果に基づいてイコライザ回路のゲイン値を制御するための制御信号を生成する。キャリブレーション制御部は、生成した制御信号をイコライザ回路へとフィードバックし、イコライザ回路は、キャリブレーション制御部から受け取った制御信号に基づいてゲイン値を変更する。なお、通常動作時に使うサンプラ（ＦＦ）は、ＶＣＯから出力されうる５つのクロック信号のうち任意の１本（図８に示した例ではＴ３）が使われる。

図９は、図８に示した第２の回路例の変形例を示している。第２の回路例は、第１の回路例の変形例である。図９に示されるように、オーバーサンプラのフリップフロップでのオーバーサンプリング結果は高速シリアル信号である。そこで、キャリブレーション制御部がより低速で設計できるように、通常動作時に使うデシリアライザをオーバーサンプラに組み込み、フリップフロップの出力側に出力に付加する。オーバーサンプラ内のシリアライザは、１ビットのシリアル信号を１０ビットのパラレル信号に変換する。これにより、キャリブレーション制御部は、１０ビットのパラレル信号に変換された複数の入力データを判定すれば済むため、コストを低減させることができる。

図１０は、オーバーサンプラの第３の回路例を示している。第３の回路例では、オーバーサンプラが複数のフリップフロップを有している。オーバーサンプラ内の複数のフリップフロップは、それぞれ、ＶＣＯを構成する複数のインバータ出力端にそれぞれ１つずつ接続されている。このため、各フリップフロップは、各ＶＣＯの各段から出力される位相の異なるクロック信号と同期して、イコライザ回路から入力された波形整形後の入力信号を同時にサンプリングし、復元した入力データをキャリブレーション制御部へと出力する。図８に示した第１の回路例では、時分割でサンプリングするクロック信号を切り替えたのに対して、図１０に示した回路例では、一斉に全クロック信号のサンプリングを達成できるため、サンプリング時間が短縮できる効果がある。

図１１は、オーバーサンプラの第４の回路例を示している。第４の回路例は、第３の回路例の変形例である。オーバーサンプラによるサンプリング結果は高速シリアル信号であるため、キャリブレーション制御部がより低速で設計できるように、デシリアライザを各フリップフロップの出力側に付加し、１ビットのシリアル信号を１０ビットのパラレル信号に変換する。

図１２は、オーバーサンプラの第５の回路例を示している。第５の回路例において、オーバーサンプラは、イコライザ回路からの入力信号をサンプリングする際に、ＰＬＬのＶＣＯにより位相管理されたクロック信号を使うのではなく、ＶＣＯの出力クロック信号から一定時間遅延したクロック信号でサンプリングするものである。すなわち、オーバーサンプラは、ＶＯＣの出力端に接続された遅延器を介してクロック信号の入力を受け付けるクロックセレクタと、イコライザ回路とクロックセレクタに接続されたフリップフロップとを有する。これにより、オーバーサンプラの設計を簡単にできる効果がある。

図１３は、オーバーサンプラの第６の回路例を示している。第６の回路例は、第５の回路例の変形例である。オーバーサンプラによるサンプリング結果は高速シリアル信号であるため、キャリブレーション制御部がより低速で設計できるように、デシリアライザを各フリップフロップの出力側に付加し、１ビットのシリアル信号を１０ビットのパラレル信号に変換する。

［本発明の第２の実施形態］
本発明の第２の実施形態について説明する。本発明の第２の実施形態は以下の通りである。前述した第１の実施の形態では、電源起動時のリンクトレーニングシーケンスで、イコライザ回路のゲインレベルを最適な設定にすることができる。しかし、リンクトレーニングが完了し、通常動作に移行してからも、ＩＣの電源レベルはその動作状態により変動し、また温度も変動する。このような電源レベルや温度の変動は前記の通りイコライザ回路の特性に影響を及ぼすため、通常動作に移行してからも定期的に最適値を見直す（キャリブレーションする）ことが望ましい。また前述の通り、ガラス上に実装されるＩＣの接触抵抗は経年変化があり、抵抗値が大きくなっていく場合がある。よってこれらの事象を鑑みたとき、ＩＣ出荷時に設定した一意のイコライザ回路の設定では動作周波数に大きな制約となるものである。

そこで、ｅＤＰにおいては、ＣＰＵ／ＧＰＵなどのプロセッサから、タイミングコントローラに対して、水平ブランキング期間、および垂直ブランキング期間の最初にリンクトレーニング時と同じ特定コードパターンを送信する。これにより、第２の実施形態に係るデータ受信装置は、リンクトレーニング期間だけではなく、通常動作時においても、第一の実施の形態と同様のキャリブレーションシーケンスを実行することができる。その結果、ＩＣの製造ばらつきのみでなく、電源変動、温度変動にも常時追従できる受信装置を提供できる。

［本発明の第３の実施形態］
本発明の第３の実施形態について説明する。本発明の第３の実施形態は以下の通りである。前述のとおり、ｅＤＰなどの高速シリアルインタフェースではクロックがデータラインに重畳されており、シリアルデータ入力から、そのデータに同期したクロックを抽出する必要がある。そこで、ＣＤＲ回路は、シリアルデータ入力から、そのデータにタイミング同期したクロック信号を生成する回路である。ＣＤＲ回路は一般的にＰＬＬによって構成される。通常動作時のサンプラは、イコライザ回路からの出力であるデータ信号とＰＬＬからの出力であるクロック信号とをサンプリングするものであるが、イコライザ回路からサンプラまでの遅延は、いかに注意深くレイアウト設計しても電源変動や温度変動や半導体の製造ばらつきにより変化してしまう。このデータ信号とクロック信号との遅延（タイミングＳｋｅｗ）は、動作速度が高速化されればされるほど、タイミングバジェットに与える影響が深刻になり、高速化を阻害する１つの要因となっていた。そこで、第３の実施形態は、ＣＤＲ回路でリカバリされたデータとクロックの位相関係を、サンプラ回路で最もタイミングマージンがあるように自動的に設定するものである。

第３の実施形態では、例えば図１４及び図１５に示されるように、ｅＤＰにおいて、リンクトレーニングシーケンスで、ステップ１のＣＤＲ回路のロックが完了し、イコライザ回路のゲイン値のキャリブレーションが完了した直後に、データ信号とクロック信号との遅延（タイミングＳｋｅｗ）を調整する。また、図１等に示されるように、データ受信装置１は、Ｓｋｅｗ調整回路１４をさらに備える。Ｓｋｅｗ調整回路１４は、キャリブレーション制御部１５による制御に従い、ＰＬＬ型のＣＤＲ回路１２によって復元されたクロック信号がサンプラ１６（フリップフロップ）に到達するタイミングを調整することにより、サンプラ１６において入力信号とクロック信号のずれ量（Ｓｋｅｗ値）を調整する回路である。

具体的に説明すると、キャリブレーションを行うことでイコライザ回路のゲイン値が最適値になっているため、図７に示したような状態でイコライザ回路の出力がされている状態となる。この状態で、サンプリングするクロック信号が図７に示したＴ３であれば、データ１ビット分の中央部付近でクロック信号のサンプリングエッジが来るため、セットアップ時間とホールド時間のマージンが最大となる。

図７に示したＴ３のクロック信号を選択した場合のフローを以下に説明する。オーバーサンプラ１３により、最も時間的に早いＴ１のクロック信号でＫ２８．５のイコライザ出力波形をサンプリングし、図７に記載のとおり「１１１１０１」のコードパターンをもつ入力データを得る。次にＴ２に切り替え、同様に「１１１１０１」の結果を得る。さらにＴ３、Ｔ４、Ｔ５と順番にクロックを切り替えて、最も時間的に遅いＴ５まで同様に「１１１１０１」の結果を得る。これら５回のサンプリング結果から、Ｔ３のサンプリング結果が、Ｔ１〜Ｔ５のサンプリング結果のうち最も中間に位置することがわかる。そこで、キャリブレーション制御部１５は、リカバリクロックＳｋｅｗ設定制御信号として、Ｔ３のサンプリング結果であるＴ３の位相値をＳｋｅｗ調整回路１４へと送出する。そして、Ｓｋｅｗ調整回路１４は、キャリブレーション制御部１５から受け取ったＴ３の位相と、ＣＤＲ回路１２により復元されたクロック信号の位相とを比較し、復元されたクロック信号の位相がＴ３の位相とずれている場合には、復元されたクロック信号の位相をＴ３の位相に合うように調整する。これにより、Ｓｋｅｗ調整回路１４は、サンプラ１６（フリップフロップ）においてホールド時間違反やセットアップ時間違反が発生することを回避できる。

［本発明の第４の実施形態］
図１６を参照して、本発明の第４の実施形態について説明する。本発明の第４の実施形態は以下の通りである。第３の実施の形態ではオーバーサンプラ１３によってオーバーサンプリングを行ったが、本実施の形態では、図１６に示されるように、自己発振のリングオシレータ１９をデータ受信装置１に内蔵し、この発振周波数をモニタすることで、半導体の製造ばらつきや、電圧変動、温度変動が低速側か、高速側か、中程度かを判定する。もしオシレータ１９の発振周波数が高速側である場合、Ｓｋｅｗ調整回路１４は、データの遅延が早めになっていると判定し、サンプリングクロックの位置をそれに合うように調整する。またオシレータ１９の発振周波数が低速側である場合、Ｓｋｅｗ調整回路１４は、データの遅延が遅めになっていると判定し、サンプリングクロックの位置もそれに合うように調整するものである。なお、もしオシレータ１９の発振周波数が中程度であれば、Ｓｋｅｗ調整回路１４は、デフォルトの設定値を使うこととすればよい。

以上、本願明細書では、本発明の内容を表現するために、図面を参照しながら本発明の実施形態の説明を行った。本発明によれば、イコライザのゲインレベルと、ＣＤＲのクロックとデータのタイミングＳｋｅｗ値を動的に制御することができるため、高速化が可能となる。またｅＤＰやｍｉｐｉなどのレシーバ回路内部のアナログフロントエンド部のイコライザゲインとＣＤＲのＳｋｅｗを動的にコントロールする機構を提供することで、特にガラス上で動作が必要な１チップシステムドライバの高速化を実現することができる。これにより液晶パネルモジュール等の低消費電力化と低コスト化を図ることができる。ただし、本発明は、上記実施形態に限定されるものではなく、本願明細書に記載された事項に基づいて当業者が自明な変更形態や改良形態を包含するものである。また当該発明の形態の説明では、ｅＤＰの事例を記載しているが、ｍｉｐｉに置き換えても同様の効果が得られるものであり、当該発明はタイミングコントローラへの入力インタフェースが単にｅＤＰに限定したものではない。

本発明は、電気機器産業にて好適に利用しうる。特に、本発明の画像通信装置は、液晶パネルを含む薄型パネルに組み込まれる画像通信用のモジュールとして、好適に利用しうる。

１…データ受信回路 １１…イコライザ回路
１２…ＰＬＬ型ＣＤＲ回路 １３…オーバーサンプラ
１４…Ｓｋｅｗ調整回路 １５…キャリブレーション制御部
１６…サンプラ １７…デシリアライザ
１８…Ｌｉｎｋレイヤロジック １９…オシレータ

Claims (6)

1. 設定されたゲイン値に応じて入力信号の波形を整形するイコライザ回路と、
   キャリブレーション動作時においては、前記イコライザ回路による波形整形後の入力信号から、１周期の中で異なる位相を持つ複数のクロック信号を復元し、通常動作時においては、前記イコライザ回路による波形整形後の入力信号から、１つのクロック信号を復元するＣＤＲ回路と、
   キャリブレーション動作時において、前記複数のクロック信号に同期して前記波形整形後の入力信号をサンプリングし、当該波形整形後の入力信号から複数の入力データを復元するオーバーサンプラと、
   キャリブレーション動作時において、前記オーバーサンプラによるサンプリングの結果に基づいて、前記オーバーサンプラが前記入力データを正しく復元できているか否かを判定し、前記入力データを正しく復元できていないと判断した場合には、当該判断結果に基づいて前記イコライザ回路のゲイン値を設定する制御信号を生成するキャリブレーション制御部と、
   通常動作時において、前記イコライザ回路による波形整形後の入力信号の位相と前記ＣＤＲ回路が復元した前記１つのクロック信号の位相のずれ量を調整するＳｋｅｗ調整回路とを備え、
   前記キャリブレーション制御部は、前記オーバーサンプラによるサンプリングの結果に基づいて所定の位相を決定し、当該所定の位相に関する制御情報を前記Ｓｋｅｗ調整回路へと送出し、
   前記Ｓｋｅｗ調整回路は、前記ＣＤＲ回路により復元された前記１つのクロック信号の位相を、前記キャリブレーション制御部から受け取った制御情報における前記所定の位相に合うように調整する
   データ受信装置。
2. 前記ＣＤＲ回路は、複数の論理反転素子が直列に接続されたループ回路を持つ電圧制御発振回路を有し、
   前記電圧制御発振回路は、１周期の中で異なる位相を持つ複数のクロック信号を出力する
   請求項１に記載のデータ受信装置。
3. 前記オーバーサンプラは、
   前記複数の論理反転素子に接続され、当該複数の論理反転素子のいずれか一つを活性化させてクロック信号の入力を受け付けるクロックセレクタと、
   前記イコライザ回路と前記クロックセレクタに接続されたフリップフロップとを有する
   請求項２に記載のデータ受信装置。
4. 前記オーバーサンプラは、前記イコライザ回路と前記複数の論理反転素子のそれぞれに接続された複数のフリップフロップを有する
   請求項２に記載のデータ受信装置。
5. 前記オーバーサンプラは、
   前記電圧制御発振回路に接続された遅延器を介してクロック信号の入力を受け付けるクロックセレクタと、
   前記イコライザ回路と前記クロックセレクタに接続されたフリップフロップと、を有する
   請求項２に記載のデータ受信装置。
6. キャリブレーション動作から通常動作に移行した後も、定期的にキャリブレーション動作へと移行し、前記オーバーサンプラが前記入力データを正しく復元できていないと判断した場合には、前記キャリブレーション制御部により、当該判断結果に基づいて前記イコライザ回路のゲイン値を設定する制御信号を生成する
   請求項１に記載のデータ受信装置。