JP6083783B2

JP6083783B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP6083783B2
Application number: JP2012133001A
Authority: JP
Inventors: 猛英白土
Original assignee: 猛英白土
Priority date: 2012-06-12
Filing date: 2012-06-12
Publication date: 2017-02-22
Anticipated expiration: 2032-06-12
Also published as: JP2013258256A

Description

本発明はＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、完全な単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高信頼、高性能、低電力且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure, and in particular, an SOI substrate made of a complete single crystal semiconductor layer is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to forming a semiconductor integrated circuit including a high-speed, high-reliability, high-performance, low-power, and highly-integrated short channel MIS field effect transistor.

図２５は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板、６５はｎ^＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ^＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１内部に酸素イオンを注入し、高温の熱処理によりp型のシリコン基板６１内部に埋め込み酸化膜６２を形成した後、素子分離領域形成用トレンチ及び埋め込み酸化膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ^＋型ソースドレイン領域（６５、６８）が設けられ、ｎ^＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
またＳＯＩ構造をつくる別の手段として、市販されている、貼り合わせＳＯＩウエハーを利用し、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またチャネル長の微細化はできるが、ＳＯＩ基板の上面のみにしかチャネル領域を形成できなかったため、チャネル幅の微細化ができず、ショートチャネル化している割に高集積化が達成できなかった。 FIG. 25 is a schematic side sectional view of a conventional semiconductor device, and shows a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a SIMOX (Separation by Implanted Oxygen) method. , 61 is a p-type silicon (Si) substrate, 62 is an insulating film, 63 is a buried insulating film in an element isolation region, 64 is a p-type SOI substrate, 65 is an n ⁺ -type source region, 66 is an n-type source region, 67 is an n-type drain region, 68 is an n ⁺ -type drain region, 69 is a gate oxide film, 70 is a gate electrode, 71 is a sidewall, 72 is a PSG film, 73 is an insulating film, 74 is a barrier metal, and 75 is a conductive plug. , 76 are interlayer insulating films, 77 is a barrier metal, 78 is a Cu wiring, and 79 is a barrier insulating film.
In this figure, oxygen ions are implanted into a p-type silicon substrate 61, a buried oxide film 62 is formed in the p-type silicon substrate 61 by high-temperature heat treatment, and then an element isolation region forming trench and a buried oxide film are formed. A thin p-type SOI substrate 64 that is insulated and isolated in an island shape by 63 is formed, and a gate electrode 70 is provided on the p-type SOI substrate 64 via a gate oxide film 69. The p-type SOI substrate 64 has n-type source / drain regions (66, 67) that are self-aligned with the gate electrode 70 and n ⁺ -type source / drain regions that are self-aligned with the sidewall 71. (65, 68) are provided, and each of the n ⁺ -type source / drain regions (65, 68) has a barrier metal via a conductive plug 75 having a barrier metal 74. An N-channel MIS field effect transistor having a conventional LDD (Lightly Doped Drain) structure to which a Cu wiring 78 having a cable 77 is connected is formed.
Therefore, the source / drain region surrounded by an insulating film can be formed to reduce the junction capacitance, the subthreshold characteristic can be improved, the threshold voltage can be reduced, and the SOI substrate can be miniaturized by removing the contact region. Thus, compared to a semiconductor integrated circuit formed of a MIS field effect transistor formed on a normal bulk wafer, the speed, power consumption, and integration can be increased.
However, since the SOI substrate is formed by the SIMOX method, it is necessary to purchase an extremely expensive high-dose ion implantation machine, and the cost due to extremely long manufacturing time for ion implantation of a high dose of oxygen. High problem, difficulty in controlling the thickness of silicon oxide film formed by oxygen ion implantation, unstable speed characteristics due to difficulty in forming a fully depleted thin film SOI substrate, or large-diameter wafers of 10 to 12 inches However, there are disadvantages such as instability of characteristics relating to damage repair of crystal defects caused by oxygen ion implantation.
Also, as another means of creating an SOI structure, even if it uses a commercially available bonded SOI wafer and relies on the cost reduction technology of the wafer manufacturer, it is extremely expensive at about three times the bulk wafer in the mass production stage. There was a drawback of being.
In addition, since it is difficult to reduce the thickness of an SOI substrate on a large-diameter wafer, and it is difficult to form a fully depleted SOI substrate, there is a problem in stability of high-speed characteristics.
In addition, when a voltage different from the voltage applied to the gate electrode is applied to the conductor (semiconductor substrate or lower layer wiring) under the SOI substrate, a minute back channel leak generated at the bottom of the SOI substrate cannot be prevented. There was also a drawback that reliability was not achieved.
Although the channel length can be reduced, the channel region can be formed only on the upper surface of the SOI substrate. Therefore, the channel width cannot be reduced, and high integration cannot be achieved despite the short channel.

特開２００９−２６００９９JP2009-260099

本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは従来例には示していないが、貼り合わせＳＯＩウエハーを使用しても
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させた完全な単結晶半導体層からなるＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ゲート電極で制御できるチャネル領域をＳＯＩ基板の上面のみにしか形成できなかったため、チャネル長の微細化に伴うチャネル幅の微細化ができなかったこと。
また従来例には示されていないが、特許文献１に関して
（５）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する場合、エピタキシャル半導体層の成長時において、主に下地の絶縁膜が接触する構造を使用しているため、接触する下地絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったので、リーク特性に問題があったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。 The problem to be solved by the present invention is that, as shown in the conventional example, even if an SOI substrate is formed by the SIMOX method to form the SOI structure, or not shown in the conventional example, the bonded SOI is shown. Even if a wafer is used, (1) the cost is considerably high, it can be used only for special purpose products with high added value, and the technology applicable to inexpensive general-purpose products is lacking.
(2) Since it is difficult to control the thinning of the SOI substrate in a large-diameter wafer, it is difficult to form an SOI substrate composed of a completely depleted single crystal semiconductor layer, and the characteristics of many built-in MIS field effect transistors are It was difficult to obtain stability.
(3) When a conductor (semiconductor substrate or lower layer wiring) is present under the SOI substrate of the MIS field effect transistor formed in the SOI structure, when a voltage different from the voltage applied to the gate electrode is applied (particularly the on-voltage) In other words, a minute back channel leak generated at the bottom of the SOI substrate could not be prevented.
(4) Since the channel region that can be controlled by the gate electrode can be formed only on the upper surface of the SOI substrate, the channel width cannot be reduced along with the reduction in channel length.
Although not shown in the conventional example, with respect to Patent Document 1, (5) when a semiconductor layer that is an SOI substrate is formed by epitaxial growth, a structure in which an underlying insulating film is mainly in contact with the epitaxial semiconductor layer is grown. Because it is used, it is affected by the underlying insulating film that comes into contact, and it becomes a semiconductor layer partially including amorphization, and an SOI substrate consisting of a complete single crystal semiconductor layer cannot be obtained. That there was.
Such problems are becoming more prominent, and it is difficult to achieve higher speed, higher performance, and higher reliability simply by forming a MIS field effect transistor having a fine SOI structure with the current technology. .

上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた下地絶縁膜バリア層及び第３の絶縁膜と、前記下地絶縁膜バリア層及び前記第３の絶縁膜上に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介し、前記第１の絶縁膜上に設けられた包囲構造のゲート電極と、前記第１の半導体層に概略設けられたソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲構造のゲート電極に接続された配線体と、を備えてなる本発明の半導体装置によって解決される。 The object is to provide a semiconductor substrate, a first insulating film provided on the semiconductor substrate, a second insulating film selectively provided on the first insulating film, and the second insulating film. A base insulating film barrier layer and a third insulating film selectively provided on the substrate, a pair of first semiconductor layers provided on the base insulating film barrier layer and the third insulating film, and the first A second semiconductor layer sandwiched between one semiconductor layer; a gate electrode having an enclosing structure provided on the first insulating film with a gate insulating film disposed around the second semiconductor layer; A source / drain region roughly provided in the first semiconductor layer, a channel region roughly provided in the second semiconductor layer, and a wiring body connected to the source / drain region and the gate electrode of the surrounding structure, This is solved by the semiconductor device according to the present invention.

以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
また下地絶縁膜バリア層下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、下地絶縁膜バリア層及び包囲型ゲート電極を備えた、絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴｗｉｔｈＢａｒｒｉｅｒＬａｙｅｒａｎｄＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＯｎＩｎｓｕｌａｔｏｒ）構造と命名し、ＭＢＡＬＳＵＧ（エムバルサッグ）と略称する。 As described above, according to the present invention, an epitaxially grown semiconductor layer and an epitaxially grown semiconductor layer can be formed at the time of growing a semiconductor layer by epitaxial growth using an ordinary inexpensive semiconductor substrate without forming an SOI substrate by the SIMOX method, which increases costs. By providing a base insulating film barrier layer on the top surface of the base insulating film so that the base insulating film does not contact and forming an epitaxially grown semiconductor layer, complete single amorphous structure that prevents partial amorphization due to the influence of the base insulating film is prevented. An SOI substrate made of a crystalline semiconductor layer can be formed, and an SOI structure MIS in which a surrounding gate electrode is provided through a gate oxide film around a channel region forming portion of the SOI substrate, and a rough source / drain region is provided in the remaining portion. Since field effect transistors can be formed, the junction capacitance in the source / drain region is reduced (substantially zero) and the depletion layer capacitance is reduced. Reduction of, it is possible to reduce the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristics of the source drain regions.
In addition, since the buried silicon oxide film can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, the underlying insulating film barrier layer necessary to obtain a complete single crystal semiconductor layer and the surrounding type necessary to prevent back channel leakage It is possible to insulate and separate the gate electrode.
In addition, since the thickness of the semiconductor layer can be determined by the thickness of the silicon nitride film grown on the underlying insulating film barrier layer, it is made of a thin, fully-depleted single crystal semiconductor layer that can be used for manufacturing with a large-diameter wafer. It is possible to easily form an SOI substrate.
In addition, since the semiconductor layer (channel region) can be surrounded by the gate electrode provided through the gate oxide film, the back channel effect peculiar to the SOI structure can be improved, and the current path other than the channel can be cut off. Not only can the channel be completely controlled by the electrodes, but the channel can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), so that the channel width can be increased without increasing the surface (upper surface) occupation area. Therefore, the drive current can be increased.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film, and surrounding gate electrode) are finely formed in self-alignment with the semiconductor layer where the fine channel region is to be formed. It is also possible.
In addition, a single crystal semiconductor layer having a structure in which a semiconductor layer having a small lattice constant (strained Si layer) is sandwiched between semiconductor layers having a large lattice constant (SiGe layer) from the left and right can be formed. The lattice constant of the layer (strained Si layer) can be increased, and the speed can be increased by increasing the carrier mobility.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be increased by reducing the resistance of the source / drain region.
In addition, the lower layer wiring (W) can be formed under the base insulating film barrier layer, and the conventional wiring body can be omitted. Therefore, the size of the MIS field effect transistor can be reduced and the degree of freedom of the wiring body can be increased. It becomes possible.
That is, high-speed, high-reliability, high-performance, low-power, and high-speed, high-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. A semiconductor device having high integration can be obtained.
The present inventor has the art, including a base insulating film barrier layer and the surrounding gate electrode, designated MIS field effect transistor (M ISFET with Ba rrier L ayer and Su rrounding G ate On Insulator) structure on the insulating film , And abbreviated as MBALSUG.

本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）Schematic side sectional view of the first embodiment of the semiconductor device of the present invention (channel length direction) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）Schematic side sectional view of the first embodiment in the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、包囲型ゲート電極近傍のソースドレイン領域部）Schematic side cross-sectional view of the first embodiment in the semiconductor device of the present invention (channel width direction, source / drain region near the enclosing gate electrode) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、導電プラグ接続部のソースドレイン領域部）Schematic side cross-sectional view of the first embodiment of the semiconductor device of the present invention (channel width direction, source / drain region portion of conductive plug connection portion) 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional drawing (channel width direction, channel area | region part) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional drawing (channel length direction) of the manufacturing method of 1st Example in the semiconductor device of this invention 本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）Schematic side sectional view of the second embodiment of the semiconductor device of the present invention (channel length direction) 本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）Schematic side sectional view of the third embodiment of the semiconductor device of the present invention (channel length direction) 本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）Schematic side sectional view of the fourth embodiment in the semiconductor device of the present invention (channel length direction) 従来の半導体装置の模式側断面図（チャネル長方向）Schematic side sectional view of a conventional semiconductor device (channel length direction)

本願発明は、
（１）Ｓｉ基板上に第１の絶縁膜、第２の絶縁膜、下地絶縁膜バリア層及び半導体層膜厚規定用絶縁膜を積層する。
（２）選択的に半導体層膜厚規定用絶縁膜、下地絶縁膜バリア層、第２の絶縁膜及び第１の絶縁膜を順次エッチングし、Ｓｉ基板の一部を露出する。
（３）露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、このＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択的に半導体層膜厚規定用絶縁膜を除去し、縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（５）横（水平）方向エピタキシャルＳｉ層上にシリコン酸化膜を形成し、シリコン酸化膜をマスク層として、選択化学気相成長導電膜、縦（垂直）方向エピタキシャルＳｉ層、半導体層膜厚規定用絶縁膜及び下地絶縁膜バリア層を順次エッチングし、２段の開孔部を形成する。
（６）形成された開孔部に絶縁膜を平坦に埋め込み、素子分離領域を形成する。
（７）全面にマスク層となる上層絶縁膜を形成して後、チャネル部に相当する箇所の上層絶縁膜、Ｓｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（８）開孔部を通じ、下地絶縁膜バリア層を若干等方性エッチングし、Ｓｉ層下に間隙部を形成する。
（９）間隙部に第３の絶縁膜を埋め込む。（以後形成する包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１０）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１１）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１２）包囲型ゲート電極に自己整合してＳｉ層にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１３）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
半導体基板上に第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に下地絶縁膜バリア層及び第３の絶縁膜が選択的に設けられ、下地絶縁膜バリア層及び第３の絶縁膜上に一対の第１の半導体層が設けられ、一対の第１の半導体層間に第２の半導体層が挟まれた構造からなる半導体層（ＳＯＩ基板）が島状に絶縁分離されて設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して、第１の絶縁膜上に包囲型ゲート電極が設けられ、第１の半導体層には概略高濃度及び低濃度ソースドレイン領域が設けられ、第２の半導体層には概略チャネル領域が設けられ、高濃度のソースドレイン領域及び包囲型ゲート電極には配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。 The present invention is
(1) A first insulating film, a second insulating film, a base insulating film barrier layer, and a semiconductor layer thickness regulating insulating film are stacked on a Si substrate.
(2) The semiconductor layer thickness regulating insulating film, the base insulating film barrier layer, the second insulating film, and the first insulating film are selectively etched sequentially to expose a part of the Si substrate.
(3) A longitudinal (vertical) direction epitaxial Si layer is grown on the exposed Si substrate, and a selective chemical vapor deposition conductive film is formed on the Si layer.
(4) The semiconductor layer thickness regulating insulating film is selectively removed, and a lateral (horizontal) direction epitaxial Si layer is grown on a base insulating film barrier layer from a part of the side surface of the longitudinal (vertical) direction epitaxial Si layer. . (Formation of a complete single crystal semiconductor layer without the influence of the underlying insulating film, a semiconductor layer for forming a source / drain region of a MIS field effect transistor)
(5) A silicon oxide film is formed on a lateral (horizontal) direction epitaxial Si layer, and using the silicon oxide film as a mask layer, a selective chemical vapor deposition conductive film, a longitudinal (vertical) direction epitaxial Si layer, a semiconductor layer thickness regulation The insulating film for base and the base insulating film barrier layer are sequentially etched to form two-stage apertures.
(6) An insulating film is flatly embedded in the formed opening to form an element isolation region.
(7) After forming an upper insulating film serving as a mask layer on the entire surface, an opening is formed to remove the upper insulating film, the Si layer, and the surrounding insulating film corresponding to the channel portion.
(8) The base insulating film barrier layer is slightly isotropically etched through the opening to form a gap under the Si layer.
(9) A third insulating film is embedded in the gap. (The insulating gate electrode and the underlying insulating film barrier layer to be formed are insulated and separated thereafter.)
(10) A Si layer for forming a channel region is grown between the exposed side surfaces of the Si layer. (Directly below, there is a hole to form a complete single crystal semiconductor layer, a semiconductor layer for forming a channel region of a MIS field effect transistor)
(11) A surrounding gate electrode is embedded flatly around a Si layer for forming a channel region via a gate insulating film. (Formation of gate oxide film and surrounding gate electrode of MIS field effect transistor)
(12) A source / drain region of the MIS field effect transistor is formed in the Si layer in self-alignment with the surrounding gate electrode.
(13) After forming the interlayer insulating film, vias and wirings are formed, and a MIS field effect transistor to which the wirings are appropriately connected is completed.
Using technology such as
A first insulating film is provided over the semiconductor substrate, a second insulating film is selectively provided over the first insulating film, and a base insulating film barrier layer and a third insulating film are provided over the second insulating film. Is selectively provided, and a pair of first semiconductor layers are provided over the base insulating film barrier layer and the third insulating film, and the second semiconductor layer is sandwiched between the pair of first semiconductor layers. The semiconductor layer (SOI substrate) to be formed is insulated and separated in an island shape, and a surrounding gate electrode is provided on the first insulating film via the gate insulating film around the second semiconductor layer. The first semiconductor layer is provided with substantially high-concentration and low-concentration source / drain regions, the second semiconductor layer is provided with a general channel region, and a wiring body is connected to the high-concentration source / drain regions and the surrounding gate electrode. Made of SOI-structured MIS field effect transistor It is obtained by forming an integrated circuit.

以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２１は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、包囲型ゲート電極近傍のソースドレイン領域部の模式側断面図、図４はチャネル幅方向で、導電プラグ接続部のソースドレイン領域部の模式側断面図、図５〜図２１は製造方法の工程断面図である。
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０^１５ｃｍ^−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）、４は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ_３Ｎ_４）、５は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ_２）、７は１０^１７ｃｍ^−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）、８は１０^１７ｃｍ^−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）、９は１０^２０ｃｍ^−３程度のｎ^＋型ソース領域、１０は５×１０^１７ｃｍ^−３程度のｎ型ソース領域、１１は５×１０^１７ｃｍ^−３程度のｎ型ドレイン領域、１２は１０^２０ｃｍ^−３程度のｎ^＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ_２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ_２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 21 show a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic side sectional view in the channel length direction, FIG. 2 is a schematic side sectional view in the channel width direction, and FIG. Is a schematic side cross-sectional view of the source / drain region near the surrounding gate electrode in the channel width direction, FIG. 4 is a schematic side cross-sectional view of the source / drain region of the conductive plug connecting portion in the channel width direction, and FIGS. These are process sectional drawing of a manufacturing method.
1 to 4 show a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor using a silicon (Si) substrate and having an MBALSUG structure, and 1 is about 10 ¹⁵ cm ^−3. P-type silicon (Si) substrate, 2 is a silicon nitride film (Si ₃ N ₄ ) of about 100 nm, 3 is a silicon oxide film (SiO ₂ ) of about 80 nm, and 4 is a silicon nitride film of an element isolation region of about 70 nm (Si ₃ N ₄ ), 5 is a base insulating film barrier layer (TiN) of about 20 nm, 6 is a buried silicon oxide film (SiO ₂ ) of about 20 nm, and 7 is a p-type lateral (horizontal) of about 10 ¹⁷ cm ^−3. ) direction epitaxial Si layer (source drain region formation portion), 8 ¹⁰ 17 ^{cm -3} of about p-type lateral (horizontal) direction epitaxial Si layer (channel territory Parts), is ¹⁰ 20 ^{cm -3} of about ^{n +} -type source regions 9, 10 about 5 × ¹⁰ 17 ^{cm -3} of n-type source region 11 is about 5 × ¹⁰ 17 ^{cm -3} of n-type drain region, 12 is an n ⁺ type drain region of about 10 ²⁰ cm ⁻³ , 13 is a gate oxide film (SiO ₂ ) of about 5 nm, 14 is a surrounding gate electrode (WSi) of about 30 nm in length and about 100 nm in thickness, and 15 is Side wall (SiO ₂ ) of about 20 nm, 16 is a phosphosilicate glass (PSG) film of about 400 nm, 17 is a silicon nitride film (Si ₃ N ₄ ) of about 20 nm, 18 is a barrier metal (TiN) of about 10 nm, 19 Is a conductive plug (W), 20 is an interlayer insulating film (SiOC) of about 500 nm, 21 is a barrier metal (TaN) of about 10 nm, 22 is a Cu wiring (Cu of about 500 nm) 23 includes a barrier insulating film of about 20 nm.

図１はチャネル長方向の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ_３Ｎ_４）２が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）２上には、選択的にシリコン酸化膜（ＳｉＯ_２）３が設けられ、シリコン酸化膜（ＳｉＯ_２）３上の一部には下地絶縁膜バリア層（ＴｉＮ）５あるいは埋め込みシリコン酸化膜（ＳｉＯ_２）６を介してｐ型のＳｉ層７が設けられ、シリコン酸化膜（ＳｉＯ_２）３が設けられていない箇所には、ゲート酸化膜（ＳｉＯ_２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するｐ型のＳｉ層８が設けられ、Ｓｉ層７及びＳｉ層８からなる半導体層（ＳＯＩ基板）がシリコン窒化膜（Ｓｉ_３Ｎ_４）４により島状に絶縁分離されて設けられている。包囲型ゲート電極１４の上面部の側壁にはサイドウォール１５が設けられ、Ｓｉ層７には、概略ｎ型ソースドレイン領域（１０、１１）及びｎ^＋型ソースドレイン領域（９、１２）が設けられ、Ｓｉ層８には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１０、１１）が若干横方向拡散されている）、ｎ^＋型ソースドレイン領域（９、１２）及び包囲型ゲート電極１４には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。本願の下地絶縁膜バリア層は、金属化合物あるいは単体金属からなるもので、エピタキシャル半導体層成長時において、エピタキシャル半導体層には何ら影響を及ぼさず、下地絶縁膜の影響を防御するためのもので、完全な単結晶半導体層を成長させる役割をなすものである。またエピタキシャル半導体層成長後（製造方法は別途詳述）に下地絶縁膜バリア層（ＴｉＮ）５の側面に埋め込まれるシリコン酸化膜（ＳｉＯ_２）６は下地絶縁膜バリア層（ＴｉＮ）５と包囲型ゲート電極（ＷＳｉ）１４とを絶縁分離させるものである。 FIG. 1 is a schematic side sectional view in the channel length direction. A silicon nitride film (Si ₃ N ₄ ) 2 is provided on a p-type silicon substrate 1, and the silicon nitride film (Si ₃ N ₄ ) 2 is formed on the silicon nitride film (Si ₃ N ₄ ) 2. selectively silicon oxide film _(SiO 2) 3 is provided, the silicon oxide film _(SiO 2) base insulating film barrier layer on a part of the 3 (TiN) 5 or the buried silicon oxide film _(SiO 2) 6 A p-type Si layer 7 is provided via the gate electrode, and a portion where the silicon oxide film (SiO ₂ ) 3 is not provided is surrounded by a gate electrode (WSi) 14 via a gate oxide film (SiO ₂ ) 13. A p-type Si layer 8 having the above structure is provided, and a semiconductor layer (SOI substrate) composed of the Si layer 7 and the Si layer 8 is provided by being insulated and isolated in an island shape by a silicon nitride film (Si ₃ N ₄ ) 4. ing. A side wall 15 is provided on the side wall of the upper surface portion of the surrounding gate electrode 14, and an approximately n-type source / drain region (10, 11) and an n ⁺ -type source / drain region (9, 12) are provided in the Si layer 7. The Si layer 8 is provided with a rough channel region (in fact, the n-type source / drain regions (10, 11) are slightly diffused in the lateral direction) and the n ⁺ -type source / drain regions (9, 12). ) And the surrounding gate electrode 14 are connected to a Cu wiring 22 having a barrier metal (TaN) 21 via a conductive plug (W) 19 having a barrier metal (TiN) 18. MIS field effect transistor is formed. The underlying insulating film barrier layer of the present application is made of a metal compound or a single metal, and does not affect the epitaxial semiconductor layer at the time of epitaxial semiconductor layer growth, and is intended to protect the influence of the underlying insulating film. It serves to grow a complete single crystal semiconductor layer. Further, the silicon oxide film (SiO ₂ ) 6 embedded in the side surface of the base insulating film barrier layer (TiN) 5 after the growth of the epitaxial semiconductor layer (a manufacturing method will be described in detail separately) is surrounded by the base insulating film barrier layer (TiN) 5. The gate electrode (WSi) 14 is insulated and separated.

図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ_３Ｎ_４）２が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）２上には、ゲート酸化膜（ＳｉＯ_２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するＳｉ層８が設けられている。包囲型ゲート電極１４の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。 FIG. 2 is a schematic side sectional view of the channel region portion in the channel width direction. A silicon nitride film (Si ₃ N ₄ ) 2 is provided on a p-type silicon substrate 1, and a silicon nitride film (Si ₃ N ₄ ) An Si layer 8 having a structure surrounded by a gate electrode (WSi) 14 via a gate oxide film (SiO ₂ ) 13 is provided on 2. A Cu wiring 22 having a barrier metal (TaN) 21 is connected to a part of the surrounding gate electrode 14 via a conductive plug (W) 19 having a barrier metal (TiN) 18.

図３はチャネル幅方向で、包囲型ゲート電極近傍のソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ_３Ｎ_４）２が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）２上には、シリコン酸化膜（ＳｉＯ_２）３が設けられ、シリコン酸化膜（ＳｉＯ_２）３上の一部には埋め込みシリコン酸化膜（ＳｉＯ_２）６を介してｎ^＋型ドレイン領域１２が形成されたｐ型のＳｉ層７が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）４により絶縁分離されている。 FIG. 3 is a schematic side sectional view of the source / drain region near the surrounding gate electrode in the channel width direction. A silicon nitride film (Si ₃ N ₄ ) 2 is provided on a p-type silicon substrate 1. A silicon oxide film (SiO ₂ ) 3 is provided on the silicon nitride film (Si ₃ N ₄ ) 2, and a buried silicon oxide film (SiO ₂ ) 6 is partially formed on the silicon oxide film (SiO ₂ ) 3. A p-type Si layer 7 in which an n ⁺ -type drain region 12 is formed is provided, and is insulated and separated by a silicon nitride film (Si ₃ N ₄ ) 4.

図４はチャネル幅方向で、導電プラグ接続部のソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ_３Ｎ_４）２が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）２上には、シリコン酸化膜（ＳｉＯ_２）３が設けられ、シリコン酸化膜（ＳｉＯ_２）３上の一部には下地絶縁膜バリア層（ＴｉＮ）５を介してｎ^＋型ドレイン領域１２が形成されたｐ型のＳｉ層７が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）４により絶縁分離されている。ｎ^＋型ドレイン領域１２の一部にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。 FIG. 4 is a schematic side sectional view of the source / drain region portion of the conductive plug connection portion in the channel width direction. A silicon nitride film (Si ₃ N ₄ ) 2 is provided on the p-type silicon substrate 1, and silicon on the nitride film _(Si _{3 N} 4) 2, the silicon oxide film _(SiO 2) 3 provided over the 5 base insulating film barrier layer (TiN) on the part of the silicon oxide film _(SiO 2) 3 A p-type Si layer 7 in which an n ⁺ -type drain region 12 is formed is provided and insulated and separated by a silicon nitride film (Si ₃ N ₄ ) 4. A Cu wiring 22 having a barrier metal (TaN) 21 is connected to a part of the n ⁺ -type drain region 12 via a conductive plug (W) 19 having a barrier metal (TiN) 18.

したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ_２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な包囲型ゲート電極（ＷＳｉ）とを絶縁分離することが可能である。
また下地絶縁膜バリア層（ＴｉＮ）上に成長するシリコン窒化膜（Ｓｉ_３Ｎ_４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＳｉＯ_２）を介して設けられたゲート電極（ＷＳｉ）により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。 Therefore, without forming an SOI substrate by the SIMOX method, which increases costs, a normal inexpensive semiconductor substrate is used so that the epitaxially grown semiconductor layer and the base insulating film do not come into contact with each other during the growth of the semiconductor layer by epitaxial growth. An SOI composed of a complete single crystal semiconductor layer in which partial amorphization due to the influence of the base insulating film is prevented by providing a base insulating film barrier layer (TiN) on the upper surface of the base insulating film and forming an epitaxially grown semiconductor layer. A substrate can be formed, and an SOI structure MIS field effect transistor can be formed in which a surrounding gate electrode is provided around a channel region forming portion of the SOI substrate via a gate oxide film and a rough source / drain region is provided in the remaining portion. Therefore, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, Reduction of the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristic of Sudorein region are possible.
In addition, since the buried silicon oxide film (SiO ₂ ) can be formed in a self-aligned manner after the epitaxially grown semiconductor layer is formed, the underlying insulating film barrier layer (TiN) and back channel leakage necessary for obtaining a complete single crystal semiconductor layer can be prevented. It is possible to insulate and isolate the surrounding gate electrode (WSi) necessary for the purpose.
In addition, since the film thickness of the semiconductor layer can be determined by the film thickness of the silicon nitride film (Si ₃ N ₄ ) grown on the base insulating film barrier layer (TiN), the thin film can be completely manufactured and can be manufactured with a large-diameter wafer. An SOI substrate including a depletion type single crystal semiconductor layer can be easily formed.
In addition, since the semiconductor layer (channel region) can be surrounded by the gate electrode (WSi) provided through the gate oxide film (SiO ₂ ), the back channel effect peculiar to the SOI structure can be improved, and the current other than the channel can be improved. The channel can be cut off and the channel can be formed on four sides (upper and lower sides and two sides in the channel width direction) as well as complete channel control by the gate electrode (WSi). Since the channel width can be increased without increasing the area, the driving current can be increased.
In addition, the MIS field effect transistor components (low and high concentration source / drain regions, gate oxide film, and surrounding gate electrode) are finely formed in self-alignment with the semiconductor layer where the fine channel region is to be formed. It is also possible.
That is, high-speed, high-reliability, high-performance, low-power, and high-speed, high-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. A semiconductor device having high integration can be obtained.

次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２１を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next will be described with reference to FIGS 21 a method of manufacturing the first embodiment of the semiconductor device according to the present invention. The description will be made with reference to the drawing showing the channel length direction, but in the main steps, the drawing showing the channel width direction will be added as appropriate. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.

図５（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ_３Ｎ_４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）５を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ_３Ｎ_４）２４を６０ｎｍ程度成長する。 Figure 5 (channel length direction)
A silicon nitride film (Si ₃ N ₄ ) 2 is grown on the p-type silicon substrate 1 by about 100 nm by chemical vapor deposition. Next, a silicon oxide film (SiO ₂ ) 3 of about 80 nm is grown by chemical vapor deposition. Next, a base insulating film barrier layer (TiN) 5 of about 20 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si ₃ N ₄ ) 24 serving as an insulating film for defining the epitaxial semiconductor layer thickness is grown by about 60 nm by chemical vapor deposition.

図６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ_３Ｎ_４）２４、下地絶縁膜バリア層（ＴｉＮ）５、シリコン酸化膜（ＳｉＯ_２）３及びシリコン窒化膜（Ｓｉ_３Ｎ_４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 Fig. 6 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si ₃ N ₄ ) 24, a base insulating film barrier layer (TiN) 5, a silicon oxide film (SiO 2) ₂ ) 3 and silicon nitride film (Si ₃ N ₄ ) 2 are sequentially subjected to anisotropic dry etching to form openings. Next, the resist (not shown) is removed.

図７（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。次いで化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ_３Ｎ_４）２４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜２６を成長する。 Fig. 7 (channel length direction)
Next, a p-type longitudinal (vertical) epitaxial Si layer 25 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to planarize the vertical (vertical) epitaxial Si layer 25 protruding from the flat surface of the silicon nitride film (Si ₃ N ₄ ) 24. Next, a tungsten film 26 of about 30 nm is grown by selective chemical vapor deposition.

図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ_３Ｎ_４）２４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）５の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。 Fig. 8 (channel length direction)
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si ₃ N ₄ ) 24 is anisotropically dry etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer Opening portions are formed to expose a part of the side surfaces of 25 and the upper surface of the underlying insulating film barrier layer (TiN) 5. Next, the resist (not shown) is removed.

図９（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２５の側面から下地絶縁膜バリア層（ＴｉＮ）５上にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ_３Ｎ_４）２４の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）５により下地のシリコン酸化膜（ＳｉＯ_２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）５がないと下地のシリコン酸化膜（ＳｉＯ_２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）２７を成長する。 Figure 9 (channel length direction)
Next, a p-type lateral (horizontal) direction epitaxial Si layer 7 is grown on the underlying insulating film barrier layer (TiN) 5 from the exposed side surface of the longitudinal (vertical) direction epitaxial Si layer 25, and a silicon nitride film (Si ₃ N ₄ ) 24 holes are embedded. The grown Si layer 7 becomes a complete single crystal semiconductor layer that is not affected by the underlying silicon oxide film (SiO ₂ ) 3 by the underlying insulating film barrier layer (TiN) 5. (Without the underlying insulating film barrier layer (TiN) 5, a part of the semiconductor layer becomes amorphous due to the influence of the underlying silicon oxide film (SiO ₂ ) 3, and a minute amount is formed between the source and drain regions. Next, the surface of the Si layer 7 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO ₂ ) 27 having a thickness of about 20 nm.

図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ_２）２７をマスク層として、タングステン膜２６、Ｓｉ層２５、シリコン窒化膜（Ｓｉ_３Ｎ_４）２４及び下地絶縁膜バリア層（ＴｉＮ）５を順次異方性ドライエッチングし、２段の開孔部を形成する。 Figure 10 (channel length direction)
Next, using the silicon oxide film (SiO ₂ ) 27 as a mask layer, the tungsten film 26, the Si layer 25, the silicon nitride film (Si ₃ N ₄ ) 24 and the base insulating film barrier layer (TiN) 5 are sequentially subjected to anisotropic dry etching. A two-stage aperture is formed.

図１１（チャネル長方向）
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ_３Ｎ_４）及びシリコン酸化膜（ＳｉＯ_２）２７を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ_３Ｎ_４）４を開孔部に平坦に埋め込み素子分離領域を形成する。 FIG. 11 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) of about 70 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si ₃ N ₄ ) and the silicon oxide film (SiO ₂ ) 27 on the flat surface of the Si layer 7 are subjected to chemical mechanical polishing (CMP) to open the silicon nitride film (Si ₃ N ₄ ) 4. A buried element isolation region is formed flat in the part.

図１２（チャネル長方向）及び図１３（チャネル幅方向で、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）２８を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ_３Ｎ_４）２９、シリコン酸化膜（ＳｉＯ_２）２８、Ｓｉ層７、シリコン窒化膜（Ｓｉ_３Ｎ_４）４（Ｓｉ層７の幅方向の両側に存在）、下地絶縁膜バリア層（ＴｉＮ）５及びシリコン酸化膜（ＳｉＯ_２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ_３Ｎ_４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ_３Ｎ_４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１３における破線は、紙面の奥のＳｉ層７を示している。） 12 (channel length direction) and FIG. 13 (channel width direction, channel region portion)
Next, a silicon oxide film (SiO ₂ ) 28 of about 10 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si ₃ N ₄ ) 29 of about 90 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si ₃ N ₄ ) 29, a silicon oxide film (SiO ₂ ) 28, an Si layer 7, and silicon nitride A film (Si ₃ N ₄ ) 4 (existing on both sides in the width direction of the Si layer 7), a base insulating film barrier layer (TiN) 5 and a silicon oxide film (SiO ₂ ) 3 are selectively and sequentially anisotropically dry etched. Then, an opening that exposes a part of the silicon nitride film (Si ₃ N ₄ ) 2 is formed. At this time, the silicon nitride film (Si ₃ N ₄ ) 2 becomes an etching stopper film. Next, the resist (not shown) is removed. (The broken line in FIG. 13 shows the Si layer 7 at the back of the page.)

図１４（チャネル長方向）
次いで下地絶縁膜バリア層（ＴｉＮ）５を３０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。 Fig. 14 (channel length direction)
Next, the base insulating film barrier layer (TiN) 5 is isotropically etched by about 30 nm to form a gap under part of the Si layer 7.

図１５（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ_２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ_２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ_２）６は後に形成する包囲型ゲート電極（ＷＳｉ）１４と下地絶縁膜バリア層（ＴｉＮ）５とを絶縁分離するためのものである。） FIG. 15 (channel length direction)
Next, a silicon oxide film (SiO ₂ ) 6 of about 10 nm is grown by chemical vapor deposition. Next, anisotropic etching is performed on the entire surface, the silicon oxide film (SiO ₂ ) other than the gap is removed, and a silicon oxide film (SiO ₂ ) 6 is embedded in the gap. (This silicon oxide film (SiO ₂ ) 6 is used for insulating and separating the surrounding gate electrode (WSi) 14 and the underlying insulating film barrier layer (TiN) 5 to be formed later.)

図１６（チャネル長方向）及び図１７（チャネル幅方向で、チャネル領域部）
次いで露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長し、下部に空孔を有するＳｉ層８を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。） 16 (channel length direction) and FIG. 17 (channel width direction, channel region portion)
Next, a p-type lateral (horizontal) epitaxial Si layer 8 is grown between the exposed side surfaces of the Si layer 7 to form a Si layer 8 having a vacancy below. (At this time, a complete single crystal semiconductor layer having no influence of the base is formed immediately above the holes.)

図１８（チャネル長方向）及び図１９（チャネル幅方向で、チャネル領域部）
次いで露出しているＳｉ層８の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ_２）１３を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ_２）１３の全周囲を含む全面に開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ_３Ｎ_４）２９上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１４が形成される。 18 (channel length direction) and FIG. 19 (channel width direction, channel region portion)
Next, the entire periphery of the exposed Si layer 8 is oxidized to grow a gate oxide film (SiO ₂ ) 13 of about 5 nm. Next, boron ions for controlling the threshold voltage are implanted into the Si layer 8. Next, a tungsten silicide film (WSi) of about 100 nm is grown by chemical vapor deposition so that the opening is completely embedded in the entire surface including the entire periphery of the gate oxide film (SiO ₂ ) 13. Next, chemical mechanical polishing (CMP) is performed to remove and planarize the tungsten silicide film (WSi) grown on the silicon nitride film (Si ₃ N ₄ ) 29. In this way, a surrounding gate electrode (WSi) 14 embedded flat in the opening is formed.

図２０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ_３Ｎ_４）２９をエッチング除去する。次いで露出したシリコン酸化膜（ＳｉＯ_２）２８をイオン注入用のシリコン酸化膜（ＳｉＯ_２）として、包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ_２）２８をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ_２）１５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ_２）１５及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ^＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。次いでＲＴＰ（ＲａｐｉｄＴｈｅｒｍａｌＰｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ^＋型ソースドレイン領域（９、１２）を形成する。 FIG. 20 (channel length direction)
Next, the silicon nitride film (Si ₃ N ₄ ) 29 is removed by etching. Next, the exposed silicon oxide film (SiO ₂ ) 28 is used as a silicon oxide film (SiO ₂ ) for ion implantation, and the surrounding gate electrode (WSi) 14 is used as a mask layer for forming an n-type source / drain region (10, 11). Implant phosphorus ions. Next, the silicon oxide film (SiO ₂ ) 28 is removed by etching. Next, a silicon oxide film (SiO ₂ ) of about 20 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form a side wall (SiO ₂ ) 15 only on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 14. Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted for forming the n ⁺ -type source / drain regions (9, 12) using the sidewalls (SiO ₂ ) 15 and the surrounding gate electrodes (WSi) 14 as mask layers. Next, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form an n-type source / drain region (10, 11) and an n ⁺ -type source / drain region (9, 12).

図２１（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ_３Ｎ_４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。 FIG. 21 (channel length direction)
Next, a PSG film 16 of about 400 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si ₃ N ₄ ) 17 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using the resist (not shown) as a mask layer, the silicon nitride film (Si ₃ N ₄ ) 17 and the PSG film 16 are sequentially subjected to anisotropic dry etching to form vias. To do. Next, the resist (not shown) is removed. Next, TiN18 which becomes a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 19 is grown by chemical vapor deposition. Next, a conductive plug (W) 19 having a barrier metal (TiN) 18 is formed by chemical mechanical polishing (CMP).

図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）、図３（チャネル幅方向、包囲型ゲート電極近傍のソースドレイン領域部）及び図４（チャネル幅方向、導電プラグ接続部のソースドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ_３Ｎ_４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ_３Ｎ_４）２３を成長し、本願発明のＭＢＡＬＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。 1 (channel length direction), FIG. 2 (channel width direction, channel region portion), FIG. 3 (channel width direction, source / drain region portion in the vicinity of the surrounding gate electrode) and FIG. 4 (channel width direction, conductive plug connection portion) Source / drain region)
Next, an interlayer insulating film (SiOC) 20 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 20 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si ₃ N ₄ ) 17 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 21 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded flatly in the opening, and a Cu wiring 22 having a barrier metal (TaN) 21 is formed. Next, a silicon nitride film (Si ₃ N ₄ ) 23 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the MBALSUG structure of the present invention.

図２２は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、９〜２３は図１と同じ物を、３０はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）、３１はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）を示している。
同図においては、Ｓｉ層からなる半導体層の替りに一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。 FIG. 22 is a schematic cross-sectional side view of the second embodiment of the semiconductor device of the present invention, which shows a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in an MBALSUG structure using a silicon (Si) substrate. 1 to 6 and 9 to 23 are the same as those in FIG. 1, 30 is a p-type lateral (horizontal) epitaxial SiGe layer (source / drain region forming portion), and 31 is a p-type lateral ( A horizontal) direction epitaxial strained Si layer (channel region portion) is shown.
In the figure, a semiconductor device having substantially the same structure as that of FIG. 1 is formed except that a semiconductor layer having a structure in which a strained Si layer is sandwiched between a pair of SiGe layers is formed instead of a semiconductor layer made of Si layer. Has been.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right. Since a single crystal semiconductor layer can be formed, the lattice constant of the strained Si layer can be increased from the left and right SiGe layers, and the carrier mobility can be increased, thereby further increasing the speed.

図２３は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３２は包囲型ゲート電極（ＣｏＳｉ_２／ＷＳｉ）、３３はサリサイド層（ＣｏＳｉ_２）を示している。
同図においては、包囲型ゲート電極の上面部が包囲型ゲート電極（ＣｏＳｉ_２／ＷＳｉ）、それ以外の側面部及び下面部が包囲型ゲート電極（ＷＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ_２）が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の低抵抗化が可能で、より高速化が達成できる。 FIG. 23 is a schematic cross-sectional side view of a third embodiment of the semiconductor device of the present invention, which shows a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor using a silicon (Si) substrate and having an MBALSUG structure. 1 to 23 are the same as those shown in FIG. 1, 32 is a surrounding gate electrode (CoSi ₂ / WSi), and 33 is a salicide layer (CoSi ₂ ).
In the same figure, the upper surface portion of the surrounding gate electrode is formed into the surrounding gate electrode (CoSi ₂ / WSi), the other side surface portion and the lower surface portion are formed into the surrounding gate electrode (WSi), and the metal source drain. A semiconductor device having almost the same structure as that of FIG. 1 is formed except that a salicide layer (CoSi ₂ ) is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the manufacturing method is somewhat complicated, but the resistance of the source / drain region can be reduced, and higher speed can be achieved.

図２４は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３４は下層配線（Ｗ）を示している。
同図においては、下地絶縁膜バリア層（ＴｉＮ）５下に下層配線（Ｗ）３４が設けられていること及び配線体が除去されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、下地絶縁膜バリア層（ＴｉＮ）下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。 FIG. 24 is a schematic cross-sectional side view of a fourth embodiment of the semiconductor device of the present invention, which shows a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in an MBALSUG structure using a silicon (Si) substrate. 1 to 23 are the same as those in FIG. 1, and 34 is a lower layer wiring (W).
In the figure, a semiconductor device having substantially the same structure as that of FIG. 1 is formed except that the lower layer wiring (W) 34 is provided under the base insulating film barrier layer (TiN) 5 and the wiring body is removed. Has been.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, the lower layer wiring (W) can be formed under the base insulating film barrier layer (TiN), and the conventional method is used. Since a simple wiring body can be omitted, the size of the MIS field-effect transistor can be reduced and the degree of freedom of the wiring body can be increased, so that further miniaturization can be achieved.

上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。 In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor. However, a P-channel MIS field effect transistor may be formed, or an N-channel and a P-channel MIS field effect transistor may be formed. Even if a CMOS coexisting with each other is formed, the present invention is established.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiments, and any material may be used as long as it has the same characteristics.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.

本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）、電流駆動型トランジスタ等に利用できる可能性がある。 The present invention is aimed at a MIS field effect transistor that is extremely fast, highly reliable, and highly integrated. However, the present invention is not limited to a high speed and can be used for all semiconductor integrated circuits equipped with a MIS field effect transistor. It is.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, it may be applicable to other field effect transistors, liquid crystal TFTs (Thin Film Transistors), current driven transistors, and the like.

１ｐ型のシリコン（Ｓｉ）基板
２シリコン窒化膜（Ｓｉ_３Ｎ_４）
３シリコン酸化膜（ＳｉＯ_２）
４素子分離領域のシリコン窒化膜（Ｓｉ_３Ｎ_４）
５下地絶縁膜バリア層（ＴｉＮ）
６埋め込みシリコン酸化膜（ＳｉＯ_２）
７ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）
８ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
９ｎ^＋型ソース領域
１０ｎ型ソース領域
１１ｎ型ドレイン領域
１２ｎ^＋型ドレイン領域
１３ゲート酸化膜（ＳｉＯ_２）
１４包囲型ゲート電極（ＷＳｉ）
１５サイドウォール（ＳｉＯ_２）
１６燐珪酸ガラス（ＰＳＧ）膜
１７シリコン窒化膜（Ｓｉ_３Ｎ_４）
１８バリアメタル（ＴｉＮ）
１９導電プラグ（Ｗ）
２０層間絶縁膜（ＳｉＯＣ）
２１バリアメタル（ＴａＮ）
２２Ｃｕ配線（Ｃｕシード層含む）
２３バリア絶縁膜（Ｓｉ_３Ｎ_４）
２４シリコン窒化膜（Ｓｉ_３Ｎ_４）
２５ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６選択化学気相成長導電膜（Ｗ）
２７シリコン酸化膜（ＳｉＯ_２）
２８シリコン酸化膜（ＳｉＯ_２）
２９シリコン窒化膜（Ｓｉ_３Ｎ_４）
３０ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）
３１ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３２包囲型ゲート電極（ＣｏＳｉ_２／ＷＳｉ）
３３サリサイド層（ＣｏＳｉ_２）
３４下層配線（Ｗ） 1 p-type silicon (Si) substrate 2 silicon nitride film (Si ₃ N ₄ )
3 Silicon oxide film (SiO ₂ )
4 Silicon nitride film in element isolation region (Si ₃ N ₄ )
5 Underlying insulating film barrier layer (TiN)
6 Embedded silicon oxide film (SiO ₂ )
7 p-type lateral (horizontal) direction epitaxial Si layer (source / drain region forming portion)
8 p-type lateral (horizontal) direction epitaxial Si layer (channel region portion)
9 n ⁺ type source region 10 n type source region 11 n type drain region 12 n ⁺ type drain region 13 Gate oxide film (SiO ₂ )
14 Surrounding gate electrode (WSi)
15 Side wall (SiO ₂ )
16 Phosphorsilicate glass (PSG) film 17 Silicon nitride film (Si ₃ N ₄ )
18 Barrier metal (TiN)
19 Conductive plug (W)
20 Interlayer insulation film (SiOC)
21 Barrier metal (TaN)
22 Cu wiring (including Cu seed layer)
23 Barrier insulating film (Si ₃ N ₄ )
24 Silicon nitride film (Si ₃ N ₄ )
25 p-type vertical (vertical) epitaxial Si layer 26 selective chemical vapor deposition conductive film (W)
27 Silicon oxide film (SiO ₂ )
28 Silicon oxide film (SiO ₂ )
29 Silicon nitride film (Si ₃ N ₄ )
30 p-type lateral (horizontal) direction epitaxial SiGe layer (source / drain region forming portion)
31 p-type lateral (horizontal) epitaxial strained Si layer (channel region portion)
32 Surrounding type gate electrode (CoSi ₂ / WSi)
33 Salicide layer (CoSi ₂ )
34 Lower layer wiring (W)

Claims

A semiconductor substrate, a first insulating film provided on the semiconductor substrate, a second insulating film selectively provided on the first insulating film, and selectively on the second insulating film; A base insulating film barrier layer and a third insulating film provided on the substrate, a pair of first semiconductor layers provided on the base insulating film barrier layer and the third insulating film, and the first semiconductor layer A second semiconductor layer sandwiched between the gate electrode, a gate electrode having an enclosing structure provided on the first insulating film via a gate insulating film around the second semiconductor layer, and the first semiconductor layer A source / drain region roughly provided in the semiconductor layer, a channel region roughly provided in the second semiconductor layer, and a wiring body connected to the source / drain region and the gate electrode of the surrounding structure. A semiconductor device comprising:

The semiconductor device according to claim 1, wherein a lattice constant of the first semiconductor layer is larger than a lattice constant of the second semiconductor layer.

An insulating film is formed on the semiconductor substrate, the insulating film is selectively opened, and a vertical (vertical) direction epitaxial semiconductor layer is formed on a part of the exposed semiconductor substrate, and the vertical (vertical) direction is formed. A method for manufacturing a semiconductor device, wherein a lateral (horizontal) epitaxial semiconductor layer is formed from a part of a side surface of an epitaxial semiconductor layer, on a base insulating film barrier layer made of a metal compound or a single metal stacked on the insulating film A method of manufacturing a semiconductor device, wherein the lateral (horizontal) direction epitaxial semiconductor layer is formed.