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JP6065555B2 - Semiconductor device - Google Patents

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JP6065555B2 JP2012265312A JP2012265312A JP6065555B2 JP 6065555 B2 JP6065555 B2 JP 6065555B2 JP 2012265312 A JP2012265312 A JP 2012265312A JP 2012265312 A JP2012265312 A JP 2012265312A JP 6065555 B2 JP6065555 B2 JP 6065555B2
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Description

本発明は、セル領域とこのセル領域の周囲の周辺領域とにＰＮカラムからなるスーパージャンクション（以下、ＳＪという）構造を備えた半導体装置に関するものである。   The present invention relates to a semiconductor device having a super junction (hereinafter referred to as SJ) structure composed of a PN column in a cell region and a peripheral region around the cell region.

従来より、耐圧とオン抵抗とを改善する半導体デバイスとして、ＳＪ構造のＭＯＳトランジスタ（以下、ＳＪＭＯＳという）が知られている。このＳＪＭＯＳには、短冊状のＮ型カラム領域とＰ型カラム領域とが半導体基板の面方向に交互に繰り返し配列された繰り返し構造ＰＮカラムからなるＳＪ構造が備えられている。このＳＪ構造により、電流が流れやすい通電経路が形成されるので低オン抵抗化が図れると共に、電界集中が回避されるので高耐圧を得ることが可能となる。   Conventionally, a MOS transistor having an SJ structure (hereinafter referred to as SJMOS) is known as a semiconductor device that improves the breakdown voltage and the on-resistance. This SJMOS has an SJ structure composed of a repetitive structure PN column in which strip-shaped N-type column regions and P-type column regions are alternately arranged in the plane direction of the semiconductor substrate. With this SJ structure, an energization path through which current flows easily is formed, so that a low on-resistance can be achieved, and electric field concentration can be avoided, so that a high breakdown voltage can be obtained.

また、耐圧を確保するためには、周辺領域の耐圧構造も重要である。このため、従来では、周辺領域に備えられたＰＮカラムの上に、比較的不純物濃度の薄いＰ型層をエピタキシャル成長させ、Ｐ型層を介してＰ型カラム領域をソース電極と接続させている。これにより、周辺領域を空乏化させ、高耐圧が得られるようにしている。   In order to ensure a withstand voltage, the withstand voltage structure in the peripheral region is also important. For this reason, conventionally, a P-type layer having a relatively low impurity concentration is epitaxially grown on a PN column provided in the peripheral region, and the P-type column region is connected to the source electrode via the P-type layer. As a result, the peripheral region is depleted and a high breakdown voltage is obtained.

しかしながら、エピタキシャル成長工程は時間が掛かり、コストが高くなるという課題があった。このため、特許文献１において、周辺領域にＰ型不純物をイオン注入することでＰ型のリサーフ（RESURF：Reduced Surface Field）層を形成し、周辺領域のＰ型カラム領域とソース電極とを電気的に接続させる構造が提案されている。さらに、リサーフ層にスリットを入れてストライプ状にしたり、Ｎ型カラム領域の表層部を狙ってリサーフ層を形成することで、リサーフ層が空乏化し易くなるようにしている。   However, there has been a problem that the epitaxial growth process takes time and the cost becomes high. For this reason, in Patent Document 1, a P-type RESURF (Reduced Surface Field) layer is formed by ion-implanting P-type impurities into the peripheral region, and the P-type column region and the source electrode in the peripheral region are electrically connected. There has been proposed a structure to be connected to. Furthermore, the RESURF layer is easily stripped by slitting the RESURF layer or forming the RESURF layer aiming at the surface layer portion of the N-type column region.

特許第４８４４６０５号公報Japanese Patent No. 4844605

しかしながら、リサーフ層のＰ型不純物濃度がＮ型カラム領域に含まれるＮ型不純物を打ち返してＰ型化させるのに十分な濃度でなければならない。このため、単にリサーフ層にスリットを加えるのみではリサーフ層の空乏化に必要な電界が不十分となり、耐圧を十分に確保することができない。すなわち、高耐圧を確保する為にはリサーフ層の濃度が十分に低い必要がある一方で、性能向上に伴って濃度が高くなったＮ型カラム領域に含まれるＮ型不純物を打ち返してＰ型化させるためには高い不純物濃度が必要となるため、これらが両立しない。   However, the P-type impurity concentration of the RESURF layer must be sufficient to counteract the N-type impurities contained in the N-type column region to be P-type. For this reason, simply adding a slit to the RESURF layer makes the electric field necessary for depletion of the RESURF layer insufficient, and a sufficient breakdown voltage cannot be secured. That is, in order to ensure a high breakdown voltage, the concentration of the RESURF layer needs to be sufficiently low, while N-type impurities contained in the N-type column region whose concentration has increased with the improvement in performance are repelled to become P-type. In order to achieve this, a high impurity concentration is required.

具体的には、図８に示すように、リサーフ層Ｊ１のＰ型不純物濃度が濃すぎると、Ｐ型カラム領域Ｊ２の内部側が空乏化しない。このため、周辺領域における最外周まで低電位が届き、電界集中が生じて耐圧が確保できない。   Specifically, as shown in FIG. 8, when the P-type impurity concentration of the RESURF layer J1 is too high, the inner side of the P-type column region J2 is not depleted. For this reason, a low potential reaches the outermost periphery in the peripheral region, electric field concentration occurs, and a breakdown voltage cannot be secured.

また、図９Ａ、図９Ｂに示すように、リサーフ層Ｊ１のＰ型不純物濃度が薄すぎると、Ｎ型カラム領域Ｊ３の上層部をＰ型に反転させられなくなる。このため、ＰＮカラムの繰り返し方向においてはＮ型カラム領域Ｊ３の表層部がＰ型になっていないために周辺領域のＰ型カラム領域Ｊ２がフローティング状態となる。したがって、Ｐ型カラム領域Ｊ２の長手方向ではＰ型カラム領域Ｊ２がソース電極に接続されていことから、図９Ａのように外周方向に向けて広範囲に空乏層が広がるが、ＰＮカラムの繰り返し方向では、図９Ｂのように外周方向への空乏層の広がりが小さくなる。このため、方向によって空乏層の広がり方が異なるために、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生し、耐圧が確保できなくなる。   As shown in FIGS. 9A and 9B, if the P-type impurity concentration of the RESURF layer J1 is too low, the upper layer portion of the N-type column region J3 cannot be inverted to the P-type. For this reason, in the repeating direction of the PN column, since the surface layer portion of the N-type column region J3 is not P-type, the P-type column region J2 in the peripheral region is in a floating state. Therefore, since the P-type column region J2 is connected to the source electrode in the longitudinal direction of the P-type column region J2, a depletion layer spreads widely in the outer peripheral direction as shown in FIG. 9A. As shown in FIG. 9B, the spread of the depletion layer in the outer peripheral direction is reduced. For this reason, because the depletion layer spreads differently depending on the direction, electric field concentration occurs at a position corresponding to the corner portion of the cell region in the peripheral region, and the breakdown voltage cannot be secured.

一方、Ｎ型カラム領域Ｊ３の表層部を狙ってリサーフ層Ｊ１を形成する場合、Ｐ型カラム領域Ｊ２の表層部のＰ型不純物が濃くなり過ぎないようにできる。ところが、ＰＮカラムの表面側ではリサーフ層Ｊ１が形成されずに残ったＮ型カラム領域Ｊ３からリサーフ層Ｊ１側に空乏層が広がるようにしなければならない。このため、リサーフ層Ｊ１のピッチや幅によっては、本来はＮ型カラム領域Ｊ３からＰ型カラム領域Ｊ２に広がる空乏層によって耐圧設計を行っているのに、Ｎ型カラム領域Ｊ３からリサーフ層Ｊ１に広がる空乏層によって耐圧が律則してしまうことになる。   On the other hand, when the RESURF layer J1 is formed aiming at the surface layer portion of the N-type column region J3, the P-type impurities in the surface layer portion of the P-type column region J2 can be prevented from becoming too thick. However, on the surface side of the PN column, a depletion layer must spread from the remaining N-type column region J3 without the RESURF layer J1 to the RESURF layer J1 side. For this reason, depending on the pitch and width of the RESURF layer J1, the withstand voltage design is originally performed by a depletion layer extending from the N-type column region J3 to the P-type column region J2, but from the N-type column region J3 to the RESURF layer J1. The breakdown voltage is regulated by the spreading depletion layer.

本発明は上記点に鑑みて、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制し、さらにＰＮカラムに広がる空乏層によって耐圧が律則される半導体装置を提供することを目的とする。   In view of the above points, the present invention suppresses the occurrence of electric field concentration at a position corresponding to the corner portion of the cell region in the peripheral region while ensuring a high breakdown voltage, and further, the breakdown voltage is reduced by the depletion layer extending to the PN column. An object is to provide a regulated semiconductor device.

上記目的を達成するため、請求項１に記載の発明では、ドリフト領域としての一方向を長手方向とする第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、第１導電型カラム領域および第２導電型カラム領域が前記一方向と垂直な方向を繰り返し方向として所定ピッチで交互に繰り返し形成されることによってＳＪ構造が構成された半導体基板（６）を備え、半導体素子（９）が形成されたセル領域（１）の外周に設けられた周辺領域（２）では、ＳＪ構造のうち第１導電型カラム領域の表層部に、隣り合う第２導電型カラム領域を連結し、前記一方向と同方向において、第１導電型カラム領域および第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置された第２導電型層（７）が備えられており、第２導電型層は、セル領域の外周方向に向かって徐々にピッチが広くされていることを特徴としている。 In order to achieve the above object, in the first aspect of the present invention, the first conductivity type column region (4) and the second conductivity type column region (5) having one direction as a drift region in the longitudinal direction are the first conductivity. The first conductivity type column region and the second conductivity type column region are alternately and repeatedly formed at a predetermined pitch with a direction perpendicular to the one direction as a repeat direction. The peripheral region (2) provided with the semiconductor substrate (6) having the SJ structure and provided on the outer periphery of the cell region (1) in which the semiconductor element (9) is formed has a first conductivity type column in the SJ structure. the surface layer of the region, connecting the second conductive type column region fit Ri next, in the one direction and the same direction, the first conductive type column region and the second conductive type column region repeatedly formed smaller pitch than Arranged by Has been is provided with a second conductivity type layer (7), the second conductivity type layer, is characterized by gradual pitch toward the outer circumference of the cell region is wider.

このように、第１導電型カラム領域の表層部に第２導電型不純物をイオン注入することでリサーフ層を構成する第２導電型層を形成している。これにより、第２導電型カラム領域の表層部には第２導電型不純物が注入されないようにできる。このため、第２導電型カラム領域の表層部の濃度が濃くなり過ぎることを抑制できると共に、第１導電型カラム領域に含まれる第１導電型不純物を打ち返して第２導電型化させるのに十分な第２導電型不純物をイオン注入できる。したがって、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制できる。   As described above, the second conductivity type layer constituting the RESURF layer is formed by ion-implanting the second conductivity type impurity into the surface layer portion of the first conductivity type column region. Thus, the second conductivity type impurity can be prevented from being implanted into the surface layer portion of the second conductivity type column region. For this reason, it is possible to suppress the concentration of the surface layer portion of the second conductivity type column region from becoming too high, and to sufficiently repel the first conductivity type impurities contained in the first conductivity type column region and to make the second conductivity type. The second conductivity type impurity can be ion-implanted. Therefore, electric field concentration can be prevented from occurring at a position corresponding to the corner portion of the cell region in the peripheral region while ensuring a high breakdown voltage.

また、第１導電型カラム領域および第２導電型カラム領域が繰り返し形成されたピッチ、つまりＰＮカラムのピッチと比較して、第２導電型層のピッチの方が小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。   Further, the pitch of the second conductivity type layer is made smaller than the pitch at which the first conductivity type column region and the second conductivity type column region are repeatedly formed, that is, the pitch of the PN column. As a result, the breakdown voltage is regulated by the depletion layer spreading over the PN column, and a sufficient breakdown voltage based on the breakdown voltage design by the PN column can be obtained.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。1 is a top layout view of a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. ＰＮカラムおよびＰ型層７の上面レイアウト図である。3 is a top surface layout diagram of a PN column and a P-type layer 7. FIG. Ｐ型層７のピッチをＰＮカラムのピッチよりも狭くした場合における各ピッチと電界強度Ｅとの関係を模式的に示した図である。It is the figure which showed typically the relationship between each pitch and the electric field strength E when the pitch of the P-type layer 7 was made narrower than the pitch of a PN column. Ｐ型層７のピッチをＰＮカラムのピッチよりも広くした場合における各ピッチと電界強度Ｅとの関係を模式的に示した図である。It is the figure which showed typically the relationship between each pitch and the electric field strength E when the pitch of the P-type layer 7 was made wider than the pitch of a PN column. 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。FIG. 6 is a top surface layout diagram of a PN column and a P-type layer 7 in a semiconductor device described in another embodiment. 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。FIG. 6 is a top surface layout diagram of a PN column and a P-type layer 7 in a semiconductor device described in another embodiment. 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。FIG. 6 is a top surface layout diagram of a PN column and a P-type layer 7 in a semiconductor device described in another embodiment. リサーフ層のＰ型不純物濃度が濃すぎる場合の電位分布のシミュレーション結果を示した図である。It is the figure which showed the simulation result of the electric potential distribution when the P-type impurity density | concentration of a RESURF layer is too deep. リサーフ層のＰ型不純物濃度が薄すぎる場合のＰ型カラム領域の長手方向と同方向における電位分布のシミュレーション結果を示した図である。It is the figure which showed the simulation result of the electric potential distribution in the same direction as the longitudinal direction of a P-type column area | region when the P-type impurity density | concentration of a RESURF layer is too thin. リサーフ層のＰ型不純物濃度が薄すぎる場合のＰ型カラム領域とＮ型カラム領域の繰り返し方向と同方向における電位分布のシミュレーション結果を示した図である。It is the figure which showed the simulation result of the electric potential distribution in the same direction as the repetition direction of a P-type column area | region and an N-type column area | region when the P-type impurity density | concentration of a RESURF layer is too thin.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
以下、本発明の第１実施形態について図１〜図４を参照して説明する。ここでは、半導体装置としてトレンチゲート型のＭＯＳＦＥＴを備えたものを例に挙げて説明するが、他の縦型半導体素子が備えられるものであっても良い。なお、図３や図４Ａ、図４Ｂは断面図ではないが、図を見やすくするためにｐ型の部分をハッチングで示してある。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. Here, a semiconductor device including a trench gate type MOSFET will be described as an example. However, another vertical semiconductor element may be provided. 3, 4 </ b> A, and 4 </ b> B are not cross-sectional views, but a p-type portion is hatched for easy viewing of the drawing.

図１に示されるように、本実施形態にかかる半導体装置は、半導体素子が形成されたセル領域１と、周辺領域２とを備えた構成とされている。セル領域１が四角形状で構成されており、このセル領域１を囲うように周辺領域２が設けられている。図２に示されるように、セル領域１には多数のＭＯＳＦＥＴが形成されている。   As shown in FIG. 1, the semiconductor device according to this embodiment includes a cell region 1 in which a semiconductor element is formed and a peripheral region 2. The cell region 1 has a quadrangular shape, and a peripheral region 2 is provided so as to surround the cell region 1. As shown in FIG. 2, a number of MOSFETs are formed in the cell region 1.

図２に示すように、半導体装置は、Ｎ+型のドレイン層３の上に、ドリフト領域としてＮ型カラム領域４およびＰ型カラム領域５を有するＳＪ構造が構成された半導体基板６を備えている。Ｎ型カラム領域４およびＰ型カラム領域５は、ドレイン層３の面方向と平行な一方向を長手方向として延設され、その長手方向に対する垂直方向を繰り返し方向として交互に繰り返し配置されている。Ｎ型カラム領域４やＰ型カラム領域５のピッチや幅および不純物濃度についてはチャージバランスを考慮して設定されている。このＳＪ構造の詳細については後で説明する。 As shown in FIG. 2, the semiconductor device includes a semiconductor substrate 6 in which an SJ structure having an N-type column region 4 and a P-type column region 5 as drift regions is formed on an N + -type drain layer 3. Yes. The N-type column region 4 and the P-type column region 5 extend with one direction parallel to the surface direction of the drain layer 3 as the longitudinal direction, and are alternately and repeatedly arranged with the direction perpendicular to the longitudinal direction as the repeating direction. The pitch, width, and impurity concentration of the N-type column region 4 and the P-type column region 5 are set in consideration of the charge balance. Details of the SJ structure will be described later.

また、ＳＪ構造の表面側において、周辺領域２にはＰ型層７が形成されており、ドレイン層３の裏面側、つまりＳＪ構造とは反対側にはドレイン電極８が形成されている。Ｐ型層７は、ＳＪ構造の表面側の全域に形成されているのではなく、セル領域１には形成されず、周辺領域２にのみ形成されており、エピタキシャル成長ではなくイオン注入によって形成されている。このＰ型層７が本発明の特徴となるものであり、このＰ型層７の詳細構造については後で説明する。   A P-type layer 7 is formed in the peripheral region 2 on the surface side of the SJ structure, and a drain electrode 8 is formed on the back surface side of the drain layer 3, that is, on the opposite side to the SJ structure. The P-type layer 7 is not formed over the entire surface side of the SJ structure, but is not formed in the cell region 1, but only in the peripheral region 2, and is formed by ion implantation rather than epitaxial growth. Yes. The P-type layer 7 is a feature of the present invention, and the detailed structure of the P-type layer 7 will be described later.

セル領域１においては、半導体素子９としてトレンチゲート型のＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴの構造については一般的だが、簡単に説明すると、次の通りである。ＳＪ構造の表層部において、Ｎ+型ソース領域およびＰ型チャネル層が形成されていると共に、これらを貫通してＮ型カラム領域４に達するトレンチ１０が形成されている。このトレンチ１０の内表面にゲート絶縁膜とゲート層とが順に形成されることでトレンチゲート構造が構成されている。また、Ｐ型チャネル層にはＰ型ボディ領域も形成されている。 In the cell region 1, a trench gate type MOSFET is formed as the semiconductor element 9. The structure of the MOSFET is general, but a brief description is as follows. In the surface layer portion of the SJ structure, an N + type source region and a P type channel layer are formed, and a trench 10 penetrating through these to reach the N type column region 4 is formed. A trench gate structure is configured by forming a gate insulating film and a gate layer in this order on the inner surface of the trench 10. A P-type body region is also formed in the P-type channel layer.

トレンチ１０は、Ｎ型カラム領域４やＰ型カラム領域５の長手方向と同方向を長手方向として延設されている。さらに、１つのＮ型カラム領域４と当該Ｎ型カラム領域４に隣接する１つのＰ型カラム領域５とを一組のカラム構造と定義すると、トレンチゲート構造は一組のカラム構造毎に設けられており、Ｎ型カラム領域４と対応する位置に形成されている。   The trench 10 extends in the same direction as the longitudinal direction of the N-type column region 4 and the P-type column region 5. Further, if one N-type column region 4 and one P-type column region 5 adjacent to the N-type column region 4 are defined as a set of column structures, a trench gate structure is provided for each set of column structures. It is formed at a position corresponding to the N-type column region 4.

なお、本実施形態では、トレンチ１０の長手方向をＮ型カラム領域４やＰ型カラム領域５の長手方向と同方向としているが、トレンチ１０の長手方向をＮ型カラム領域４やＰ型カラム領域５の長手方向に対して交差させることもできる。   In this embodiment, the longitudinal direction of the trench 10 is the same as the longitudinal direction of the N-type column region 4 and the P-type column region 5, but the longitudinal direction of the trench 10 is the N-type column region 4 and the P-type column region. It is also possible to cross the longitudinal direction of 5.

また、ゲート層上には、当該ゲート層を覆うと共にＮ+型ソース領域およびＰ型チャネル層が露出するコンタクトホールが設けられた層間絶縁膜１１が形成されている。層間絶縁膜１１は例えば酸化膜などによって構成されている。この層間絶縁膜１１を覆うようにソース電極１２が形成されており、層間絶縁膜１１のコンタクトホールを介してＮ+型ソース領域およびＰ型チャネル層に接触させられている。 On the gate layer, an interlayer insulating film 11 is formed which covers the gate layer and is provided with a contact hole exposing the N + type source region and the P type channel layer. The interlayer insulating film 11 is made of, for example, an oxide film. A source electrode 12 is formed so as to cover the interlayer insulating film 11 and is brought into contact with the N + -type source region and the P-type channel layer through a contact hole of the interlayer insulating film 11.

このような構造によりセル領域１が構成されている。そして、セル領域１に備えられたＭＯＳＦＥＴは、ゲート層に対してゲート電圧が印加されると、ｐ型チャネル層のうちトレンチ１０の側面に接している部分にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。なお、ここで説明したＭＯＳＦＥＴの構造は一例であり、他の構造でも良い。   The cell region 1 is configured by such a structure. When the gate voltage is applied to the gate layer, the MOSFET provided in the cell region 1 forms a channel in the portion of the p-type channel layer that is in contact with the side surface of the trench 10, and the source-drain gap The operation of passing a current through is performed. The structure of the MOSFET described here is an example, and other structures may be used.

一方、周辺領域２には、ＳＪ構造およびＰ型層７の上にＬＯＣＯＳ酸化膜などで構成された絶縁膜１３ａが形成されている。この絶縁膜１３ａの上にも絶縁膜１３ｂが形成されており、さらに絶縁膜１３ｂの上に、例えば４００ｎｍの厚さのポリシリコン層１４が形成されている。ポリシリコン層１４は配線としてパターニングされており、セル領域１側から順に、ゲート配線１５とフィールドプレート１６とが配置されたレイアウトとされている。   On the other hand, in the peripheral region 2, an insulating film 13 a made of a LOCOS oxide film or the like is formed on the SJ structure and the P-type layer 7. An insulating film 13b is also formed on the insulating film 13a, and a polysilicon layer 14 having a thickness of 400 nm, for example, is formed on the insulating film 13b. The polysilicon layer 14 is patterned as a wiring, and has a layout in which a gate wiring 15 and a field plate 16 are arranged in order from the cell region 1 side.

ゲート配線１５はゲート層と電気的に接続されており、ゲート配線１５の上にはゲート電極１７が形成されている。フィールドプレート１６の上にはソース電極１２と電気的に接続された中継電極１８が形成されている。   The gate wiring 15 is electrically connected to the gate layer, and a gate electrode 17 is formed on the gate wiring 15. A relay electrode 18 that is electrically connected to the source electrode 12 is formed on the field plate 16.

ポリシリコン層１４のうちフィールドプレート１６よりも外側には、複数のガードリング１９がセル領域１とは反対側に向かって等間隔でレイアウトされている。ガードリング１９は、例えば導電領域としてセル領域１を囲うように多段に連ねられて並べられている。なお、ガードリング１９として、例えばＮ型の導電領域、Ｐ型の導電領域、または金属等を採用しても良い。   A plurality of guard rings 19 are laid out at equal intervals toward the side opposite to the cell region 1 outside the field plate 16 in the polysilicon layer 14. For example, the guard rings 19 are arranged in multiple stages so as to surround the cell region 1 as a conductive region. As the guard ring 19, for example, an N-type conductive region, a P-type conductive region, or a metal may be employed.

さらに、ポリシリコン層１４のうち最も外側に最外周リング２０がレイアウトされ、この最外周リング２０の上に最外周電極（ＥＱＲ）２１が形成されている。最外周リング２０は、複数のガードリング１９のうち最も最外周電極２１側のガードリング１９と電気的に接続されている。この最外周電極２１は、半導体装置の外縁部側すなわち周辺領域２の最外縁部に位置している。そして、最外周電極２１は、半導体基板６の表層部に設けられたＮ+型領域２２を介してＳＪ構造の周囲に位置するＮ型のエピタキシャル領域に電気的に接続されている。 Further, an outermost peripheral ring 20 is laid out on the outermost side of the polysilicon layer 14, and an outermost peripheral electrode (EQR) 21 is formed on the outermost peripheral ring 20. The outermost ring 20 is electrically connected to the guard ring 19 closest to the outermost electrode 21 among the plurality of guard rings 19. The outermost peripheral electrode 21 is located on the outer edge side of the semiconductor device, that is, on the outermost edge portion of the peripheral region 2. The outermost peripheral electrode 21 is electrically connected to an N type epitaxial region located around the SJ structure via an N + type region 22 provided in the surface layer portion of the semiconductor substrate 6.

ゲート配線１５、フィールドプレート１６、複数のガードリング１９、および最外周リング２０は層間絶縁膜１１に覆われていると共に、ゲート配線１５、フィールドプレート１６、および最外周リング２０の一部が層間絶縁膜１１から露出している。ゲート電極１７や中継電極１８は、層間絶縁膜１１の開口部を介してゲート配線１５やフィールドプレート１６に接続されている。   The gate wiring 15, the field plate 16, the plurality of guard rings 19, and the outermost peripheral ring 20 are covered with the interlayer insulating film 11, and the gate wiring 15, the field plate 16, and a part of the outermost peripheral ring 20 are interlayer insulating. The film 11 is exposed. The gate electrode 17 and the relay electrode 18 are connected to the gate wiring 15 and the field plate 16 through the opening of the interlayer insulating film 11.

また、最外周電極２１は、半導体基板６の厚み方向（基板法線方向）から見てＳＪ構造と重なるように設けられている。これにより、ＳＪ構造の電位分布の広がりが最外周電極２１によって抑えられる。   The outermost peripheral electrode 21 is provided so as to overlap with the SJ structure when viewed from the thickness direction (substrate normal direction) of the semiconductor substrate 6. Thereby, the spread of the potential distribution of the SJ structure is suppressed by the outermost peripheral electrode 21.

上記のように周辺領域２においてポリシリコン層１４がレイアウトされた領域のうち、複数のガードリング１９がレイアウトされた領域が電位分割領域２３とされている。電位分割領域２３は、Ｐ型層７の上方（絶縁膜１３ａ側）における領域であり、ソース電極１２（中継電極１８）と最外周電極２１とを電気的に接続すると共にソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する。電圧を複数段に分割するために、各ガードリング１９は所望の耐圧を確保したツェナーダイオード２４によってそれぞれ接続されている。   Of the regions where the polysilicon layer 14 is laid out in the peripheral region 2 as described above, the region where the plurality of guard rings 19 are laid out is the potential dividing region 23. The potential dividing region 23 is a region above the P-type layer 7 (on the insulating film 13a side), and electrically connects the source electrode 12 (relay electrode 18) and the outermost peripheral electrode 21 and also the source electrode 12 (relay electrode). 18) and the outermost peripheral electrode 21 are divided into a plurality of stages. In order to divide the voltage into a plurality of stages, each guard ring 19 is connected by a Zener diode 24 that secures a desired breakdown voltage.

また、複数のガードリング１９は電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で配置されている。このため、電位分割領域２３は、ソース電極１２（中継電極１８）側から最外周電極２１側に向かって、等間隔でソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する。これにより、電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で電位を固定できる。   The plurality of guard rings 19 are arranged at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side in the potential dividing region 23. For this reason, the potential dividing region 23 applies a voltage between the source electrode 12 (relay electrode 18) and the outermost peripheral electrode 21 at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side. Divide into multiple stages. Accordingly, the potential can be fixed at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side in the potential division region 23.

次に、半導体基板６のＳＪ構造の詳細構造について説明する。本実施形態では、ＳＪ構造を構成するＮ型カラム領域４およびＰ型カラム領域５は、セル領域１から周辺領域２にわたって繰り返し配置されている。Ｎ型カラム領域４およびＰ型カラム領域５の深さは例えば４７μｍ、ピッチは７μｍとされている。   Next, the detailed structure of the SJ structure of the semiconductor substrate 6 will be described. In this embodiment, the N-type column region 4 and the P-type column region 5 constituting the SJ structure are repeatedly arranged from the cell region 1 to the peripheral region 2. The depth of the N-type column region 4 and the P-type column region 5 is, for example, 47 μm and the pitch is 7 μm.

そして、セル領域１では、Ｎ型カラム領域４とＰ型カラム領域５の幅および不純物濃度を同じにしてある。このため、ＰＮカラムはＰキャリア数、Ｎキャリア数が一致しており、ＰＮカラムのチャージバランスが取られている。例えば、Ｎ型カラム領域４およびＰ型カラム領域５の不純物濃度をそれぞれ２．５×１０15〜５×１０16ｃｍ-3にしてある。 In the cell region 1, the width and impurity concentration of the N-type column region 4 and the P-type column region 5 are the same. Therefore, the PN column has the same number of P carriers and the same number of N carriers, and the charge balance of the PN column is taken. For example, the impurity concentrations of the N-type column region 4 and the P-type column region 5 are set to 2.5 × 10 15 to 5 × 10 16 cm −3 , respectively.

一方、周辺領域２では、Ｎ型カラム領域４とＰ型カラム領域５との不純物濃度のバランスがセル領域１から外周方向に向かって連続的に変化する領域となるチャージバランス変化領域２５とされている。なお、最外周電極２１は、このチャージバランス変化領域２５の周囲に位置している。   On the other hand, in the peripheral region 2, the charge balance changing region 25 is a region in which the balance of the impurity concentration between the N-type column region 4 and the P-type column region 5 continuously changes from the cell region 1 toward the outer peripheral direction. Yes. The outermost peripheral electrode 21 is located around the charge balance change region 25.

チャージバランス変化領域２５では、セル領域１から外周方向に向かって、徐々にＮ型カラム領域４の体積がＰ型カラム領域５の体積よりも大きくされ、Ｎキャリア数がＰキャリア数よりも多くなるようにしてある。つまり、周辺領域２のＳＪ構造がＮリッチ領域となるようにしている。そして、このＮリッチとされたＳＪ構造を囲むように、ドリフト領域の周囲のＮ型のエピタキシャル領域（以下、Ｎエピ領域という）が形成されている。   In the charge balance changing region 25, the volume of the N-type column region 4 is gradually increased from the cell region 1 toward the outer circumferential direction, and the number of N carriers becomes larger than the number of P carriers. It is like that. That is, the SJ structure of the peripheral region 2 is made to be an N rich region. An N type epitaxial region (hereinafter referred to as an N epi region) around the drift region is formed so as to surround the N-rich SJ structure.

具体的には、図３に示すように、周辺領域２では、ＰＮカラムの繰り返し方向において、Ｐ型カラム領域５の幅をセル領域１と同じままにしつつ、Ｎ型カラム領域４の幅をセル領域１の幅よりも外周方向に向かって徐々に大きくなるようにしている。   Specifically, as shown in FIG. 3, in the peripheral region 2, the width of the N-type column region 4 is set to be the same as the cell region 1 while keeping the width of the P-type column region 5 in the PN column repeating direction. The width of the region 1 is gradually increased toward the outer peripheral direction.

また、ＰＮカラムの繰り返し方向に垂直な方向において、Ｐ型カラム領域５の幅が当該Ｐ型カラム領域５の端部５ａに向かって、つまりセル領域１の外周方向に向かって連続的に狭くなるようにしている。言い換えると、Ｐ型カラム領域５の端部５ａを当該垂直な方向で先細りにしており、当該垂直な方向におけるＮ型カラム領域４の幅が連続的に広くなっている。これにより、周辺領域２ではセル領域１から離れるほどＮ型カラム領域４の体積が連続的に増えるので、繰り返し方向およびそれと垂直方向の両方向において、Ｎ型寄りに不純物濃度のバランスが崩れる。すなわち、Ｎ型が支配的になり、周辺領域２の最外縁部側に向かってＮリッチとなる。このように、Ｐ型カラム領域５の平面レイアウトによって、チャージバランス変化領域２５における不純物濃度のバランスを連続的に変化させている。   Further, in the direction perpendicular to the repeating direction of the PN column, the width of the P-type column region 5 continuously narrows toward the end 5a of the P-type column region 5, that is, toward the outer peripheral direction of the cell region 1. I am doing so. In other words, the end 5a of the P-type column region 5 is tapered in the vertical direction, and the width of the N-type column region 4 in the vertical direction is continuously increased. As a result, in the peripheral region 2, the volume of the N-type column region 4 continuously increases as the distance from the cell region 1 increases, so that the balance of impurity concentration near the N-type is lost in both the repeat direction and the direction perpendicular thereto. That is, the N type becomes dominant and becomes N rich toward the outermost edge side of the peripheral region 2. Thus, the balance of the impurity concentration in the charge balance changing region 25 is continuously changed by the planar layout of the P-type column region 5.

このようなチャージバランス変化領域２５を設けていることから、周辺領域２における余剰濃度は、セル領域１から外周方向に向かうに連れて減少していく。このため、セル領域１内よりも周辺領域２の方の電界集中が疎になる。したがって、周辺領域２においてセル領域１よりも耐圧が高くなるようにすることが可能となる。   Since such a charge balance change region 25 is provided, the surplus concentration in the peripheral region 2 decreases from the cell region 1 toward the outer peripheral direction. For this reason, the electric field concentration in the peripheral region 2 is less sparse than in the cell region 1. Therefore, it is possible to make the breakdown voltage higher in the peripheral region 2 than in the cell region 1.

続いて、本実施形態にかかる半導体装置の特徴となるＰ型層７の詳細構造について説明する。   Next, the detailed structure of the P-type layer 7 that is a feature of the semiconductor device according to the present embodiment will be described.

図３に示すように、Ｐ型層７は、周辺領域２において各Ｐ型カラム領域５を連結させるように形成され、連結させたＰ型カラム領域５の表層部と共にＰ型のリサーフ層を構成する。Ｐ型層７の不純物濃度は、Ｎ型カラム領域４を打ち返して導電型を反転させてｐ型化できる程度、かつ、濃くなり過ぎて空乏層が十分に広がらなくならない程度とされている。具体的には、Ｐ型層７の不純物濃度はＮ型カラム領域４の不純物濃度の１倍より多く２倍以下とされており、例えば、Ｎ型カラム領域４のＮ型不純物濃度を６×１０15ｃｍ-3とする場合、Ｐ型層７のＰ型不純物濃度を９×１０15ｃｍ-3としている。 As shown in FIG. 3, the P-type layer 7 is formed so as to connect the P-type column regions 5 in the peripheral region 2, and constitutes a P-type RESURF layer together with the surface layer portion of the connected P-type column regions 5. To do. The impurity concentration of the P-type layer 7 is such that the N-type column region 4 can be reversed to reverse the conductivity type to be p-type, and the concentration becomes too high to prevent the depletion layer from spreading sufficiently. Specifically, the impurity concentration of the P-type layer 7 is set to be more than 1 and less than twice the impurity concentration of the N-type column region 4. For example, the N-type impurity concentration of the N-type column region 4 is set to 6 × 10 6. In the case of 15 cm −3 , the P-type impurity concentration of the P-type layer 7 is 9 × 10 15 cm −3 .

このＰ型層７は、図３に示すように、Ｐ型層７は、周辺領域２におけるＮ型カラム領域４の表層部にメッシュ状に点在させられており、本実施形態では、Ｐ型カラム領域５の長手方向と垂直な複数の平行直線上に並ぶようにＰ型層７が点在させられている。つまり、周辺領域２におけるＮ型カラム領域４の表面にＰ型層７を形成しつつ、Ｐ型層７にスリットを入れてＰ型カラム領域５の長手方向と同方向においてＰ型層７を複数に分割したレイアウトとしている。   As shown in FIG. 3, the P-type layer 7 is interspersed in a mesh shape on the surface layer portion of the N-type column region 4 in the peripheral region 2. In the present embodiment, the P-type layer 7 is scattered. P-type layers 7 are interspersed on a plurality of parallel straight lines perpendicular to the longitudinal direction of the column region 5. That is, while forming the P-type layer 7 on the surface of the N-type column region 4 in the peripheral region 2, a plurality of P-type layers 7 are formed in the same direction as the longitudinal direction of the P-type column region 5 by slitting the P-type layer 7. The layout is divided into two.

Ｐ型カラム領域５の長手方向と同方向において分割された各Ｐ型層７の幅は同じに設定しているが、各Ｐ型層７の間に残るＮ型カラム領域４の同方向での幅以下になるようにしている。このように、各Ｐ型層７の幅が各Ｐ型層７の間に残るＮ型カラム領域４の同方向での幅以下となるようにしているため、Ｐ型層７の空乏化に必要な電界が不十分になることを抑制でき、それによる耐圧低下を抑制することができる。   The width of each P-type layer 7 divided in the same direction as the longitudinal direction of the P-type column region 5 is set to be the same, but the N-type column region 4 remaining between the P-type layers 7 in the same direction. It is set to be less than the width. In this way, the width of each P-type layer 7 is equal to or less than the width of the N-type column region 4 remaining between the P-type layers 7 in the same direction, so that it is necessary for depletion of the P-type layer 7. Insufficient electric field can be suppressed and a decrease in breakdown voltage can be suppressed.

また、ＰＮカラムの繰り返し方向において、Ｐ型層７の幅がセル領域１の外周方向に向かって連続的に狭くなるようにしている。つまり、Ｐ型層７を当該繰り返し方向において先細りにしている。言い換えると、Ｐ型層７の間に残るＮ型カラム領域４の表面の幅が、ＰＮカラムの繰り返し方向において連続的に広くなっている。これにより、ＰＮカラムの繰り返し方向において、周辺領域２での余剰濃度がＰリッチとなることを防ぐことができ、空乏層がＰＮカラムの終端位置に届いて耐圧が低下することを防ぐことができる。   Further, the width of the P-type layer 7 is continuously reduced toward the outer peripheral direction of the cell region 1 in the repeating direction of the PN column. That is, the P-type layer 7 is tapered in the repeating direction. In other words, the width of the surface of the N-type column region 4 remaining between the P-type layers 7 is continuously increased in the repeating direction of the PN column. Thereby, it is possible to prevent the surplus concentration in the peripheral region 2 from becoming P-rich in the repetition direction of the PN column, and it is possible to prevent the depletion layer from reaching the end position of the PN column and lowering the withstand voltage. .

また、Ｐ型層７のピッチは、セル領域１の外周方向に向かうに連れて大きくなるように設定されている。つまり、ＰＮカラムの長手方向において、Ｐ型層７の間に残るＮ型カラム領域４の表面の幅が連続的に広くなっている。これにより、ＰＮカラムの長手方向においても、周辺領域２での余剰濃度がＰリッチとなることを防ぐことができ、空乏層がＰＮカラムの終端位置に届いて耐圧が低下することを防ぐことができる。   Further, the pitch of the P-type layer 7 is set so as to increase as it goes in the outer peripheral direction of the cell region 1. That is, the width of the surface of the N-type column region 4 remaining between the P-type layers 7 is continuously increased in the longitudinal direction of the PN column. Thereby, also in the longitudinal direction of the PN column, it is possible to prevent the surplus concentration in the peripheral region 2 from becoming P-rich, and to prevent the depletion layer from reaching the terminal position of the PN column and lowering the withstand voltage. it can.

さらに、Ｐ型層７のピッチは、セル領域１の中心から外周方向に向かった距離が等距離の場所で比較して、ＰＮカラムのピッチよりも小さくされている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則されるようにすることを可能としている。この理由について、図４Ａおよび図４Ｂを参照して説明する。   Further, the pitch of the P-type layer 7 is set to be smaller than the pitch of the PN column as compared with a place where the distance from the center of the cell region 1 toward the outer peripheral direction is equal. As a result, the breakdown voltage can be regulated by the depletion layer spreading over the PN column. The reason for this will be described with reference to FIGS. 4A and 4B.

図４Ａおよび図４Ｂに示すように、Ｐ型層７のピッチについては適宜調整可能であるが、Ｐ型層７のピッチやＰＮカラムのピッチに応じて、各部での電界強度が規定されることになる。具体的には、Ｎ型半導体（Ｎ型カラム領域４）内における電界強度Ｅの変化量ｄＥ／ｄｘやＰ型半導体（Ｐ型カラム領域５やＰ型層７）内における電界強度Ｅの変化量ｄＥ／ｄｘは、次式で示される。   As shown in FIG. 4A and FIG. 4B, the pitch of the P-type layer 7 can be adjusted as appropriate, but the electric field strength at each part is defined according to the pitch of the P-type layer 7 and the pitch of the PN column. become. Specifically, the change amount dE / dx of the electric field strength E in the N-type semiconductor (N-type column region 4) and the change amount of the electric field strength E in the P-type semiconductor (P-type column region 5 or P-type layer 7). dE / dx is expressed by the following equation.

Figure 0006065555
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Figure 0006065555
数式中、ＮDはドナー濃度（密度）、ＮAはアクセプタ濃度（密度）、εは半導体の誘電率、ｑは電荷を示している。
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 During equation, N D is the donor concentration (density), N A is the acceptor concentration (density), epsilon is a semiconductor dielectric constant, q represents the charge.

これらの数式に示されるように、電界強度Ｅの変化量ｄＥ／ｄｘは電荷ｑ、ドナー濃度ＮDもしくはアクセプタ濃度ＮAおよび半導体の誘電率εによって決まる一定値である。このため、Ｐ型半導体の幅やＮ型半導体の幅に応じて電界強度Ｅのピーク値が決まり、これらの幅が大きくなるほど電界強度Ｅのピーク値が大きくなる。 As shown in these mathematical expressions, the change amount dE / dx of the electric field strength E is a constant value determined by the charge q, the donor concentration N D or the acceptor concentration N A and the dielectric constant ε of the semiconductor. For this reason, the peak value of the electric field strength E is determined according to the width of the P-type semiconductor and the width of the N-type semiconductor, and the peak value of the electric field strength E increases as these widths increase.

したがって、ＰＮカラムの繰り返し方向においては、Ｎ型カラム領域４とＰ型カラム領域５それぞれの幅、つまりＰＮカラムのピッチによって電界強度Ｅのピーク値が決まる。また、ＰＮカラムの繰り返し方向に対する垂直方向となるＰ型層７とＮ型カラム領域４との間においては、Ｐ型層７と各Ｐ型層７の間に残るＮ型カラム領域４それぞれの幅、つまりＰ型層７のピッチによって電界強度Ｅのピーク値が決まる。このため、図４Ｂに示すように、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が大きいと、Ｐ型層７とＮ型カラム領域４との間における電界強度Ｅのピーク値がＰＮカラムにおける電界強度Ｅのピーク値よりも大きくなってしまう。これにより、本来はＮ型カラム領域４からＰ型カラム領域５に広がる空乏層によって耐圧設計を行っているのにもかかわらず、Ｎ型カラム領域４からＰ型層７に広がる空乏層によって耐圧が律則してしまうことになる。   Therefore, in the repeating direction of the PN column, the peak value of the electric field strength E is determined by the width of each of the N-type column region 4 and the P-type column region 5, that is, the pitch of the PN column. In addition, between the P-type layer 7 and the N-type column region 4 which are perpendicular to the repeating direction of the PN column, the width of each N-type column region 4 remaining between the P-type layer 7 and each P-type layer 7 That is, the peak value of the electric field strength E is determined by the pitch of the P-type layer 7. For this reason, as shown in FIG. 4B, when the pitch of the P-type layer 7 is larger than the pitch of the PN column, the peak of the electric field strength E between the P-type layer 7 and the N-type column region 4 is obtained. The value becomes larger than the peak value of the electric field strength E in the PN column. Thereby, the breakdown voltage is originally designed by the depletion layer extending from the N-type column region 4 to the P-type column region 5, but the breakdown voltage is increased by the depletion layer extending from the N-type column region 4 to the P-type layer 7. It will be a rule.

これを抑制すべく、本実施形態では、図４Ａに示すように、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が小さくなるようにしている。つまり、このような構成とすることで、Ｐ型層７とＮ型カラム領域４とにおける電界強度Ｅのピーク値がＰＮカラムにおける電界強度Ｅのピーク値よりも小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。   In order to suppress this, in this embodiment, as shown in FIG. 4A, the pitch of the P-type layer 7 is made smaller than the pitch of the PN column. That is, with such a configuration, the peak value of the electric field intensity E in the P-type layer 7 and the N-type column region 4 is made smaller than the peak value of the electric field intensity E in the PN column. As a result, the breakdown voltage is regulated by the depletion layer spreading over the PN column, and a sufficient breakdown voltage based on the breakdown voltage design by the PN column can be obtained.

次に、本実施形態の半導体装置の製造方法について説明する。まず、ＳＪ構造を備えた半導体基板６を用意する。ここで、周辺領域２に対応するＳＪ構造が例えば図３の平面レイアウトになっていることにより、周辺領域２におけるチャージバランス変化領域２５の不純物濃度のバランスが連続的に変化しているものを用意する。   Next, a method for manufacturing the semiconductor device of this embodiment will be described. First, a semiconductor substrate 6 having an SJ structure is prepared. Here, the SJ structure corresponding to the peripheral region 2 has, for example, the planar layout shown in FIG. 3, so that the impurity concentration balance of the charge balance changing region 25 in the peripheral region 2 is continuously changed. To do.

そして、セル領域１の半導体素子を通常の半導体プロセスにより形成する。また、半導体基板６のうち周辺領域２におけるＮ型カラム領域４の表層部を部分的に開口するマスクを配置したのち、そのマスク上からＰ型不純物をイオン注入することでＰ型層７を形成する。   Then, the semiconductor element in the cell region 1 is formed by a normal semiconductor process. In addition, a mask that partially opens the surface layer portion of the N-type column region 4 in the peripheral region 2 of the semiconductor substrate 6 is disposed, and then a P-type layer 7 is formed by ion implantation of P-type impurities from the mask. To do.

その後、半導体素子やＰ型層７およびＰＮカラムのうちの露出表面上に絶縁膜１３ａを形成したのち、絶縁膜１３ａの上に絶縁膜１３ｂおよびポリシリコン層１４を形成する。そして、ポリシリコン層１４をゲート配線１５とフィールドプレート１６と複数のガードリング１９と最外周リング２０にレイアウトする。また、各ガードリング１９の間を連結するようにポリシリコン層１４を残す。   Thereafter, an insulating film 13a is formed on the exposed surface of the semiconductor element, the P-type layer 7 and the PN column, and then an insulating film 13b and a polysilicon layer 14 are formed on the insulating film 13a. The polysilicon layer 14 is laid out on the gate wiring 15, the field plate 16, the plurality of guard rings 19, and the outermost ring 20. Further, the polysilicon layer 14 is left so as to connect the guard rings 19.

そして、各ガードリング１９の間のポリシリコン層１４にイオン注入を行うことでＮ型領域とＰ型領域とを形成してツェナーダイオード２４を構成する。続いて、各ガードリング１９やツェナーダイオード２４を覆うようにさらに層間絶縁膜１１を形成したのちコンタクトホールを開口する。さらに、層間絶縁膜１１の上に金属層の成膜およびパターニングを行うことで、ソース電極１２、ゲート電極１７、中継電極１８、および最外周電極２１をまとめて形成する。こうして本実施形態の半導体装置が完成する。   Then, ion implantation is performed on the polysilicon layer 14 between the guard rings 19 to form an N-type region and a P-type region, thereby forming a Zener diode 24. Subsequently, an interlayer insulating film 11 is further formed so as to cover each guard ring 19 and Zener diode 24, and then a contact hole is opened. Further, by forming and patterning a metal layer on the interlayer insulating film 11, the source electrode 12, the gate electrode 17, the relay electrode 18, and the outermost peripheral electrode 21 are collectively formed. Thus, the semiconductor device of this embodiment is completed.

以上説明したように、本実施形態では、Ｎ型カラム領域４の表層部にＰ型不純物をイオン注入することでリサーフ層を構成するＰ型層７を形成している。これにより、Ｐ型カラム領域５の表層部にはＰ型不純物が注入されないようにできる。このため、Ｐ型カラム領域５の表層部の濃度が濃くなり過ぎることを抑制できると共に、Ｎ型カラム領域４に含まれるＮ型不純物を打ち返してＰ型化させるのに十分なＰ型不純物をイオン注入できる。したがって、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制できる。   As described above, in this embodiment, the P-type layer 7 constituting the RESURF layer is formed by ion-implanting P-type impurities into the surface layer portion of the N-type column region 4. As a result, P-type impurities can be prevented from being implanted into the surface layer portion of the P-type column region 5. For this reason, it is possible to suppress the concentration of the surface layer portion of the P-type column region 5 from becoming too high, and ionize sufficient P-type impurities to repel the N-type impurities contained in the N-type column region 4 and to convert them to P-type. Can be injected. Therefore, electric field concentration can be prevented from occurring at a position corresponding to the corner portion of the cell region in the peripheral region while ensuring a high breakdown voltage.

また、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。   Further, the pitch of the P-type layer 7 is made smaller than the pitch of the PN column. As a result, the breakdown voltage is regulated by the depletion layer spreading over the PN column, and a sufficient breakdown voltage based on the breakdown voltage design by the PN column can be obtained.

なお、Ｐ型層７の最大幅についてはＰＮカラムのピッチおよびＮ型カラム領域４の幅によって決まり、Ｐ型層７のピッチがＰＮカラムのピッチよりも小さく、かつ、Ｎ型カラム領域４の幅以下であれば良い。Ｐ型層７の最小幅については、Ｐ型層７によってＰ型カラム領域５が連結されさえすれば良いため特に規定は無く、細ければ細いほど空乏化が容易になるため良いが、プロセス的にイオン注入によって形成できる最小幅に決まることになる。   Note that the maximum width of the P-type layer 7 is determined by the pitch of the PN column and the width of the N-type column region 4, and the pitch of the P-type layer 7 is smaller than the pitch of the PN column and the width of the N-type column region 4. The following is acceptable. The minimum width of the P-type layer 7 is not particularly limited as long as the P-type column region 5 only needs to be connected by the P-type layer 7. The thinner the P-type layer 7, the easier the depletion can be. The minimum width that can be formed by ion implantation is determined.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、図５に示すように、セル領域１の外周方向に向かって、Ｐ型層７の幅を変化させずに一定としても良いし、Ｐ型カラム領域５の幅を変化させずに一定としても良い。ただし、上記実施形態のように、ＰＮカラムの繰り返し方向においてＰ型層７の幅が連続的に狭くなるようにすれば、セル領域１の外周方向に向かって周辺領域２での余剰濃度がＰリッチになることを防げる為、より耐圧向上が図れる。同様に、Ｐ型カラム領域５についてもセル領域１の外周方向に向かって端部５ａが先細りとなるようにすることで、より耐圧向上が図れる。   For example, as shown in FIG. 5, the width of the P-type layer 7 may be constant without changing the width of the P-type column region 5 toward the outer periphery of the cell region 1 or the width of the P-type column region 5 may be constant. Also good. However, if the width of the P-type layer 7 is continuously narrowed in the repeating direction of the PN column as in the above embodiment, the excess concentration in the peripheral region 2 becomes P toward the outer peripheral direction of the cell region 1. Since it can be prevented from becoming rich, the breakdown voltage can be further improved. Similarly, with respect to the P-type column region 5, the breakdown voltage can be further improved by tapering the end portion 5 a toward the outer peripheral direction of the cell region 1.

また、Ｐ型層７は、Ｐ型カラム領域５を連結させるように形成されていれば良いため、Ｐ型カラム領域５に対して直行する直線上に配置されていなくても良い。例えば、図６に示すように、Ｐ型カラム領域５に対して斜めに交差する直線上にＰ型層７が配置された構造であっても良い。   Further, since the P-type layer 7 only needs to be formed so as to connect the P-type column region 5, the P-type layer 7 may not be arranged on a straight line perpendicular to the P-type column region 5. For example, as shown in FIG. 6, the P-type layer 7 may be arranged on a straight line that obliquely intersects the P-type column region 5.

また、図７に示すように、Ｐ型カラム領域５に対して直行する直線上であっても、隣接する各Ｎ型カラム領域４すべてにＰ型層７が形成されている必要は無く、１つおきに配置されたレイアウト、つまり入れ子状にＰ型層７が配置された構造であっても良い。   Further, as shown in FIG. 7, even on a straight line perpendicular to the P-type column region 5, it is not necessary that the P-type layer 7 is formed in all the adjacent N-type column regions 4. An alternate layout may be employed, that is, a structure in which the P-type layers 7 are disposed in a nested manner.

また、半導体素子はＭＯＳＦＥＴに限らず、ダイオード等でも良い。また、ＭＯＳＦＥＴはトレンチゲート型ではなく、プレーナ型でも良い。さらに、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型とした半導体装置を例に挙げて説明して有るが、各部の導電型を反転させた半導体装置としても良い。   Further, the semiconductor element is not limited to the MOSFET but may be a diode or the like. The MOSFET may be a planar type instead of a trench gate type. Further, in each of the above embodiments, the semiconductor device in which the first conductivity type is n-type and the second conductivity type is p-type is described as an example, but the semiconductor device in which the conductivity type of each part is inverted may be used. good.

１ セル領域
２ 周辺領域
３ ドレイン層
４ Ｎ型カラム領域
５ Ｐ型カラム領域
６ 半導体基板
７ Ｐ型層
９ 半導体素子
１２ ソース電極
２５ チャージバランス変化領域 DESCRIPTION OF SYMBOLS 1 Cell region 2 Peripheral region 3 Drain layer 4 N type column region 5 P type column region 6 Semiconductor substrate 7 P type layer 9 Semiconductor element 12 Source electrode 25 Charge balance change region

Claims (6)

ドリフト領域としての一方向を長手方向とする第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、前記第１導電型カラム領域および前記第２導電型カラム領域が前記一方向と垂直な方向を繰り返し方向として所定ピッチで交互に繰り返し形成されることによってスーパージャンクション構造が構成された半導体基板（６）を備え、
前記半導体基板のうち半導体素子（９）が形成された領域がセル領域（１）とされ、当該セル領域の外周に設けられた領域が周辺領域（２）とされている半導体装置であって、
前記周辺領域には、前記スーパージャンクション構造のうち前記第１導電型カラム領域の表層部に、隣り合う前記第２導電型カラム領域を連結し、前記一方向と同方向において、前記第１導電型カラム領域および前記第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置された第２導電型層（７）が備えられており、
前記第２導電型層は、前記セル領域の外周方向に向かって徐々にピッチが広くされていることを特徴とする半導体装置。 A first conductivity type column region (4) and a second conductivity type column region (5) having one direction as a drift region as a longitudinal direction are formed on the first conductivity type layer (3). A semiconductor substrate (6) having a super junction structure formed by alternately and repeatedly forming one conductivity type column region and the second conductivity type column region at a predetermined pitch with a direction perpendicular to the one direction as a repeat direction. ,
A semiconductor device in which a region in which a semiconductor element (9) is formed in the semiconductor substrate is a cell region (1), and a region provided on the outer periphery of the cell region is a peripheral region (2),
The said peripheral region, a surface portion of the first conductive type column region of the super junction structure, and connecting the second conductive type column region fit Ri next, in the one direction and the same direction, the first conductive A second conductivity type layer (7) arranged with a pitch smaller than a pitch in which the mold column region and the second conductivity type column region are repeatedly formed ;
The semiconductor device according to claim 2, wherein the pitch of the second conductivity type layer is gradually increased toward the outer periphery of the cell region . 前記繰り返し方向において、前記第２導電型層の幅が前記第２導電型層の間に配置される前記第１導電型カラム領域の幅以下となっていることを特徴とする請求項１に記載の半導体装置。   The width of the second conductivity type layer in the repeating direction is equal to or less than the width of the first conductivity type column region disposed between the second conductivity type layers. Semiconductor device. 前記第２導電型層は、前記セル領域の中心から外周方向に向かった距離が等距離の場所で比較して、前記第１導電型カラム領域および前記第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置されていることを特徴とする請求項１または２に記載の半導体装置。   In the second conductivity type layer, the first conductivity type column region and the second conductivity type column region are repeatedly formed in comparison with a place where the distance from the center of the cell region toward the outer peripheral direction is equal. The semiconductor device according to claim 1, wherein the semiconductor device is arranged at a pitch smaller than the pitch. 前記第２導電型層は、前記セル領域の外周方向に向かって幅が徐々に狭くされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。   4. The semiconductor device according to claim 1, wherein a width of the second conductivity type layer is gradually narrowed toward an outer peripheral direction of the cell region. 5. 前記周辺領域では、前記第１導電型層の面方向において前記繰り返し方向に垂直な方向における前記第２導電型カラム領域の幅が当該第２導電型カラム領域の端部（５ａ）に向かって連続的に狭くされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 In the peripheral region, the width of the second conductivity type column region in the direction perpendicular to the repeating direction in the surface direction of the first conductivity type layer is continuous toward the end (5a) of the second conductivity type column region. the semiconductor device according to any one of claims 1, characterized in that it is to narrow 4. 前記周辺領域では、前記繰り返し方向において、前記セル領域から離れるほど、前記第１導電型カラム領域の幅が広くされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。 In the peripheral region, in the repeatedly direction, the farther from the cell region, a semiconductor according to any one of claims 1 to 5, wherein the width of said first conductivity type column regions are widely apparatus.
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