JP6043129B2 - シリアルデータの受信回路および受信方法、オーディオ信号処理回路、電子機器、オーディオシステム - Google Patents

Description

本発明は、シリアルデータを受信する受信回路に関する。

集積回路間で情報を伝送するために、２線式あるいは３線式のシリアルインタフェースが利用される。２線式シリアルインタフェースとしてはＩ^２Ｃ（Inter Integrated Circuit）バス規格が、３線式シリアルインタフェースとしてはデジタルオーディオ信号を伝送するためのＩ^２Ｓ（Inter Integrated circuit Sound）バス規格が、提唱、実用化されている。

図１は、Ｉ^２Ｓの信号フォーマットを示す図である。シリアルデータＤＡＴＡは、サンプリング周期Ｔｓごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとのデータを１ワードという。
ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。

Ｉ^２Ｓ伝送では、これらに加えて、１ワード（３２ビット）ごとにポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが入力される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。

Ｉ^２Ｓ通信では、１ワード３２ビットのうち、最大２４ビットがオーディオデータに割り当てられる。このビット長Ｋは音質に応じて可変である。左詰め（Left-justified）の場合、３２ビットのうち上位Ｋビットがオーディオ信号を示すデータ（オーディオデータという）となり、右詰め（Right-justified）の場合、下位Ｋビットがオーディオデータとなる。ＬチャンネルのオーディオデータをＬｃｈデータ、ＲチャンネルのオーディオデータをＲｃｈデータと称する。

以上がＩ^２Ｓ通信のフォーマットの概要である。

図２は、本発明者が検討したＩ^２Ｓ通信用インタフェースを備える受信回路１００ｒの構成を示すブロック図である。なお、図２の受信回路１００ｒの構成およびその動作を、公知技術と認定してはならない。受信回路１００ｒは、シリアルインタフェース回路１０、逓倍回路３０、ＤＳＰ（Digital Signal Processor）の入力段５０を備える。

シリアルインタフェース回路１０は、ワードクロックＬＲＣＫ、ビットクロックＢＣＫ、データＤＡＴＡを受け、パラレルシリアル変換し、ＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈを、後段のＤＳＰの入力段５０に出力する。

逓倍回路３０はたとえばＰＬＬ回路を含み、ビットクロックＢＣＫを１６逓倍することにより、サンプリング周波数ｆｓの１０２４倍のシステムクロックＰＬＬＣＫを生成する。データの受信先であるＤＳＰは、このシステムクロックＰＬＬＣＫと同期してオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈを処理する。

シリアルインタフェース回路１０は、シリアルパラレル変換器１１、第１カウンタ１２、カウンタクリア回路１６を備える。

シリアルパラレル変換器１１は、ビットクロックＢＣＫおよびワードクロックＬＲＣＫと同期して、シリアルデータＤＡＴＡに含まれるＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈを抽出する。

シリアルパラレル変換器１１は、シフトレジスタ１４、ＬｃｈバッファＢＵＦ＿Ｌ、ＲｃｈバッファＢＵＦ＿Ｒ、タイミング制御部１５を含む。
シリアルデータＤＡＴＡは、３２ビットのＬチャンネルデータと、３２ビットのＲチャンネルデータを含むが、それぞれのうち実効的なオーディオデータは最長２４ビットである。したがってシフトレジスタ１４は、２４ビットで構成されており、シリアルデータＤＡＴＡをビットクロックＢＣＫと同期して１ビットずつシフトしていく。シフトレジスタ１４からは、２４ビットのパラレルデータＤｐが出力される。

タイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを２４個カウントすると、第１タイミング信号をアサートする。ＬｃｈバッファＢＵＦ＿Ｌは、第１タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＬチャンネルデータＤ＿Ｌｃｈとしてラッチする。
またタイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを（３２＋２４）個カウントすると、あるいはワードクロックＬＲＣＫのポジティブエッジからビットクロックＢＣＫを２４個カウントすると、第２タイミング信号をアサートする。ＲｃｈバッファＢＵＦ＿Ｒは、第２タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＲチャンネルデータＤ＿Ｒｃｈとしてラッチする。

第１カウンタ１２は、クリアコマンドが発行されると、次のワードクロックＬＲＣＫのネガティブエッジのタイミングでゼロクリアされる。その後、第１カウンタ１２は、ビットクロックＢＣＫと同期してカウント動作を行い、カウント値ＣＮＴ１が所定値（たとえば１０２３）に達するたびに０に戻り、再びカウントアップする動作を繰り返す。

カウンタクリア回路１６は、第１カウンタ１２のカウント値ＣＮＴ１を受け、カウント値ＣＮＴ１が所定値（たとえば８００）に達するたびに、カウンタクリア信号ＣＮＴ＿ＣＬＲをアサートする。

ＤＳＰの入力段５０は、Ｌｃｈラッチ５２、Ｒｃｈラッチ５４、第２カウンタ（ＤＳＰシーケンスカウンタ）５６、ストローブ信号生成部５８を備える。

第２カウンタ５６は、カウントクリア信号ＣＮＴ＿ＣＬＲがアサートされるたびにゼロクリアされ、カウントアップする動作を繰り返す。ストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第１所定値（たとえば０）になるたびに言い換えればカウントクリア信号ＣＮＴ＿ＣＬＲがアサートされるたびに、第１ストローブ信号ＳＴＲＢ１をアサートし、カウント値ＣＮＴ２が第２所定値（たとえば５１２）になるたびに第２ストローブ信号ＳＴＲＢ２をアサートする。

Ｌｃｈラッチ５２は、第１ストローブ信号ＳＴＲＢ１と同期して、ＬｃｈバッファＢＵＦ＿Ｌに格納されるＬチャンネルデータＤ＿Ｌｃｈをラッチする。同様にＲｃｈラッチ５４は、第２ストローブ信号ＳＴＲＢ２と同期して、ＲｃｈバッファＢＵＦ＿Ｒに格納されるＲチャンネルデータＤ＿Ｒｃｈをラッチする。

特開２０００−０７８０２７号公報 特開平６−２２４８７３号公報

本発明者は図２の受信回路１００ｒの回路動作を検討し、以下の課題を認識するに至った。図３（ａ）、（ｂ）は、図２の受信回路１００ｒの動作を示す波形図である。
図３（ａ）は、システムクロックＰＬＬＣＫの周波数が、１０２４×ｆｓを保っているときの動作である。この場合、カウンタクリア信号ＣＮＴ＿ＣＬＲは、ＬチャンネルデータＬ_ｎの中央付近でアサートされるため、安定的にデータが取り込まれる。

実際の回路では、ノイズ等の影響によってシステムクロックＰＬＬＣＫの周波数は変動し、１０２４×ｆｓから逸脱する。この場合、第１カウンタ１２のクリアのタイミングが、ワードクロックＬＲＣＫのネガティブエッジから逸脱していく。その結果、入力段５０のＬｃｈラッチ５２によって、Ｌ_ｎが取り込まれたり、Ｌ_ｎ＋１が取り込まれたりし、動作が不安定となる。

本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、システムクロックの周波数の変動によらずに、シリアルデータを安定的に受信可能な受信回路の提供にある。

本発明のある態様は、Ｍビット（Ｍは自然数）を単位として伝送され、受信すべきＫビットを含むシリアルデータと、シリアルデータのビットごとにエッジを有するビットクロックと、Ｍビットごとにエッジを有するワードクロックと、を受信する受信回路に関する。受信回路は、ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成する逓倍回路と、ビットクロックおよびワードクロックと同期して、シリアルデータに含まれる受信すべきＫビットをパラレルデータに変換するシリアルパラレル変換器と、システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第１カウンタと、システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第２カウンタと、シリアルパラレル変換器から出力されるＫビットのデータをラッチするラッチ回路と、第１カウンタの設定値を動的に設定する周期設定部と、を備える。

この態様によると、システムクロックの変動に応じて、第１カウンタ、第２カウンタの設定値、すなわち周期を動的に設定することにより、シリアルデータを安定的に受信できる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る受信回路によれば、シリアルデータを安定的に受信することができる。

Ｉ^２Ｓの信号フォーマットを示す図である。 本発明者が検討したＩ^２Ｓ通信用インタフェースを備える受信回路の構成を示すブロック図である。 図３（ａ）、（ｂ）は、図２の受信回路の動作を示す波形図である。 実施の形態に係る受信回路の構成を示すブロック図である。 図５（ａ）は、周期設定部のステートマシンの状態遷移図であり、図５（ｂ）は、ワードクロックＬＲＣＫのネガティブエッジにおけるカウント値とカウント周期を示す図である。 図６（ａ）〜（ｃ）は、受信回路の動作を示す波形図である。 受信回路を備えるオーディオ信号処理回路を用いたオーディオシステムの構成を示すブロック図である。 図８（ａ）〜（ｃ）は、電子機器あるいはオーディオコンポーネント装置の外観図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図４は、実施の形態に係る受信回路１００の構成を示すブロック図である。受信回路１００は、ソースシンクロナス方式の３線シリアルインタフェース回路であり、図示しない送信回路から、ビットクロックＢＣＫ、ワードクロックＬＲＣＫ、シリアルデータＤＡＴＡを受ける。ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにエッジを有している。以下では、Ｉ^２Ｓバス規格に準拠したデジタルオーディオデータを受けるシステムを例に説明をする。

オーディオ信号はサンプリング周波数ｆｓでサンプリングされている。シリアルデータＤＡＴＡは、サンプリング周期Ｔｓ（＝１／ｆｓ）ごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとの３２ビットを１ワードという。つまりシリアルデータＤＡＴＡは、２ワード、Ｍ（＝６４ビット）を単位として伝送される。

ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。

Ｉ^２Ｓ伝送では、これらに加えて、１ワード（３２ビット）の境界にポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが伝送される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。

Ｉ^２Ｓ通信では、１ワード、３２ビットのうち、最大でＫ（＝２４）ビットがオーディオデータに割り当てられる。Ｉ^２Ｓ通信では、１ワード３２ビットのうち、Ｋビット（＝２４）が受信すべき有効なビットであり、左詰め（Left-justified）の場合、３２ビットのうち上位２４ビットがオーディオ信号を示すオーディオデータに割り当てられる。Ｌチャンネルのオーディオデータ（２４ビット）をＬｃｈデータＤ＿Ｌｃｈ、ＲチャンネルのオーディオデータをＲｃｈデータＤ＿Ｒｃｈと称する。

受信回路１００は、シリアルインタフェース回路１０、逓倍回路３０、入力段５０、周期設定部７０を備え、ひとつの半導体基板上に一体集積化される。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

シリアルインタフェース回路１０は、ワードクロックＬＲＣＫ、ビットクロックＢＣＫ、データＤＡＴＡを受け、パラレルシリアル変換し、ＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈを、後段のＤＳＰの入力段５０に出力する。

逓倍回路３０は、ビットクロックＢＣＫをＮ（Ｎは２以上の整数であり、本実施の形態ではＮ＝１６とする）逓倍することにより、サンプリング周波数ｆｓのＭ×Ｎ（＝１０２４）倍のシステムクロックＰＬＬＣＫを生成する。たとえば逓倍回路３０はＰＬＬ回路で構成される。

データの受信先であるＤＳＰ（Digital Signal Processor）５０は、このシステムクロックＰＬＬＣＫと同期してオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈを処理する。

シリアルインタフェース回路１０は、シリアルパラレル変換器１１、第１カウンタ１２を備える。

シリアルパラレル変換器１１は、ビットクロックＢＣＫおよびワードクロックＬＲＣＫと同期して、シリアルデータＤＡＴＡに含まれるＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈをパラレルデータに変換する。

シリアルパラレル変換器１１は、シフトレジスタ１４、ＬｃｈバッファＢＵＦ＿Ｌ、ＲｃｈバッファＢＵＦ＿Ｒ、タイミング制御部１５を含む。
シリアルデータＤＡＴＡは、３２ビットのＬチャンネルデータと、３２ビットのＲチャンネルデータを含むが、それぞれのうち実効的なオーディオデータは最長２４ビットである。したがってシフトレジスタ１４は、２４ビットで構成されており、シリアルデータＤＡＴＡをビットクロックＢＣＫと同期して１ビットずつシフトしていく。シフトレジスタ１４からは、２４ビットのパラレルデータＤｐが出力される。

タイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを２４個カウントすると、第１タイミング信号をアサートする。ＬｃｈバッファＢＵＦ＿Ｌは、第１タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＬチャンネルデータＤ＿Ｌｃｈとしてラッチする。
またタイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを（３２＋２４）個カウントすると、あるいはワードクロックＬＲＣＫのポジティブエッジからビットクロックＢＣＫを２４個カウントすると、第２タイミング信号をアサートする。ＲｃｈバッファＢＵＦ＿Ｒは、第２タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＲチャンネルデータＤ＿Ｒｃｈとしてラッチする。第１、第２タイミング信号がアサートされるタイミングは、受信すべきデータの配置（左詰、右詰）、受信すべきデータのビット数Ｋに応じて設定すればよい。

第１カウンタ１２は、クリアコマンドが発行されると、次のワードクロックＬＲＣＫのネガティブエッジのタイミングでゼロクリアされる。その後、第１カウンタ１２は、システムクロックＰＬＬＣＫをカウントし、カウント値ＣＮＴ１が、後述の周期設定部７０から与えられた設定値Ｄ_ＳＥＴに達するたびに初期値α（たとえば０）に戻り、再びカウントアップする動作を繰り返す。つまり、第１カウンタ１２のカウント周期は、周期設定部７０によって動的に制御される。

入力段５０は、Ｌｃｈラッチ５２、Ｒｃｈラッチ５４、第２カウンタ５６、ストローブ信号生成部５８を備える。

第２カウンタ（ＤＳＰ内部カウンタ）５６は、クリアコマンドが発行されると、次のワードクロックＬＲＣＫのネガティブエッジのタイミングでゼロクリアされる。その後、第２カウンタ５６はシステムクロックＰＬＬＣＫをカウントし、そのカウント値ＣＮＴ２が後述の周期設定部７０から与えられた設定値Ｄ_ＳＥＴに達するたびに初期値β（たとえば０）に戻り、再びカウントアップする動作を繰り返す。

ストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第１所定値（たとえば０）になるたびに、第１ストローブ信号ＳＴＲＢ１をアサートし、カウント値ＣＮＴ２が第２所定値（たとえば５１２）になるたびに第２ストローブ信号ＳＴＲＢ２をアサートする。

Ｌｃｈラッチ５２は、第１ストローブ信号ＳＴＲＢ１と同期して、ＬｃｈバッファＢＵＦ＿Ｌに格納されるＬチャンネルデータＤ＿Ｌｃｈをラッチする。同様にＲｃｈラッチ５４は、第２ストローブ信号ＳＴＲＢ２と同期して、ＲｃｈバッファＢＵＦ＿Ｒに格納されるＲチャンネルデータＤ＿Ｒｃｈをラッチする。

周期設定部７０は、ワードクロックＬＲＣＫのネガティブエッジのタイミングにおける第１カウンタ１２のカウント値ＣＮＴ１にもとづいて、設定値Ｄ_ＳＥＴを動的に設定する。

周期設定部７０は、第１状態φ１〜第３状態φ３の間を遷移する。
第１カウンタ１２の初期値をαとし、ｘ、ｙを所定数とするとき、第１状態φ１では、設定値Ｄ_ＳＥＴがα＋Ｍ×Ｎ−１であり、第２状態φ２では、設定値Ｄ_ＳＥＴがα＋Ｍ×Ｎ−１−ｘであり、第３状態φ３では、設定値Ｄ_ＳＥＴがα＋Ｍ×Ｎ−１＋ｙである。α＝０、ｘ＝ｙ＝１のとき、第１状態φ１において、カウント周期は１０２４であり、カウント値ＣＮＴ１は０から１０２３を繰り返し、第２状態φ２において、カウント周期は１０２３であり、カウント値ＣＮＴ２は０から１０２２を繰り返し、第３状態φ３において、カウント周期は１０２５であり、カウント値ＣＮＴ３は０から１０２４を繰り返す。

図５（ａ）は、周期設定部７０のステートマシンの状態遷移図であり、図５（ｂ）は、ワードクロックＬＲＣＫのネガティブエッジにおけるカウント値とカウント周期を示す図である。図５（ａ）に示すように、ステートマシンは、ワードクロックＬＲＣＫのエッジのタイミングにおける第１カウンタ１２のカウント値ＣＮＴ１にもとづいて状態遷移する。状態遷移には、カウント値ＣＮＴ１に対してヒステリシスが設定される。ここではヒステリシス幅は１６クロック分の場合が示される。ヒステリシス制御により、状態が頻繁に遷移するのを抑制でき、系を安定化できる。

以上が受信回路１００の構成である。続いてその動作を説明する。
図６（ａ）〜（ｃ）は、受信回路１００の動作を示す波形図である。図６（ａ）に示すように、システムクロックＰＬＬＣＫが、Ｍ×Ｎ×ｆｓを保っているとき、ワードクロックＬＲＣＫのネガティブエッジにおける第１カウンタ１２のカウント値ＣＮＴ１は０付近となる。このとき周期設定部７０は第１状態φ１であり、第１カウンタ１２のカウント周期はＭ×Ｎである。

システムクロックＰＬＬＣＫが、Ｍ×Ｎ×ｆｓ（＝１０２４×ｆｓ）を上回る状態が持続すると、図６（ｂ）に示すように、ワードクロックＬＲＣＫのネガティブエッジにおける第１カウンタ１２のカウント値ＣＮＴ１は増大する。やがてワードクロックＬＲＣＫのネガティブエッジにおける第１カウンタ１２のカウント値ＣＮＴ１がしきい値１６を超えると、第３状態φ３に遷移し、第１カウンタ１２のカウント周期がＭ×Ｎ＋ｘ（＝１０２５）となる。

システムクロックＰＬＬＣＫが、Ｍ×Ｎ×ｆｓ（＝１０２４×ｆｓ）を下回る状態が持続すると、図６（ｃ）に示すように、ワードクロックＬＲＣＫのネガティブエッジにおける第１カウンタ１２のカウント値ＣＮＴ１は低下する。やがてワードクロックＬＲＣＫのネガティブエッジにおける第１カウンタ１２のカウント値ＣＮＴ１が１００８以下になると、第２状態φ２に遷移し、第１カウンタ１２のカウント周期がＭ×Ｎ−ｙ（＝１０２２）となる。

以上が受信回路１００の動作である。この受信回路１００によれば、システムクロックＰＬＬＣＫの周波数が変動すると、それに応じて第１カウンタ１２および第２カウンタ５６のカウント周期が、Ｍ×Ｎを基準として、Ｍ×Ｎ−ｘ、Ｍ×Ｎ＋ｙの２値で増減する。
この方式では、サンプリング周期Ｔｓ＝１／ｆｓごとに、ｘまたはｙのクロック周波数のずれを吸収することができる。たとえばノイズの影響により、システムクロックＰＬＬＣＫに１００クロック分のずれが生じた場合、その後、１００／ｘ回のサンプリング周期、または１００／ｙ回のサンプリング周期で、ニュートラルな状態に復帰することができる。

続いて受信回路１００の用途を説明する。
図７は、受信回路１００を備えるオーディオ信号処理回路２００を用いたオーディオシステム５００の構成を示すブロック図である。

オーディオシステム５００は、音源２、オーディオ信号処理回路２００、アンプ８Ｌ、８Ｒ、スピーカ９Ｌ、９Ｒを備える。

オーディオ信号処理回路２００は、ＣＤプレイヤなどの音源２と３線シリアルインタフェースを介して接続され、デジタルオーディオ信号を受ける。オーディオ信号処理回路２００は、上述の受信回路１００に加えて、複数の処理ユニット２０３、Ｄ／Ａコンバータ２０４を備える。入力段５０および複数の処理ユニット２０３を、ＤＳＰ２０２と総称する。

入力段５０は、音源２からのデジタルオーディオ信号を受け、ＬチャンネルデータＤ＿ＬｃｈおよびＲチャンネルデータＤ＿Ｒｃｈを生成する。入力段５０から出力されたデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈは、後段の処理ユニット２０３に入力される。処理ユニット２０３は、デジタルボリウム回路、マルチバンドイコライザ、ラウドネス回路、クロスオーバフィルタ、バスブースト回路などであり、データＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈに所定の信号処理を施す。

処理ユニット２０３の信号処理は、入力段５０の第２カウンタ（ＤＳＰシーケンスカウンタ）５６のカウント値ＣＮＴ２と同期している。すなわち、カウント値ＣＮＴ２が、第１の範囲のとき、最初の処理ユニット２０３が信号処理を行い、第２の範囲のとき、２番目の処理ユニット２０３が信号処理を行う。

Ｄ／Ａコンバータ２０４Ｌ、２０４Ｒはそれぞれ、処理ユニット２０３を経由したオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈをデジタル／アナログ変換し、アナログオーディオ信号Ｓ＿Ｌｃｈ、Ｓ＿Ｒｃｈを生成する。

アンプ８Ｌ、８Ｒは、アナログオーディオ信号Ｓ＿Ｌｃｈ、Ｓ＿Ｒｃｈを増幅し、スピーカ９Ｌ、９Ｒへと出力する。

図７のオーディオ信号処理回路２００は、車載用オーディオ装置、家庭用のオーディオコンポーネント装置に利用することもできる。あるいは、オーディオ信号処理回路２００は、テレビ、デスクトップＰＣ、ノートＰＣ、タブレットＰＣ、携帯電話端末、デジタルカメラ、ポータブルオーディオプレイヤなどの電子機器に搭載することもできる。

図８（ａ）〜（ｃ）は、電子機器あるいはオーディオコンポーネント装置の外観図である。図８（ａ）は電子機器の一例であるディスプレイ装置６００である。ディスプレイ装置６００は、筐体６０２、スピーカ９を備える。オーディオ信号処理回路２００は筐体に内蔵され、スピーカ９を駆動する。

図７（ｂ）はオーディオコンポ７００である。オーディオコンポ７００は、筐体７０２、スピーカ９を備える。オーディオ信号処理回路２００は筐体７０２に内蔵され、スピーカ９を駆動する。

図７（ｃ）は電子機器の一例である小型情報端末８００である。小型情報端末８００は、携帯電話、ＰＨＳ（Personal Handy-phone System）、ＰＤＡ（Personal Digital Assistant）、タブレットＰＣ（Personal Computer）、オーディオプレイヤなどである。小型情報端末８００は、筐体８０２、スピーカ９、ディスプレイ８０４を備える。オーディオ信号処理回路２００は筐体８０２に内蔵され、スピーカ９を駆動する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、Ｉ^２Ｓバス規格のシリアルデータを例に説明したが本発明はそれに限定されず、Ｉ^２Ｃバス規格など、その他の規格に準拠したシリアルデータの伝送にも利用することができる。この場合、パラメータである自然数Ｍ、Ｋ、ｘ、ｙの値を適宜変更すればよい。また、シリアルデータを伝送する線は、複数であってもよい。

実施の形態は、周期設定部７０が３つの状態を遷移し、第１カウンタ１２の周期を、３値で切りかえる場合を説明したが、本発明はそれには限定されず、周期を２値、あるいは、４値以上で切りかえてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

ＢＣＫ…ビットクロック、ＤＡＴＡ…シリアルデータ、ＬＲＣＫ…ワードクロック、ＰＬＬＣＫ…システムクロック、１００…受信回路、１０…シリアルインタフェース回路、１２…第１カウンタ、１４…シフトレジスタ、１６…カウンタクリア回路、３０…逓倍回路、５０…入力段、５２…Ｌｃｈラッチ、５４…Ｒｃｈラッチ、５６…第２カウンタ、５８…ストローブ信号生成部、７０…周期設定部、２００…オーディオ信号処理回路、２０２…ＤＳＰ、２０３…処理ユニット、２０４…Ｄ／Ａコンバータ、５００…オーディオシステム、２…音源、８…アンプ、９…スピーカ。

Claims (17)

1. Ｍビット（Ｍは自然数）を単位として伝送され、受信すべきＫビット（Ｋは自然数）を含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、前記Ｍビットごとにエッジを有するワードクロックと、を受信する受信回路であって、
   前記ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成する逓倍回路と、
   前記ビットクロックおよび前記ワードクロックと同期して、前記シリアルデータに含まれる受信すべきＫビットをパラレルデータに変換するシリアルパラレル変換器と、
   前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第１カウンタと、
   前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第２カウンタと、
   前記シリアルパラレル変換器から出力されるＫビットのパラレルデータをラッチするラッチ回路と、
   前記第１カウンタおよび前記第２カウンタの設定値を動的に設定する周期設定部と、
   を備えることを特徴とする受信回路。
2. 前記周期設定部は、所定のタイミングにおける前記第１カウンタのカウント値にもとづいて、前記設定値を動的に設定することを特徴とする請求項１に記載の受信回路。
3. 前記所定のタイミングは、前記ワードクロックのエッジのタイミングであることを特徴とする請求項２に記載の受信回路。
4. 前記第１カウンタの前記初期値をα、所定の定数をｘ、ｙとするとき、前記周期設定部は、前記設定値がα＋Ｍ×Ｎ−１である第１状態と、α＋Ｍ×Ｎ−１−ｘである第２状態と、α＋Ｍ×Ｎ−１＋ｙである第３状態と、を遷移するステートマシンを含むことを特徴とする請求項２に記載の受信回路。
5. 前記ステートマシンは、前記ワードクロックのエッジのタイミングにおける前記第１カウンタのカウント値にもとづいて状態遷移することを特徴とする請求項４に記載の受信回路。
6. 前記状態遷移には、前記カウント値に対してヒステリシスが設定されることを特徴とする請求項５に記載の受信回路。
7. 前記シリアルデータは、ＫビットのＬチャンネルデータとＫビットのＲチャンネルデータを含むことを特徴とする請求項１から６のいずれかに記載の受信回路。
8. 前記第２カウンタのカウント値が第１所定値、第２所定値に達するたびにアサートされる第１、第２ストローブ信号を生成するストローブ信号生成部をさらに備え、
   前記ラッチ回路は、前記第１ストローブ信号と同期して前記Ｌチャンネルデータをラッチし、前記第２ストローブ信号と同期して前記Ｒチャンネルデータをラッチすることを特徴とする請求項７に記載の受信回路。
9. 前記シリアルデータは、オーディオデータを含むことを特徴とする請求項１から８のいずれかに記載の受信回路。
10. ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から９のいずれかに記載の受信回路。
11. 請求項１から１０のいずれかに記載の受信回路と、
    前記受信回路が受信したデータを信号処理する処理ユニットと、
    を備えることを特徴とするオーディオ信号処理回路。
12. 請求項１１に記載のオーディオ信号処理回路を備えることを特徴とする電子機器。
13. 請求項１１に記載のオーディオ信号処理回路を備えることを特徴とするオーディオシステム。
14. Ｍビット（Ｍは自然数）を単位として伝送され、受信すべきＫビット（Ｋは自然数）を含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、前記Ｍビットごとにエッジを有するワードクロックと、を受信する方法であって、
    前記ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成するステップと、
    前記ビットクロックおよび前記ワードクロックと同期して、前記シリアルデータに含まれる受信すべきＫビットをパラレルデータに変換するステップと、
    第１カウンタによって、前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返すステップと、
    第２カウンタによって、前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返すステップと、
    前記Ｋビットのパラレルデータをラッチするステップと、
    前記第１カウンタおよび前記第２カウンタの設定値を動的に設定するステップと、
    を備えることを特徴とする方法。
15. 所定のタイミングにおける前記第１カウンタのカウント値にもとづいて、前記設定値を動的に設定することを特徴とする請求項１４に記載の方法。
16. 前記所定のタイミングは、前記ワードクロックのエッジのタイミングであることを特徴とする請求項１５に記載の方法。
17. 前記設定値がＭ×Ｎである第１状態と、Ｍ×Ｎ−１である第２状態と、Ｍ×Ｎ＋１である第３状態と、を遷移することを特徴とする請求項１４から１６のいずれかに記載の方法。

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