JP5917285B2 - 半導体装置の駆動方法 - Google Patents
半導体装置の駆動方法 Download PDFInfo
- Publication number
- JP5917285B2 JP5917285B2 JP2012109004A JP2012109004A JP5917285B2 JP 5917285 B2 JP5917285 B2 JP 5917285B2 JP 2012109004 A JP2012109004 A JP 2012109004A JP 2012109004 A JP2012109004 A JP 2012109004A JP 5917285 B2 JP5917285 B2 JP 5917285B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power gating
- semiconductor device
- node
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 150
- 238000000034 method Methods 0.000 title claims description 15
- 239000003990 capacitor Substances 0.000 claims description 33
- 239000010410 layer Substances 0.000 description 112
- 230000015654 memory Effects 0.000 description 33
- 239000012535 impurity Substances 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Description
本発明は、半導体装置及びその駆動方法に関する。特に、パワーゲーティングが行われる半導体装置及びその駆動方法に関する。なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置を指すこととする。
Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）等の消費電力を低減する技術として、パワーゲーティングが注目されている。パワーゲーティングは、当該ＣＰＵの一部又は全部が動作しない場合に、その一部又は全部に対する電源電圧の供給を停止する技術である。これにより、静的な消費電力（ＣＰＵの一部又は全部の状態を維持するために消費される電力）の抑制を図ることが可能である。
ただし、パワーゲーティングを行った場合には、各種のノードにおける論理状態の消失及び各種のメモリに保持されているデータ（以下、単に「データ」という）の消失などが生じることになる。そのため、パワーゲーティングが終了（電源電圧の供給を再開）した後、即座に動作を再開することはできない。この場合には、動作の再開に先だって、消失されたデータを復元することが必要となるからである。よって、各種の半導体装置に対してパワーゲーティングを行う場合、当該半導体装置の動作遅延が生じることになる。
これに対して、パワーゲーティング前に各種のノードに保持されているデータを不揮発性のメモリに退避させ、そして、当該パワーゲーティング後にそれらを復元することで動作遅延の発生を抑制する技術が開発されている。例えば、特許文献１では、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＳＲＡＭ）に保持されているデータを不揮発性のメモリに退避する技術が開示されている。なお、特許文献１では、チャネルが酸化物半導体層に形成されるトランジスタ（容量用スイッチング素子）と、当該トランジスタがオフ状態となることによって一方の端子が電気的に接続するノードが浮遊状態となるキャパシタ（容量素子）とによって当該メモリが構成されている。
本発明の一態様は、パワーゲーティングを行う際の処理の簡便化を図ることを目的の一とする。
本発明の一態様の半導体装置では、データを保持することが可能な揮発性の保持ノードと、キャパシタと、当該保持ノードと当該キャパシタを電気的に接続させるか否かを選択するチャネルが酸化物半導体層に形成されるトランジスタとを設ける。そして、当該トランジスタが、半導体装置に対するパワーゲーティングが行われる期間以外のほぼ全ての期間においてオン状態を維持することを要旨とする。
例えば、本発明の一態様は、データを保持することが可能な揮発性の保持ノードと、パワーゲーティング期間中にデータを保持するキャパシタと、保持ノードとキャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成されるトランジスタと、を有し、トランジスタが、パワーゲーティング期間以前にオフ状態となってからパワーゲーティング期間中に渡ってオフ状態を維持する第１の行程と、パワーゲーティング期間後にオン状態となってからパワーゲーティング期間前までに渡ってオン状態を維持する第２の行程と、を繰り返す半導体装置の駆動方法である。
本発明の一態様の半導体装置の駆動方法では、半導体装置が動作中のほぼ全ての期間において、保持ノードとキャパシタの間に設けられているトランジスタがオン状態を維持する。よって、キャパシタが常時保持ノードのデータと対応するデータを有することになるとともに、当該トランジスタをオフ状態とすることのみによって当該保持ノードから当該キャパシタへのデータの退避が完了する。すなわち、簡便な処理（当該トランジスタをオフ状態とすること）によってパワーゲーティングを行うための準備を完了させることが可能となる。
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
＜半導体装置＞
図１、２を参照して半導体装置の構成例及び動作例について説明する。
図１、２を参照して半導体装置の構成例及び動作例について説明する。
＜構成例１：図１（Ａ）＞
図１（Ａ）は、本発明の一態様に係る半導体装置の構成例を示す図である。図１（Ａ）に示す半導体装置は、特定のノード（Ｎｏｄｅ）においてデータを保持することが可能な揮発性の回路１と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ２とを有する。具体的には、図１（Ａ）に示す半導体装置では、パワーゲーティング期間以前に回路１がノード（Ｎｏｄｅ）において保持するデータをメモリ２に退避させ、当該パワーゲーティング期間後にメモリ２に退避されているデータを用いて回路１のノード（Ｎｏｄｅ）におけるデータを復元することが可能な半導体装置である。
図１（Ａ）は、本発明の一態様に係る半導体装置の構成例を示す図である。図１（Ａ）に示す半導体装置は、特定のノード（Ｎｏｄｅ）においてデータを保持することが可能な揮発性の回路１と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ２とを有する。具体的には、図１（Ａ）に示す半導体装置では、パワーゲーティング期間以前に回路１がノード（Ｎｏｄｅ）において保持するデータをメモリ２に退避させ、当該パワーゲーティング期間後にメモリ２に退避されているデータを用いて回路１のノード（Ｎｏｄｅ）におけるデータを復元することが可能な半導体装置である。
なお、回路１には、電源電位Ｖ１を供給する配線及び電源電位Ｖ２を供給する配線が設けられている。電源電位Ｖ１は、高電源電位（ＶＤＤ）とパワーゲーティング電位のいずれかの電位となる電圧であり、電源電位Ｖ２は、低電源電位（ＶＳＳ）と当該パワーゲーティング電位のいずれかの電位となる電圧である。なお、本明細書において、パワーゲーティング電位とは、パワーゲーティング期間において電源電位Ｖ１及び電源電位Ｖ２がとる電位である。例えば、パワーゲーティング電位として、接地電位、０（Ｖ）、任意の値の固定電位を適用することが可能である。図１（Ａ）に示す半導体装置においては、当該パワーゲーティング電位として低電源電位（ＶＳＳ）を適用することとする。また、回路１には、データの復元が行われる際にノード（Ｎｏｄｅ）を浮遊状態とする手段を設けられていることが好ましい。仮に、論理ゲートの出力がノード（Ｎｏｄｅ）と電気的に接続されている場合には、データの復元時にメモリ２に保持されているデータ（電荷）が消失する可能性があるためである。
また、メモリ２には、パワーゲーティング期間中にデータを保持するキャパシタ２０と、ノード（Ｎｏｄｅ）とキャパシタ２０を電気的に接続させるか否かを選択するトランジスタ２１とが設けられている。なお、トランジスタ２１は、チャネルが酸化物半導体層に形成されるトランジスタである。さらに、トランジスタ２１のスイッチングは、ゲートに入力されるパワーゲーティング制御信号（ＰＣＴＲＬ）によって制御されている。なお、パワーゲーティング制御信号（ＰＣＴＲＬ）は、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）並びにパワーゲーティング電位のいずれかの電位となる信号である。そして、これらの電位の具体的な値は、トランジスタ２１のゲートに高電源電位（ＶＤＤ）が供給される際にトランジスタ２１がオン状態となり、低電源電位（ＶＳＳ）又はパワーゲーティング電位が供給される際にトランジスタ２１がオフ状態になるように設定されている。
＜構成例１の動作例１：図１（Ｂ）＞
図１（Ｂ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図１（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びにパワーゲーティング制御信号（ＰＣＴＲＬ）が共にパワーゲーティング電位（ここでは、低電源電位ＶＳＳとする）となる。また、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）以外の期間において電源電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位Ｖ２が低電源電位（ＶＳＳ）となり、パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）となる。
図１（Ｂ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図１（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びにパワーゲーティング制御信号（ＰＣＴＲＬ）が共にパワーゲーティング電位（ここでは、低電源電位ＶＳＳとする）となる。また、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）以外の期間において電源電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位Ｖ２が低電源電位（ＶＳＳ）となり、パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）となる。
以下、図１（Ｂ）に示すタイミングチャートにおけるパワーゲーティング制御信号（ＰＣＴＲＬ）について詳細に述べる。パワーゲーティング制御信号（ＰＣＴＲＬ）は、パワーゲーティングが開始される前に低電源電位（ＶＳＳ）となる。そして、パワーゲーティングが終了後も一定期間に渡って低電源電位（ＶＳＳ）となる。なお、当該一定期間が経過した後に高電源電位（ＶＤＤ）となる。この状態は、再度パワーゲーティングが行われる前まで維持される。
これにより、トランジスタ２１は、パワーゲーティング前にオフ状態となってからパワーゲーティング終了後一定期間が経過するまでに渡ってオフ状態を維持することになる。そして、トランジスタ２１がオフ状態となる期間に渡って、キャパシタ２０に蓄積されている電荷（データ）も保持されることになる。チャネルが酸化物半導体層に形成されるトランジスタ２１は、オフ電流値が極めて小さいからである。また、トランジスタ２１は、当該期間経過後にオン状態となってから再度パワーゲーティングが開始される前までに渡ってオン状態を維持することになる。なお、図１（Ｂ）に示すタイミングチャートに従って図１（Ａ）に示す半導体装置が動作する場合、パワーゲーティング前にトランジスタ２１がオフ状態となることによってデータの退避が行われ、パワーゲーティング後にトランジスタ２１がオン状態になることによってデータの復元が行われることになる。よって、この場合には、簡便な処理によってパワーゲーティングを行う際におけるデータの退避を行うことが可能である。
＜構成例１の動作例２：図１（Ｃ）＞
図１（Ｃ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図１（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）の間の期間において、パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的にパワーゲーティング電位へと変化する）点を除き、図１（Ｂ）に示すタイミングチャートと同様のタイミングチャートである。
図１（Ｃ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図１（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）の間の期間において、パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的にパワーゲーティング電位へと変化する）点を除き、図１（Ｂ）に示すタイミングチャートと同様のタイミングチャートである。
図１（Ｃ）に示すタイミングチャートに従って図１（Ａ）に示す半導体装置が動作する場合、パワーゲーティングを行うための準備を行うことなくパワーゲーティングが開始されることになる。よって、図１（Ｂ）に示すタイミングチャートに従って図１（Ａ）に示す半導体装置が動作する場合よりも簡便な処理によってパワーゲーティングを行うことが可能となる。他方、図１（Ｂ）に示すタイミングチャートに従って図１（Ａ）に示す半導体装置が動作する場合には、データの退避を確実に行うことが可能である。
＜構成例２：図２（Ａ）＞
図２（Ａ）は、図１（Ａ）とは異なる半導体装置の構成例を示す図である。図２（Ａ）に示す半導体装置は、２種のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）において同一のデータを保持することが可能な揮発性の回路３と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ４とを有する。具体的には、図２（Ａ）に示す半導体装置では、パワーゲーティング期間以前に回路３が第１のノード（Ｎｏｄｅ１）において保持するデータをメモリ２に退避させ、当該パワーゲーティング期間後にメモリ２に退避されているデータを用いて回路３の第２のノード（Ｎｏｄｅ２）におけるデータを復元することが可能な半導体装置である。
図２（Ａ）は、図１（Ａ）とは異なる半導体装置の構成例を示す図である。図２（Ａ）に示す半導体装置は、２種のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）において同一のデータを保持することが可能な揮発性の回路３と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ４とを有する。具体的には、図２（Ａ）に示す半導体装置では、パワーゲーティング期間以前に回路３が第１のノード（Ｎｏｄｅ１）において保持するデータをメモリ２に退避させ、当該パワーゲーティング期間後にメモリ２に退避されているデータを用いて回路３の第２のノード（Ｎｏｄｅ２）におけるデータを復元することが可能な半導体装置である。
なお、回路３には、図１（Ａ）に示す半導体装置における回路１と同様に、電源電位Ｖ１を供給する配線及び電源電位Ｖ２を供給する配線が設けられている。また、回路３には、図１（Ａ）に示す半導体装置における回路１と同様に、データの復元が行われる際に第２のノード（Ｎｏｄｅ２）を浮遊状態とする手段を設けられていることが好ましい。
また、メモリ４には、パワーゲーティング期間中にデータを保持するキャパシタ４０と、第１のノード（Ｎｏｄｅ１）とキャパシタ４０を電気的に接続させるか否かを選択するトランジスタ４１と、第２のノード（Ｎｏｄｅ２）とキャパシタ４０を電気的に接続させるか否かを選択するトランジスタ４２とが設けられている。なお、トランジスタ４１、４２は、チャネルが酸化物半導体層に形成されるトランジスタである。さらに、トランジスタ４１のスイッチングは、ゲートに入力される第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）によって制御され、トランジスタ４２のスイッチングは、ゲートに入力される第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）によって制御されている。なお、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）は、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）並びにパワーゲーティング電位のいずれかの電位となる信号である。そして、これらの電位の具体的な値は、トランジスタ４１、４２のゲートに高電源電位（ＶＤＤ）が供給される際にトランジスタ４１、４２がオン状態となり、低電源電位（ＶＳＳ）又はパワーゲーティング電位が供給される際にトランジスタ４１、４２がオフ状態になるように設定されている。
＜構成例２の動作例１：図２（Ｂ）＞
図２（Ｂ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図２（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びに第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）が共にパワーゲーティング電位（ここでは、低電源電位ＶＳＳとする）となる。また、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）以外の期間において電源電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位Ｖ２が低電源電位（ＶＳＳ）となり、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）となる。
図２（Ｂ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図２（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びに第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）が共にパワーゲーティング電位（ここでは、低電源電位ＶＳＳとする）となる。また、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）以外の期間において電源電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位Ｖ２が低電源電位（ＶＳＳ）となり、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）となる。
以下、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）について詳細に述べる。第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）は、パワーゲーティングが開始される前に低電源電位（ＶＳＳ）となる。そして、パワーゲーティング終了後も一定期間に渡って低電源電位（ＶＳＳ）となる。なお、当該一定期間が経過した後に高電源電位（ＶＤＤ）となる。この状態は、再度パワーゲーティングが行われる前まで維持される。また、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）は、パワーゲーティング終了後の一定期間に渡って低電源電位（ＶＳＳ）となる。そして、当該一定期間が経過した後に高電源電位（ＶＤＤ）となる。その後、第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）が高電源電位（ＶＤＤ）となる際に第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）は低電源電位（ＶＳＳ）となる。この状態は、再度パワーゲーティングが行われるまで維持される。
これにより、トランジスタ４１、４２は、パワーゲーティング前にトランジスタ４１がオフ状態となってからパワーゲーティング終了後一定期間が経過する（トランジスタ４２がオン状態となる）までに渡ってオフ状態を維持することになる。そして、トランジスタ４１、４２がオフ状態となる期間に渡って、キャパシタ４０に蓄積されている電荷（データ）も保持されることになる。チャネルが酸化物半導体層に形成されるトランジスタ４１、４２は、オフ電流値が極めて小さいからである。また、トランジスタ４１は、当該期間経過後にオン状態となってから再度パワーゲーティングが開始される前までに渡ってオン状態を維持することになる。なお、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合、パワーゲーティング前にトランジスタ４１がオフ状態となることによって第１のノード（Ｎｏｄｅ１）に保持されていたデータの退避が行われ、パワーゲーティング後にトランジスタ４２がオン状態になることによって第２のノードに対してデータの復元が行われることになる。よって、この場合には、簡便な処理によってパワーゲーティングを行う際におけるデータの退避を行うことが可能である。
＜構成例２の動作例２：図２（Ｃ）＞
図２（Ｃ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図２（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）の間の期間において、第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）が高電源電位（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的にパワーゲーティング電位へと変化する）点、及び、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）となる前に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が終了する際に、パワーゲーティング電位から直接的に高電源電位（ＶＤＤ）へと変化する）点を除き、図２（Ｂ）に示すタイミングチャートと同様のタイミングチャートである。
図２（Ｃ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである。図２（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）の間の期間において、第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）が高電源電位（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的にパワーゲーティング電位へと変化する）点、及び、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）となる前に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が終了する際に、パワーゲーティング電位から直接的に高電源電位（ＶＤＤ）へと変化する）点を除き、図２（Ｂ）に示すタイミングチャートと同様のタイミングチャートである。
図２（Ｃ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合、パワーゲーティングを行うための準備を行うことなくパワーゲーティングが開始されることになる。よって、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合よりも簡便な処理によってパワーゲーティングを行うことが可能となる。他方、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合には、データの退避を確実に行うことが可能である。
また、図２（Ｃ）に示す第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）は、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）の反転信号となる。よって、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合、回路動作に必要な信号の生成が容易である。
本実施例においては、図１を参照して説明した半導体装置の具体例について図３、４を参照して説明する。なお、図３、４は、図１（Ａ）に示す回路１としてＳｔａｔｉｃ Ｒａｎｄａｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＳＲＡＭ）を適用した場合の半導体装置の回路構成例を示す図である。
＜具体例１：図３（Ａ）＞
図３（Ａ）に示す半導体装置は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか否かを選択するトランジスタ１１と、ノード（Ｎｏｄｅ）の電位が入力されるインバータ１２と、インバータ１２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ１３と、インバータ１２の出力信号が入力されるインバータ１４と、インバータ１４の出力信号をノード（Ｎｏｄｅ）に出力するか否かを選択するトランジスタ１５と、図１（Ａ）に示すメモリ２とを有する。なお、図１（Ａ）に示す電源電位Ｖ１及び電源電位Ｖ２は、インバータ１２、１４に供給されている（図示しない）。
図３（Ａ）に示す半導体装置は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか否かを選択するトランジスタ１１と、ノード（Ｎｏｄｅ）の電位が入力されるインバータ１２と、インバータ１２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ１３と、インバータ１２の出力信号が入力されるインバータ１４と、インバータ１４の出力信号をノード（Ｎｏｄｅ）に出力するか否かを選択するトランジスタ１５と、図１（Ａ）に示すメモリ２とを有する。なお、図１（Ａ）に示す電源電位Ｖ１及び電源電位Ｖ２は、インバータ１２、１４に供給されている（図示しない）。
なお、トランジスタ１１のスイッチングはゲートに入力される入力制御信号（ＩＮ＿ＣＴＲＬ）によって制御され、トランジスタ１３のスイッチングはゲートに入力される出力制御信号（ＯＵＴ＿ＣＴＲＬ）によって制御され、トランジスタ１５のスイッチングはゲートに入力される復元制御信号（Ｒｅ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ１１は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ１３は、インバータ１２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ１５は、メモリ２に退避されているデータを用いてノード（Ｎｏｄｅ）におけるデータを復元する際にオフ状態となり、それ以外の期間（パワーゲーティング期間は除く）においてはオン状態となる。また、トランジスタ１５をノード（Ｎｏｄｅ）におけるデータを復元する際のみならず入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力する際にもオフ状態としてもよい。
図３（Ａ）に示す半導体装置においては、図１（Ａ）、（Ｂ）に示すタイミングチャートに従って動作させることでパワーゲーティングによって消失するノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。
なお、図３（Ａ）では、トランジスタ１１、１３、１５としてＮチャネル型のトランジスタを適用する例について示したが、これらのトランジスタの一部又は全部をＰチャネル型のトランジスタとすることも可能である。また、図３（Ａ）に示す構成からトランジスタ１５を削除した構成とすることも可能である。この場合には、回路面積の縮小を図ることが可能である。他方、図３（Ａ）に示すようにトランジスタ１５を設けることによって、データの復元時にノード（Ｎｏｄｅ）を浮遊状態とすることが可能となる。これにより、インバータ１４の状態に依存することなくデータの復元を行うことが可能となる。すなわち、データの復元時にメモリ２に保持されているデータ（電荷）が消失する蓋然性を低減することが可能である。
＜具体例２：図３（Ｂ）＞
図３（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給される配線が共通化されている点を除き、図３（Ａ）に示す半導体装置と同様の構成を有する。具体的には、図３（Ｂ）に示す半導体装置は、図３（Ａ）に示すトランジスタ１１、１３を、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか否か、及びインバータ１４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ１６に置換した構成を有する。
図３（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給される配線が共通化されている点を除き、図３（Ａ）に示す半導体装置と同様の構成を有する。具体的には、図３（Ｂ）に示す半導体装置は、図３（Ａ）に示すトランジスタ１１、１３を、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか否か、及びインバータ１４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ１６に置換した構成を有する。
なお、トランジスタ１６のスイッチングはゲートに入力される入出力制御信号（ＩＮ／ＯＵＴ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ１６は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力する場合及びインバータ１４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。
図３（Ｂ）に示す半導体装置においても図３（Ａ）に示す半導体装置と同様にノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。
なお、図３（Ｂ）では、トランジスタ１６としてＮチャネル型のトランジスタを適用する例について示したが、トランジスタ１６をＰチャネル型のトランジスタとすることも可能である。また、図３（Ｂ）に示す構成からトランジスタ１５を削除した構成とすることも可能である。
＜具体例３：図４（Ａ）＞
図４（Ａ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出力側ではなくインバータ１２の出力側に電気的に接続されている点を除き、図３（Ａ）に示す半導体装置と同様の構成を有する。
図４（Ａ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出力側ではなくインバータ１２の出力側に電気的に接続されている点を除き、図３（Ａ）に示す半導体装置と同様の構成を有する。
図４（Ａ）に示す半導体装置においても図３（Ａ）、（Ｂ）に示す半導体装置と同様にノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。また、図４（Ａ）に示す構成からトランジスタ１５を削除した構成とすることも可能である。
＜具体例４：図４（Ｂ）＞
図４（Ｂ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出力側ではなくインバータ１２の出力側のノード（Ｎｏｄｅ）に電気的に接続されている点を除き、図３（Ｂ）に示す半導体装置と同様の構成を有する。
図４（Ｂ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出力側ではなくインバータ１２の出力側のノード（Ｎｏｄｅ）に電気的に接続されている点を除き、図３（Ｂ）に示す半導体装置と同様の構成を有する。
図４（Ｂ）に示す半導体装置においても図３（Ａ）、（Ｂ）、図４（Ａ）に示す半導体装置と同様にノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。また、図４（Ｂ）に示す構成からトランジスタ１５を削除した構成とすることも可能である。
＜付記＞
なお、本実施例においては、図１（Ａ）に示す回路１としてＳＲＡＭが適用された半導体装置について示したが、回路１としてフリップフロップ又はレジスタなどを適用することも可能である。
なお、本実施例においては、図１（Ａ）に示す回路１としてＳＲＡＭが適用された半導体装置について示したが、回路１としてフリップフロップ又はレジスタなどを適用することも可能である。
本実施例においては、図２を参照して説明した半導体装置の具体例について図５、６を参照して説明する。なお、図５、６は、図２（Ａ）に示す回路３としてＳＲＡＭを適用した場合の半導体装置の回路構成例を示す図である。
＜具体例５：図５（Ａ）＞
図５（Ａ）に示す半導体装置は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力するか否かを選択するトランジスタ３１と、第２のノード（Ｎｏｄｅ２）の電位が入力されるインバータ３２と、インバータ３２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ３３と、インバータ３２の出力信号が入力されるインバータ３４と、第１のノード（Ｎｏｄｅ１）と第２のノード（Ｎｏｄｅ２）を電気的に接続させるか否かを選択するトランジスタ３５と、図２（Ａ）に示すメモリ４とを有する。なお、図１（Ａ）に示す電源電位Ｖ１及び電源電位Ｖ２は、インバータ３２、３４に供給されている。
図５（Ａ）に示す半導体装置は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力するか否かを選択するトランジスタ３１と、第２のノード（Ｎｏｄｅ２）の電位が入力されるインバータ３２と、インバータ３２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ３３と、インバータ３２の出力信号が入力されるインバータ３４と、第１のノード（Ｎｏｄｅ１）と第２のノード（Ｎｏｄｅ２）を電気的に接続させるか否かを選択するトランジスタ３５と、図２（Ａ）に示すメモリ４とを有する。なお、図１（Ａ）に示す電源電位Ｖ１及び電源電位Ｖ２は、インバータ３２、３４に供給されている。
なお、トランジスタ３１のスイッチングはゲートに入力される入力制御信号（ＩＮ＿ＣＴＲＬ）によって制御され、トランジスタ３３のスイッチングはゲートに入力される出力制御信号（ＯＵＴ＿ＣＴＲＬ）によって制御され、トランジスタ３５のスイッチングはゲートに入力される復元制御信号（Ｒｅ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ３１は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ３３は、インバータ３２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ３５は、メモリ２に退避されているデータを用いて第２のノード（Ｎｏｄｅ２）におけるデータを復元する際にオフ状態となり、それ以外の期間（パワーゲーティング期間は除く）においてはオン状態となる。また、トランジスタ３５を第２のノード（Ｎｏｄｅ２）におけるデータを復元する際のみならず入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力する際にもオフ状態としてもよい。
また、復元制御信号（Ｒｅ＿ＣＴＲＬ）として、第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）を適用することも可能である。この場合、回路動作に必要な信号数を削減することが可能である。
図５（Ａ）に示す半導体装置においては、図２（Ａ）、（Ｂ）に示すタイミングチャートに従って動作させることでパワーゲーティングによって消失する第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
なお、図５（Ａ）では、トランジスタ３１、３３、３５としてＮチャネル型のトランジスタを適用する例について示したが、これらのトランジスタの一部又は全部をＰチャネル型のトランジスタとすることも可能である。さらに、トランジスタ３５としてＰチャネル型のトランジスタを適用する場合には、復元制御信号（Ｒｅ＿ＣＴＲＬ）として、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）を適用することも可能である。
＜具体例６：図５（Ｂ）＞
図５（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給される配線が共通化されている点を除き、図５（Ａ）に示す半導体装置と同様の構成を有する。具体的には、図５（Ｂ）に示す半導体装置は、図５（Ａ）に示すトランジスタ３１、３３を、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力するか否か、及びインバータ３４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ３６に置換した構成を有する。
図５（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給される配線が共通化されている点を除き、図５（Ａ）に示す半導体装置と同様の構成を有する。具体的には、図５（Ｂ）に示す半導体装置は、図５（Ａ）に示すトランジスタ３１、３３を、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力するか否か、及びインバータ３４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジスタ３６に置換した構成を有する。
なお、トランジスタ３６のスイッチングはゲートに入力される入出力制御信号（ＩＮ／ＯＵＴ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ３６は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力する場合及びインバータ３４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期間においてはオフ状態となる。
図５（Ｂ）に示す半導体装置においても図５（Ａ）に示す半導体装置と同様に第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
なお、図５（Ｂ）では、トランジスタ３６としてＮチャネル型のトランジスタを適用する例について示したが、トランジスタ３６をＰチャネル型のトランジスタとすることも可能である。
＜具体例７：図６（Ａ）＞
図６（Ａ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ａ）に示す半導体装置と同様の構成を有する。
図６（Ａ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ａ）に示す半導体装置と同様の構成を有する。
図６（Ａ）に示す半導体装置においても図５（Ａ）、（Ｂ）に示す半導体装置と同様に第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
＜具体例８：図６（Ｂ）＞
図６（Ｂ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ｂ）に示す半導体装置と同様の構成を有する。
図６（Ｂ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ｂ）に示す半導体装置と同様の構成を有する。
図６（Ｂ）に示す半導体装置においても図５（Ａ）、（Ｂ）、図６（Ａ）に示す半導体装置と同様に第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
＜付記＞
なお、本実施例においては、図２（Ａ）に示す回路３としてＳＲＡＭが適用された半導体装置について示したが、回路３としてフリップフロップ又はレジスタなどを適用することも可能である。
なお、本実施例においては、図２（Ａ）に示す回路３としてＳＲＡＭが適用された半導体装置について示したが、回路３としてフリップフロップ又はレジスタなどを適用することも可能である。
本実施例においては、上述した半導体装置の構造例について図７〜９を参照して説明する。具体的には、図７〜９は、図１（Ａ）、図２（Ａ）に示す回路１、３に含まれるインバータと、メモリ２、４に含まれるチャネルが酸化物半導体層に形成されるトランジスタ及びキャパシタとが重畳して設けられる場合の構造例を示す図である。なお、図７に示すインバータは回路１、３に含まれる論理ゲートの一例であり、回路１、３がインバータを含む回路に限定される訳ではない。
図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有する。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図７に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。
図７に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及びトランジスタ７５０によってインバータ７６０が構成されている。
なお、ここでは、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加することによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７５５を自己整合的に形成することができる。
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８７に形成された開口においてｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７８８及び絶縁膜６８７に形成された開口においてｐ型不純物領域７５５に接する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０を電気的に接続させる配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び絶縁膜６８７に形成された一対の開口の一方においてｎ型不純物領域７４５に接し、他方においてｐ型不純物領域７５５と接する。
また、絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられている。また、絶縁膜６８６上に配線層６５８が形成されている。なお、配線層６５８は、絶縁膜７８８、絶縁膜６８７、絶縁膜６８６に形成された開口においてゲート配線と電気的に接続されている。そして、ゲート配線は、ゲート絶縁膜７４２上に形成されており、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１となっている。
なお、本発明の半導体装置の構造は図７に示す構成に限定されず、トランジスタ７４０、７５０として、シリサイド（サリサイド）を有するトランジスタ、又は側壁絶縁層を有さないトランジスタを適用してもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の動作の高速化を図ることが可能である。また、低電圧で動作できるため、半導体装置の消費電力の低減を図ることが可能である。
次に、図７の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が設けられている。また、絶縁膜６８４上に、導電層４９１及び配線層６９２が形成されている。なお、配線層６９２は、絶縁膜６８４に形成された開口において配線層６５８と接する。さらに、導電層４９１及び配線層６９２上に絶縁膜４３４が設けられ、その上に絶縁膜４３５が設けられている。
絶縁膜４３５上には、酸化物半導体層４０３が設けられている。そして、酸化物半導体層４０３上に、ドレイン電極層４０５ａ、及びソース電極層４０５ｂが設けられている。酸化物半導体層４０３のうち、ドレイン電極層４０５ａ及びソース電極層４０５ｂと重なっていない領域（チャネル形成領域）上に接してゲート絶縁膜４０２が設けられ、その上にゲート電極層４０１ａ、４０１ｂが設けられている。
また、キャパシタ６９０もトランジスタ６１０と同一の絶縁膜４３５上に工程を増やすことなく形成されており、キャパシタ６９０は、ドレイン電極層４０５ａを一方の電極とし、電極層６９３ａ、６９３ｂをもう一方の電極とし、それらの間に設けられたゲート絶縁膜４０２と同じ工程で形成される絶縁膜６８２を誘電体とするキャパシタである。なお、電極層６９３ａ、６９３ｂはゲート電極層４０１ａ、４０１ｂと同じ工程で形成される。
また、トランジスタ６１０及びキャパシタ６９０上に絶縁膜４０７及び層間絶縁膜４８５が設けられている。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい。
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電気的特性を制御するバッグゲートとして機能する。なお、導電層４９１は静電気に対する静電遮蔽機能も有する。ただし、導電層４９１を用いずともトランジスタ６１０をノーマリーオフのトランジスタとできる場合、又は、トランジスタ６１０をノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。
絶縁膜４３４は半導体装置において下部と上部の間に設けられており、上部のトランジスタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しないように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。また、同様の理由から、ゲート絶縁膜４０２及び絶縁膜４０７としてもこれらの膜を用いることが好ましい。
また、上述した半導体装置の構造として図８、９に示す構造を適用することも可能である。
図８に示す半導体装置の構造は、トランジスタ６１０が設けられている層上に配線層が設けられている点で図７に示す構造と異なる。具体的には、図８に示す半導体装置は、トランジスタ６１０が設けられている層上に設けられている配線層８０１と、層間絶縁膜４８５及び配線層８０１上に設けられている層間絶縁膜８０２と、層間絶縁膜８０２上に設けられている配線層８０３と、層間絶縁膜８０２及び配線層８０３上に設けられている層間絶縁膜８０４とを有する。なお、配線層８０１は、層間絶縁膜４８５及び絶縁膜４０７に形成された開口においてトランジスタ６１０のソース電極層４０５ｂと接する。また、配線層８０３は、層間絶縁膜８０２に形成された開口において配線層８０１と接する。そして、図８に示す半導体装置においては、トランジスタ６１０のソース電極層４０５ｂと、インバータ７６０を構成するトランジスタ７４０のゲート電極層７４１及びトランジスタ７５０のゲート電極層７５１とが配線層８０１及び配線層８０３並びに層間絶縁膜４８５、８０２などに形成される開口に設けられる配線層（図示しない）を介して電気的に接続させることが可能である。なお、図８においては、トランジスタ６１０が設けられている層上に２つの配線層が設けられている構造を示したが、当該配線層を１つ又は３つ以上としてもよい。
図９に示す半導体装置の構造は、トランジスタ６１０が設けられている層と、インバータ７６０（トランジスタ７４０及びトランジスタ７５０）が設けられている層との間に配線層が設けられている点で図７に示す構造と異なる。具体的には、図８に示す半導体装置は、配線層６５８上に設けられている層間絶縁膜９０１と、層間絶縁膜９０１上に設けられている配線層９０２と、層間絶縁膜９０１及び配線層９０２上に設けられている層間絶縁膜９０３と、層間絶縁膜９０３上に設けられている配線層９０４とを有する。なお、配線層９０２は、層間絶縁膜９０１に形成された開口において配線層６５８と接する。また、配線層９０４は、層間絶縁膜９０３に形成された開口において配線層９０２と接し、且つ絶縁膜６８４に形成された開口において配線層６９２と接する。なお、図９においては、トランジスタ６１０が設けられている層と、インバータ７６０（トランジスタ７４０及びトランジスタ７５０）が設けられている層との間に２つの配線層が設けられている構造を示したが、当該配線層を１つ又は３つ以上としてもよい。
本実施例においては、上述した半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路１４２１、アナログベースバンド回路１４２２、デジタルベースバンド回路１４２３、バッテリー１４２４、電源回路１４２５、アプリケーションプロセッサ１４２６、フラッシュメモリ１４３０、ディスプレイコントローラ１４３１、メモリ回路１４３２、ディスプレイ１４３３、タッチセンサ１４３９、音声回路１４３７、キーボード１４３８などより構成されている。ディスプレイ１４３３は表示部１４３４、ソースドライバ１４３５、ゲートドライバ１４３６によって構成されている。アプリケーションプロセッサ１４２６はＣＰＵ１４２７、ＤＳＰ１４２８、インターフェース１４２９を有している。図１０に示す電子機器においては、ＣＰＵ１４２７が上述した半導体装置を有する構成とすることが可能である。
図１１は電子書籍のブロック図である。電子書籍はバッテリー１４５１、電源回路１４５２、マイクロプロセッサ１４５３、フラッシュメモリ１４５４、音声回路１４５５、キーボード１４５６、メモリ回路１４５７、タッチパネル１４５８、ディスプレイ１４５９、ディスプレイコントローラ１４６０によって構成される。図１１に示す電子機器においては、マイクロプロセッサ１４５３が上述した半導体装置を有する構成とすることが可能である。
１ 回路
２ メモリ
３ 回路
４ メモリ
１１ トランジスタ
１２ インバータ
１３ トランジスタ
１４ インバータ
１５ トランジスタ
１６ トランジスタ
２０ キャパシタ
２１ トランジスタ
３１ トランジスタ
３２ インバータ
３３ トランジスタ
３４ インバータ
３５ トランジスタ
３６ トランジスタ
４０ キャパシタ
４１ トランジスタ
４２ トランジスタ
４０１ａ ゲート電極層
４０１ｂ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体層
４０５ａ ドレイン電極層
４０５ｂ ソース電極層
４０７ 絶縁膜
４３４ 絶縁膜
４３５ 絶縁膜
４８５ 層間絶縁膜
４９１ 導電層
６１０ トランジスタ
６４７ 配線層
６５７ 配線層
６５８ 配線層
６８２ 絶縁膜
６８４ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６９０ キャパシタ
６９２ 配線層
６９３ａ 電極層
６９３ｂ 電極層
７００ 基板
７４０ トランジスタ
７４１ ゲート電極層
７４２ ゲート絶縁膜
７４３ チャネル形成領域
７４４ ｎ型不純物領域
７４５ ｎ型不純物領域
７４６ 側壁絶縁層
７４８ 配線層
７５０ トランジスタ
７５１ ゲート電極層
７５２ ゲート絶縁膜
７５３ チャネル形成領域
７５４ ｐ型不純物領域
７５５ ｐ型不純物領域
７５６ 側壁絶縁層
７６０ インバータ
７８８ 絶縁膜
７８９ 素子分離領域
８０１ 配線層
８０２ 層間絶縁膜
８０３ 配線層
８０４ 層間絶縁膜
９０１ 層間絶縁膜
９０２ 配線層
９０３ 層間絶縁膜
９０４ 配線層
１４２１ ＲＦ回路
１４２２ アナログベースバンド回路
１４２３ デジタルベースバンド回路
１４２４ バッテリー
１４２５ 電源回路
１４２６ アプリケーションプロセッサ
１４２７ ＣＰＵ
１４２８ ＤＳＰ
１４２９ インターフェース
１４３０ フラッシュメモリ
１４３１ ディスプレイコントローラ
１４３２ メモリ回路
１４３３ ディスプレイ
１４３４ 表示部
１４３５ ソースドライバ
１４３６ ゲートドライバ
１４３７ 音声回路
１４３８ キーボード
１４３９ タッチセンサ
１４５１ バッテリー
１４５２ 電源回路
１４５３ マイクロプロセッサ
１４５４ フラッシュメモリ
１４５５ 音声回路
１４５６ キーボード
１４５７ メモリ回路
１４５８ タッチパネル
１４５９ ディスプレイ
１４６０ ディスプレイコントローラ
２ メモリ
３ 回路
４ メモリ
１１ トランジスタ
１２ インバータ
１３ トランジスタ
１４ インバータ
１５ トランジスタ
１６ トランジスタ
２０ キャパシタ
２１ トランジスタ
３１ トランジスタ
３２ インバータ
３３ トランジスタ
３４ インバータ
３５ トランジスタ
３６ トランジスタ
４０ キャパシタ
４１ トランジスタ
４２ トランジスタ
４０１ａ ゲート電極層
４０１ｂ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体層
４０５ａ ドレイン電極層
４０５ｂ ソース電極層
４０７ 絶縁膜
４３４ 絶縁膜
４３５ 絶縁膜
４８５ 層間絶縁膜
４９１ 導電層
６１０ トランジスタ
６４７ 配線層
６５７ 配線層
６５８ 配線層
６８２ 絶縁膜
６８４ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６９０ キャパシタ
６９２ 配線層
６９３ａ 電極層
６９３ｂ 電極層
７００ 基板
７４０ トランジスタ
７４１ ゲート電極層
７４２ ゲート絶縁膜
７４３ チャネル形成領域
７４４ ｎ型不純物領域
７４５ ｎ型不純物領域
７４６ 側壁絶縁層
７４８ 配線層
７５０ トランジスタ
７５１ ゲート電極層
７５２ ゲート絶縁膜
７５３ チャネル形成領域
７５４ ｐ型不純物領域
７５５ ｐ型不純物領域
７５６ 側壁絶縁層
７６０ インバータ
７８８ 絶縁膜
７８９ 素子分離領域
８０１ 配線層
８０２ 層間絶縁膜
８０３ 配線層
８０４ 層間絶縁膜
９０１ 層間絶縁膜
９０２ 配線層
９０３ 層間絶縁膜
９０４ 配線層
１４２１ ＲＦ回路
１４２２ アナログベースバンド回路
１４２３ デジタルベースバンド回路
１４２４ バッテリー
１４２５ 電源回路
１４２６ アプリケーションプロセッサ
１４２７ ＣＰＵ
１４２８ ＤＳＰ
１４２９ インターフェース
１４３０ フラッシュメモリ
１４３１ ディスプレイコントローラ
１４３２ メモリ回路
１４３３ ディスプレイ
１４３４ 表示部
１４３５ ソースドライバ
１４３６ ゲートドライバ
１４３７ 音声回路
１４３８ キーボード
１４３９ タッチセンサ
１４５１ バッテリー
１４５２ 電源回路
１４５３ マイクロプロセッサ
１４５４ フラッシュメモリ
１４５５ 音声回路
１４５６ キーボード
１４５７ メモリ回路
１４５８ タッチパネル
１４５９ ディスプレイ
１４６０ ディスプレイコントローラ
Claims (6)
- データを保持することが可能な揮発性の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成されるトランジスタと、を有し、
前記トランジスタは、
前記パワーゲーティング期間が開始される前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記パワーゲーティング期間経過後にオン状態となってから再度パワーゲーティング期間が開始される前までに渡ってオン状態を維持する、ことを繰り返す半導体装置の駆動方法。 - データを保持することが可能な揮発性の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成されるトランジスタと、を有し、
前記トランジスタは、
前記パワーゲーティング期間が開始される際にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記パワーゲーティング期間経過後にオン状態となってから再度パワーゲーティング期間が開始されるまでに渡ってオン状態を維持する、ことを繰り返す半導体装置の駆動方法。 - 請求項１又は請求項２において、
前記パワーゲーティング期間経過後に前記トランジスタがオン状態となる際に前記保持ノードを浮遊状態とする半導体装置の駆動方法。 - それぞれにおいて同一のデータを保持することが可能な揮発性の第１の保持ノード及び第２の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記第１の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第１のトランジスタと、
前記第２の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第２のトランジスタと、を有し、
前記第１のトランジスタは、
前記パワーゲーティング期間が開始される前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記パワーゲーティング期間経過後にオン状態となってから再度パワーゲーティング期間が開始される前までに渡ってオン状態を維持する、ことを繰り返し、
前記第２のトランジスタは、
前記パワーゲーティング期間が開始される前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記第１のトランジスタのゲートには、前記パワーゲーティング期間以外の期間に渡って前記第２のトランジスタのゲートに供給される信号の反転信号が供給される半導体装置の駆動方法。 - それぞれにおいて同一のデータを保持することが可能な揮発性の第１の保持ノード及び第２の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記第１の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第１のトランジスタと、
前記第２の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第２のトランジスタと、を有し、
前記第１のトランジスタは、
前記パワーゲーティング期間が開始される際にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記パワーゲーティング期間経過後にオン状態となってから再度パワーゲーティング期間が開始されるまでに渡ってオン状態を維持する、ことを繰り返し、
前記第２のトランジスタは、
前記パワーゲーティング期間が開始される前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持し、
前記第１のトランジスタのゲートには、前記パワーゲーティング期間以外の期間に渡って前記第２のトランジスタのゲートに供給される信号の反転信号が供給される半導体装置の駆動方法。 - 請求項４又は請求項５において、
前記パワーゲーティング期間経過後に前記第２のトランジスタがオン状態となる際に前記第２の保持ノードを浮遊状態とする半導体装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012109004A JP5917285B2 (ja) | 2012-05-11 | 2012-05-11 | 半導体装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012109004A JP5917285B2 (ja) | 2012-05-11 | 2012-05-11 | 半導体装置の駆動方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016074881A Division JP6231603B2 (ja) | 2016-04-04 | 2016-04-04 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2013236344A JP2013236344A (ja) | 2013-11-21 |
| JP2013236344A5 JP2013236344A5 (ja) | 2015-06-25 |
| JP5917285B2 true JP5917285B2 (ja) | 2016-05-11 |
Family
ID=49762074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012109004A Active JP5917285B2 (ja) | 2012-05-11 | 2012-05-11 | 半導体装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5917285B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015030150A1 (en) | 2013-08-30 | 2015-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage circuit and semiconductor device |
| JP2015180994A (ja) * | 2014-03-06 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| DE112015002911T5 (de) * | 2014-06-20 | 2017-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
| KR102341741B1 (ko) * | 2014-10-10 | 2021-12-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
| JP2000077982A (ja) * | 1998-08-27 | 2000-03-14 | Kobe Steel Ltd | 半導体集積回路 |
| JP2006050208A (ja) * | 2004-08-04 | 2006-02-16 | Denso Corp | 電源瞬断対応論理回路 |
| JP5182291B2 (ja) * | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
| CN104658598B (zh) * | 2009-12-11 | 2017-08-11 | 株式会社半导体能源研究所 | 半导体器件、逻辑电路和cpu |
| KR102712211B1 (ko) * | 2009-12-25 | 2024-10-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 메모리 장치, 반도체 장치, 및 전자 장치 |
| JP5859839B2 (ja) * | 2011-01-14 | 2016-02-16 | 株式会社半導体エネルギー研究所 | 記憶素子の駆動方法、及び、記憶素子 |
-
2012
- 2012-05-11 JP JP2012109004A patent/JP5917285B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013236344A (ja) | 2013-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10511309B1 (en) | Method and device to speed-up leakage based PUF generators under extreme operation conditions | |
| TWI763952B (zh) | 半導體裝置及動態邏輯電路 | |
| US8436431B2 (en) | Semiconductor device including gate and three conductor electrodes | |
| JP2008521249A (ja) | スケーラブル集積論理および不揮発性メモリ | |
| TWI608604B (zh) | 有袋部的ｐ穿隧場效電晶體裝置 | |
| US20130148243A1 (en) | Esd protecting circuit and semiconductor device including the same | |
| JP2011514657A (ja) | ボディ制御ダブルチャネルトランジスタおよびこれを備える回路 | |
| US20200220024A1 (en) | Charge trap layer in back-gated thin-film transistors | |
| TW201519231A (zh) | 半導體裝置 | |
| JP5917285B2 (ja) | 半導体装置の駆動方法 | |
| JP2004288978A (ja) | 半導体集積装置 | |
| JPH1032259A (ja) | 半導体装置 | |
| TWI260779B (en) | Logic switch and circuits utilizing the switch | |
| US8928056B2 (en) | Nonvolatile semiconductor memory device | |
| TW201729353A (zh) | 非揮發性記憶體及其製造方法 | |
| US9406673B2 (en) | Semiconductor component with transistor | |
| US9559178B2 (en) | Non-volatile memory (NVM) cell and device structure integration | |
| US20170125402A1 (en) | Semiconductor device | |
| JP2006270027A (ja) | 半導体装置および相補形ｍｉｓ論理回路 | |
| JP6231603B2 (ja) | 半導体装置 | |
| TW200950059A (en) | Semiconductor device | |
| KR100540404B1 (ko) | 반도체 장치 | |
| KR102655329B1 (ko) | 커패시터 구조물 | |
| US9431289B2 (en) | Method and structure to reduce FET threshold voltage shift due to oxygen diffusion | |
| JP3998098B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150501 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150501 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160406 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5917285 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |