JP5989482B2 - 電源切替え回路 - Google Patents

Description

本発明は、ボルテージレギュレータの電圧と電池の電圧を切り替えて出力する電源切替え回路に関する。

図９は、従来の電源切替え回路を示す回路図である。
従来の電源切替え回路は、電圧検出回路９０３と、誤差増幅回路９０４と、基準電圧回路９０８と、抵抗９０６、９０７と、ＰＭＯＳトランジスタ９０１、９０２、９０５と、ダイオード９０９、９１０と、入力端子９１１、９１２と、出力端子９１３と、グラウンド端子１００で構成されている。

入力端子９１１に入力される電圧をＶ１とし、入力端子９１２に入力される電圧をＶ２とする。Ｖ１電圧が上昇し、その電圧が電圧検出器９０３の設定された電圧を越えると出力端子９１３の出力は高電圧レベルになる。その結果、ＰＭＯＳトランジスタ９０５はオフし、ＰＭＯＳトランジスタ９０１と抵抗９０６、９０７と誤差増幅回路９０４とＰＭＯＳトランジスタ９０２はボルテージレギュレータとして動作し、出力端子９１３から安定化された一定の電圧が出力される。

誤差増幅回路９０４の正電源に現れる電圧は、ダイオード９０９、９１０の接続点から供給しているのでスイッチ動作にかかわらず、電圧Ｖ１と電圧Ｖ２のどちらか高い電圧となる。従って、誤差増幅回路９０４はスイッチ動作及び負荷変動にかかわらず安定動作する。逆に入力端子９１１の電圧Ｖ１が降下し、電圧検出回路９０３の出力端子の出力が低電圧レベルに反転すると、ＰＭＯＳトランジスタ９０５はオンする。ＰＭＯＳトランジスタ９０１は、ＰＭＯＳトランジスタ９０２がオンしＰＭＯＳトランジスタ９０１のゲートが高電圧レベルになるためオフする。したがって、出力端子９１３には入力端子９１２の電圧Ｖ２が出力される（例えば、特許文献１参照）。

特開平６−２４４６９７号公報

しかしながら、従来の電源切替え回路では、以下のような課題があった。
入力端子９１１の電圧（電圧Ｖ１）が低くて、ボルテージレギュレータのＰＭＯＳトランジスタ９０１をオフしているとき、ＰＭＯＳトランジスタ９０１にチャネルが存在しない。すなわち、ＰＭＯＳトランジスタ９０２がオフした直後は、ＰＭＯＳトランジスタ９０１は負荷電流が流せない。従って、出力端子９１３に負荷を接続した状態で、電源をボルテージレギュレータに切り替えると、出力端子９１３にアンダーシュートなどの電圧変動が生じる。

本発明は、上記課題に鑑みてなされ、電源切り替え時に出力端子に発生するアンダーシュートなどの電圧変動を抑制することができる電源切替え回路を提供する。

従来の課題を解決するため、本発明の電源切替え回路は以下のような構成とした。
第一の電源端子から出力端子に流れる電流に比例したレプリカ電流を生成するレプリカ電流生成回路と、基準電圧回路と誤差増幅回路と出力トランジスタと分圧回路とで構成され、第二の電源端子の電圧で動作するボルテージレギュレータと、レプリカ電流をボルテージレギュレータの出力トランジスタに流すカレントミラー回路とで構成した。

本発明の電源切替え回路は、電源切り替え時に出力端子に発生するアンダーシュートなどの電圧変動を抑制することができる。

第一の実施形態の電源切替え回路を示す回路図である。 第一の実施形態で用いるアンプの第一の実施例を示す回路図である。 第一の実施形態で用いるアンプの第二の実施例を示す回路図である。 第一の実施形態のタイミングチャートを示す図である。 第二の実施形態の電源切替え回路を示す回路図である。 第二の実施形態のタイミングチャートを示す図である。 第三の実施形態の電源切替え回路を示す回路図である。 第三の実施形態のタイミングチャートを示す図である。 従来のボルテージレギュレータを示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
電源切替え回路は、例えば、第一の電源端子１０１にＵＳＢケーブルの電圧が入力され、第二の電源端子１２６に電池が接続される。また例えば、第一の電源端子１０１にメインの大容量電池が接続され、第二の電源端子１２６は補助の電池が接続される。すなわち、第一の電源端子１０１は、比較的高い電圧であったり、高容量であったりするが、普段は取り外されていたり、取り外される可能性がある電源が接続される。そして、その電源の電圧は、ボルテージレギュレータを介して出力端子に出力される。また、第二の電源端子１２６は、常に電源が接続されている。電源切替え回路は、第一の電源端子１０１に電源が接続されると、第二の電源端子１２６の電源の電圧からボルテージレギュレータの電圧に切り替えて出力する。

＜第一の実施形態＞
図１は、第一の実施形態の電源切替え回路の回路図である。
第一の実施形態の電源切替え回路は、誤差増幅回路１０３と、アンプ１１９と、基準電圧回路１０２と、ＰＭＯＳトランジスタ１０４、１１１、１１２、１１３、１１４、１１８、１２０、１２１と、ＮＭＯＳトランジスタ１１５、１１６、１１７と、抵抗１０５、１０６と、グラウンド端子１００と、出力端子１２７と、第一の電源端子１０１と、端子ＣＯＮＴ＿ＥＲ２、ＣＯＮＴ＿ＥＲ１、ＣＯＮＴ＿ＶＤＤＸ、ＣＯＮＴ＿ＮＳＷ、ＣＯＮＴ＿ＢＡＴＸ、ＥＮと、第二の電源端子１２６と、を備えている。本実施形態では、第二の電源端子１２６に電池１０７が接続され、出力端子１２７に負荷抵抗１０８と負荷容量１０９が接続されている、として説明する。

図２は、アンプ１１９の回路構成を示す回路図である。アンプ１１９は、ＰＭＯＳトランジスタ２０１、２０２と、バイアス回路２０３、２０４と、反転入力端子ＩＮ−と、非反転入力端子ＩＮ＋と、出力端子ＯＵＴで構成されている。

誤差増幅回路１０３、基準電圧回路１０２、ＰＭＯＳトランジスタ１０４、抵抗１０５、１０６でボルテージレギュレータを構成する。アンプ１１９、ＰＭＯＳトランジスタ１１３、１２１、１１８でレプリカ電流生成回路を構成する。

次に、第一の実施形態の電源切替え回路の接続について説明する。誤差増幅回路１０３は、反転入力端子は基準電圧回路１０２の一方の端子に接続され、非反転入力端子は抵抗１０５及び１０６の接続点に接続され、出力端子はＰＭＯＳトランジスタ１１４のソースに接続される。基準電圧回路１０２のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１４は、ゲートは端子ＣＯＮＴ＿ＥＲ２に接続され、ドレインはＰＭＯＳトランジスタ１１１のソースとＰＭＯＳトランジスタ１０４のゲートに接続される。ＰＭＯＳトランジスタ１０４は、ソースは第一の電源端子１０１に接続され、ドレインはＰＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ１１２のソースとＮＭＯＳトランジスタ１１６のドレインに接続される。ＰＭＯＳトランジスタ１１１のゲートは端子ＣＯＮＴ＿ＥＲ１に接続される。ＰＭＯＳトランジスタ１１２は、ゲートは端子ＣＯＮＴ＿ＶＤＤＸに接続され、ドレインは抵抗１０５のもう一方の端子と出力端子１２７に接続される。ＮＭＯＳトランジスタ１１５は、ゲートは端子ＣＯＮＴ＿ＮＳＷに接続され、ソースはグラウンド端子１００に接続され、ドレインは抵抗１０６のもう一方の端子に接続される。アンプ１１９は、非反転入力端子は出力端子１２７とＰＭＯＳトランジスタ１２１のドレインに接続され、反転入力端子はＰＭＯＳトランジスタ１１８のソースとＰＭＯＳトランジスタ１１３のドレインに接続され、出力端子はＰＭＯＳトランジスタ１１８のゲートに接続される。ＰＭＯＳトランジスタ１１３は、ゲートは端子ＣＯＮＴ＿ＢＡＴＸに接続され、ソースは第二の電源端子１２６に接続される。ＰＭＯＳトランジスタ１２１は、ゲートは端子ＣＯＮＴ＿ＢＡＴＸに接続され、ソースは第二の電源端子１２６に接続される。ＰＭＯＳトランジスタ１２０は、ゲートは端子ＥＮに接続され、ソースはＰＭＯＳトランジスタ１１８のドレインに接続され、ドレインはＮＭＯＳトランジスタ１１７のドレイン及びゲートに接続される。ＮＭＯＳトランジスタ１１７のソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１６は、ゲートはＮＭＯＳトランジスタ１１７のゲートに接続され、ソースはグラウンド端子１００に接続される。電池１０７は、正極は第二の電源端子１２６に接続され、負極はグラウンド端子１００に接続される。負荷抵抗１０８は、一方の端子は出力端子１２７に接続され、もう一方の端子はグラウンド端子１００に接続される。負荷容量１０９は、一方の端子は出力端子１２７に接続され、もう一方の端子はグラウンド端子１００に接続される。

図２に示すアンプ１１９の接続について説明する。ＰＭＯＳトランジスタ２０１は、ゲートはＰＭＯＳトランジスタ２０２のゲート及びドレインに接続され、ドレインは出力端子ＯＵＴとバイアス回路２０３の一方の端子に接続され、ソースは反転入力端子ＩＮ−に接続される。バイアス回路２０３のもう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２０２は、ドレインはバイアス回路２０４の一方の端子に接続され、ソースは非反転入力端子ＩＮ＋に接続される。バイアス回路２０４のもう一方の端子はグラウンド端子１００に接続される。

次に、第一の実施形態の電源切替え回路の動作について説明する。図４は第一の実施形態の電源切替え回路のタイミングチャートを示した図である。

期間Ａでは、第一の電源端子１０１に電源が接続され、電圧ＶＤＤが立ち上っている。端子ＣＯＮＴ＿ＢＡＴＸには、電圧がＬｏｗとなる信号が入力される。ＰＭＯＳトランジスタ１１３、１２１は、オンするが抵抗領域で動作する。従って、出力端子１２７の電圧ＶＯＵＴは、電池１０７の電圧ＶＢＡＴから負荷電流とＰＭＯＳトランジスタ１２１のオン抵抗に応じて電圧降下した電圧が出力される。

期間Ｂでは、電圧ＶＤＤが立ち上がり電圧ＶＤＥＴを上回ると端子ＥＮに電圧がＬｏｗとなる信号が入力され、ＰＭＯＳトランジスタ１２０とバイアス回路２０３、２０４をオンさせアンプ１１９を動作させる。ＰＭＯＳトランジスタ１２１は抵抗領域で動作するため、ＰＭＯＳトランジスタ１２１のドレインは電池１０７からの電流量に応じた電圧降下が発生する。ＰＭＯＳトランジスタ１１３はＰＭＯＳトランジスタ１２１と同じもしくは小さいサイズで同じ構成をしており、ＰＭＯＳトランジスタ１２１と同様に抵抗領域で動作する。アンプ１１９は非反転入力端子の電圧と反転入力端子の電圧が同じになるようにＰＭＯＳトランジスタ１１８を制御し、ＰＭＯＳトランジスタ１１３にＰＭＯＳトランジスタ１２１のサイズに比例した電流を流す。ＰＭＯＳトランジスタ１１３に流れる電流をレプリカ電流と呼び、電池１０７が出力端子１２７を介して負荷抵抗１０８に流す電流に比例した電流である。ＮＭＯＳトランジスタ１１７とＮＭＯＳトランジスタ１１６はカレントミラー回路を構成している。端子ＣＯＮＴ＿ＥＲ１には電圧がＬｏｗとなる信号が入力されＰＭＯＳトランジスタ１１１はオンしているので、ＰＭＯＳトランジスタ１０４はゲートとドレインが接続されてダイオード接続される。ＰＭＯＳトランジスタ１０４は、この状態でカレントミラー回路を介してレプリカ電流が流されるため、ゲート容量にはレプリカ電流を流すための電圧が保持される。

次に、ＰＭＯＳトランジスタ１０４にレプリカ電流が流れ、ゲート容量にはレプリカ電流を流すための電圧が保持される時間が経過した後、端子ＣＯＮＴ＿ＮＳＷ、端子ＣＯＮＴ＿ＥＲ１に電圧がＨｉｇｈとなる信号が入力され、ＰＭＯＳトランジスタ１１１がオフしＮＭＯＳトランジスタ１１５がオンする。こうして、誤差増幅回路１０３の非反転入力端子に出力端子１２７の電圧を抵抗１０５、１０６で分圧した電圧が入力される。また、ＰＭＯＳトランジスタ１１１はオフするが、ＰＭＯＳトランジスタ１０４のゲート容量によって保持された電圧により、しばらくの間ＰＭＯＳトランジスタ１０４にはレプリカ電流が流れ続ける。

期間Ｃでは、端子ＥＮと端子ＣＯＮＴ＿ＢＡＴＸに電圧がＨｉｇｈとなる信号が入力され、ＰＭＯＳトランジスタ１１３、１２１、１２０とアンプ１１９がオフする。こうして、出力端子１２７へ電池１０７からの供給が遮断される。また、レプリカ電流がＮＭＯＳトランジスタ１１７へ流れることも遮断される。

期間Ｄでは、端子ＣＯＮＴ＿ＶＤＤＸと端子ＣＯＮＴ＿ＥＲ２に電圧がＬｏｗとなる信号が入力され、ＰＭＯＳトランジスタ１１４とＰＭＯＳトランジスタ１１２をオンさせる。こうして、ボルテージレギュレータが起動し出力端子１２７へボルテージレギュレータの出力電圧が出力される。期間Ｂで電池１０７への電流経路となるＰＭＯＳトランジスタ１２１をオフしているため、ボルテージレギュレータの出力電圧が電池１０７へ逆流することを防ぐことができる。また、出力端子１２７の電圧は負荷容量１０９によってしばらく保持されるため、期間Ｃの時間を短くすることで出力電圧が降下することを防ぐことができる。

ＰＭＯＳトランジスタ１０４のゲート容量によってレプリカ電流を流すための電圧が保持されているため、急激にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができる。また、ボルテージレギュレータの出力電圧が電池電圧ＶＢＡＴより大きければ、期間Ｃにおいて誤差増幅回路１０３の反転入力端子の電圧は非反転入力端子の電圧より大きいため、切り替え時にアンダーシュートの発生を抑えることができる。

なお、アンプ１１９は図２に示す構成のアンプを用いて説明したが、図３のような通常のアンプを用いて、バイアス電流を端子ＥＮの信号でオンオフできるようにすれば他の構成を用いてもよい。

以上により、第一の実施形態の電源切替え回路は、出力端子１２７の電圧を切り替える前にレプリカ電流をＰＭＯＳトランジスタ１０４に予め流すことで、ＰＭＯＳトランジスタ１０４のゲートにレプリカ電流を流すためのゲート電圧を保持する。そして、出力電圧切り替え時にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができ、出力端子１２７にアンダーシュートが発生することを防ぐことができる。

＜第二の実施形態＞
図５は、第二の実施形態の電源切替え回路の回路図である。図１との違いはＰＭＯＳトランジスタ１１１、１１４、１１５と端子ＣＯＮＴ＿ＮＳＷ、ＣＯＮＴ＿ＥＲ１、ＣＯＮＴ＿ＥＲ２を削除し、ＰＭＯＳトランジスタ５１１、５１２と端子ＣＯＮＴ＿ＶＤＤを追加した点である。

次に、第二の実施形態の電源切替え回路の接続について説明する。ＰＭＯＳトランジスタ５１１は、ゲートは端子ＣＯＮＴ＿ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ５１２のドレインと抵抗１０５との接続点に接続され、ソースはＰＭＯＳトランジスタ１０４のドレインとＰＭＯＳトランジスタ１１２のソースの接続点に接続される。ＰＭＯＳトランジスタ５１２は、ゲートは端子ＣＯＮＴ＿ＶＤＤＸに接続され、ソースは出力端子１２７に接続される。抵抗１０６は、一方の端子は抵抗１０５に接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０４のゲートは誤差増幅回路１０３の出力に接続される。他は図１の第一の実施形態の電源切替え回路と同じである。

次に、第二の実施形態の電源切替え回路の動作について説明する。図６は第二の実施形態の電源切替え回路のタイミングチャートを示した図である。

期間Ａでは、第一の電源端子１０１に電源が接続され、電圧ＶＤＤが立ち上っている。端子ＣＯＮＴ＿ＢＡＴＸには、電圧がＬｏｗとなる信号が入力される。ＰＭＯＳトランジスタ１１３、１２１は、オンするが抵抗領域で動作する。従って、出力端子１２７の電圧ＶＯＵＴは、電池１０７の電圧ＶＢＡＴから負荷電流とＰＭＯＳトランジスタ１２１のオン抵抗に応じて電圧降下した電圧が出力される。

端子ＣＯＮＴ＿ＶＤＤには電圧がＬｏｗとなる信号が入力されているためＰＭＯＳトランジスタ５１１はオンし、誤差増幅回路１０３、基準電圧回路１０２、ＰＭＯＳトランジスタ１０４、抵抗１０５、１０６で構成するボルテージレギュレータが起動する。

期間Ｂでは、電圧ＶＤＤが立ち上がり電圧ＶＤＥＴを上回ると端子ＥＮに電圧がＬｏｗとなる信号が入力され、ＰＭＯＳトランジスタ１２０とバイアス回路２０３、２０４をオンさせアンプ１１９を動作させる。ＰＭＯＳトランジスタ１２１は抵抗領域で動作するため、ＰＭＯＳトランジスタ１２１のドレインは電池１０７からの電流量に応じた電圧降下が発生する。ＰＭＯＳトランジスタ１１３はＰＭＯＳトランジスタ１２１と同じもしくは小さいサイズで同じ構成をしており、ＰＭＯＳトランジスタ１２１と同様に抵抗領域で動作する。アンプ１１９は非反転端子の電圧と反転端子の電圧が同じになるようにＰＭＯＳトランジスタ１１８を制御し、ＰＭＯＳトランジスタ１１３にＰＭＯＳトランジスタ１２１のサイズに比例した電流を流す。ＰＭＯＳトランジスタ１１３に流れる電流をレプリカ電流と呼び、電池１０７が出力端子１２７を介して負荷抵抗１０８によって流れる電流に比例した電流である。ＮＭＯＳトランジスタ１１７とＮＭＯＳトランジスタ１１６はカレントミラー回路を構成しており、ＰＭＯＳトランジスタ１１３に流れるレプリカ電流をミラーしてＰＭＯＳトランジスタ１０４にレプリカ電流を流す。

期間Ｃでは、端子ＥＮと端子ＣＯＮＴ＿ＢＡＴＸと端子ＣＯＮＴ＿ＶＤＤに電圧がＨｉｇｈとなる信号が入力され、端子ＣＯＮＴ＿ＶＤＤＸに電圧がＬｏｗとなる信号が入力される。そして、ＰＭＯＳトランジスタ１１３、１２１、１２０、５１１とアンプ１１９がオフし、ＰＭＯＳトランジスタ１１２、５１２がオンする。こうして、出力端子１２７へ電池１０７からの供給が遮断される。また、レプリカ電流がＰＭＯＳトランジスタ１０４へ流れることも遮断され、出力端子１２７へボルテージレギュレータの出力が供給される。ＰＭＯＳトランジスタ１０４はゲートにレプリカ電流を流すための電圧が保持されているため、急激にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができる。また、ボルテージレギュレータの出力電圧が電池電圧ＶＢＡＴより大きければ、期間Ｃにおいて誤差増幅回路１０３の反転入力端子の電圧は非反転入力端子の電圧より大きいため、切り替え時にアンダーシュートの発生を抑えることができる。

なお、アンプ１１９は図２に示す構成のアンプを用いて説明したが、図３のような通常のアンプを用いて、バイアス電流を端子ＥＮの信号でオンオフできるようにすれば他の構成を用いてもよい。

以上により、第二の実施形態の電源切替え回路は、出力端子１２７の電圧を切り替える前にレプリカ電流をＰＭＯＳトランジスタ１０４に予め流すことで、ＰＭＯＳトランジスタ１０４のゲートにレプリカ電流を流すためのゲート電圧を保持する。そして、出力電圧切り替え時にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができ、出力電圧切り替え時に出力端子１２７にアンダーシュートが発生することを防ぐことができる。

＜第三の実施形態＞
図７は、第三の実施形態の電源切替え回路の回路図である。図１との違いはＰＭＯＳトランジスタ１１４を削除し、ＮＭＯＳトランジスタ７１１、７１２と容量７１３を追加し、ＰＭＯＳトランジスタ１１１の接続を変更した点である。

次に、第三の実施形態の電源切替え回路の接続について説明する。ＮＭＯＳトランジスタ７１１は、ゲートは端子ＣＯＮＴ＿ＥＲ２に接続され、ドレインはＮＭＯＳトランジスタ１１６のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ７１２は、ゲートは端子ＣＯＮＴ＿ＥＲ１に接続され、ソースはＮＭＯＳトランジスタ１１６のゲートに接続され、ドレインはＮＭＯＳトランジスタ１１７のゲートおよびドレインに接続される。容量７１３は、一方の端子はＮＭＯＳトランジスタ１１６のゲートに接続され、もう一方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１１は、ゲートは端子ＣＯＮＴ＿ＥＲ２に接続され、ドレインはＰＭＯＳトランジスタ１０４のドレインに接続され、ソースは誤差増幅回路１０３の出力とＰＭＯＳトランジスタ１０４のゲートに接続される。他は図１の第一の実施形態の電源切替え回路と同じである。

次に、第三の実施形態の電源切替え回路の動作について説明する。図８は第三の実施形態の電源切替え回路のタイミングチャートを示した図である。

期間Ａでは、第一の電源端子１０１に電源が接続され、電圧ＶＤＤが立ち上っている。端子ＣＯＮＴ＿ＢＡＴＸには、電圧がＬｏｗとなる信号が入力される。ＰＭＯＳトランジスタ１１３、１２１は、オンするが抵抗領域で動作する。従って、出力端子１２７の電圧ＶＯＵＴは、電池１０７の電圧ＶＢＡＴから負荷電流とＰＭＯＳトランジスタ１２１のオン抵抗に応じて電圧降下した電圧が出力される。

期間Ｂでは、電圧ＶＤＤが立ち上がり電圧ＶＤＥＴを上回ると端子ＥＮに電圧がＬｏｗとなる信号が入力され、ＰＭＯＳトランジスタ１２０とバイアス回路２０３、２０４をオンさせアンプ１１９を動作させる。ＰＭＯＳトランジスタ１２１は抵抗領域で動作するため、ＰＭＯＳトランジスタ１２１のドレインは電池１０７からの電流量に応じた電圧降下が発生する。ＰＭＯＳトランジスタ１１３はＰＭＯＳトランジスタ１２１と同じもしくは小さいサイズで同じ構成をしており、ＰＭＯＳトランジスタ１２１と同様に抵抗領域で動作する。アンプ１１９は非反転端子の電圧と反転端子の電圧が同じになるようにＰＭＯＳトランジスタ１１８を制御し、ＰＭＯＳトランジスタ１１３にＰＭＯＳトランジスタ１２１のサイズに比例した電流を流す。ＰＭＯＳトランジスタ１１３に流れる電流をレプリカ電流と呼び、電池１０７が出力端子１２７を介して負荷抵抗１０８によって流れる電流に比例した電流である。

端子ＣＯＮＴ＿ＥＲ１には電圧がＨｉｇｈとなる信号が入力されているため、ＮＭＯＳトランジスタ７１２はオンしておりＮＭＯＳトランジスタ１１７のゲートおよびドレインと容量７１３が接続されカレントミラーを構成する。こうして、容量７１３にはＮＭＯＳトランジスタ１１６にレプリカ電流を流すための電圧が保持され、レプリカ電流がＮＭＯＳトランジスタ１１６にミラーされる。また、端子ＣＯＮＴ＿ＥＲ２には電圧がＬｏｗとなる信号が入力されているため、ＰＭＯＳトランジスタ１１１はオンしておりゲートとドレインが接続されてダイオード接続されている。この状態でＰＭＯＳトランジスタ１０４にレプリカ電流が流される。また、ＰＭＯＳトランジスタ１０４のゲートにはレプリカ電流を流すための電圧が保持される。

次に、端子ＣＯＮＴ＿ＮＳＷには電圧がＨｉｇｈとなる信号が入力され、端子ＣＯＮＴ＿ＥＲ１には電圧がＬｏｗとなる信号が入力され、ＮＭＯＳトランジスタ１１５がオンされＮＭＯＳトランジスタ７１２はオフされる。こうして、誤差増幅回路１０３の非反転入力端子に出力端子１２７の電圧を抵抗１０５、１０６で分圧した電圧が入力される。ＮＭＯＳトランジスタ７１２がオフすることによってカレントミラー回路を構成できなくなりレプリカ電流をミラーできなくなる。しかし、容量７１３によってＮＭＯＳトランジスタ１１６のレプリカ電流は保たれ、しばらくの間ＰＭＯＳトランジスタ１０４にレプリカ電流を流すことができる。

期間Ｃでは、端子ＥＮと端子ＣＯＮＴ＿ＢＡＴＸに電圧がＨｉｇｈとなる信号が入力され、ＰＭＯＳトランジスタ１１３、１２１、１２０とアンプ１１９がオフする。こうして、出力端子１２７へ電池１０７からの供給が遮断される。

期間Ｄでは、端子ＣＯＮＴ＿ＶＤＤＸに電圧がＬｏｗとなる信号が、端子ＣＯＮＴ＿ＥＲ２には電圧がＨｉｇｈとなる信号が入力され、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ７１１をオンさせ、ＰＭＯＳトランジスタ１１１をオフさせる。こうして、ボルテージレギュレータが起動し出力端子１２７へボルテージレギュレータの出力電圧が出力される。期間Ｃで電池１０７から出力端子１２７への電流経路となるＰＭＯＳトランジスタ１２１をオフしているため、ボルテージレギュレータの出力電圧が電池１０７へ逆流することを防ぐことができる。また、出力端子１２７の電圧は負荷容量１０９によってしばらく保持されるため、期間Ｃの時間を短くすることで出力電圧が降下することを防ぐことができる。ＰＭＯＳトランジスタ１０４はゲートにレプリカ電流を流すための電圧が保持されているため、急激にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができる。また、ボルテージレギュレータの出力電圧が電池電圧ＶＢＡＴより大きければ、期間Ｃにおいて誤差増幅回路１０３の反転入力端子の電圧は非反転入力端子の電圧より大きいため、切り替え時にアンダーシュートの発生を抑えることができる。

なお、アンプ１１９は図２に示す構成のアンプを用いて説明したが、図３のような通常のアンプを用いて、バイアス電流を端子ＥＮの信号でオンオフできるようにすれば他の構成を用いてもよい。

以上により、第三の実施形態の電源切替え回路は、出力端子１２７の電圧を切り替える前にレプリカ電流をＰＭＯＳトランジスタ１０４に予め流すことで、ＰＭＯＳトランジスタ１０４のゲートにレプリカ電流を流すためのゲート電圧を保持する。そして、出力電圧切り替え時にボルテージレギュレータの出力に負荷電流が変動するような動作を止める事ができ、出力電圧切り替え時に出力端子１２７にアンダーシュートが発生することを防ぐことができる。

１００ グラウンド端子
１０１ 電源端子
１０２、７０８ 基準電圧回路
１０３、７０４ 誤差増幅回路
１０７ 電池
１１９ アンプ
１２７、７１３ 出力端子
２０３、２０４、３０３ バイアス回路
７０３ 電圧検出回路
７１１、７１２ 入力端子

Claims (4)

1. 基準電圧回路と誤差増幅回路と出力トランジスタと分圧回路を備え、第一の電源端子の電圧で動作するボルテージレギュレータと、
   第二の電源端子から出力端子に流れる電流に比例したレプリカ電流を生成するレプリカ電流生成回路と、
   前記レプリカ電流を前記ボルテージレギュレータの前記出力トランジスタに流すカレントミラー回路と、を備え、
   前記出力端子の電圧を、前記第二の電源端子の電圧から前記ボルテージレギュレータの電圧に切り替える時、予め、前記レプリカ電流を前記ボルテージレギュレータの前記出力トランジスタに流してから切り替える、ことを特徴とする電源切替え回路。
2. 前記レプリカ電流生成回路は、
   前記第二の電源端子と前記出力端子の間に設けられた第一のトランジスタと、
   前記第一のトランジスタとゲートとソースがそれぞれ共通に接続される第二のトランジスタと、
   ソースが前記第二のトランジスタのドレインに接続される第三のトランジスタと、
   非反転入力端子が前記第一のトランジスタのドレインと前記出力端子に接続され、反転入力端子が前記第三のトランジスタのソースに接続され、出力端子が前記第三のトランジスタのゲートに接続されるアンプと、を備えたことを特徴とする請求項１に記載の電源切替え回路。
3. 前記ボルテージレギュレータは、
   前記出力トランジスタのゲートとドレインの間に接続される第四のトランジスタを備え、
   前記出力トランジスタに前記レプリカ電流を流すときは前記第四のトランジスタをオンすることを特徴とする請求項１または２に記載の電源切替え回路。
4. 前記カレントミラー回路は、
   ゲートとドレインが接続された第五のトランジスタと、
   ゲートが前記第五のトランジスタのゲートに接続され、ドレインが前記ボルテージレギュレータの前記出力トランジスタのドレインに接続された第六のトランジスタと、
   前記第六のトランジスタのゲートに接続された容量と、を備えた請求項１から３のいずれかに記載の電源切替え回路。

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