JP5822544B2 - 撮像装置および撮像システム - Google Patents

Description

本発明は撮像装置および撮像システムに関する。

従来の撮像装置の１つの課題として消費電力を低減がある。充電式のバッテリーによって駆動される撮像装置ではその消費電力が１回の充電あたりの撮影時間や撮影枚数に影響するためこの課題の重要性が高い。また、別の課題として、固体撮像素子の高画素化や高フレームレート化(高速読み出し化)がある。高速に読み出すために固体撮像素子からの読み出し動作周波数が向上すると消費電力も増加するため、消費電力の低減とフレームレートの向上とは背反する課題である。特許文献１に開示された固体撮像装置では両方の課題に対応すべく、固体撮像素子からの画素値の読み出しを複数のチャンネルに分割して行う。これにより同時に複数画素を読み出すことができるため高速読み出しに対応できる。また動作モードに応じて固体撮像素子からの読み出しチャンネル数を減少させることで消費電力を低減する。

特開２００８−２８３３３１号公報

特許文献１に記載の撮像装置では、動作モードに依存して、各チャネルから読み出される画素の色が異なる。例えば特許文献１の図１０では、１つの行の画素の読み出しにおいて、チャネル１から赤色を表す信号のみが読み出されるモードとチャネル１から赤色を表す信号と緑色を表す信号との両方が読み出されるモードとが混在している。このように動作モードによって１つのチャネルから出力される画素の色が異なると、撮像装置からの信号を処理する信号処理部の動作を動作モードごとに変える必要が生じ、撮像システムの設計が複雑になる。そこで、本発明の１つの側面は、複数の動作モードを有する撮像装置からの信号を処理する信号処理部の設計を容易にするための技術を提供することを目的とする。

上記課題に鑑みて、第１モードと第２モードとを含む複数のモードで動作可能な撮像装置であって、複数のタイプの画素を含み、同じのタイプの画素には同じ色を透過するカラーフィルタが配されている複数の画素の画素値をデジタルデータとして取得し、２以上のタイプの画素のデジタルデータを含み、各タイプの画素のデジタルデータを２以上含む複数のデジタルデータをＩ個のＭビット・パラレルデータとして並列に出力する撮像部と、前記Ｉ個のＭビット・パラレルデータからＪ個のＭビット・パラレルデータを得る圧縮部と、前記圧縮部から入力された前記Ｊ個のＭビット・パラレルデータのビットを入れ替えてＬ個のＰビット・パラレルデータを生成する第１データ変換部と、前記撮像部から入力された前記Ｉ個のＭビット・パラレルデータのビットを入れ替えてＱ個のＰビット・パラレルデータを生成する第２データ変換部と、前記第１モードにおいて前記第２データ変換部からの前記Ｐビット・パラレルデータをシリアルデータに変換して複数のポートから出力し、前記第２モードにおいて前記第１データ変換部からの前記Ｐビット・パラレルデータをシリアルデータに変換して前記複数のポートの一部のポートから出力するＰＳ変換部と、前記複数のポートから出力されたデジタルデータの伝送形式を変換して信号処理部へ出力する伝送部とを備え、前記一部のポートはそれぞれ、前記第１モードと前記第２モードとにおいて、同じタイプの画素のデジタルデータのみを出力し、前記伝送部は、前記複数のポートのそれぞれに対して、該ポートから出力されたデジタルデータの伝送形式を変換する変換回路を備え、前記一部のポートは第１ポートと第２ポートとを含み、前記第１ポートに対する変換回路と前記第２ポートに対する変換回路との間に、前記複数のポートのうち前記第２モードにおいて使用されないポートに対する変換回路が配置され、前記使用されないポートに対する変換回路は前記第２モードの間にオフとなることを特徴とする撮像装置が提供される。

上記手段により、複数の動作モードを有する撮像装置からの信号を処理する信号処理部の設計を容易にするための技術が提供される。

本発明の実施形態の固体撮像装置１００の全体構成例を説明する図。 本発明の実施形態の撮像部１１０の構成例を説明する図。 本発明の実施形態の画素の回路構成例を説明する図。 本発明の実施形態の撮像部１１０の動作の例を説明する図。 本発明の実施形態のラインメモリ部１１３の状態例を説明する図。 本発明の実施形態のデータ変換部へ入力されるデジタルデータを説明する図。 本発明の実施形態の圧縮部１２１の構成例を説明する図。 本発明の実施形態の圧縮部１２１の入出力レートを説明する図。 本発明の実施形態の第２データ変換部１２３における処理の一例を説明する図。 本発明の実施形態の第２データ変換部１２３における処理の一例を説明する図。 本発明の実施形態の第１データ変換部１２２における処理の一例を説明する図。 本発明の実施形態の第１データ変換部１２２における処理の一例を説明する図。 本発明の実施形態の通常モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の通常モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の通常モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の通常モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の圧縮モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の圧縮モードにおけるＰＳ変換部１２５の動作の一例を説明する図。 本発明の実施形態の圧縮モードにおける一部のＬＶＤＳ回路のオフを説明する図。 本発明の実施形態の撮像部１４００の構成例を説明する図。 本発明の実施形態の圧縮部１２１の別の構成例を説明する図。 本発明の実施形態の圧縮部１２１の入出力レートを説明する図。 本発明の実施形態の撮像システム２２００の構成例を説明する図。

添付の図面を参照しつつ、本発明の様々な実施形態を以下に説明する。図１を用いて１つの実施形態に係る固体撮像装置１００の全体の構成例を説明する。固体撮像装置１００は撮像部１１０、変換部１２０、伝送部１３０、制御部１４０およびタイミング発生部１５０を備えうる。撮像部１１０で得られた各画素の画素値を表すデジタルデータはデータ「in1」〜「in8」として変換部１２０へ出力される。変換部１２０と伝送部１３０とは本実施形態では１２本の信号線で接続される。変換部１２０は撮像部１１０から出力されたデータを変換して１２個のデータ「s1_p1」〜「s4_p1」として伝送部１３０へ出力する。伝送部１３０は変換部１２０から出力されたデータの伝送形式を変換して信号線１７０へ出力する。タイミング発生部１５０は撮像部１１０へ供給されるタイミングを発生する。制御部１４０は固体撮像装置１００全体の動作を制御する。特に、本実施形態の固体撮像装置１００は通常モード（第１モード）と圧縮モード（第２モード）との２つのモードで動作可能であり、制御部１４０は固体撮像装置１００が何れのモードで動作するかを制御する。通常モードは撮像部１１０から出力された画素値を表すデジタルデータをそのまま後続の信号処理部へ出力するモードであり、例えば静止画撮影などの高精細画像撮影時に用いられる。一方、圧縮モードは撮像部１１０から出力された画素値を表すデジタルデータの複数個を代表する１つのデジタルデータを後続の信号処理部へ出力するモードである。この圧縮モードは例えば動画撮影などの高速駆動が必要な場合に用いられる。

撮像部１１０は、画素部１１１、ＡＤ（アナログデジタル）変換部１１２およびラインメモリ部１１３を備えうる。画素部１１１には複数の画素がアレイ状に配列されており、各画素の画素値がアナログデータとして取得される。ＡＤ変換部１１２は画素部１１１で取得されたアナログデータをそれぞれデジタルデータに変換する。ＡＤ変換部１１２から出力されたデジタルデータはラインメモリ部１１３に格納され、１クロックあたり８画素分のデジタルデータが変換部１２０へ出力される。本実施形態では１つのデジタルデータは１２ビットで構成される。撮像部１１０と変換部１２０とを接続するバスは９６ビット（＝１２ビット×８データ）のバス幅を有しており、撮像部１１０から変換部１２０へ伝送されるデジタルデータの各ビットはパラレルに伝送される。

変換部１２０は、圧縮部１２１、第１データ変換部１２２、第２データ変換部１２３、切替部１２４およびＰＳ（パラレルシリアル）変換部１２５を備えうる。圧縮部１２１は撮像部１１０が出力したデータ「in1」〜「in8」（Ｉ個のＭビット・パラレルデータ）に基づいてデータ「out1」〜「out8」（Ｊ個のＰビット・パラレルデータ）を出力する。一部の実施形態において、圧縮部１２１は画素値を表すデジタルデータを複数個加算して１つのデジタルデータを生成する。すなわち、圧縮部１２１は加算部として機能する。この１つのデジタルデータは複数の画素の値を代表する。本実施形態では、それぞれが画素値を表す複数個のデジタルデータを単純に加算して１つのデジタルデータを生成しているが、複数個のデジタルデータを処理する方法は加算に限られない。例えば複数個のデジタルデータの平均化を行って平均値を求めてもよいし、最大値や最小値を有するデジタルデータを代表値として取得してもよい。すなわち、複数個のデジタルデータから、複数の画素の値を表す１つのデジタルデータを得る処理であればよい。

第１データ変換部１２２は、圧縮部１２１が出力した８個のデータ「out1」〜「out8」のビット幅を変換して１２個のデータ「dout1_p1」〜「dout4_p3」として出力する。本実施形態では、データ「out1」〜「out8」はそれぞれ１２ビットであり、データ「dout1_p1」〜「dout4_p3」はそれぞれ８ビットである。第２データ変換部１２３は、撮像部１１０が出力した８個のデータ「in1」〜「in8」のビット幅を変換して１２個のデータ「din1_p1」〜「din4_p3」として出力する。本実施形態では、データ「in1」〜「in8」はそれぞれ１２ビットであり、データ「din1_p1」〜「din4_p3」はそれぞれ８ビットである。

切替部１２４は、制御部１４０からの指示に従って出力を切り替える。具体的には、固体撮像装置１００が圧縮モードで動作する場合に、切替部１２４は第１データ変換部１２２からの出力「dout1_p1」〜「dout4_p3」をデータ「d1_p1」〜「d4_p3」として出力する。固体撮像装置１００が通常モードで動作する場合に、切替部１２４は第２データ変換部１２３からの出力「din1_p1」〜「din4_p3」をデータ「d1_p1」〜「d4_p3」として出力する。ＰＳ変換部１２５は切替部１２４が出力するパラレルデータ「d1_p1」〜「d4_p3」をシリアルデータ「s1_p1」〜「s4_p3」に変換して出力する。

上記において概要を説明した各構成要素について、以下により詳細に説明する。まず、図２を用いて撮像部１１０の構成をより詳細に説明する。画素部１１１には光電変換素子を含む画素がアレイ状に配列されており、光電変換素子の上にはカラーフィルタが載せられている。その結果として、画素部１１１の各画素から、複数の色のうちの何れか１色についての画素値が読み出される。図２では例としてベイヤー配列のカラーフィルタが用いられ、第１行の行に沿った方向に赤(Ｒ)、緑(Ｇ)のカラーフィルタが繰り返し配置される。そこで、第１行の画素を図面の左側からＲ１、Ｇ２、…と呼ぶ。図２では画素Ｇ８までしか示していないが、これ以降も同様に列方向に画素が配置される。第２行の行に沿った方向に緑(Ｇ)、青(Ｂ)のカラーフィルタが繰り返し配置される。そこで、第２行の画素を図面の左側からＧ１、Ｂ２、…と呼ぶ。第３行以降は第１行、第２行の配列が繰り返される。例えば赤色のカラーフィルタが設けられた画素から得られた信号を、赤の画素値と呼ぶことにする。緑色、青色についても同様である。

図２に示される構成例では、図面の左側から奇数列に位置する画素のデータが画素部１１１の上部に配置されたＡＤ変換部１１２に出力され、偶数列に位置する画素のデータが画素部１１１の下部に配置されたＡＤ変換部１１２に出力される。例えば、画素Ｒ１からの信号は垂直信号線２０１を介して列アンプ２０２へ出力され、列アンプ２０２で増幅されてアナログデータとしてＡＤ変換器２０３へ出力される。ＡＤ変換器２０３は列アンプ２０２が出力したアナログデータをデジタルデータに変換してラインメモリ２１１に格納する。同様に、画素Ｇ２からの信号は垂直信号線２０４を介して列アンプ２０５へ出力され、列アンプ２０５で増幅されてアナログデータとしてＡＤ変換器２０６へ出力される。ＡＤ変換器２０６は列アンプ２０５が出力したアナログデータをデジタルデータに変換してラインメモリ２１２に格納する。以降では、特に断らない限り、列の奇数及び偶数は、図の左側から数えるものとする。

ラインメモリ部１１３は８つのラインメモリ２１１〜２１８を有し、それぞれ第１列〜第８列の画素の値を表すデジタルデータを記憶する。第９列以降の画素の値を表すデジタルデータについても同様に８つのラインメモリ２１１〜２１８の何れかに記憶される。撮像部１１０は水平走査用アドレス指定部２２０をさらに備えうる。水平走査用アドレス指定部２２０は、ラインメモリ部１１３に格納された１行分の画素のデジタルデータを８個ずつ「in1」〜「in8」として８個のチャンネルで出力する。

図３を用いて画素部１１１に含まれる画素の回路構成の例を説明する。図３は画素部１１１の左上の４つの画素Ｒ１、Ｇ２、Ｇ１、Ｂ２に注目した図である。奇数行に含まれる画素を代表して画素Ｒ１について説明し、偶数行に含まれる画素を代表して画素Ｇ１について説明する。画素Ｒ１は入射光量に応じて電荷を生じる光電変換を行う光電変換素子（フォトダイオード）３０１を含む。光電変換素子３０１で光電変換された電荷は、転送ＭＯＳトランジスタ３０２を介してフローティングディフュージョン（ＦＤ）（図示せず）に保持される。ＦＤに保持された電荷はＦＤの寄生容量によって電位に変換され、そのＦＤの電位に応じた信号が増幅ＭＯＳトランジスタ３０３によって増幅される。増幅された信号は垂直信号線２０１に現れる。また、画素Ｒ１はＦＤの電圧を所定の電圧にリセットするリセットＭＯＳトランジスタ３０４を含む。画素Ｇ１は光電変換素子３１１を含む。光電変換素子３１１で光電変換された電荷は、転送ＭＯＳトランジスタ３１２を介して増幅ＭＯＳトランジスタ３０３に供給され、増幅ＭＯＳトランジスタ３０３によって増幅される。図３では、列方向に隣接する２つの画素で増幅ＭＯＳトランジスタ３０３を共有するが、これに限られず、それぞれの画素が増幅ＭＯＳトランジスタを有してもよい。

図４に示されるタイミング図を用いて撮像部１１０の動作の一例を説明する。時刻ｔ１において垂直走査用アドレス指定部（図３に図示せず）によって１アドレス目が選択される。１アドレス目が指定されると、パルスの引数ｎが１となり、１行目の画素と２行目の画素の値が読み取られる。また、時刻ｔ１に図３に示されたＳＶＤＤが、増幅ＭＯＳトランジスタ３０３が増幅器として動作しない基準レベル（例えば接地レベル）からＶＤＤレベルに変更される。時刻ｔ２〜ｔ３においてＰｒｅｓ（１）をＬｏｗからＨｉｇｈにすることによってリセットＭＯＳトランジスタ３０４をＯＮし、ＦＤにＶＤＤレベルを書き込む。この１アドレス目（１行目、２行目）のＦＤのみをＶＤＤレベルにし、その他の行を基準レベルにすることで、１アドレス目の増幅ＭＯＳトランジスタ３０３からの出力のみが垂直信号線２０１、２０４に出力される。

時刻ｔ４〜ｔ５において、１アドレス目の上の行、つまり１行目の転送ＭＯＳトランジスタ３０２のゲートに接続されているＰｔｘ１（１）をＯＮする。これにより光電変換素子３０１に蓄積された電荷がＦＤに転送される。また転送された電荷量に応じた信号が増幅ＭＯＳトランジスタ３０３によって電圧値として垂直信号線１３に読み出され、列アンプ２０２を通じてＡＤ変換器２０３へ出力される。時刻ｔ５〜ｔ６ではＡＤ変換器２０３においてＡＤ変換が行なわれる。

時刻ｔ６にて、Ｐｒｅｓ（１）、Ｐｔｘ１（１）が再度ＯＮとなり、光電変換素子３０１がリセットされる。またＡＤ変換後の１行目のデジタルデータを、水平走査用アドレス指定部２２０によって順次指定することによって第１行のデータを読み出す。この読み出しは、２行目のＡＤ変換が終了する時刻(ｔ１２)までに完了すればよい。時刻ｔ７〜ｔ８では、ＳＶＤＤを基準レベルにし、Ｐｒｅｓ（１）をＨｉｇｈにすることで光電変換素子３０１に基準レベルを書き込んでいる。これにより１行目からの画素出力を垂直信号線１３、１４に出力しないようにする。

時刻ｔ９にて再度ＳＶＤＤをＶＤＤレベルに変更する。またＰｒｅｓ（１）をＨｉｇｈにし、時刻ｔ１０〜ｔ１１にてＰｔｘ２（１）をＯＮすることで２行目の画素の値を垂直信号線に出力する。時刻ｔ１２にて光電変換素子３１１をリセットし、基準レベルを書き込んで、２行目の処理を終了する。時刻ｔ１３以降では、垂直走査用アドレス指定部にて次の２アドレス目を指定して同様の処理を行う。

図５を用いて、１行目の画素の値を表すデジタルデータを記憶したラインメモリ部１１３の状態を説明する。図５において、参照符号Ｒ１は画素そのものを参照するのではなく、画素Ｒ１の画素値を表すデジタルデータを参照する。図４のタイミング図を用いて説明したように、時刻ｔ６の時点でラインメモリ部１１３には１行目の画素の値を表すデジタルデータが記憶されている。前述のように、ラインメモリ部１１３はラインメモリ２１１〜２１８を有しており、ラインメモリ２１１には１列目の画素Ｒ１や、９列目の画素Ｒ９などを表すデジタルデータが記憶されている。すなわち、ラインメモリ２１１には、１列目の画素から始めて８列ごとの画素値が記憶されている。その他のラインメモリ２１２〜２１８についても同様である。前述の通り、各画素値を表すデジタルデータは１２ビットで構成される。水平走査用アドレス指定部２２０は、タイミング発生部１５０が出力するクロックごとに、各ラインメモリからそれぞれ１個のデジタルデータを出力する。すなわち、１クロックあたり８個のデジタルデータが並列に出力される。例えば、１クロック目ではＲ１、Ｇ２、…、Ｇ８を表す８個のデジタルデータが出力される。本実施形態では各ラインメモリから出力されるデジタルデータがパラレルデータである場合を扱うが、シリアルデータであってもよい。また、本実施形態では水平走査用アドレス指定部２２０は８１ＭＨｚのレートでデジタルデータを出力する。

図６を用いて第１データ変換部１２２および第２データ変換部１２３へ入力されるデジタルデータについて説明する。図６（ａ）は第２データ変換部１２３へ入力されるデジタルデータについて説明する。図１に示すように、第２データ変換部１２３へは、撮像部１１０が出力するデジタルデータ「in1」〜「in8」がそのまま入力される。例えば、１クロック目にはＲ１〜Ｇ８の画素の値がそれぞれデジタルデータ「in1」〜「in8」として第２データ変換部１２３へ入力される。２クロック目にはＲ９〜Ｇ１６の画素の値がそれぞれデジタルデータ「in1」〜「in8」として第２データ変換部１２３へ入力される。

図６（ｂ）は第１データ変換部１２２へ入力されるデジタルデータについて説明する。図１に示すように、第１データ変換部１２２へは、圧縮部１２１が出力するデジタルデータ「out1」〜「out8」が入力される。一部の実施形態では、圧縮部１２１は３個の隣接する同色画素のデジタルデータを加算して１つのデジタルデータを生成する。例えば、圧縮部１２１は画素Ｒ１、Ｒ３、Ｒ５の３個のデジタル信号を加算して得られたデジタルデータを「out1」として出力する。本実施形態では、加算後の画素の重心を等ピッチとするために、緑色画素について、画素Ｇ２のデジタルデータを使用せず、画素Ｇ４から３個ずつ加算する。

図７を用いて圧縮部１２１の構成例を説明する。図に示されるように、３クロック分の入力が各Ｄフリップフロップに記憶される。そして、圧縮部１２１は、各Ｄフリップフロップに記憶されたデジタルデータを３個加算して１個のデジタルデータを生成し出力する。

図８を用いて圧縮部１２１の入出力レートについて説明する。圧縮部１２１へは１クロックあたり８個のデジタルデータが入力される。圧縮部１２１では３個のデジタルデータから１個のデジタルデータを生成しているため、デジタルデータの個数は１／３になる。圧縮部１２１から１クロックあたり８個のデジタルデータを出力するためには、圧縮部１２１からの出力レートを圧縮部１２１への入力レートの１／３にすればよい。前述の通り、圧縮部１２１への入力レートは８１ＭＨｚであるので、圧縮部１２１からの出力レートはその１／３の２７ＭＨｚとなる。

続いて、図９Ａ、図９Ｂを用いて第２データ変換部１２３における処理の一例を説明する。前述の通り、第２データ変換部１２３へは、８１ＭＨｚのレートで１クロックあたり１２ビット・パラレルデータが８個入力される。そこで、第１データ変換部１２２は入力データのビット幅を８ビットに変換して、８１ＭＨｚのレートで１クロックあたり８ビット・パラレルデータを１２個出力する。図に示される例では、「in1」として入力された画素Ｒ１を表す１２ビット・デジタルデータの各ビットは、４ビットずつ「din1_p1」〜「din1_p3」の上位ビットに振り分けられる。同様に、「in5」として入力された画素Ｒ５を表す１２ビット・デジタルデータが４ビットずつ「din1_p1」〜「din1_p3」の下位ビットに振り分けられる。その結果として、例えば
din1_p3[7:0] = {in1[11:8], in5[11:8]}、
din1_p2[7:0] = {in1[7:4], in5[7:4]}、
din1_p1[7:0] = {in1[3:0], in5[3:0]}、
のように変換される。ここで、例えばin1[11:8]はデータ「in1」の１１ビット目から８ビット目までのビット列を表す。また、｛…｝はビット連接を表す。他の１２ビット・デジタルデータの各ビットも同様に図に示すように振り分けられる。一般に、第２データ変換部１２３はＩ個のＭビット・パラレルデータのビットを入れ替えてＱ個のＰビット・パラレルデータを生成する。

次に、図１０Ａ、図１０Ｂを用いて第１データ変換部１２２における処理の一例を説明する。前述の通り、第１データ変換部１２２へは、２７ＭＨｚのレートで１クロックあたり１２ビットのパラレルデータが８個入力される。そこで、第１データ変換部１２２は入力データのビット幅を８ビットに変換する。また、第１データ変換部１２２は、出力レートを３倍の８１ＭＨｚに変換して、第２データ変換部１２３の出力レートに一致させる。ビット幅が変換されると、８個の１２ビット・パラレルデータは１２個の８ビット・パラレルデータになる。また、出力レートが入力レートの３倍であるため、１クロックあたり４個の８ビット・パラレルデータを出力する。図に示される例では、「out1」として入力された３個の画素Ｒ１、Ｒ３、Ｒ５を表す１２ビット・デジタルデータの各ビットは、６ビットずつ１クロック目に出力される「dout1_p1」と「dout1_p2」との上位ビットに振り分けられる。「out2」〜「out8」の各ビットも図に示されるように、３クロックの間に送信される「dout1_p1」〜「dout4_p3」の何れかのビットに振り分けられる。その結果として、例えば、
１クロック目のdout1_p1[7:0] = {out1[5:0], out3[5:4]}
２クロック目のdout1_p1[7:0] = {out3[3:0], out5[5:2]}
３クロック目のdout1_p1[7:0] = {out5[1:0], out7[5:0]}
のように変換される。第１データ変換部１２２からは１クロックあたり４個のデジタルデータが出力される。そのため、「dout1_p3」、「dout2_p1」〜「dout2_p3」、「dout3_p1」〜「dout3_p3」、「dout4_p3」としてデータを出力する必要がない。そこで、第１データ変換部１２２はこれらのデータとしてＬｏｗ（図では「０」と表示）を出力する。一般に、第１データ変換部１２２はＪ個のＭビット・パラレルデータのビットを入れ替えてＬ個のＰビット・パラレルデータを生成する。

続いて、図１１Ａ〜図１１Ｄを用いて、通常モードにおけるＰＳ変換部１２５の動作の一例について説明する。前述の通り、ＰＳ変換部１２５へは８１ＭＨｚのレートで１クロックあたり１２個の８ビット・パラレルデータが入力される。ＰＳ変換部１２５はこのパラレルデータをそれぞれシリアルデータに変換して、６４８ＭＨｚで１クロックあたり１２個の１ビット・シリアルデータを出力する。例えば、図１１Ａに示されるように、ＰＳ変換部１２５は、「d1_p3」として入力されたデジタルデータを最上位ビットから順に「s1_p3」として各クロックに出力する。その結果として、「s1_p3」として画素Ｒ１を表すデジタルデータの１１ビット目から８ビット目までが出力され、続いて画素Ｒ５を表すデジタルデータの１１ビット目から８ビット目までが出力される。その他の入力データも同様にシリアルデータに変換される。その結果として、例えば図１１Ａに示すように、１クロック目から４クロック目の「s1_p1」〜「s1_p3」のデータとして、画素Ｒ１を表すデジタルデータが出力される。このように、通常モードにおいて、１行目の画素の読み出しの際に、ポート「s1_p1」〜「s1_p3」、「s3_p1」〜「s3_p3」から赤色を表す画素値が出力される。また、ポート「s2_p1」〜「s2_p3」、「s4_p1」〜「s4_p3」から緑色を表す画素値が出力される。

次に、図１２Ａ、図１２Ｂを用いて、圧縮モードにおけるＰＳ変換部１２５の動作の一例について説明する。通常モードと圧縮モードとではＰＳ変換部１２５へ入力されるデータの値が異なるだけで、ＰＳ変換部１２５の動作自体は同じであるため、説明を省略する。ＰＳ変換部１２５による変換結果として、例えば図１１Ａに示すように、１クロック目から６クロック目の「s1_p1」、「s1_p2」のデータとして、３個の画素Ｒ１、Ｒ３、Ｒ５を表すデジタルデータが出力される。圧縮モードでは、「d1_p3」、「d2_p1」〜「d2_p3」、「d3_p1」〜「d3_p3」、「d4_p3」として常にＬｏｗが入力される。そこで、ＰＳ変換部１２５は「s1_p3」、「s2_p1」〜「s2_p3」、「s3_p1」〜「s3_p3」、「s4_p3」としてＬｏｗを出力する。このように、圧縮モードにおいて、１行目の画素の読み出しの際に、ポート「s1_p1」、「s1_p2」から赤色を表す画素値が出力され、ポート「s4_p1」、「s4_p2」から緑色を表す画素値が出力される。それ以外のポートはＬｏｗが出力される。すなわち、ポート「s1_p1」、「s1_p2」（第１ポート）からは、通常モード（第１モード）と圧縮モード（第２モード）との両方において、赤色を表す画素のデジタルデータ（第１色のデジタルデータ）が出力される。また、ポート「s4_p1」、「s4_p2」（第２ポート）からは、通常モードと圧縮モードとの両方において、緑色を表す画素のデジタルデータ（第２色のデジタルデータ）が出力される。これにより、後続の信号処理部はモードによって処理すべき色を切り替える必要が無くなり、入力されたデータの処理が容易になる。

続いて、図１３を用いて伝送部１３０を詳細な構成の一例を説明する。伝送部１３０は出力ドライバとして機能する１２個のＬＶＤＳ（Low voltage differential signaling）回路を有し、それぞれに伝送部１３０へ入力されるシリアルデータ「s1_p1」〜「s4_p3」が供給される。各ＬＶＤＳ回路は供給されたシリアルデータをＬＶＤＳ信号へ変換して信号線１７０へ出力する。

上述されたように、変換部１２０から伝送部１３０へは１２本の信号線を介してデータが転送される。通常モードにおいては、この１２本の信号線をすべて用いてデータが転送されるが、圧縮モードでは１２本の信号線のうち４本を用いてデータが転送される。そこで、圧縮モードでは、ａｄｄ＿ｍｄ信号をＨｉｇｈにして、データ処理を行わないＬＶＤＳ回路の電源をオフする。上述の例では、圧縮モードにおいて８個のＬＶＤＳ回路の電源をオフにできる。その結果、圧縮モードでは通常モードと比較して伝送部１３０の消費電力を１／３に低減できる。伝送部１３０は固体撮像装置１００の他の構成要素と比較して消費電力が大きいため、伝送部１３０での消費電力の低減は固体撮像装置１００全体の消費電力の低減に大きく寄与する。また、ＰＳ変換部１２５を１２本の信号線ごとに動作を停止可能なように構成してもよい。そして、圧縮モードおいて使用されない信号線に対応するＰＳ変換動作を停止する。これは例えばＰＳ変換部１２５で使用しているクロックを止めることによって実現されうる。これにより、圧縮モードでは通常モードと比較してＰＳ変換部１２５の消費電力も１／３に低減できる。

さらに、図１３に示すように、圧縮モードにおいて用いられるＬＶＤＳ回路の間に、圧縮モードにおいて用いられないＬＶＤＳ回路を配置するように伝送部１３０が構成されてもよい。図１３の例では、シリアルデータ「s4_p2」が供給されるＬＶＤＳ回路とシリアルデータ「s1_p1」が供給されるＬＶＤＳ回路との間に、圧縮モードで用いられないＬＶＤＳ回路が配置されている。このように、圧縮モードで用いられるＬＶＤＳ回路を分散して配置することにより、ＬＶＤＳ回路で生じる発熱を分散することができる。これにより、伝送部１３０の一部が過熱することを軽減できる。

さらに、上述の数値例のように、通常モードと圧縮モードの両方において伝送部１３０の各出力線から信号が絶えず出力されるように各種パラメータを設定してもよい。まず、固体撮像装置１００で用いられるパラメータを以下のように定義する。
・Ｋ：１クロックあたりに撮像部１１０から読み出す画素数。
・Ｌ：伝送部１３０がＬＶＤＳ信号を出力する信号線１７０の本数。
・Ｍ：ＡＤ変換部１１２の分解能。ＡＤ変換部１１２は画素値をＭビットのデジタルデータで表す。
・Ｎ：圧縮率。圧縮部１２１はＮ個の画素のデジタルデータを用いて１つのデジタルデータを出力する。

このようにパラメータを定義した場合に、伝送部１３０からビットを隙間無く出力するための条件式は以下のようになる。
条件１：（Ｋ×Ｍ）／Ｌが自然数である。
条件２：（Ｋ×Ｍ）／Ｎが自然数である。

Ｋ×Ｍは１クロックあたりに変換部１２０へ入力される総ビット数を表す。そのため、通常モードにおいて伝送部１３０からビットが隙間無く出力されるためには、この総ビット数が信号線の本数Ｌで割り切れる必要があり、条件１が得られる。次に、（Ｋ×Ｍ）／Ｎは、圧縮モードにおける１クロックあたりの総ビット数を表す。そのため、圧縮モードにおいて伝送部１３０からビットが隙間無く出力されるためには、これも自然数となる必要があり、条件２が得られる。ビットが隙間無く出力されることで、通常モード、圧縮モードの両方において、信号線１７０の本数を最小化できる。圧縮モードにおいて、オフにできるＬＶＤＳ回路の個数を最大化することができ、圧縮モードにおける伝送部１３０の消費電力が最小となる。この場合に、圧縮モードにおいてオンにするＬＶＤＳ回路の個数は、Ｌ／Ｎで与えられる。上述の例では、Ｋ＝８、Ｌ＝１２、Ｍ＝１２、Ｎ＝３であるため、上述の条件をすべて満たし、４個のＬＶＤＳ回路をオンにすればよいことがわかる。

続いて、図１４を用いて図１の撮像部１１０の変形例を説明する。本発明の一部の実施形態において、図１の固体撮像装置１００は撮像部１１０の代わりに図１４の撮像部１４００を備えうる。撮像部１４００も撮像部１１０と同様に、画素部１４１０、ＡＤ変換部１４２０、およびラインメモリ部１４３０を備えうる。画素部１４１０、ＡＤ変換部１４２０、およびラインメモリ部１４３０のそれぞれの構成は画素部１１１、ＡＤ変換部１１２、およびラインメモリ部１１３と同様であるが、撮像部１４００ではこれらの配置が撮像部１１０と異なる。画素部１４１０からのアナログデータはラインメモリ部１４３０で一時的に保持される。ラインメモリ部１４３０に記憶されたアナログデータは１クロックあたり８個ずつＡＤ変換部１４２０へ出力され、ＡＤ変換部１４２０においてそれぞれデジタルデータへ変換される。これらのデジタルデータが「in1」〜「in8」として変換部１２０へ出力される。

続いて、図１５を用いて圧縮部１２１が信号間引きによってデータ量を低減し高速駆動を行う場合の回路構成を説明する。この場合、圧縮部１２１はそれぞれが画素値を表す３個のデジタルデータから１個のデジタルデータを第１データ変換部１２２へ出力する。図１６は圧縮部１２１が間引き処理を行う場合の入出力レートを示す。間引き処理の場合も図８で説明された加算処理の場合と同様に圧縮部１２１の出力レートは入力レートの１／３となる。

図１７を用いて上述した固体撮像装置１００を撮像システム２２００に適用した実施形態を説明する。撮像システム２２００は例えばカメラであり、第１実施形態で説明された固体撮像装置１００を備える。撮像システム２２００は光学系２２１０、信号処理部２２２０、ＣＰＵ２２３０、スイッチ部２２４０、映像表示部２２５０および画像記録部２２６０をさらに備えうる。光学系２２１０より入射した光に応じて、固体撮像装置１００は前述のようにＬＶＤＳ信号を信号線１７０へ出力する。出力されたＬＶＤＳ信号は、さらに映像表示部２２５０、画像記録部２２６０に出力できるように信号処理部２２２０にて画像補正が行なわれる。信号処理後の画像信号は例えば映像表示部２２５０に表示され、画像記録部２２６０に記録される。またスイッチ部２２４０の操作によって動作モードが切り替えられると、その情報はＣＰＵ２２３０に入力され、ＣＰＵ２２３０にて光学系２２１０、固体撮像装置１００、信号処理部２２２０、映像表示部２２５０および画像記録部２２６０の制御が変更される。

Claims (5)

1. 第１モードと第２モードとを含む複数のモードで動作可能な撮像装置であって、
   複数のタイプの画素を含み、同じのタイプの画素には同じ色を透過するカラーフィルタが配されている複数の画素の画素値をデジタルデータとして取得し、２以上のタイプの画素のデジタルデータを含み、各タイプの画素のデジタルデータを２以上含む複数のデジタルデータをＩ個のＭビット・パラレルデータとして並列に出力する撮像部と、
   前記Ｉ個のＭビット・パラレルデータからＪ個のＭビット・パラレルデータを得る圧縮部と、
   前記圧縮部から入力された前記Ｊ個のＭビット・パラレルデータのビットを入れ替えてＬ個のＰビット・パラレルデータを生成する第１データ変換部と、
   前記撮像部から入力された前記Ｉ個のＭビット・パラレルデータのビットを入れ替えてＱ個のＰビット・パラレルデータを生成する第２データ変換部と、
   前記第１モードにおいて前記第２データ変換部からの前記Ｐビット・パラレルデータをシリアルデータに変換して複数のポートから出力し、前記第２モードにおいて前記第１データ変換部からの前記Ｐビット・パラレルデータをシリアルデータに変換して前記複数のポートの一部のポートから出力するＰＳ変換部と、
   前記複数のポートから出力されたデジタルデータの伝送形式を変換して信号処理部へ出力する伝送部とを備え、
   前記一部のポートはそれぞれ、前記第１モードと前記第２モードとにおいて、同じタイプの画素のデジタルデータのみを出力し、
   前記伝送部は、前記複数のポートのそれぞれに対して、該ポートから出力されたデジタルデータの伝送形式を変換する変換回路を備え、
   前記一部のポートは第１ポートと第２ポートとを含み、
   前記第１ポートに対する変換回路と前記第２ポートに対する変換回路との間に、前記複数のポートのうち前記第２モードにおいて使用されないポートに対する変換回路が配置され、
   前記使用されないポートに対する変換回路は前記第２モードの間にオフとなることを特徴とする撮像装置。
2. 前記圧縮部は、同じタイプの複数の画素のデジタルデータから１つのデジタルデータを得ることによって、前記Ｊ個のＭビット・パラレルデータを得ることを特徴とする請求項１に記載の撮像装置。
3. 前記変換回路はＬＶＤＳ回路を含み、
   前記変換回路は、前記複数のポートから出力されたデジタルデータをＬＶＤＳ信号に変換する
   ことを特徴とする請求項１又は２に記載の撮像装置。
4. 前記圧縮部は、複数のデジタルデータの加算、平均化、最大値の取得又は最小値の取得を行うことを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
5. 請求項１乃至４の何れか１項に記載の撮像装置と、
   前記撮像装置から出力された信号を処理する信号処理部と、
   を備えることを特徴とする撮像システム。

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