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JP5853187B2 - スイッチ装置 - Google Patents

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Description

本発明は、半導体素子からなるスイッチ素子を備えたスイッチ装置に関する。
従来から、トライアックやサイリスタ、電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）などの無接点スイッチ素子からなるスイッチ素子を備え、スイッチ素子を開閉（非導通・導通）させるように構成されたスイッチ装置が提供されている。このスイッチ装置は、たとえば照明装置等の負荷と電源との間にスイッチ素子が挿入されることにより、電源から負荷に供給される電力のスイッチングを行う。
近年では、この種のスイッチ装置に用いられるスイッチ素子として、ガリウムナイトライド（ＧａＮ）等の窒化物系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いた半導体素子が注目されている。この種の半導体素子の一例として、ＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層をチャネル層に利用した素子がある（たとえば特許文献１参照）。
特許文献１記載のスイッチ素子では、ＧａＮ層およびＡｌＧａＮ層が積層され、ＡｌＧａＮ層の表面に、第１電極および第２電極と中間電位部とが形成されている。さらに中間電位部上にはゲート（制御電極）が形成されている。この構成により、スイッチ素子は、第１電極−第２電極間に電圧が印加された状態で、ゲートに印加されるゲート電圧（制御信号）によって、第１電極−第２電極間の経路に流れる電流が変化する。要するに、このスイッチ素子は、ゲート電圧が所定の閾値を下回るときには第１電極−第２電極間の電流経路が非導通になり、ゲート電圧が閾値を超えるときには第１電極−第２電極間の電流経路が導通するノーマリオフ型のスイッチ素子を構成する。
上記構成のスイッチ素子を用いたスイッチ装置は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor FET）やＩＧＢＴ（Insulated-Gate-Bipolar-Transistor）等を用いる場合に比べ、導通状態での電流経路に存在する電気抵抗であるオン抵抗を小さく抑えることができる。
特開２０１０−１７６８８５号公報
しかし、特許文献１記載の構成でも、スイッチ素子に印加される電圧が比較的高い場合やスイッチ素子に流す電流が比較的大きい場合などには、スイッチ素子で生じる損失が問題となることがあり、スイッチ素子のオン抵抗をより一層小さく抑えることが望まれる。
本発明は上記事由に鑑みて為されており、スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供することを目的とする。
本発明のスイッチ装置は、半導体基板と、前記半導体基板の一表面上に配置された第１電極および第２電極と、前記一表面上において前記第１電極および前記第２電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第１電極と前記第２電極との間を導通させるスイッチ素子と、前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、前記半導体基板は、第１の半導体層と第２の半導体層とが積層されて成る半導体層積層体を具備し、前記第１の半導体層と前記第２の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する２次元電子ガス層が前記チャネル領域として用いられ、前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有し、前記電界制御部は、前記スイッチがオンしている期間中に、前記電界印加電極に前記バイアス電圧を印加して前記ヘテロ接合界面に電界を印加し、前記駆動回路は、前記スイッチ素子の前記第１電極と前記第２電極との間にかかっている電圧を素子電圧として計測する電圧モニタ部を有し、前記電界制御部は、前記電圧モニタ部の計測値に応じて前記バイアス電圧の大きさを調節することを特徴とする。
このスイッチ装置において、前記電界制御部は、前記電界印加電極を正極とする直流電圧を前記バイアス電圧として印加することがより望ましい。
このスイッチ装置において、前記電界制御部は、前記スイッチ素子がオンする時点以前に設定されたリセット期間に、前記電界印加電極に前記バイアス電圧を印加して前記へテロ接合界面に電界を印加することがより望ましい。
このスイッチ装置において、前記電界制御部は、前記電界印加電極を負極とする直流電圧を前記バイアス電圧として印加することがより望ましい。
このスイッチ装置において、前記電界印加電極は複数設けられていることがより望ましい。
このスイッチ装置において、前記電界印加電極は、前記第１電極および前記第２電極のうち高電位側となる電極と前記ゲート部との間に配置されていることがより望ましい。
また、本発明の別のスイッチ装置は、半導体基板と、前記半導体基板の一表面上に配置された第１電極および第２電極と、前記一表面上において前記第１電極および前記第２電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第１電極と前記第２電極との間を導通させるスイッチ素子と、前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、前記半導体基板は、第１の半導体層と第２の半導体層とが積層されて成る半導体層積層体を具備し、前記第１の半導体層と前記第２の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する２次元電子ガス層が前記チャネル領域として用いられ、前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有し、前記ゲート部は一対設けられており、前記電界印加電極は、一対の前記ゲート部の間に配置されていることを特徴とする。
このスイッチ装置において、前記電界制御部は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路を具備しており、前記電源回路の入力端に与えられる印加信号に従って前記電源回路の出力端から前記電界印加電極に前記バイアス電圧を印加することがより望ましい。
本発明は、電界制御部が、電界印加電極にバイアス電圧を印加することにより電界印加電極からヘテロ接合界面に電界を印加するので、スイッチ素子のオン抵抗をより一層小さく抑えることができるという利点がある。
実施形態１に係るスイッチ装置の概略構成を示す説明図である。 実施形態１に係るスイッチ装置に用いるスイッチ素子の動作を示す説明図である。 実施形態１に係るスイッチ装置の動作を示す説明図である。 実施形態１に係るスイッチ装置に用いるスイッチ素子の他の構成の説明図である。 実施形態１に係るスイッチ装置に用いるスイッチ素子の他の構成の説明図である。 実施形態１に係るスイッチ装置の他の構成の説明図である。 電流コラプスのメカニズムの説明図である。
（実施形態１）
本実施形態のスイッチ装置１は、図１に示すように、半導体素子からなるスイッチ素子１０と、スイッチ素子１０にゲート電圧を印加してスイッチ素子１０の導通（オン）・遮断（オフ）を切り替える駆動回路２０とを備えている。図１の例では、スイッチ装置１は、直流電源（図示せず）から負荷（電気機器等）３１への供給電力のスイッチングに用いられており、スイッチ素子１０が直流電源と負荷３１との間に挿入される。
スイッチ素子１０は、ゲート電極１１と、第１電極、第２電極としてのドレイン電極１２、ソース電極１３とを有する電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）からなる。詳しい構成については後述するが、スイッチ素子１０は、ガリウムナイトライド（ＧａＮ）等の窒化物系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップの半導体材料を用いた素子からなる。ワイドバンドギャップとは、たとえばシリコン（Ｓｉ）のバンドギャップ（１．１ｅＶ）の２倍以上のバンドギャップ（２．２ｅＶ以上）をいう。これにより、スイッチ素子１０は、導通（オン）状態での電流経路に存在する電気抵抗であるオン抵抗が比較的低く且つ大電流にも対応可能であって高耐圧のパワーデバイスを実現することが可能になる。ここでいうワイドバンドギャップ半導体とは、たとえば周期律表第２周期の軽元素を構成要素とする半導体と定義されている。
スイッチ素子１０は、負荷３１と直流電源との直列回路にドレイン電極１２−ソース電極１３間の電流経路が挿入されるように、負荷３１および直流電源に対して接続されている。ここでは、直流電源の正極側にドレイン電極１２が接続され、負極側にソース電極１３が接続されている。
駆動回路２０は、ゲート電極１１−ソース電極１３間にゲート電圧Ｖｇｓを印加することにより、ドレイン電極１２−ソース電極１３間の電流経路の導通・遮断を切り替える。スイッチ素子１０は、ゲート電圧Ｖｇｓが所定の閾値を下回る場合にドレイン電極１２−ソース電極１３間の電流経路が遮断され、ゲート電圧Ｖｇｓが閾値を超える場合にドレイン電極１２−ソース電極１３間の電流経路が導通するスイッチを構成する。そのため、閾値が０Ｖ以上であればスイッチ素子１０はノーマリオフ型のスイッチを構成し、閾値が０Ｖ未満であればスイッチ素子１０はノーマリオン型のスイッチを構成することになる。以下、スイッチ素子１０がノーマリオフ型のスイッチを構成している場合について説明する。
ここで、駆動回路２０は、スイッチ素子１０にゲート電圧Ｖｇｓを印加するゲート駆動部２１と、後述する電界印加電極１４にバイアス電圧を印加する電界制御部２２とを有している。ゲート駆動部２１および電界制御部２２は、いずれも出力電圧の大きさが可変である直流電圧源からなる。ゲート駆動部２１は、ゲート電極１１およびソース電極１３に接続されており、外部からのオンオフ信号を受け、オンオフ信号が「Ｈ」レベルの期間に、スイッチ素子１０がオンするように、閾値を超えるゲート電圧Ｖｇｓをスイッチ素子１０に印加する。なお、ゲート電圧Ｖｇｓは、ソース電極１３を基準電位（負極）とし、ゲート電極１１を正極とする直流電圧である。電界制御部２２については、後に詳しく説明する。
次に、本実施形態におけるスイッチ素子１０の基本的な構成および動作について図２を参照して簡単に説明する。なお、図２では、ゲート駆動部２１を電源およびスイッチの等価回路で表し、また、支持基板等の図示を適宜省略している。
スイッチ素子１０は、シリコン(Ｓｉ)からなる支持基板１００（図１参照）の上に、バッファ層（図示せず）を介して形成された半導体層積層体１０３を有している。半導体層積層体１０３は、アンドープＧａＮ層からなる第１の半導体層１０１と、アンドープＡｌＧａＮ層からなる第２の半導体層１０２とが、支持基板１００側から第１の半導体層１０１、第２の半導体層１０２の順に積層されて構成されている。半導体層積層体１０３は、支持基板１００およびバッファ層と共に半導体基板１０４（図１参照）を構成する。ただし、半導体基板１０４（図１参照）は、電子を移動させるチャネル領域が形成される活性層を含んでいればよく、半導体層積層体１０３のみであってもよい。
さらに、スイッチ素子１０は、第２の半導体層１０２上の一部に形成されたコントロール層１１１を有している。コントロール層１１１は、不純物がドープされたｐ型のＡｌＧａＮからなる。コントロール層１１１上には金属材料からなるゲート電極１１が積層されており、ゲート電極１１はコントロール層１１１にオーミック接合されている。ゲート電極１１とコントロール層１１１とは、ゲート部１１０を構成する。
また、ドレイン電極１２およびソース電極１３は、互いに離間して第２の半導体層１０２上であってコントロール層１１１を挟む位置に形成されている。つまり、ゲート部１１０は第２の半導体層１０２上における、ドレイン電極１２とソース電極１３との間に形成されている。ここでは、ゲート部１１０は、ドレイン電極１２とソース電極１３との中間位置よりもソース電極１３寄りの位置に配置されている。このようにゲート部１１０とドレイン電極１２との間の距離がゲート部１１０−ソース電極１３間の距離よりも大きく設定されているのは、スイッチ素子１０のゲート部１１０−ドレイン電極１２間で十分な耐圧を確保するためである。
ここにおいて、第２の半導体層１０２のバンドギャップは、第１の半導体層１０１のバンドギャップよりも大きく、第１の半導体層１０１と第２の半導体層１０２との界面にはヘテロ障壁が形成されている。第１の半導体層１０１と第２の半導体層１０２とのヘテロ接合界面近傍には、自発分極とピエゾ分極との影響によって、動作時にチャネル領域となる高濃度の２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）層が形成される。つまり、第１の半導体層１０１には、不純物がドープされていないにもかかわらず、第２の半導体層１０２との界面に沿って電子が移動するチャネル領域が形成される。ドレイン電極１２およびソース電極１３は、いずれも２次元電子ガス層とオーミック接合され、ゲート電極１１は、コントロール層１１１とオーミック接合されている。
上述した構成により、スイッチ素子１０は、ドレイン電極１２−ソース電極１３間に電圧が印加された状態で、ゲート電圧Ｖｇｓが変化すると、以下に説明する原理でドレイン電極１２−ソース電極１３間に流れるドレイン電流が変化する。
すなわち、スイッチ素子１０は、ゲート電圧Ｖｇｓが０Ｖであれば、図２（ａ）に示すようにゲート部１１０の直下のチャネル領域が空乏化しているため、ドレイン電極１２−ソース電極１３間の電流経路が遮断され、ドレイン電流が流れない。チャネル領域の空乏化は、ゲート電極１１と第２の半導体層１０２との間に形成されているｐ型のコントロール層１１１が、チャネル領域のポテンシャルを持ち上げることに起因して発生する。つまり、ゲート電圧Ｖｇｓが０Ｖではチャネル領域の２次元電子ガスがホール（正孔）により相殺され、ノーマリオフ特性が実現される。
一方、スイッチ素子１０は、ゲート電圧Ｖｇｓが所定の閾値を超えるときには、図２（ｂ）に示すようにドレイン電極１２−ソース電極１３間の電流経路が導通し、ドレイン電流が流れる。つまり、スイッチ素子１０は、駆動回路２０から閾値を超えるゲート電圧Ｖｇｓが印加されることにより、ゲート部１１０の直下のチャネル領域のポテンシャルが下がり、チャネル領域に電子４１が発生して電流経路が導通する。
本実施形態においては、ゲート電圧Ｖｇｓの閾値は、コントロール層１１１とチャネル領域との間に形成されるｐｎ接合の順方向オン電圧に設定されており、ゲート電圧Ｖｇｓが閾値を超えると、ゲート部１１０からチャネル領域にホール（正孔）４２が注入される。このとき、ヘテロ接合のポテンシャル障壁があるため、電子４１はゲート部１１０へは殆ど流入しないが、ヘテロ接合界面には、注入されたホール４２と同量の電子４１が引き寄せられる。発生した電子４１は、ドレイン電圧Ｖｄｓによりドレイン電極１２に向かって高速で移動する。一方で、第１の半導体層１０１中のホール４２の移動度は電子４１の移動度に比べて極めて小さいので、殆どのホール４２はゲート部１１０付近に留まることになる。したがって、ホール４２は、同量の電子４１をさらに発生させることになり、チャネル領域の電子４１を増加させる。
スイッチ装置１は、上述した構成のスイッチ素子１０を用いていることにより、ＭＯＳＦＥＴやＩＧＢＴ等を用いる場合に比べ、導通（オン）状態での電流経路に存在する電気抵抗であるオン抵抗を小さく抑えることができる。
なお、第１の半導体層１０１と第２の半導体層１０２とコントロール層１１１とを構成する半導体材料は、窒化物系半導体に限らず、たとえば炭化珪素（ＳｉＣ）などであってもよい。また、スイッチ素子１０は、ゲート電極１１とコントロール層１１１とがオーミック接合された構成を採用しているが、この構成に限らず、ゲート電極１１が第２の半導体層１０２とショットキー接合された構成であってもよい。
ところで、本実施形態のスイッチ装置１においては、スイッチ素子１０は、図１に示すように半導体基板１０４に絶縁膜１５を介して接合された電界印加電極１４を有している。電界印加電極１４は、ソース電極１３を基準として所定の閾値を超えるバイアス電圧Ｖｅが印加されることにより、半導体基板１０４におけるヘテロ接合界面（つまり第１の半導体層１０１と第２の半導体層１０２との界面）に電界を印加する。なお、バイアス電圧Ｖｅの閾値は、ゲート電圧Ｖｇｓの閾値とは別に設定されている。
ここにおいて、絶縁膜１５は絶縁材料からなり、半導体基板１０４におけるドレイン電極１２とソース電極１３とゲート部１１０とが形成された一表面上に形成されている。つまり、絶縁膜１５は、第２の半導体層１０２上であって、ドレイン電極１２やソース電極１３やゲート部１１０と干渉しない位置に配置されている。
電界印加電極１４は金属材料からなり、絶縁膜１５上に積層されている。つまり、電界印加電極１４は、半導体基板１０４に直接接合されるのではなく、絶縁膜１５によって半導体基板１０４から絶縁された絶縁構造をとっている。図１の例では、電界印加電極１４は、ドレイン電極１２およびソース電極１３のうち高電位側となるドレイン電極１２と、ゲート部１１０との間に配置されている。ただし、電界印加電極１４はドレイン電極１２から離れた位置に配置されることが望ましい。
駆動回路２０の電界制御部２２は、スイッチ素子１０の電界印加電極１４およびソース電極１３に接続されており、電界印加電極１４−ソース電極１３間にバイアス電圧Ｖｅを印加する。電界制御部２２は、閾値を超えるバイアス電圧Ｖｅをスイッチ素子１０に印加することによって、電界印加電極１４から半導体基板１０４のヘテロ接合界面に電界を印加する。ここで、バイアス電圧Ｖｅは、ソース電極１３を基準電位（負極）とし、電界印加電極１４を正極とする直流電圧であり、これにより、ヘテロ接合界面には電界印加電極１４から正の電界が印加される。なお、半導体基板１０４の他表面には、半導体基板１０４の電位を決める基板電極（図示せず）が設けられている。基板電極は、支持基板１１０の電位を決めるための電極であって、通常、ソース電極１３に接続されている。
本実施形態においては、電界制御部２２は、ゲート駆動部２１がゲート電圧Ｖｇｓを印加するタイミングに合わせて、バイアス電圧Ｖｅを印加するタイミングを決定する。具体的には、電界制御部２２は、図３に示すようにゲート電圧Ｖｇｓが印加されスイッチ素子１０がオンしている期間中に、電界印加電極１４にバイアス電圧Ｖｅを印加して、ヘテロ接合界面に電界を印加する。なお、図３では、（ａ）がドレイン電極１２−ソース電極１３間に流れるドレイン電流Ｉｄｓ、（ｂ）がドレイン電極１２−ソース電極１３間にかかるドレイン電圧Ｖｄｓ、（ｃ）がバイアス電圧Ｖｅ、（ｄ）がゲート電圧Ｖｇｓを表している。
つまり、電界制御部２２は、ゲート駆動部２１が閾値を超えるゲート電圧Ｖｇｓをスイッチ素子１０に印加する期間ｔ１〜ｔ４と重なるように設定された期間ｔ２〜ｔ３に、閾値を超えるバイアス電圧Ｖｅをスイッチ素子１０に印加する。ここで、電界制御部２２がバイアス電圧Ｖｅを印加する期間ｔ２〜ｔ３は、ゲート駆動部２１がゲート電圧Ｖｇｓを印加する期間ｔ１〜ｔ４中に含まれていればよく、ｔ２＝ｔ１、ｔ３＝ｔ４であってもよい。
スイッチ素子１０がオンしている期間中に、電界印加電極１４にバイアス電圧Ｖｅが印加されると、以下に説明する原理でスイッチ素子１０のオン抵抗が小さくなり、ドレイン電圧Ｖｄｓ（図３（ｂ））が一定でもドレイン電流Ｉｄｓ（図３（ａ））は大きくなる。
すなわち、電界印加電極１４は、スイッチ素子１０のオン中にバイアス電圧Ｖｅが印加されると、半導体基板１０４のヘテロ接合界面へ正の電界を印加する。このとき、電界効果によってヘテロ接合界面には電子が引き寄せられる。発生した電子は、ドレイン電圧Ｖｄｓによりドレイン電極１２に向かって高速で移動する。言い換えれば、チャネル領域としての２次元電子ガスの濃度が高くなるため、スイッチ素子１０のオン抵抗は小さくなる。
要するに、電界印加電極１４から半導体基板１０４に印加される電界は、電界効果によってチャネル領域の電子濃度を高くし、スイッチ素子１０のオン抵抗を小さくするように作用する。結果的に、スイッチ素子１０がオン状態で、電界印加電極１４にバイアス電圧Ｖｅが印加されている期間ｔ２〜ｔ３には、ドレイン電圧Ｖｄｓ（図３（ｂ））が一定でもドレイン電流Ｉｄｓ（図３（ａ））は大きくなり、スイッチ素子１０で生じる損失は小さくなる。
また、電界制御部２２は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路（図示せず）を具備していてもよい。この場合、電界制御部２２は、電源回路の入力端に与えられる印加信号に従って、電源回路の出力端から電界印加電極１４−ソース電極１３間にバイアス電圧Ｖｅを印加する。電源回路の入力端に与えられる印加信号は、バイアス電圧Ｖｅを印加するタイミングを制御するための信号であって、ゲート駆動部２１および電界制御部２２を統括的に制御する制御部（図示せず）によって生成される。詳細な構成についての説明は省略するが、絶縁型の電源回路は、たとえばフライバックトランスを用いたフライバックコンバータなどからなる。
以上説明した本実施形態のスイッチ装置１によれば、電界印加電極１４が無い構成に比べて、スイッチ素子１０のオン抵抗をより一層小さく抑えることができるという利点がある。すなわち、スイッチ素子１０のオン時に電界制御部２２が電界印加電極１４にバイアス電圧Ｖｅを印加すると、電界効果によりヘテロ接合界面に電子が発生するため、チャネル領域としての２次元電子ガスの濃度は高くなる。これにより、スイッチ素子１０のオン抵抗は小さくなる。
しかも、本実施形態では、電界印加電極１４は、半導体基板１０４におけるドレイン電極１２等と同一表面上であって、ドレイン電極１２とゲート部１１０との間に配置されている。そのため、バイアス電圧Ｖｅの印加時に電界印加電極１４から半導体基板１０４へ印加される電界は、半導体基板１０４のヘテロ接合界面のうち、ドレイン電極１２とゲート部１１０との間に対応する部位に印加されることになる。したがって、スイッチ素子１０は、ドレイン電極１２−ゲート部１１０間の距離を大きく確保して高耐圧を実現しながらも、チャネル領域におけるドレイン電極１２−ゲート部１１０間に対応する部位の電子を増加させ、オン抵抗を小さく抑えることができる。なお、ゲート部１１０の直下のチャネル領域にはゲート部１１０からホールが注入されているため、スイッチ素子１０は、ゲート部１１０の直下からドレイン電極１２にかけてのチャネル領域の大部分に亘って、２次元電子ガスが高濃度化される。
また、スイッチ素子１０は、図４に示すように第２の半導体層１０２の表面の一部がエッチングにより掘り下げられて凹部１０５を形成し、この凹部１０５の底面に絶縁膜１５を介して電界印加電極１４が設けられていてもよい。この構成では、第２の半導体層１０２のエッチングにより、バイアス電圧Ｖｅの印加時に生じる電界効果を制御することができる。
また、電界印加電極１４は、ドレイン電極１２−ゲート部１１０間に限らず、ゲート部１１０−ソース電極１３間に設けられていてもよい。さらに、電界印加電極１４は、複数設けられていてもよく、たとえば、ドレイン電極１２−ゲート部１１０間とゲート部１１０−ソース電極１３間との両方に設けられたり、ドレイン電極１２−ゲート部１１０間に複数設けられたりしてもよい。電界印加電極１４が複数設けられていれば、電界制御部２２は、複数の電界印加電極１４にバイアス電圧Ｖｅを印加することにより、複数の電界印加電極１４から半導体基板１０４に電界を印加することができる。したがって、チャネル領域の複数箇所で２次元電子ガスの濃度が高くなり、スイッチ装置１は、スイッチ素子１０のオン抵抗をさらに小さくすることが可能となる。
また、スイッチ装置１に用いられるスイッチ素子１０は、半導体基板１０４上におけるドレイン電極１２−ソース電極１３間にゲート部１１０が一対設けられたデュアルゲート構造であってもよい。デュアルゲート構造のスイッチ素子１０は、２つのトランジスタがドレイン電極同士を接続するように直列接続された回路と等価であり、ドレイン電極１２−ソース電極１３間を双方向に流れる電流のスイッチングが可能な双方向スイッチを構成する。
デュアルゲート構造のスイッチ素子１０においては、電界印加電極１４は、たとえば図５に例示するように配置される。図５（ａ）の例では、電界印加電極１４は２つ設けられ、各電界印加電極１４は、第２の半導体層１０２上における一対のゲート部１１０の間であって各ゲート部１１０に隣接する位置に配置されている。この場合、電界制御部２２は、ソース電極１３側の電界印加電極１４へ印加するバイアス電圧Ｖｅについてはソース電極１３の電位を基準に設定し、ドレイン電極１２側の電界印加電極１４へ印加するバイアス電圧Ｖｅについてはドレイン電極１２の電位を基準に設定する。図５（ｂ）の例では、電界印加電極１４は３つ設けられ、各電界印加電極１４は、第２の半導体層１０２上における一方のゲート部１１０−ドレイン電極１２間と、他方のゲート部１１０−ソース電極１３間と、両ゲート部１１０間とに配置されている。
ところで、本実施形態の他の例として、駆動回路２０は、図６に示すようにドレイン電圧Ｖｄｓを計測する電圧モニタ部２３を有し、電界制御部２２は、電圧モニタ部２３の計測値に応じてバイアス電圧Ｖｅの大きさを調節する構成であってもよい。電圧モニタ部２３は、スイッチ素子１０のドレイン電極１２とソース電極１３とに接続されており、スイッチ素子１０の両端間（ドレイン電極１２−ソース電極１３間）にかかる素子電圧としてのドレイン電圧Ｖｄｓを計測し、計測値を電界制御部２２へ入力する。電界制御部２２は、ドレイン電圧Ｖｄｓが大きくなるほどバイアス電圧Ｖｅを大きくするように、電圧モニタ部２３から入力されるドレイン電圧Ｖｄｓの大きさに応じてバイアス電圧Ｖｅの大きさを調節する。
この構成によれば、スイッチ装置１は、ドレイン電圧Ｖｄｓの大きさによって、電界印加電極１４からヘテロ接合界面に印加される電界の強さが変わるので、ドレイン電圧Ｖｄｓの大きさに適した状態でスイッチ素子１０を動作させることができる。すなわち、スイッチ装置１は、ドレイン電圧Ｖｄｓが比較的小さければ、電界印加電極１４から印加される電界強度を小さくして、電界制御部２２の消費電力を小さく抑えることができる。一方、ドレイン電圧Ｖｄｓが比較的大きければ、スイッチ装置１は、電界印加電極１４から印加される電界強度を大きくして、スイッチ素子１０のオン抵抗をさらに小さくすることで、スイッチ素子１０での電力損失を小さく抑えることができる。
なお、本実施形態ではゲート部１１０は、第２の半導体層１０２上の一部に形成されたｐ型のＡｌＧａＮ層（コントロール層１１１）と、コントロール層１１１上に設けられたゲート電極１１とで構成されているが、この構成に限らない。たとえば、ゲート部１１０は、第２の半導体装置１０２上に形成される絶縁膜と、絶縁膜上に設けられたゲート電極１１とで構成される絶縁ゲート構造であってもよい。
（実施形態２）
本実施形態のスイッチ装置１は、電界制御部２２が電界印加電極１４にバイアス電圧Ｖｅを印加するタイミングが実施形態１のスイッチ装置１とは相違する。以下、実施形態１と同様の構成については、共通の符号を付して適宜説明を省略する。
本実施形態においては、電界制御部２２は、ゲート駆動部２１がゲート電圧Ｖｇｓを印加し始めることによりスイッチ素子１０がオンする時点以前に設定されたリセット期間に、電界印加電極１４にバイアス電圧Ｖｅを印加してヘテロ接合界面に電界を印加する。具体的には、電界制御部２２は、ゲート駆動部２１がゲート電圧Ｖｇｓを印加すると同時もしくはその直前に、オンオフ信号が「Ｌ」レベルから「Ｈ」レベルに切り替わったことをトリガとして、バイアス電圧Ｖｅを印加する。ここで、電界制御部２２がバイアス電圧Ｖｅを印加するリセット期間の長さは適宜設定される。
また、本実施形態では、電界印加電極１４からヘテロ接合界面に印加される電界の向きも実施形態１とは相違する。つまり、ここでは、バイアス電圧Ｖｅは、ソース電極１３を基準電位（正極）とし、電界印加電極１４を負極とする直流電圧であり、これにより、ヘテロ接合界面には電界印加電極１４から負の電界が印加される。
このように、電界制御部２２は、スイッチ素子１０にゲート電圧Ｖｇｓが印加されてスイッチ素子１０がオンする前に、予め電界印加電極１４から半導体基板１０４のヘテロ接合界面に電界を印加する。これにより、本実施形態のスイッチ装置１は、スイッチ素子１０のドレイン電極１２−ソース電極１３間への高電圧印加に起因して、スイッチ素子１０のオン抵抗が増加しドレイン電流Ｉｄｓの飽和値が低下する電流コラプスと呼ばれる現象を抑制できる。
以下に、電流コラプスについて図７を参照して簡単に説明する。なお、図７は、ゲート電圧Ｖｇｓが印加されておらずオフ状態にあるスイッチ素子１０を模式的に表している。
この状態で、ドレイン電極１２−ソース電極１３間に高電圧（たとえば１００Ｖ程度）のドレイン電圧Ｖｄｓが印加されると、スイッチ素子１０は、ゲート部１１０の高電位側（ドレイン電極１２側）の端部に強い電界が集中的にかかる。この電界は２次元電子ガス中の電子を加速し、加速された電子４１は、図７（ａ）に示すように、半導体層積層体１０３の結晶欠陥などにトラップされる。そのため、スイッチ素子１０は、主にゲート部１１０とドレイン電極１２との間において電子トラップが発生し、図７（ｂ）に示すように、チャネル領域としての２次元電子ガスの濃度が低下する。
その後、スイッチ素子１０は、ゲート電圧Ｖｇｓが印加されてドレイン電極１２−ソース電極１３間が導通状態になると、トラップされていた電子４１が解放されるが、このとき電子４１の解放に時間がかかる場合がある。この場合、スイッチ素子１０は、オン状態になってもトラップされている電子４１がチャネル領域を狭窄し、ドレイン電流Ｉｄｓが十分に増大しないため、電流コラプスが生じると考えられる。したがって、スイッチ素子１０は、ドレイン電極１２−ソース電極１３間へ高電圧が一旦印加されると、その後オン抵抗が増加してドレイン電流Ｉｄｓが減少することがある。
これに対して、本実施形態のスイッチ装置１は、スイッチ素子１０がオンする以前のリセット期間に、電界制御部２２がバイアス電圧Ｖｅを印加して電界印加電極１４から電界を印加するので、電子トラップにより減少した２次元電子ガスの電子を補償できる。すなわち、スイッチ素子１０は、オンする以前に電界印加電極１４からヘテロ接合界面に負の電界が印加されると、ヘテロ接合界面に、上述した電子トラップの原因となる電界とは逆極性の電界が印加されることになる。逆極性の電界は、トラップされている電子を強制的に放出するので、電子トラップにより減少した電子を瞬時にヘテロ接合界面に戻すことができ、チャネル領域として２次元電子ガスの濃度が高くなり、スイッチ素子１０のオン抵抗は小さくなる。
なお、電界制御部２２は、リセット期間に、ソース電極１３を基準電位（負極）とし、電界印加電極１４を正極とする直流電圧をバイアス電圧Ｖｅとして印加することにより、ヘテロ接合界面に電界印加電極１４から正の電界が印加されるようにしてもよい。この場合でも、スイッチ素子１０は、オンする以前にチャネル領域として２次元電子ガスの濃度が高められることになり、オン抵抗が小さくなる。
以上説明した本実施形態のスイッチ装置１によれば、スイッチ素子１０がオンする以前に電界制御部２２が電界印加電極１４から電界を印加することによって、電流コラプスに起因したオン抵抗の増加を抑制することができる。
ここで、電界印加電極１４の配置は、実施形態１で説明したように適宜設定可能である。ただし、電界印加電極１４は、ゲート部１１０−ドレイン電極１２間の電子トラップに対応するため、ゲート部１１０とドレイン電極１２との間であってゲート部１１０に隣接した位置に配置されることが望ましい。スイッチ装置１に用いられるスイッチ素子１０が一対のゲート部１１０を有するデュアルゲート構造であれば、電界印加電極１４は、両ゲート部１１０の間であって各ゲート部１１０に隣接した位置に配置されることが望ましい。このように電界印加電極１４が配置されている場合、スイッチ装置１は、電界制御部２２が電界印加電極１４から電界を印加することによって、電流コラプスの原因となるトラップされた電子を効率的に除去することができる。
また、電界制御部２２は、スイッチ素子１０がオンする以前のリセット期間だけでなく、実施形態１のようにスイッチ素子１０がオンしている期間中にも、電界印加電極１４にバイアス電圧Ｖｅを印加してヘテロ接合界面への電界の印加を行ってもよい。これにより、スイッチ装置１は、スイッチ素子１０のオン抵抗をより一層小さく抑えることができるという利点がある。
その他の構成および機能は実施形態１と同様である。
１ スイッチ装置
１０ スイッチ素子
１２ ドレイン電極（第１電極）
１３ ソース電極（第２電極）
１４ 電界印加電極
１５ 絶縁膜
２０ 駆動回路
２２ 電界制御部
２３ 電圧モニタ部
１０１ 第１の半導体層
１０２ 第２の半導体層
１０３ 半導体層積層体
１０４ 半導体基板
１１０ ゲート部
Ｖｅ バイアス電圧
Ｖｇｓ ゲート電圧

Claims (8)

  1. 半導体基板と、前記半導体基板の一表面上に配置された第１電極および第２電極と、前記一表面上において前記第１電極および前記第２電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第１電極と前記第２電極との間を導通させるスイッチ素子と、
    前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、
    前記半導体基板は、第１の半導体層と第２の半導体層とが積層されて成る半導体層積層体を具備し、前記第１の半導体層と前記第２の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する２次元電子ガス層が前記チャネル領域として用いられ、
    前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、
    前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有し、
    前記電界制御部は、前記スイッチがオンしている期間中に、前記電界印加電極に前記バイアス電圧を印加して前記ヘテロ接合界面に電界を印加し、
    前記駆動回路は、前記スイッチ素子の前記第１電極と前記第２電極との間にかかっている電圧を素子電圧として計測する電圧モニタ部を有し、
    前記電界制御部は、前記電圧モニタ部の計測値に応じて前記バイアス電圧の大きさを調節することを特徴とするスイッチ装置。
  2. 前記電界制御部は、前記電界印加電極を正極とする直流電圧を前記バイアス電圧として印加することを特徴とする請求項１に記載のスイッチ装置。
  3. 前記電界制御部は、前記スイッチ素子がオンする時点以前に設定されたリセット期間に、前記電界印加電極に前記バイアス電圧を印加して前記へテロ接合界面に電界を印加することを特徴とする請求項１に記載のスイッチ装置。
  4. 前記電界制御部は、前記電界印加電極を負極とする直流電圧を前記バイアス電圧として印加することを特徴とする請求項３に記載のスイッチ装置。
  5. 前記電界印加電極は複数設けられていることを特徴とする請求項１ないし請求項４のいずれか１項に記載のスイッチ装置。
  6. 前記電界印加電極は、前記第１電極および前記第２電極のうち高電位側となる電極と前記ゲート部との間に配置されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載のスイッチ装置。
  7. 半導体基板と、前記半導体基板の一表面上に配置された第１電極および第２電極と、前記一表面上において前記第１電極および前記第２電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第１電極と前記第２電極との間を導通させるスイッチ素子と、
    前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、
    前記半導体基板は、第１の半導体層と第２の半導体層とが積層されて成る半導体層積層体を具備し、前記第１の半導体層と前記第２の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する２次元電子ガス層が前記チャネル領域として用いられ、
    前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、
    前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有し、
    前記ゲート部は一対設けられており、
    前記電界印加電極は、一対の前記ゲート部の間に配置されていることを特徴とするスイッチ装置。
  8. 前記電界制御部は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路を具備しており、前記電源回路の入力端に与えられる印加信号に従って前記電源回路の出力端から前記電界印加電極に前記バイアス電圧を印加することを特徴とする請求項１ないし請求項７のいずれか１項に記載のスイッチ装置。
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US11424356B2 (en) * 2020-03-16 2022-08-23 Raytheon Company Transistor having resistive field plate

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283237A (ja) * 1994-04-07 1995-10-27 Toyota Central Res & Dev Lab Inc 電界効果トランジスタ
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
US7834380B2 (en) * 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ
JP4201804B2 (ja) * 2006-08-10 2008-12-24 シャープ株式会社 半導体装置
CN101976684B (zh) * 2006-11-20 2014-02-12 松下电器产业株式会社 半导体装置及其驱动方法
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP5526470B2 (ja) 2007-09-03 2014-06-18 サンケン電気株式会社 窒化物系化合物半導体装置
JP5130906B2 (ja) * 2007-12-26 2013-01-30 サンケン電気株式会社 スイッチ装置
JP5129763B2 (ja) 2009-01-27 2013-01-30 パナソニック株式会社 負荷制御装置
CN102576233B (zh) * 2009-08-26 2014-11-26 松下电器产业株式会社 负载控制装置
JP5618571B2 (ja) 2010-03-02 2014-11-05 パナソニック株式会社 電界効果トランジスタ

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