JP5725886B2 - Device storage package and mounting structure - Google Patents
Device storage package and mounting structure Download PDFInfo
- Publication number
- JP5725886B2 JP5725886B2 JP2011016168A JP2011016168A JP5725886B2 JP 5725886 B2 JP5725886 B2 JP 5725886B2 JP 2011016168 A JP2011016168 A JP 2011016168A JP 2011016168 A JP2011016168 A JP 2011016168A JP 5725886 B2 JP5725886 B2 JP 5725886B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- input
- output terminal
- dielectric layer
- peripheral edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Semiconductor Lasers (AREA)
- Led Device Packages (AREA)
Description
本発明は、素子収納用パッケージおよびその素子収納用パッケージを用いる実装構造体に関する。 The present invention relates to an element storage package and a mounting structure using the element storage package.
従来から、基板と、誘電体層の一主面に信号線路を形成し、誘電体層の他主面にグランド層を形成した入出力端子と、を有する素子収納用パッケージが知られている(下記特許文献1参照)。そして、マイクロ波、ミリ波等の高周波で用いられる入出力端子においては、高周波の信号を効率良く伝送するために、比誘電率が低く誘電損失が小さい誘電体層を使用する必要がある。
Conventionally, an element storage package having a substrate and an input / output terminal in which a signal line is formed on one main surface of a dielectric layer and a ground layer is formed on the other main surface of the dielectric layer is known ( See
ところで、誘電体層の比誘電率を下げることで、入出力端子の熱膨張率と基板の熱膨張率の違いが大きくなることがあった。そして、基板と入出力端子の両者の接合部において剥離が発生し、パッケージの気密性が損なわれる虞があった。 By the way, by lowering the dielectric constant of the dielectric layer, the difference between the thermal expansion coefficient of the input / output terminals and the thermal expansion coefficient of the substrate may be increased. Then, peeling occurs at the joint portion between the substrate and the input / output terminal, which may impair the airtightness of the package.
本発明は、上記に鑑みてなされたものであって、気密性に優れた素子収納用パッケージおよびその素子収納用パッケージを用いる実装構造体を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide an element housing package excellent in airtightness and a mounting structure using the element housing package.
本発明の一実施形態に係る素子収納用パッケージは、上面に素子の実装領域を有する基板と、前記基板上に前記実装領域を取り囲むように設けられた、一部に貫通孔を有する枠体と、前記基板上に前記貫通孔を通って前記枠体の内外にわたって設けられた入出力端子とを備え、前記基板の上面の外周縁には、前記基板の上面の外周縁の曲率が、前記基板の下面の外周縁の曲率よりも小さい湾曲部が設けられており、前記湾曲部の直上に、前記枠体
で囲まれない領域に位置する前記入出力端子の端面が位置していることを特徴とする。
An element storage package according to an embodiment of the present invention includes a substrate having an element mounting region on an upper surface thereof, a frame body provided on the substrate so as to surround the mounting region, and having a through hole in part. An input / output terminal provided on the substrate through the through-hole and inside and outside of the frame body, and the outer peripheral edge of the upper surface of the substrate has a curvature of the outer peripheral edge of the upper surface of the substrate. A curved portion that is smaller than the curvature of the outer peripheral edge of the lower surface is provided, and an end face of the input / output terminal located in a region not surrounded by the frame body is located immediately above the curved portion. Features.
また、本発明の一実施形態に係る実装構造体は、前記素子収納用パッケージと、前記素子収納用パッケージの前記実装領域に実装された素子とを備えたことを特徴とする。 In addition, a mounting structure according to an embodiment of the present invention includes the element storage package and an element mounted in the mounting region of the element storage package.
本発明によれば、気密性に優れた素子収納用パッケージおよびその素子収納用パッケージを用いる実装構造体を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the mounting structure which uses the element storage package excellent in airtightness and the element storage package can be provided.
以下に添付図面を参照して、本発明にかかる素子収納用パッケージおよび実装構造体の実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されないものである。 Exemplary embodiments of an element storage package and a mounting structure according to the present invention will be described below in detail with reference to the accompanying drawings. In addition, this invention is not limited to the following embodiment.
<実装構造体の概略構成>
図1は、本実施形態に係る実装構造体1を示す概観斜視図である。図2は、図1の実装構造体1に用いられる入出力端子の概観を示す斜視図である。実装構造体1は、テレビ等の家電機器、携帯電話またはコンピュータ機器等の電子機器に用いるものである。特に、マイクロ波、ミリ波等の高周波で用いられる電子機器の高周波回路に用いられる。
<Schematic configuration of mounting structure>
FIG. 1 is a schematic perspective view showing a
実装構造体1は、素子収納用パッケージ2と、素子収納用パッケージ2に実装された素子3とを備えている。素子収納用パッケージ2は、例えば、半導体素子、光半導体素子、トランジスタ、ダイオードまたはサイリスタ等の能動素子、あるいは抵抗器、コンデンサ、太陽電池、圧電素子、水晶振動子またはセラミック発振子等の受動素子からなる素子3を実装するのに用いるものである。
The
素子収納用パッケージ2は、上面に素子3の実装領域Rを有する基板4と、基板4上に実装領域Rを取り囲むように設けられた、一部に貫通孔Hを有する枠体5と、貫通孔Hを通って枠体5の内外にわたって設けられた入出力端子6とを備えている。なお、素子収納用パッケージ2は、基板4の実装領域Rに素子3を実装し、素子3と入出力端子6とを電気的に接続することで、実装構造体1として用いることができる。
The
基板4は、平面視したとき四角形状に形成された部材である。基板4は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。基板4は、熱伝導率を良好にして、実装領域Rに実装した素子3から発生する熱を効率良く基板4を介して外部に放散させる機能を備えている。なお、基板4の熱伝導率は、例えば15W/(m・K)以上450W/(m・K)以下に設定されている。また、基板4の熱膨張率は、例えば4以上18以下に設定されている。
The
また、基板4は、例えば、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、所定形状に製作される。なお、基板4の一辺の長さは、例えば3mm以上50mm以下に設定されている。また、基板4の厚みは、例えば0.3mm以上5mm以下に設定されている。
Further, the
また、基板4の表面は、酸化腐食の防止、あるいは実装領域Rに素子3をろう付けしやすくするために、電気めっき法または無電解めっき法を用いて、ニッケルまたは金等の鍍金層が形成されている。基板4の実装領域Rは、基板4の上面に枠体5を接続したときに、枠体5と接続されない領域である。なお、本実施形態では、基板4の形状は、平面視したときに四角形状としているが、素子3を実装することが可能であれば、平面視したときに四角形状に限られず、多角形状または楕円形状等であってもよい。
Further, a plating layer such as nickel or gold is formed on the surface of the
基板4の上面の外周縁には、基板4の厚み方向の断面で断面視したとき、基板4の上面の外周縁の曲率(上面から側面にかけての曲率)が、基板4の下面の外周縁の曲率(下面から側面にかけての曲率)よりも小さい湾曲部4Aが形成されている。そして、この湾曲部4Aによって、基板4の上面の外周縁と、その直上に設けられる入出力端子6の下面との間に、基板4の上面の外周縁に沿って空隙を設けることができる。基板4は、基板4の上面の外周縁が滑らかに形成されることで、基板4上の外周の一部に設けられる入出力端子6との接触面積を減らすことができる。基板4に熱が加わり温度が上昇すると、基板4に反りが発生することがあるが、基板4が熱変形することによって、基板4の上面の外周縁が入出力端子6に対して応力が加わる。そこで、もっとも反りが大きくなる基板4の上面の外周縁に湾曲部4Aを形成することにより、熱膨張を起こした基板4の上面の外周縁が入出力端子6に当接してから入出力端子6に応力が加わるようになるため、湾曲部4A
がなく最初から基板4の外周縁が入出力端子6に当接している場合に比べて、入出力端子6に加わる応力を小さくすることができる。
At the outer peripheral edge of the upper surface of the
Compared to the case where the outer peripheral edge of the
また、湾曲部4Aは、基板4の上面の外周全周にわたって連続して設けられていることが好ましい。基板4の上面の外周全周にわたって連続して湾曲部4Aが設けられることで、素子収納用パッケージの製造工程において、基板4または枠体5、入出力端子6の熱膨張率差に起因して生じる応力を、基板4の上面の外周縁において局所的に集中しにくくすることができる。さらに、素子収納用パッケージ2の製造工程において、基板4または枠体5、入出力端子6の熱膨張率差に起因して生じる基板4の反りが実装構造体1を外部電気回路基板に実装する際に矯正されることによって生じる応力を、基板4の外周縁において局所的に集中しにくくすることができる。仮に、基板4の外周縁において、湾曲部4Aが形成される部位と、湾曲部4Aが形成されない部位とが設けられる場合は、基板4の外周縁への応力は、湾曲部4Aが形成される部位と、湾曲部4Aが形成されない部位との境界部で集中することとなる。同様に、実装構造体1を作動させる際に素子3から発生する熱による、基板4または枠体5、入出力端子6の熱膨張率差に起因して生じる応力を、基板4の上面の外周縁において局所的に集中しにくくすることができる。
Further, the
基板4の上面の外周縁の湾曲部4Aの曲率は、例えば1以上10以下に設定されている。また、基板4の下面の外周縁の曲率は、例えば5以上20以下に設定されている。そして、基板4の上面の外周縁の曲率が、基板4の下面の外周縁の曲率よりも小さく形成されている。なお、曲率とは、基板4の外周縁における湾曲部の円周の半径をr(mm)とする場合に、1/rにて表される数値である。
The curvature of the
また、基板4の下面の外周縁の曲率を基板4の上面の外周縁の曲率よりも大きくすることで、基板4の下面の平らな面積を基板4の上面の平らな面積よりも大きくすることができる。そして、基板4を実装する外部基板との接触面積を大きくすることができ、基板4と外部基板との接着力を向上させることができる。
Further, the flat area of the lower surface of the
枠体5は、基板4の実装領域Rを取り囲むように設けられ、素子3を外部から保護するための部材である。また、枠体5は、側面の一部に入出力端子6を設ける貫通孔Hが形成されている。枠体5は、ろう材を介して基板4にろう付けされる。なお、ろう材は、例えば、銀、銅、金、アルミ二ウムまたはマグネシウム等からなり、ニッケル、カドミウムまたは燐等の添加物を含有してもよい。
The
また、枠体5は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。枠体5は、実装領域Rに素子3が実装されている状態で、素子3から発生する熱を効率良く枠体5の外部に発散させる機能を備えている。なお、枠体5の熱伝導率は、例えば15W/(m・K)以上450W/(m・K)以下に設定されている。また、枠体5の熱膨張率は、例えば4ppm/℃以上18ppm/℃以下に設定されている。
The
入出力端子6は、枠体5の貫通孔Hに設けられる。入出力端子6は、マイクロ波、ミリ波等の高周波の信号を伝送するためのものである。入出力端子6は、第1誘電体層6aと、第1誘電体層6a上の一部に設けられる第2誘電体層6bを有している。さらに、入出力端子6は、第1誘電体層6aと第2誘電体層6bの間に形成され、枠体5の内外を電気的に接続する信号線路7と、第1誘電体層6aの下面に形成される第1接地導体8と、第1誘電体6aの側面、第2誘電体層6bの側面および第2誘電体層6bの上面に連続して設けられる第2接地導体9を有している。
The input /
信号線路7は、所定の電気信号を伝達する機能を備えている。信号線路7は、例えば、
マイクロストリップ線路またはコプレーナ線路として用いる。信号線路7は、例えば、タングステン、モリブデンまたはマンガン等で形成されたメタライズ金属層上に、ニッケルメッキ層または金メッキ層が形成されてなる。また、信号線路7の線路幅は、信号線路7に伝わる信号の波長の4分の1以下であって、例えば0.05mm以上0.5mm以下に設定されている。
The
Used as a microstrip line or coplanar line. The
信号線路7には、リード端子10が形成される。リード端子10は、外部の電子機器等と素子3とを電気的に接続するための部材である。リード端子10は、ろう材を介して、信号線路7上に接続される。そして、信号線路7とリード端子10とが電気的に接続される。
A
第1接地導体8および第2接地導体9は、共通の電位、例えばアース電位にする機能を備えている。また、第1接地導体8および第2接地導体9は、例えば、タングステン、モリブデンまたはマンガン等で形成されたメタライズ金属層上に、ニッケルメッキ層が形成されてなる。第1接地導体8は、平面視して信号線路7と重なる領域に形成されている。枠体5は、金属材料からなり、第1接地導体8、第2接地導体9および枠体5は電気的に接続されている。
The
また、入出力端子6は、第1誘電体層6aおよび第2誘電体層6bを取り囲む第2接地導体9を有しており、信号線路7と枠体5とが重なる領域において信号線路7に伝達される信号が反射するのを抑制することができる。
The input /
第1誘電体層6aおよび第2誘電体層6bは、絶縁性の基板であって、例えば、酸化アルミニウム、窒化アルミニウムまたは窒化珪素等の無機材料、あるいはエポキシ樹脂、ポリイミド樹脂またはエチレン樹脂等の有機材料、あるいはアルミナまたはムライト等のセラミック材料、あるいはガラスセラミック材料等から成る。または、これらの材料のうち複数の材料を混合した複合系材料から成る。なお、第1誘電体層6aおよび第2誘電体層6bの厚みは、信号線路7に伝わる信号の波長の2分の1以下であって、例えば0.1mm以上1mm以下に設定されている。
The first
また、第1誘電体層6aまたは第2誘電体層6bには、多数のフィラーが含有されていても構わない。第1誘電体層6aまたは第2誘電体層6bが有機材料からなる場合は、第1誘電体層6aまたは第2誘電体層6bにフィラーが含有されていることによって、第1誘電体層6aまたは第2誘電体層6bの硬化前の粘度を調整することができ、第1誘電体層6aまたは第2誘電体層6bの厚み寸法を所望の値に近づけることができる。フィラーは、例えば球状であって、フィラーの径は、例えば0.05μm以上6μm以下に設定されており、熱膨張率は、例えば−5ppm/℃以上5ppm/℃以下である。なお、フィラーは、例えば、酸化珪素、炭化珪素、酸化アルミニウム、窒化アルミニウムまたは水酸化アルミニウム等から成る。
The first
また、第1誘電体層6aまたは第2誘電体層6bに含有されるフィラーの比誘電率は、第1誘電体層6aまたは第2誘電体層6bを構成する材料の比誘電率よりも小さく設定することができる。このように、第1誘電体層6aまたは第2誘電体層6bの比誘電率よりも小さい低誘電率のフィラーとすることで、入出力端子6をさらに低誘電率化することができ、信号線路7に伝送される信号の伝送効率を向上させることができる。
The relative dielectric constant of the filler contained in the first
また、フィラーは、絶縁性のフィラーとすることができる。フィラーを絶縁性とすることで、信号線路7に伝わる信号の特性インピーダンスへの影響を低減することができる。
The filler can be an insulating filler. By making the filler insulative, the influence on the characteristic impedance of the signal transmitted to the
信号線路7に伝達される信号は、信号線路7の直上または直下に位置する材料に起因し
て、伝送特性が変化するが、伝送特性の変化が大きいと信号線路7に伝達される信号の反射量が大きくなる。そして、信号線路7は、枠体5の内外を電気的に接続するために、枠体5の内外に延在して形成されている。そのため、平面視して信号線路7と枠体5とが重なる領域が、信号線路7に伝達される信号の伝送特性の変化が大きい。本実施形態においては、信号線路7と枠体5とが重なる領域において、信号線路7の直上および直下に誘電体層の一部を貼り合わせて、信号線路7が大気と接する領域を低減する。その結果、信号線路7に伝達される信号の伝送特性の変化を抑制し、信号線路7に伝送される高周波の反射を低減することができる。
The signal transmitted to the
入出力端子6の下面の外周縁は、平らに形成されている。そして、湾曲部4Aは、入出力端子6の下面の外周縁よりも湾曲して形成されている。入出力端子6の下面を平らに形成することで、信号線路7と第1接地導体8との間における電磁波の反射の変化を小さくし、入出力端子6の伝送特性を良好に維持することができる。
The outer peripheral edge of the lower surface of the input /
入出力端子6の枠体5で囲まれない領域に位置する端面は、平面視して基板4の湾曲部4Aと重なるように設定されている。入出力端子6の端面と基板4の端面を合わせることで、入出力端子6の伝送特性の劣化、入出力端子6の割れまたはカケといった損傷の発生を抑制できる。仮に、入出力端子6の端面が、平面視して基板4の外周より内側に設けられた場合は、リード端子10と基板4の外周縁との間に容量成分が生じるため、信号線路7における特性インピーダンスが変動する。その結果、入出力端子6における反射損失が増加し、信号線路7の伝送特性が劣化する。また、仮に、入出力端子6の端面が、基板4の外周より外側に突出して設けられる場合は、入出力端子6が平面視して基板4より外側に位置しているため、素子収納用パッケージ2の組立、実装構造体1の外部電気回路基板へ実装する際に、入出力端子6がピンセット等の工具または搬送治具に直接接触する可能性が生じる。その結果、入出力端子6に割れまたは欠けといった損傷が発生し、素子収納用パッケージ2および実装構造体1の信頼性とともに歩留まりが低下する傾向がある。
An end face located in a region not surrounded by the
素子収納用パッケージ2に、素子3を半田等を介して基体4の実装領域Rに実装することで、実装構造体1を構成することができる。ICまたはLSI等の半導体素子を実装する場合、半導体素子としては、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウムまたは炭化珪素等を用いることができる。また、素子3の上面と、枠体5内に位置する入出力端子6の信号線路7とをボンディングワイヤを介して電気的に接続されている。
The mounting
枠体5上には、蓋体11が設けられる。蓋体11は、枠体5内の気密性を保つための機能を備えている。蓋体11は、例えば、銅、タングステン、鉄、ニッケルまたはコバルト等の金属、あるいはこれらの金属を複数種含む合金、あるいは酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック等のセラミックスから成る。また、蓋体11は、枠体6の上面に、例えば半田またはろう材等の接合部材を介して接合される。
A
本実施形態によれば、基板4の熱膨張率と入出力端子6の熱膨張率の違いにより、両者が熱膨張したときであっても、基板4の外周縁に湾曲部4Aを設けることで、基板4から入出力端子6に熱応力が加わりにくいようにすることができ、入出力端子6が破壊されるのを抑制することができ、パッケージの気密性を良好に保つことができる。また、入出力端子6が変形しにくいようにすることによって、信号線路7の伝送特性が低下するのを抑制することができ、電気的特性が優れた素子収納用パッケージ2および実装構造体1を提供することができる。
According to the present embodiment, due to the difference between the thermal expansion coefficient of the
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲
において種々の変更、改良等が可能である。例えば、基体4と素子3との間に配線基板を介在させる構造であってもよい。
In addition, this invention is not limited to the above-mentioned form, A various change, improvement, etc. are possible in the range which does not deviate from the summary of this invention. For example, a structure in which a wiring board is interposed between the
<実装構造体の製造方法>
ここで、図1に示す実装構造体1の製造方法を説明する。まず、基板4、枠体5のそれぞれを準備する。基板4、枠体5のそれぞれは、溶融した金属材料を型枠に鋳込んだ固化させたインゴットに対して、金属研磨等の金属加工法を用いることで、所定形状に製作される。なお、基板4は、型枠から取り出したインゴットに対して、基板4の上面の外周縁に相当する個所を研磨して、湾曲部4Aを形成することができる。また、枠体5は、貫通孔Hに相当する個所を研磨して、入出力端子6を接続可能な大きさの貫通孔Hを形成することができる。
<Method for manufacturing mounting structure>
Here, a manufacturing method of the mounting
次に、入出力端子6を準備する。ここでは、誘電体層6の材料が、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体等を用いることができる。
Next, the input /
誘電体層6の材料が酸化アルミニウム質焼結体から成る場合、まず、酸化アルミニウム、酸化珪素、酸化マグネシウムまたは酸化カルシウム等の原料粉末に有機バインダー、可塑剤または溶剤等を添加混合して泥漿状と成す。
When the material of the
そして、第1誘電体層6aおよび第2誘電体層6bの型枠を準備し、枠体内に、泥漿状の酸化アルミ二ウム質の材料を充填し、焼結前の第1誘電体層6aおよび第2誘電体層6bを取り出す。
Then, molds of the first
また、タングステンまたはモリブデン等の高融点金属粉末を準備し、この粉末に有機バインダー、可塑剤または溶剤等を添加混合して金属ペーストを得る。 Moreover, a high melting point metal powder such as tungsten or molybdenum is prepared, and an organic binder, a plasticizer, a solvent, or the like is added to and mixed with the powder to obtain a metal paste.
そして、取り出した焼結前の第1誘電体層6aの上面に対して、例えばスクリーン印刷法を用いて、金属ペーストを塗って信号線路7を形成する。また、第1誘電体層6aの下面に対して、例えばスクリーン印刷法を用いて、金属ペーストを塗って第1接地導体8を形成する。さらに、第1誘電体層6aおよび第2誘電体層6bを組み合わせたときに、両者を取り囲む箇所に、例えばスクリーン印刷法を用いて第2接地導体9を形成する。
Then, the
次に、焼結前の第1誘電体層6a上に焼結前の第2誘電体層6bを載せて加圧することで、両者を密着させる。そして、金属ペーストを印刷塗布した積層体を約1600℃の温度で焼成することにより、信号線路7、第1接地導体8および第2接地導体9が形成されたセラミックスからなる入出力端子6を作製することができる。
Next, the
そして、準備した枠体5の貫通孔Hに、入出力端子6をろう材を介して嵌めて接続する。このようにして、素子収納用パッケージ2を作製することができる。
Then, the input /
次に、素子収納用パッケージ2の実装領域Rに半田を介して素子3を実装し、素子3の電極を入出力端子6の信号線路7にボンディングワイヤを介して電気的に接続する。さらに、枠体5上に、例えば半田またはろう材等の接合部材を介して蓋体11を接合することで、実装構造体1を作製することができる。
Next, the
1 実装構造体
2 素子収納用パッケージ
3 素子
4 基板
4A 湾曲部
5 枠体
6 入出力端子
6a 第1誘電体層
6b 第2誘電体層
7 信号線路
8 第1接地導体
9 第2接地導体
10 リード端子
11 蓋体
R 実装領域
H 貫通孔
DESCRIPTION OF
Claims (4)
前記基板上に前記実装領域を取り囲むように設けられた、一部に貫通孔を有する枠体と、前記基板上に前記貫通孔を通って前記枠体の内外にわたって設けられた入出力端子とを備え、
前記基板の上面の外周縁には、前記基板の上面の外周縁の曲率が、前記基板の下面の外周縁の曲率よりも小さい湾曲部が設けられており、
前記湾曲部の直上に、前記枠体で囲まれない領域に位置する前記入出力端子の端面が位置していることを特徴とする素子収納用パッケージ。 A substrate having an element mounting region on the upper surface;
A frame having a part of a through hole provided on the substrate so as to surround the mounting region, and an input / output terminal provided on the substrate through the through hole and inside and outside the frame. Prepared,
The outer peripheral edge of the upper surface of the substrate is provided with a curved portion in which the curvature of the outer peripheral edge of the upper surface of the substrate is smaller than the curvature of the outer peripheral edge of the lower surface of the substrate,
An element storage package, wherein an end face of the input / output terminal located in a region not surrounded by the frame is located immediately above the bending portion.
前記基板の上面の外周縁の曲率は、前記入出力端子の下面の外周縁の曲率よりも小さいことを特徴とする素子収納用パッケージ。 The device storage package according to claim 1,
The element storage package, wherein the curvature of the outer peripheral edge of the upper surface of the substrate is smaller than the curvature of the outer peripheral edge of the lower surface of the input / output terminal.
前記湾曲部は、前記基板の外周縁の全周にわたって連続して設けられていることを特徴とする素子収納用パッケージ。 The element storage package according to claim 1 or 2,
The package for storing elements, wherein the curved portion is continuously provided over the entire outer periphery of the substrate.
前記素子収納用パッケージの前記実装領域に実装された素子とを備えたことを特徴とする実装構造体。
The element storage package according to any one of claims 1 to 3,
A mounting structure comprising: an element mounted in the mounting region of the element storage package.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011016168A JP5725886B2 (en) | 2011-01-28 | 2011-01-28 | Device storage package and mounting structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011016168A JP5725886B2 (en) | 2011-01-28 | 2011-01-28 | Device storage package and mounting structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012156432A JP2012156432A (en) | 2012-08-16 |
JP5725886B2 true JP5725886B2 (en) | 2015-05-27 |
Family
ID=46837822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011016168A Active JP5725886B2 (en) | 2011-01-28 | 2011-01-28 | Device storage package and mounting structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5725886B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6258748B2 (en) * | 2014-03-28 | 2018-01-10 | 京セラ株式会社 | Semiconductor element storage package and semiconductor device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151637A (en) * | 1992-11-13 | 1994-05-31 | Denki Kagaku Kogyo Kk | Insulating aluminum nitride heat-radiation plate provided with lead |
JP3164802B1 (en) * | 1999-12-21 | 2001-05-14 | 京セラ株式会社 | Electronic component storage package |
JP3652255B2 (en) * | 2001-01-26 | 2005-05-25 | 京セラ株式会社 | Package for storing semiconductor elements |
JP3638528B2 (en) * | 2001-01-29 | 2005-04-13 | 京セラ株式会社 | Package for storing semiconductor elements |
JP2005285872A (en) * | 2004-03-26 | 2005-10-13 | Kyocera Corp | Package for accommodating semiconductor element and semiconductor device |
JP2006232579A (en) * | 2005-02-23 | 2006-09-07 | Sumitomo Metal Electronics Devices Inc | Joined body |
JP4727486B2 (en) * | 2006-03-31 | 2011-07-20 | 株式会社豊田中央研究所 | Semiconductor device |
JP2007294636A (en) * | 2006-04-25 | 2007-11-08 | Kyocera Corp | Electronic component storing package and electronic apparatus |
-
2011
- 2011-01-28 JP JP2011016168A patent/JP5725886B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012156432A (en) | 2012-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5518086B2 (en) | Device storage package and mounting structure | |
JP6329238B2 (en) | Device storage package and mounting structure | |
CN106415821B (en) | Element storage encapsulation and assembling structure | |
JP4858985B2 (en) | Surface acoustic wave filter package | |
JP2012049224A (en) | Packaging structure and method of manufacturing the same | |
JP5725886B2 (en) | Device storage package and mounting structure | |
WO2020111257A1 (en) | Circuit board, package for mounting electronic parts, and electronic device | |
JP2015103619A (en) | Element accommodation package and mounting structure | |
JP7350902B2 (en) | Insulating substrates, semiconductor packages and semiconductor devices | |
CN113519048A (en) | Wiring board, package for electronic component, and electronic device | |
KR102164911B1 (en) | Semiconductor package and semiconductor device using the same | |
JP5721359B2 (en) | Semiconductor device substrate and semiconductor device including the same | |
JP5361663B2 (en) | Device storage package and mounting structure | |
JP5334746B2 (en) | Device storage package and mounting structure | |
JP4812516B2 (en) | Multiple wiring board | |
JP3840160B2 (en) | High frequency device storage package | |
CN110945644B (en) | Wiring substrate, package for electronic device, and electronic device | |
JP2007150034A (en) | Insulating base and electronic device equipped therewith | |
JP4167576B2 (en) | Semiconductor element storage package and semiconductor device | |
JP2014127589A (en) | Package for housing element and mounting structure | |
JP2014175559A (en) | Cooling substrate, package for housing element, and mounting structure | |
JP2004063881A (en) | Package for packaging elements and electronic device | |
JP2004055570A (en) | Package for high frequency | |
JP2014192165A (en) | Cooling substrate, package for storing element, and package structure | |
JP2014165208A (en) | Element accommodation package and mounting structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140825 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150303 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150331 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5725886 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |