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JP5795225B2 - 配線基板の製造方法 - Google Patents

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JP5795225B2
JP5795225B2 JP2011210212A JP2011210212A JP5795225B2 JP 5795225 B2 JP5795225 B2 JP 5795225B2 JP 2011210212 A JP2011210212 A JP 2011210212A JP 2011210212 A JP2011210212 A JP 2011210212A JP 5795225 B2 JP5795225 B2 JP 5795225B2
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健太郎 金子
大宮　敏光
敏光 大宮
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幸太郎 小谷
中村　順一
順一 中村
小林　和弘
和弘 小林
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Description

本発明は、半導体チップなどが実装される配線基板の製造方法に関する。
従来、支持板の上に接続パッドを含む多層配線を形成し、支持板を除去して接続パッドを露出させることにより配線基板を得る方法がある。そのような配線基板では、接続パッドの表面と絶縁層の表面とが同一面となって製造されることが多い。
このため、配線基板の接続パッドが狭ピッチ化されてくると、接続パッドにはんだで半導体チップをフリップチップ接続する際に、はんだが横方向に流れて接続パッド同士が電気ショートするおそれがある。
また、配線基板の接続パッド側の面が平坦であるため、配線基板の接続パッド側の面に設けられたフィデューシャル（基準）マークの画像認識の精度が悪く、半導体チップなどを高精度に位置合わせして実装することが困難になる。
WO２００８／００１９１５号公報
支持板の上に接続パッドを含む配線層を形成し、支持板を除去して接続パッドを露出させる配線基板の製造方法において、半導体チップを信頼性よく接続できるようにすることを目的とする。
また、その開示の他の観点によれば、支持板の上に、開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記支持板に凹部を形成する工程と、前記支持板をめっき給電経路に利用する電解めっきにより、前記支持板の凹部及び前記レジストの開口部に接続パッド用の金属層を形成する工程と、前記レジストを除去する工程と、前記金属層及び前記支持板をエッチングすることにより、前記金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、前記支持板の上に、前記金属層を被覆する絶縁層を形成する工程と、前記支持板を除去することにより、前記金属層を露出させる工程とを有する配線基板の製造方法が提供される。
さらに、その開示の他の観点によれば、支持板の上に、開口部が設けられたレジストを形成する工程と、前記支持板をめっき給電経路に利用する電解めっきにより、前記レジストの開口部の前記支持板の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る工程と、前記レジストを除去する工程と、前記積層金属層及び前記支持板をエッチングすることにより、前記積層金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、前記支持板の上に、前記積層金属層を被覆する絶縁層を形成する工程と、前記支持板及び前記犠牲金属層を除去することにより、前記接続パッド用の金属層を露出させる工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、配線基板では、接続パッドの外側周辺部の絶縁層に凹状段差部が形成されている。このため、配線基板の接続パッドに半導体チップをフリップチップ接続する際に、はんだが接続パッドの周りの凹状段差部でせき止められ、隣接する接続パッドに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドの周りの絶縁層に凹状段差部が形成された構造のフィデューシャル（基準）マークを作成できるので、フィデューシャル（基準）マークを鮮明に画像認識することができる。これにより、狭ピッチの接続電極を備えた半導体チップであっても、配線基板に高精度に位置合わせして実装することできる。
図１（ａ）〜（ｅ）は第１実施形態の配線基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｄ）は第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図３は第１実施形態の配線基板を示す断面図及び部分平面図である。 図４は図３の配線基板に半導体チップがフリップチップ接続される様子を示す断面図（その１）である。 図５は図３の配線基板に半導体チップがフリップチップ接続される様子を示す断面図（その２）である。 図６は図３の配線基板に半導体チップがフリップチップ接続される別の形態を示す断面図である。 図７（ａ）〜（ｄ）は第２実施形態の配線基板の製造方法を示す断面図（その１）である。 図８（ａ）〜（ｄ）は第２実施形態の配線基板の製造方法を示す断面図（その２）である。 図９は第２実施形態の配線基板を示す断面図である。 図１０は第２実施形態の別の配線基板を示す断面図である。 図１１（ａ）〜（ｄ）は第３実施形態の配線基板の製造方法を示す断面図（その１）である。 図１２（ａ）及び（ｂ）は第３実施形態の配線基板の製造方法を示す断面図（その２）である。 図１３は第３実施形態の配線基板を示す断面図である。 図１４は第３実施形態の別の配線基板を示す断面図である。 図１５は図１３の配線基板に半導体チップがフリップチップ接続される様子を示す断面図（その１）である。 図１６は図１３の配線基板に半導体チップがフリップチップ接続される様子を示す断面図（その２）である。
以下、実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１〜図２は第１実施形態の配線基板の製造方法を示す断面図、図３は第１実施形態の配線基板を示す図である。
第１実施形態の配線基板の製造方法では、図１（ａ）に示すように、まず、仮基板として、銅（Ｃｕ）からなる支持板１０を用意する。支持板１０としては、金属板や金属箔が使用され、一例として銅箔が使用される。そして、支持板１０の表面を粗化処理して凹凸を形成することにより粗化面Ｓを得る。
次いで、図１（ｂ）に示すように、支持板１０の粗化面Ｓにドライフィルムレジスト１２を貼付し、フォトリソグラフィによりドライフィルムレジスト１２に開口部１２ａを形成する。ドライフィルムレジスト１２に開口部１２ａは平面視して円形で形成される。
このとき、ドライフィルムレジスト１２は、支持板１０の粗化面Ｓに形成されるため、支持板１０と密着性よく形成される。なお、ドライフィルムレジスト１２の代わりに液状レジストを使用してもよい。
続いて、図１（ｃ）に示すように、ドライフィルムレジスト１２の開口部１２ａを通して、支持板１０をウェットエッチングすることにより凹部１０ａを形成する。支持板１０の凹部１０ａは等方性エッチングで形成されるため、ドライフィルムレジスト１２の開口部１２ａより大きなサイズで形成される。凹部１０ａの深さは例えば１〜５μｍに設定される。
次いで、図１（ｄ）に示すように、支持板１０をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト１２の開口部１２ａ内の支持板１０の凹部１０ａの上にニッケル（Ｎｉ）層２０ａ（バリア金属層）を形成する。
図１（ｄ）の例では、ニッケル層２０ａが支持板１０の凹部１０ａの全体に充填されているが、凹部１０ａの深さの途中まで形成されてもよいし、ドライフィルムレジスト１２の開口部１２ａの深さの途中まで形成されてもよい。
ニッケル層２０ａを形成する工程では、支持板１０の凹部１０ａの底面はエッチング処理により平滑面となっているので、薄膜のニッケル層２０ａであっても凹部１０ａの底面を十分に被覆して形成される。
さらに、図１（ｅ）に示すように、同様な電解めっきによりドライフィルムレジスト１２に開口部１２ａ内のニッケル層２０ａの上に銅層２０ｂを形成する。
このようにして、支持板１０の凹部１０ａ及びドライフィルムレジスト１２の開口部１２ａに接続パッド用の金属層を形成する。
その後に、図２（ａ）に示すように、ドライフィルムレジスト１２が除去される。第１実施形態では、ニッケル層２０ａ（バリア金属層）及び銅層２０ｂにより接続パッドＰが形成される。接続パッドＰは第１配線層として形成される。接続パッドＰは島状に孤立して形成されていてもよいし、延在する引き出し配線層の一端に繋がって配置されていてもよい。
次いで、図２（ｂ）に示すように、図２（ａ）の構造体にスプレー装置のノズル（不図示）から粗化処理液を吹きかけることにより、接続パッドＰの銅層２０ｂの表面をエッチングして粗化面Ｓにする。
このとき同時に、支持板１０（銅）の表面もエッチングされて粗化面Ｓが維持される。粗化処理液としては、ギ酸又は酢酸に、イミダゾール・トリアゾール・アミンなどの銅と錯体を形成する化合物からなる添加剤が含まれたものが使用される。
そのような粗化処理液によるウェットエッチングでは、凸状の接続パッドＰの外側周辺部Ａ（裾部）に粗化処理液が十分に供給されない傾向がある。このため、接続パッドＰの外側周辺部Ａの支持板１０（銅）のリング状部分は、他の領域よりも粗化処理液でのエッチング量がかなり少なくなる。
その結果、接続パッドＰの外側周辺部Ａの支持板１０（銅）のリング状部分が他のエッチング面１０ｘより高さが高い凸状段差部１０ｙとなる。接続パッドＰの周りに形成される凸状段差部１０ｙの幅Ｗは例えば２〜５μｍである。また、粗化処理液による支持板１０（銅）のエッチング量（深さ）ｄは例えば１〜５μｍである。
第１実施形態では、支持板１０のエッチング面１０ｘがニッケル層２０ａの下面と同一高さに配置されるように支持板１０がエッチングされる。
なお、スプレー装置を使用する方法以外に、処理槽にワークをディップ（浸漬）してウェットエッチングする方式などにおいても上記と同様なエッチング結果となる。
続いて、図２（ｃ）に示すように、支持板１０及び接続パッドＰの上に第１層間絶縁層３０を形成し、第１層間絶縁層３０をレーザで加工することにより接続パッドＰに到達する第１ビアホールＶＨ１を形成する。第１層間絶縁層３０は、エポキシ樹脂やポリイミド樹脂などの樹脂シートが貼付されて形成される。
接続パッドＰ及び支持板１０の表面が粗化面Ｓとなっているので、第１層間絶縁層３０はそれらの上に密着性よく形成される。
あるいは、第１層間絶縁層３０として、感光性樹脂を使用し、フォトリソグラフィによって第１ビアホールＶＨ１を形成してもよい。また、樹脂シートを貼付する他に、液状樹脂を塗布してもよい。
さらに、第１ビアホールＶＨ１（ビア導体）を介して接続パッドＰに接続される第２配線層２２を第１層間絶縁層３０の上に形成する。第２配線層２２は例えばセミアディティブ法によって形成される。
詳しく説明すると、まず、第１層間絶縁層３０上及び第１ビアホールＶＨ１の内面に無電解めっき又はスパッタ法により銅などからなるシード層（不図示）を形成する。次いで、第２配線層２２が配置される部分に開口部が設けられためっきレジスト（不図示）をシード層の上に形成する。
続いて、シード層をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内からめっきレジストの開口部に銅などからなる金属めっき層を形成する。次いで、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングする。これにより、シード層及び金属めっき層から第２配線層２２が形成される。
さらに、同様な工程を繰り返すことにより、第２配線層２２に到達する第２ビアホールＶＨ２が設けられた第２層間絶縁層３２を第１層間絶縁層３０の上に形成する。続いて、同様な工程を繰り返すことにより、第２ビアホールＶＨ２（ビア導体）を介して第２配線層２２に接続される第３配線層２４を第２層間絶縁層３２の上に形成する。
その後に、第３配線層２４の接続部上に開口部３４ａが設けられた保護絶縁層３４を形成する。保護絶縁層３４としては、ソルダレジストなどが使用される。そして、必要に応じて、第３配線層２４の接続部の上に、下から順にニッケル／金めっき層を形成するなどしてコンタクト層を形成する。
次いで、図２（ｄ）に示すように、支持板１０（銅）をアルカリ水溶液などのエッチャントによってウェットエッチングして除去する。このとき、接続パッドＰのニッケル層２０ａ（バリア金属層）及び第１層間絶縁層３０（樹脂）が支持板１０（銅）をエッチングする際のエッチングストップ層として機能してエッチングがストップする。
第３配線層２４の表面に銅が露出している場合は、第３配線層２４が保護シートで保護された状態で支持板１０（銅）がエッチングされる。
またこのとき、前述した図２（ｂ）の工程で得られる支持板１０の凸状段差部１０ｙがエッチングされて除去されることにより、接続パッドＰのニッケル層２０ａの外側周縁部の第１層間絶縁層３０に凹状段差部Ｃがリング状に繋がって形成される。以上により、第１実施形態の配線基板１が得られる。
なお、多面取りの大型の支持板１０を使用する場合は、個々の配線基板が得られるように図２（ｄ）の配線部材が切断される。
本実施形態では、支持板１０を銅から形成し、接続パッドＰの最下にバリア金属層としてニッケル層２０ａを形成することにより、支持板１０（銅）を接続パッドＰに対して選択的に除去している。
銅とニッケルとの組み合わせ以外にも、支持板１０のウェットエッチング時に耐性を有するように、接続パッドＰのバリア金属層を支持板１０と異なる各種の金属から形成してもよい。
例えば、支持板１０を銅から形成する場合は、接続パッドＰのバリア金属層として、ニッケル（Ｎｉ）以外に、金（Ａｕ）、パラジウム（Ｐｄ）、又は銀（Ａｇ）などを使用することができる。
図３には、図２（ｄ）の配線基板１を上下反転させた状態が示されている。図３に示すように、第１実施形態の配線基板１では、接続パッドＰの上面が第１層間絶縁層３０から露出した状態で第１層間絶縁層３０に第１配線層として接続パッドＰが埋設されている。
第１実施形態の例では、接続パッドＰは、銅層２０ｂとその上に形成されたニッケル層２０ａ（バリア金属層）とにより形成される。ニッケル層２０ａの径は銅層２０ｂの径より大きく設定され、ニッケル層２０ａが銅層２０ｂの外周から外側にはみ出した状態となっている。
このように、接続パッドＰは下層部とそれより径が大きな上層部とを含み、接続パッドＰの下層部の例が銅層２０ｂであり、上層部の例がニッケル層２０ａである。接続パッドＰの下層部（銅層２０ｂ）の外周縁が、上層部（ニッケル層２０ａ）の外周縁よりも接続パッドＰの中心に向けて後退している。
接続パッドＰの平面形状の一例としては、円形で形成される。この場合、接続パッドＰの直径は２０〜１５０μｍに設定される。この形態では、接続パッドＰの下層部（銅層２０ｂ）の外周縁が、上層部（ニッケル層２０ａ）の外周縁よりも接続パッドＰの中心に向けて後退する幅は、０．５〜５μｍ程度となる。
なお、接続パッドＰの平面形状は、矩形状や多角形状などの円形以外の形状でもよい。
前述したように、本実施形態では、支持板１０の上に接続パッドＰを含む多層配線を形成した後に、支持板１０を除去することにより、接続パッドＰを露出させる手法を採用している。このため、配線基板１の接続パッドＰの上面と第１層間絶縁層３０の上面とは同一の高さに配置されている
接続パッドＰのバリア金属層としてニッケル層２０ａを例示するが、金（Ａｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、及び銀（Ａｇ）の群から選択される１つの金属層、又は２つ以上の積層金属膜からバリア金属層を形成してもよい。
好適には、図３の状態で、上から順に、金層／ニッケル層の積層膜、金層／パラジウム層／ニッケル層の積層膜、金層／銀層／パラジウム層／ニッケル層の積層膜、銀層の単層膜、銀層／ニッケル層の積層膜、銀層／パラジウム層／ニッケル層の積層膜などを使用することができる。つまり、金層又は銀層が外部に露出する層として形成される。
前述した図１（ｄ）の工程で、ニッケル層２０ａの代わりに所望のバリア金属層が得られるようにめっき金属層を形成すればよい。
図３の例では、接続パッドＰの下面と下層部（銅層２０ｂ）の側面全体が絶縁層３０に接触して埋設され、上層部（ニッケル層２０ａ）の側面が露出しているが、接続パッドＰの側面の少なくとも一部が絶縁層３０に接触して埋設されていればよい。
図３の部分平面図を同時に参照すると、接続パッドＰのニッケル層２０ａの外側周辺部の第１層間絶縁層３０のリング状部分に凹状段差部Ｃが形成されている。凹状段差部Ｃは、接続パッドＰの上層部（ニッケル層２０ａ）の外周縁に接して設けられている。また、凹状段差部Ｃは、第１層間絶縁層３０の上面からニッケル層２０ａ（上層部）の下面に対応する位置まで形成されている。
このように、第１実施形態の配線基板１では、接続パッドＰの銅層２０ｂの下面及び側面が第１層間絶縁層３０に埋設され、接続パッドＰのニッケル層２０ａの外側周辺部の第１層間絶縁層３０に凹状段差部Ｃが形成されている。これにより、接続パッドＰのニッケル層２０ａの上面及び側面が第１層間絶縁層３０から露出している。
さらに、第１層間絶縁層３０にはその下面側から接続パッドＰに到達する第１ビアホールＶＨ１が設けられている。そして、第１ビアホールＶＨ１（ビア導体）を介して接続パッドＰに接続される第２配線層２２が第１層間絶縁層３０の下面に形成されている。
また同様に、第２配線層２２に到達する第２ビアホールＶＨ２が設けられた第２層間絶縁層３２が第１層間絶縁層３０の下面に形成されている。そして同様に、第２ビアホールＶＨ２（ビア導体）を介して第２配線層２２に接続される第３配線層２４が第２層間絶縁層３２の下面に形成されている。さらに、第３配線層２４の接続部上に開口部３４ａが設けられた保護絶縁層３４が第２層間絶縁層３２の下面に形成されている。
図３の例では、接続パッドＰに接続される２層のビルドアップ配線層を第１層間絶縁層３０の下側に形成しているが、ビルドアップ配線層の層数はｎ層（ｎは１以上の整数）で任意に設定することができる。以下の第２、第３実施形態においても同様である。
図３に示すように、第１実施形態の配線基板１のビアホールＶＨ１，ＶＨ２の断面形状は、接続パッドＰ側を底面として外部接続端子形成面側に開口する円錐台状に形成され、底面側の径が開口側の径より小さくなっている。
本実施形態の配線基板１は、厚みの厚いコア基板をもたないコアレス基板として製造され、高性能な半導体チップの実装基板として使用することができる。
図４及び図５には第１実施形態の配線基板１に半導体チップがフリップチップ接続される様子が示されている。
図４に示すように、図３の配線基板１の接続パッドＰの上にフラックス（不図示）を塗布した後に、はんだペーストなどのはんだ材２６を塗布する。そして、はんだバンプ４２を備えた半導体チップ４０が用意され、半導体チップ４０のはんだバンプ４２が配線基板１の接続パッドＰ上のはんだ材２６に配置される。
さらに、図５に示すように、リフロー加熱を行うことにより、半導体チップ４０をはんだ電極４４によって配線基板１の接続パッドＰにフリップチップ接続する。半導体チップ４０の下側と配線基板１の上面との隙間にアンダーフィル樹脂を充填してもよい。
そして、半導体チップ４０を実装する前又は後に、第３配線層２４の接続部にはんだボールを搭載するなどして外部接続端子２８を設ける。
第１実施形態の配線基板１では、接続パッドＰの外側周辺部の第１層間絶縁層３０に接続パッドＰを取り囲むように凹状段差部Ｃが形成されている。このため、半導体チップ４０をフリップチップ接続する際に、はんだが接続パッドＰの周りの凹状段差部Ｃでせき止められ、隣接する接続パッドＰに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドＰの周りの第１層間絶縁層３０に凹状段差部Ｃが形成された構造のフィデューシャル（基準）マークを同時に作成することができる。フィデューシャル（基準）マークは、接続パッドＰの形成時に接続パッドＰと同様な方法で形成されて同様な構造となる。
このとき、本実施形態と違って接続パッドＰの周りに凹状段差部Ｃが形成されていない場合は、特に接続パッドＰと第１層間絶縁層３０との表面粗さが同等のときは、フィデューシャル（基準）マークを鮮明に画像認識することは困難になる。
しかしながら、本実施形態では、接続パッドＰと第１層間絶縁層３０との表面粗さに関係することなく、接続パッドＰの周りの凹状段差部Ｃによってフィデューシャル（基準）マークを鮮明に画像認識することができる。これにより、１００μｍ以下の狭ピッチの接続電極を備えた半導体チップ４０であっても、配線基板１に高精度に位置合わせして実装することができる。
あるいは、図６に示すように、図５とは逆に、図３の配線基板１を上下反転させ、第３配線層２４の接続部にはんだ電極４４によって半導体チップ４０をフリップチップ接続してもよい。そして、接続パッドＰにはんだボールを搭載するなどして外部接続端子２８を設ける。この形態の場合は、接続パッドＰの直径は１５０〜１０００μｍに設定される。
また、接続パッドＰの上層部と下層部との直径の差は１〜１０μｍとなる。
（第２の実施の形態）
図７及び図８は第２実施形態の配線基板の製造方法を示す断面図、図９及び図１０は第２実施形態の配線基板を示す断面図である。第２実施形態では、第１実施形態と同一工程及び同一要素についてはその詳しい説明を省略する。
前述した第１実施形態では、接続パッドＰが銅層２０ｂとその上に形成されたバリア金属層（ニッケル層２０ａなど）とから形成される。第２実施形態では、接続パッドは、銅層単層から形成されるか又は銅層の表面に酸化防止剤（ＯＳＰ）が形成される。
第２実施形態の配線基板の製造方法では、図７（ａ）に示すように、第１実施形態の図１〜図３と同様に、銅からなる支持板１０の粗化面Ｓの上に開口部１２ａが設けられたドライフィルムレジスト１２をパターニングする。さらに、ドライフィルムレジスト１２の開口部１２ａ内の支持板１０をエッチングして凹部１０ａを形成する。
次いで、図７（ｂ）に示すように、支持板１０をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト１２の開口部１２ａ内の支持板１０の凹部１０ａにニッケル層２０ａ（バリア金属層）を形成する。第２実施形態では、支持板１０の凹部１０ａの深さの途中までニッケル層２０ａを形成する。
さらに、図７（ｃ）に示すように、同様な電解めっきにより、支持板１０の凹部１０ａの残りの空間からドライフィルムレジスト１２の開口部１２ａにニッケル層２０ａに接続される銅層２０ｂを形成する。このようにして、支持板１０の凹部１０ａ及びドライフィルムレジスト１２の開口部１２ａに接続パッド用の金属層を形成する。
その後に、図７（ｄ）に示すように、ドライフィルムレジスト１２が除去される。
第２実施形態では、銅層２０ｂが接続パッドＰとなり、銅層２０ｂの下のニッケル層２０ａ（バリア金属層）は支持板１０をエッチングする際のエッチングストップ層として機能し、最終的に除去される。
さらに、図８（ａ）に示すように、第１実施形態と同様に、図７（ｄ）の構造体にスプレー装置（不図示）によって粗化処理液を吹きつけることにより、接続パッドＰの銅層２０ｂ及び支持板１０（銅）をエッチングして粗化面Ｓを得る。
このとき、第１実施形態の図２（ｂ）の工程と同様に、接続パッドＰの外側周辺部Ａの支持板１０のリング状部分がエッチング面１０ｘより高さが高い凸状段差部１０ｙとなる。
第２実施形態では、支持板１０のエッチング面１０ｘが銅層２０ｂ（接続パッドＰ）の下面と同一高さになるように支持板１０がエッチングされる。
次いで、図８（ｂ）に示すように、第１実施形態の図２（ｃ）と同様に、接続パッドＰに接続される２層のビルドアップ配線層（第２、第３配線層２２，２４、第１、第２層間絶縁層３０，３２、保護絶縁層３４）を形成する。
その後に、図８（ｃ）に示すように、第１実施形態の図２（ｄ）と同様に、支持板１０（銅）をアルカリ水溶液によってウェットエッチングして除去する。このとき、接続パッドＰの下に形成されたニッケル層２０ａ（バリア金属層）及び第１層間絶縁層３０（樹脂）が支持板１０をエッチングする際のエッチングストップ層として機能する。
第１実施形態と同様に、銅とニッケルの組み合わせ以外にも、支持板１０のウェットエッチング時に耐性を有するように、接続パッドＰのバリア金属層を支持板１０と異なる各種の金属から形成してもよい。
さらに、図８（ｄ）に示すように、接続パッドＰの下面に露出したニッケル層２０ａを接続パッドＰ（銅）に対して選択的にウェットエッチングして除去する。ニッケル層２０ａのエッチャントとしては、硝酸過水液（硝酸と過酸化水素水の混合液（ＨＮＯ3／Ｈ2Ｏ2））が使用される。これにより、露出した接続パッドＰの外側周辺部の第１層間絶縁層３０に凹状段差部Ｃが得られる。
以上により、第２実施形態の配線基板２が得られる。なお、多面取りの大型の支持板１０を使用する場合は、個々の配線基板が得られるように図８（ｄ）の配線部材が切断される。
図９には、図８（ｄ）の配線基板２を上下反転させた状態が示されている。図９に示すように、第２実施形態の配線基板２では、接続パッドＰはその全体が銅層２０ｂからなり、下層部Ｐ１とそれより径が大きな上層部Ｐ２とから形成されている。接続パッドＰの下層部Ｐ１の下面及び側面が第１層間絶縁層３０に埋設されている。
そして、第１実施形態と同様に、接続パッドＰの上層部Ｐ２の外側周辺部の第１層間絶縁層３０に凹状段差部Ｃが形成されている。凹状段差部Ｃは第１層間絶縁層３０の上面から接続パッドＰの上層部Ｐ２の下面に対応する位置まで形成されている。
これにより、接続パッドＰの上層部Ｐ２の上面及び側面が第１層間絶縁層３０から露出している。凹状段差部Ｃは、接続パッドＰの上層部Ｐ２の外周縁に接して設けられている。
さらに、第１実施形態と同様に、第１層間絶縁層３０の下面側には接続パッドＰに接続される２層のビルドアップ配線層（第２、第３配線層２２，２４、第１、第２層間絶縁層３０，３２、保護絶縁層３４）が形成されている。
そして、第１実施形態の図４及び図５の配線基板１と同様に、配線基板２の接続パッドＰに半導体チップがフリップチップ接続される。あるいは、第１実施形態の図６と同様に、第３配線層２４の接続部に半導体チップ４０をフリップチップ接続し、接続パッドＰに外部接続端子２８を設けてもよい。
図１０に示す配線基板２ａのように、図９の配線基板２の銅層２０ｂの上に表面処理層として酸化防止剤２３（ＯＳＰ(Organic Solder Passivation)）を形成して接続パッドＰとしてもよい。
酸化防止剤は、イミダゾール化合物などからなり、接続パッドＰの接続面（銅）の酸化を防止し、接続パッドＰに半導体チップのはんだバンプなどをリフロー加熱して搭載する際に消失する。
第２実施形態の配線基板２，２ａは第１実施形態の配線基板１と同様な効果を奏する。
（第３の実施の形態）
図１１及び図１２は第３実施形態の配線基板の製造方法を示す断面図、図１３及び図１４は第３実施形態の配線基板を示す断面図である。第３実施形態では、第１実施形態と同一工程及び同一要素についてはその詳しい説明を省略する。
第３実施形態の配線基板では、接続パッドが第１層間絶縁層の凹部の底部側に配置され、凹部の上部外側周辺部の第１層間絶縁層に凹状段差部が設けられる。
第３実施形態の配線基板の製造方法では、図１１（ａ）に示すように、第１実施形態の図１（ａ）及び（ｂ）と同様に、銅からなる支持板１０の粗化面Ｓに開口部１２ａが設けられたドライフィルムレジスト１２をパターニングする。第３実施形態では、支持板１０に凹部を形成する工程が省略される。
次いで、図１１（ｂ）に示すように、支持板１０をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト１２の開口部１２ａ内の支持板１０の上に、第１銅層２１ａ（犠牲金属層）、ニッケル層２１ｂ（バリア金属層）及び第２銅層２１ｃを順に形成する。
第３実施形態では、接続パッドＰはニッケル層２１ｂ（バリア金属層）及び第２銅層２１ｃから形成される。最下の第１銅層２１ａは凹部を得るための犠牲金属層であり、最終的に除去される。このようにして、ドライフィルムレジスト１２の開口部１２ａ内の支持板１０の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る。
その後に、図１１（ｃ）に示すように、ドライフィルムレジスト１２が除去される。
続いて、図１１（ｄ）に示すように、第１実施形態と同様に、図１１（ｃ）の構造体にスプレー装置（不図示）によって粗化処理液を吹きつけることにより、接続パッドＰの表面及び支持板１０（銅）をエッチングして粗化面Ｓを得る。
このとき、第１実施形態と同様に、接続パッドＰの外側周辺部Ａの支持板１０のリング状部分が他のエッチング面１０ｘより高さが高い凸状段差部１０ｙとなる。
次いで、図１２（ａ）に示すように、第１実施形態の図２（ｃ）と同様に、接続パッドＰに接続される２層のビルドアップ配線層（第２、第３配線層２２，２４、第１、第２層間絶縁層３０，３２、保護絶縁層３４）を形成する。
続いて、図１２（ｂ）に示すように、第１実施形態の図２（ｄ）と同様に、支持板１０（銅）をアルカリ水溶液によってウェットエッチングして除去する。このとき、接続パッドＰの下に形成された第１銅層２１ａ（犠牲金属層）が連続してエッチングされて除去される。これにより、接続パッドＰの下方の第１層間絶縁層３０に凹部３０ａが設けられ、その外側周辺部に凹状段差部Ｃが得られる。
第３実施形態においても、支持板１０及び犠牲金属層（第１銅層２１ａ）を銅から形成し、接続パッドＰの最下層としてバリア金属層（ニッケル層２１ｂ）を形成することにより、支持板１０及び犠牲金属層（第１銅層２１ａ）を接続パッドＰに対して選択的に除去している。
第１実施形態と同様に、銅とニッケルの組み合わせ以外にも、支持板１０及び犠牲金属層のウェットエッチング時に耐性を有するように、接続パッドＰのバリア金属層を支持板１０及び犠牲金属層と異なる各種の金属から形成してもよい。
以上により、第３実施形態の配線基板３が得られる。なお、多面取りの大型の支持板１０を使用する場合は、個々の配線基板が得られるように図１２（ｂ）の配線部材が切断される。
図１３には、図１２（ｂ）の配線基板３を上下反転させた状態が示されている。第３実施形態の配線基板３では、接続パッドＰは第２銅層２１ｃとその上に形成されたニッケル層２１ｂ（バリア金属層）とから形成され、全体にわたって同一径で形成される。
第１実施形態と同様に、接続パッドＰのバリア金属層としてニッケル層２１ｂを例示するが、金（Ａｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、及び銀（Ａｇ）の群から選択される１つの金属層、又は２つ以上の積層金属膜からバリア金属層を形成してもよい。
第１実施形態と同様に、好適には、図１３の状態で、上から順に、金層／ニッケル層の積層膜、金層／パラジウム層／ニッケル層の積層膜、金層／銀層／パラジウム層／ニッケル層の積層膜、銀層の単層膜、銀層／ニッケル層の積層膜、銀層／パラジウム層／ニッケル層の積層膜などを使用することができる。
前述した図１１（ｂ）の工程で、ニッケル層２１ｂの代わりに所望のバリア金属層が得られるようにめっき金属層を形成ればよい。
第１層間絶縁層３０には上面側が開口された凹部３０ａが形成されており、接続パッドＰがその凹部３０ａの底部側に埋設されている。これにより、接続パッドＰの上面が第１層間絶縁層３０の上面よりも下に配置された状態で第１層間絶縁層３０から露出している。
凹部３０ａの上部外側周辺部の第１層間絶縁層３０には、第１層間絶縁層３０の他の上面より高さが低い凹状段差部Ｃがリング状に形成されている。
このようにして、第３実施形態においても、接続パッドＰの外側周辺部の第１層間絶縁層３０に凹状段差部Ｃが形成されている。
さらに、第１実施形態と同様に、第１層間絶縁層３０の下面側には接続パッドＰに接続される２層のビルドアップ配線層（第２、第３配線層２２，２４、第１、第２層間絶縁層３０，３２、保護絶縁層３４）が形成されている。
図１４に示す配線基板３ａのように、図１３の配線基板３の接続パッドＰからニッケル層２１ｂ（バリア金属層）を除去することにより、接続パッドＰを第２銅層２１ｃから形成してもよい。この形態では、第２実施形態の図１０と同様に、露出した第２銅層２１ｃの上に酸化防止剤（ＯＳＰ）を形成してもよい。
第３実施形態の配線基板３，３ａにおいても、厚みの厚いコア基板をもたないコアレス基板として製造され、高性能な半導体チップの実装基板として使用することができる。
そして、図１５に示すように、図１３の配線基板３の接続パッドＰの上にフラックス（不図示）を塗布した後に、はんだペーストなどのはんだ材２６を塗布する。そして、半導体チップ４０のはんだバンプ４２が配線基板３の接続パッドＰ上のはんだ材２６に配置される。
さらに、図１６に示すように、リフロー加熱を行うことにより、半導体チップ４０をはんだ電極４４によって配線基板３の接続パッドＰにフリップチップ接続する。半導体チップ４０の下側と配線基板３の上面との隙間にアンダーフィル樹脂を充填してもよい。
そして、半導体チップ４０を実装する前又は後に、第３配線層２４の接続部にはんだボールを搭載するなどして外部接続端子２８を設ける。
第３実施形態の配線基板３では、接続パッドＰは第１層間絶縁層３０の凹部３０ａの底部側に配置されていると共に、凹部３０ａの外側周辺部の第１層間絶縁層３０に凹状段差部Ｃが形成されている。
このため、半導体チップ４０をフリップチップ接続する際に、はんだが第１層間絶縁層３０の凹部３０ａ及び凹状段差部Ｃでせき止められ、隣接する接続パッドＰに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドＰの上及び周りの第１層間絶縁層３０に凹部３０ａ及び凹状段差部Ｃが形成されているので、フィデューシャル（基準）マークを鮮明に画像認識することができる。これにより、半導体チップを配線基板に高精度に位置合わせして実装することできる。
あるいは、第１実施形態の図６と同様に、第３配線層２４の接続部に半導体チップ４０をフリップチップ接続し、接続パッドＰに外部接続端子２８を設けてもよい。
１，２，２ａ，３…配線基板、１０…支持板、１０ａ，３０ａ…凹部、１０ｘ…エッチング面、１０ｙ…凸状段差部、１２…ドライフィルムレジスト、１２ａ…開口部、２０ａ，２１ｂ…ニッケル層（バリア金属層）、２０ｂ…銅層、２１ａ…第１銅層（犠牲金属層）、２１ｃ…第２銅層、２２…第２配線層、２３…酸化防止剤、２４…第３配線層、２６…はんだ材、２８…外部接続端子、３０…第１層間絶縁層、３２…第２層間絶縁層、３４…保護絶縁層、４０…半導体チップ、４２…はんだバンプ、４４…はんだ電極、Ａ…外側周辺部、Ｃ…凹状段差部、Ｐ…接続パッド、Ｓ…粗化面、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール。

Claims (13)

  1. 支持板の上に、開口部が設けられたレジストを形成する工程と、
    前記レジストの開口部を通して前記支持板に凹部を形成する工程と、
    前記支持板をめっき給電経路に利用する電解めっきにより、前記支持板の凹部及び前記レジストの開口部に接続パッド用の金属層を形成する工程と、
    前記レジストを除去する工程と、
    前記金属層及び前記支持板をエッチングすることにより、前記金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、
    前記支持板の上に、前記金属層を被覆する絶縁層を形成する工程と、
    前記支持板を除去することにより、前記金属層を露出させる工程とを有することを特徴とする配線基板の製造方法。
  2. 支持板の上に、開口部が設けられたレジストを形成する工程と、
    前記支持板をめっき給電経路に利用する電解めっきにより、前記レジストの開口部の前記支持板の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る工程と、
    前記レジストを除去する工程と、
    前記積層金属層及び前記支持板をエッチングすることにより、前記積層金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、
    前記支持板の上に、前記積層金属層を被覆する絶縁層を形成する工程と、
    前記支持板及び前記犠牲金属層を除去することにより、前記接続パッド用の金属層を露出させる工程とを有することを特徴とする配線基板の製造方法。
  3. 前記レジストを除去する工程の後であって、前記支持板を除去する工程の前に、
    前記支持板の上に、前記接続パッドに接続されるｎ層（ｎは１以上の整数）の配線層を形成する工程をさらに有することを特徴とする請求項１又は２に記載の配線基板の製造方法。
  4. 前記支持板は銅からなり、
    前記接続パッド用の金属層は、下から順にバリア金属層と銅層とを含み、
    前記支持板を除去する工程において、前記支持板を前記バリア金属層に対して選択的に除去することを特徴とする請求項１に記載の配線基板の製造方法。
  5. 前記支持板及び前記犠牲金属層は銅から形成され、
    前記接続パッド用の金属層は、下から順に、バリア金属層と銅層とを含み、
    前記支持板及び前記犠牲金属層を除去する工程において、前記支持板及び前記犠牲金属層を前記バリア金属層に対して選択的に除去することを特徴とする請求項２に記載の配線基板の製造方法。
  6. 前記支持板を除去する工程の後に、前記バリア金属層を前記銅層に対して選択的に除去する工程を有することを特徴とする請求項４に記載の配線基板の製造方法。
  7. 前記支持板及び前記犠牲金属層を除去する工程の後に、前記バリア金属層を前記銅層に対して選択的に除去する工程を有することを特徴とする請求項５に記載の配線基板の製造方法。
  8. 前記バリア金属層は、金層の単層膜、銀層の単層膜、パラジウムの単層膜、ニッケル層の単層膜、下から順に、金層／ニッケル層の積層膜、金層／パラジウム層／ニッケル層の積層膜、金層／銀層／パラジウム層／ニッケル層の積層膜、銀層／ニッケル層の積層膜、及び銀層／パラジウム層／ニッケル層の積層膜のいずれかから形成されることを特徴とする請求項４乃至６のいずれか一項に記載の配線基板の製造方法。
  9. 前記支持板に凹部を形成する工程において、
    前記支持体の凹部のサイズは、前記レジストの開口部のサイズよりも大きく形成されることを特徴とする請求項１に記載の配線基板の製造方法。
  10. 前記接続パッド用の金属層を形成する工程において、
    前記支持体の凹部内にバリア金属層が形成され、前記レジストの開口部内に銅層が形成されることを特徴とする請求項１に記載の配線基板の製造方法。
  11. 前記接続パッド用の金属層を形成する工程において、
    前記支持体の凹部の深さの途中までバリア金属層が形成され、前記支持体の凹部の残りの空間から前記レジストの開口部内に銅層が形成されることを特徴とする請求項１に記載の配線基板の製造方法。
  12. 前記金属層及び前記支持板をエッチングする工程は、
    粗化処理液により、前記支持体表面及び前記金属層の各表面を粗化面にすることを含むことを特徴とする請求項１に記載の配線基板の製造方法。
  13. 前記積層金属層及び前記支持板をエッチングする工程は、
    粗化処理液により、前記支持体及び前記積層金属層の各表面を粗化面にすることを含むことを特徴とする請求項２に記載の配線基板の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20150002492A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法
JP6131135B2 (ja) * 2013-07-11 2017-05-17 新光電気工業株式会社 配線基板及びその製造方法
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
KR102411996B1 (ko) * 2015-05-29 2022-06-22 삼성전기주식회사 패키지 기판 및 그 제조 방법
JP6623028B2 (ja) * 2015-10-27 2019-12-18 新光電気工業株式会社 インダクタ装置及びその製造方法
KR102691326B1 (ko) * 2016-12-21 2024-08-05 삼성전기주식회사 인쇄회로기판 및 패키지
CN108231723B (zh) * 2016-12-22 2020-08-07 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10986790B2 (en) 2017-12-17 2021-04-27 Timothy Glaude System for infusing a gas or liquids into the roots of a plant
EP3951850A4 (en) * 2019-03-25 2023-05-03 Kyocera Corporation ELECTRICAL ELEMENT STORAGE BOX AND ELECTRICAL DEVICE
CN114073171B (zh) * 2019-08-20 2024-08-20 华为技术有限公司 线路嵌入式基板、芯片封装结构及基板制备方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
WO2021140971A1 (ja) * 2020-01-08 2021-07-15 パナソニックＩｐマネジメント株式会社 配線体の製造方法、パターン版、及び配線体
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220022602A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
US5136456A (en) * 1989-11-17 1992-08-04 Sigma Instruments, Inc. Faulted current indicator with protection against temporary overloads and transients
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
JP3666591B2 (ja) 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
US20050116387A1 (en) * 2003-12-01 2005-06-02 Davison Peter A. Component packaging apparatus, systems, and methods
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4819471B2 (ja) 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing

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