JP5788678B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、半導体層に形成されたトレンチ内および当該トレンチ外にそれぞれポリシリコン層を有する半導体装置およびその製造方法に関する。

半導体層にトレンチを形成し、トレンチ内にポリシリコン層に埋め込んだ構造を有する半導体装置が従来から用いられている。このような半導体装置の一例は、トレンチゲート型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)である。別の例は、ＭＥＭＳ(Micro Electro Mechanical Systems)デバイスである。トレンチゲート型ＭＩＳＦＥＴは、たとえば特許文献１に示されているように、半導体層に形成されたトレンチ内に込まれた導電性ポリシリコン層をゲート電極として用いる構造を有している。トレンチの内壁にはゲート絶縁膜が形成されており、ゲート電極は、そのゲート絶縁膜を介して半導体層に対向している。ＭＥＭＳデバイスは、シリコン等の半導体基板を加工して一定の構造を形成した装置である。このようなＭＥＭＳデバイスにおいても、半導体基板に形成されたトレンチ内に導電性ポリシリコン層が埋め込まれる場合がある。

特開２０１０−２７７９６号公報

本願発明者は、前述のような半導体装置において、トレンチ内だけでなく、トレンチ外にも導電性ポリシリコン膜を用いる構造を検討している。このような導電性ポリシリコン膜は、配線膜として用いたり、キャパシタの電極として用いたりすることができる。
このような構造の半導体装置を製造するときには、トレンチ内に導電性ポリシリコン層を埋め込む工程と、その後に、トレンチ外に導電性ポリシリコン膜を別途形成する工程とが必要となる。トレンチに導電性ポリシリコンを埋め込む工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、その後に、トレンチ外のポリシリコンをエッチバックして除去する工程とを含む。また、トレンチ外に導電性ポリシリコン膜を形成する工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、このポリシリコン膜をフォトリソグラフィによってパターニングする工程とを含む。このように、工程数が多いので、生産性が悪く、それに応じてコスト高になる欠点がある。

そこで、この発明の目的は、工程数を削減して生産性を向上できる半導体装置の製造方法を提供することである。また、この発明の他の目的は、工程数を削減して生産性を向上できる構造の半導体装置を提供することである。

上記の目的を達成するための請求項１記載の発明は、半導体基板上の半導体層のパワー素子領域に素子分離のためのウェルを形成する工程と、前記半導体層の前記ウェルに囲まれた領域にトレンチを形成する工程と、前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積され、さらに前記半導体基板上の前記パワー素子領域外に設けられたキャパシタ領域にも形成されるように導電性のポリシリコン膜を形成する工程と、前記トレンチ内、および前記トレンチ外の前記絶縁膜上において前記ウェルの上方の所定領域、ならびに前記キャパシタ領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程と、前記キャパシタ領域の前記ポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を前記キャパシタ領域に形成する工程とを含む、半導体装置の製造方法である。

請求項２記載の発明は、前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項１記載の半導体装置の製造方法である。

請求項３記載の発明は、前記半導体基板上の前記パワー素子領域外にロジック領域が設けられ、前記絶縁膜が前記ロジック領域の前記半導体層の表面にも形成され、前記絶縁膜エッチング工程において、前記ロジック領域の前記半導体層上の前記絶縁膜がエッチングされ、前記絶縁膜エッチング工程の後に、前記ロジック領域において前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、請求項１または２に記載の半導体装置の製造方法である。

請求項４記載の発明は、前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法である。

前記膜厚減少工程は、請求項５に記載されているように、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含むことが好ましい。
請求項６記載の発明は、前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項１〜５のいずれか一項に記載の半導体装置の製造方法である。

請求項７記載の発明は、前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、請求項１〜６のいずれか一項に記載の半導体装置の製造方法である。

請求項８記載の発明は、半導体基板上に、パワー素子領域と、前記パワー素子領域外に設けられたキャパシタ領域とを有し、前記パワー素子領域が、トレンチおよび素子分離のためのウェルが形成された半導体層と、前記トレンチの内壁を覆う第１絶縁膜と、前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第１絶縁膜と等しい膜厚を有する第２絶縁膜と、前記トレンチ内に埋め込まれ、前記第１絶縁膜を介して前記トレンチの内壁面に対向する第１導電性ポリシリコン層と、前記トレンチ外の前記第２絶縁膜上において前記ウェルの上方に形成され、前記第１導電性ポリシリコン層と同じ組成の第２導電性ポリシリコン層とを含み、前記キャパシタ領域が、前記第１導電性ポリシリコン層と同じ組成の第３導電性ポリシリコン層と、前記第３導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを含み、前記第３導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が前記キャパシタ領域に備えられている、半導体装置である。

請求項９記載の発明は、前記半導体層の前記第２絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、請求項８に記載の半導体装置である。
請求項１０記載の発明は、前記第１絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項９に記載の半導体装置である。

請求項１１記載の発明は、前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記第１絶縁膜を介してチャネル領域に対向するゲート電極である、請求項８〜１０のいずれか一項に記載の半導体装置である。

請求項１２記載の発明は、前記キャパシタ構造の前記第３導電性ポリシリコン層の膜厚が、１μｍ以下である、請求項８〜１１のいずれか一項に記載の半導体装置である。

図１Ａ〜１Ｅは、一参考形態に係る半導体装置の製造方法を説明するための断面図である。 図２Ａ〜２Ｆは、他の参考形態に係る半導体装置の製造方法を説明するための断面図である。 図３は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な平面図である。 図４は、前記実施形態に係る半導体装置の主要部の構成を示す断面図である。 図５Ａは、前記実施形態に係る半導体装置の製造工程を示す断面図である。 図５Ｂは、図５Ａの次の工程を示す断面図である。 図５Ｃは、図５Ｂの次の工程を示す断面図である。 図５Ｄは、図５Ｃの次の工程を示す断面図である。 図５Ｅは、図５Ｄの次の工程を示す断面図である。 図５Ｆは、図５Ｅの次の工程を示す断面図である。 図５Ｇは、図５Ｆの次の工程を示す断面図である。 図５Ｈは、図５Ｇの次の工程を示す断面図である。 図５Ｉは、図５Ｈの次の工程を示す断面図である。 図５Ｊは、図５Ｉの次の工程を示す断面図である。 図５Ｋは、図５Ｊの次の工程を示す断面図である。 図５Ｌは、図５Ｋの次の工程を示す断面図である。 図５Ｍは、図５Ｌの次の工程を示す断面図である。 図５Ｎは、図５Ｍの次の工程を示す断面図である。 図５Ｏは、図５Ｎの次の工程を示す断面図である。 図５Ｐは、図５Ｏの次の工程を示す断面図である。 図５Ｑは、図５Ｐの次の工程を示す断面図である。 図５Ｒは、図５Ｑの次の工程を示す断面図である。 図５Ｓは、図５Ｒの次の工程を示す断面図である。 図５Ｔは、図５Ｓの次の工程を示す断面図である。 図５Ｕは、図５Ｔの次の工程を示す断面図である。 図５Ｖは、図５Ｕの次の工程を示す断面図である。 図５Ｗは、図５Ｖの次の工程を示す断面図である。 図５Ｘは、図５Ｗの次の工程を示す断面図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａ〜１Ｅは、一参考形態に係る半導体装置の製造方法を説明するための断面図である。図１Ａに示すように、半導体層１の表面にトレンチ２が形成される。次に、図１Ｂに示すように、トレンチ２の内壁およびトレンチ２外の半導体層１の表面を覆うように、半導体層１上に絶縁膜３（たとえば酸化膜）が形成される。その後、図１Ｃに示すように、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上にも堆積されるように、導電性のポリシリコン膜４が形成される。そして、図１Ｄに示すように、トレンチ２外の絶縁膜３上の所定領域にレジスト５が選択的に形成される。このレジスト５をマスクとしてポリシリコン膜４がエッチングされる。このエッチングは、トレンチ２外においてレジスト５で覆われていない領域のポリシリコン膜４がなくなるまで行われる。その後、レジスト５を剥離することにより、図１Ｅに示すように、前記所定領域に導電性ポリシリコン膜４が残される。すなわち、トレンチ２内に第１導電性ポリシリコン層４１が形成され、トレンチ２外の前記所定領域に第２導電性ポリシリコン層４２が形成される。

第１および第２導電性ポリシリコン層４１，４２は、いずれもポリシリコン膜４の一部であるので、同一組成を有している。絶縁膜３は、トレンチ２の内壁に形成された第１絶縁膜３１と、第２導電性ポリシリコン層４２と半導体層１との間に形成された第２絶縁膜３２とを含む。これらの第１および第２絶縁膜３１，３２は、いずれも絶縁膜３の一部であり、しかも、同一工程で形成された第１および第２導電性ポリシリコン層４１，４２でそれぞれ覆われているから、同じ材料からなり、かつ、等しい膜厚を有している。

このように、この参考形態によれば、第１および第２ポリシリコン層４１，４２を同時に形成できるから、工程数を削減でき、それに応じて生産性の向上およびコストの削減を図ることができる。
図２Ａ〜２Ｆは、他の参考形態に係る半導体装置の製造方法を説明するための断面図である。図２Ａ〜２Ｆにおいて、図１Ａ〜１Ｅの各部に対応する部分には、同一参照符号を付す。

まず、図２Ａに示すように、半導体層１の表面にトレンチ２が形成される。次に、図２Ｂに示すように、トレンチ２の内壁およびトレンチ２外の半導体層１の表面を覆うように、半導体層１上に絶縁膜３（たとえば酸化膜）が形成される。その後、図２Ｃに示すように、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上にも堆積されるように導電性のポリシリコン膜４が形成される。

次に、図２Ｄに示すように、ポリシリコン膜４の膜厚を減少させるための膜厚減少工程が行われる。これにより、トレンチ２外の半導体層１上におけるポリシリコン膜４の膜厚が、所要の膜厚まで減少させられる。したがって、たとえば、トレンチ２内をポリシリコン膜４で埋め尽くすために、トレンチ２外のポリシリコン膜４の膜厚が必要な膜厚よりも厚くなってしまうような場合であっても、トレンチ２外のポリシリコン膜４の膜厚を調整できる。

次いで、図２Ｅに示すように、トレンチ２外の絶縁膜３上の所定領域にレジスト５が選択的に形成される。このレジスト５をマスクとしてポリシリコン膜４がエッチングされる。このエッチングは、トレンチ２外においてレジスト５で覆われていない領域のポリシリコン膜４がなくなるまで行われる。その後、レジスト５を剥離することにより、図２Ｆに示すように、前記所定領域に導電性ポリシリコン膜４が残される。すなわち、トレンチ２内に第１導電性ポリシリコン層４１が形成され、トレンチ２外の前記所定領域に第２導電性ポリシリコン層４２が形成される。

第１および第２導電性ポリシリコン層４１，４２は、いずれもポリシリコン膜４の一部であるので、同一組成を有している。絶縁膜３は、トレンチ２の内壁に形成された第１絶縁膜３１と、第２導電性ポリシリコン層４２と半導体層１との間に形成された第２絶縁膜３２とを含む。これらの第１および第２絶縁膜３１，３２は、いずれも絶縁膜３の一部であり、しかも、同一工程で形成された第１および第２導電性ポリシリコン層４１，４２でそれぞれ覆われているから、同じ材料からなり、かつ、等しい膜厚を有している。

このように、この参考形態によれば、第１および第２ポリシリコン層４１，４２を同時に形成できるから、工程数を削減でき、それに応じて生産性の向上およびコストの削減を図ることができる。そして、第２ポリシリコン層４２は、膜厚が減少されたポリシリコン膜４をパターニングして形成されるので、必要十分な膜厚に形成することができる。たとえば、トレンチ２の深さや幅によっては、ポリシリコン膜４の膜厚を、第２ポリシリコン層４２に必要とされる膜厚よりも厚く形成しなければならない場合もある。このような場合でも、第２ポリシリコン層４２を必要最小限の膜厚で形成することができる。

また、ポリシリコン膜４を厚く形成することによって、トレンチ２の直上においてポリシリコン膜４の表面に生じるリセス（窪み）４ａを小さくすることができる。すなわち、ポリシリコン膜４が薄いと、トレンチ２の直上においてポリシリコン膜４の表面に明瞭なリセス４ａができる。これに対して、ポリシリコン膜４を厚く形成すると、リセス４ａのプロファイルを鈍らせることができ、それに応じてリセス量が小さくなる。よって、その後に、ポリシリコン膜４をエッチングして絶縁膜３を露出させるときに、トレンチ２内における第１導電性ポリシリコン層４１の窪み４１ａも小さくなる。これにより、導電性ポリシリコン層４１とトレンチ２の側壁との対向面積を正確に制御できるから、装置の特性を安定化できる。とくに、半導体層１に多数のトレンチ２を形成する場合には、その多数のトレンチ２内における第１導電性ポリシリコン層４１の窪み量の均一性を高めることができる。これにより、半導体装置の特性ばらつきを低減できる。

図３は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な平面図である。この半導体装置１０は、半導体基板１１上に複数の素子領域１２，１３，１４を形成して構成されている。たとえば、素子領域１２は、パワーデバイスセルが多数形成されたパワー素子領域であってもよい。また、素子領域１３は、１つ以上のキャパシタ１５が形成されたキャパシタ領域であってもよい。さらに、素子領域１４は、論理回路を構成するロジック素子が形成されたロジック領域であってもよい。以下、素子領域１２，１３，１４をそれぞれ「パワー素子領域１２」、「キャパシタ領域１３」、「ロジック領域１４」ということにする。

パワー素子領域１２は、その部分拡大平面図に示すように、ストライプ状に形成された複数本の直線状トレンチ２０を含む。トレンチ２０の各端部は、トレンチ２０の長手方向と直交するように形成された相互接続トレンチ２１に共通に接続されている。さらに、相互接続トレンチ２１には、平面視Ｔ字型の接続端を有する複数の引出トレンチ２２が接続されている。トレンチ２０，２１，２２の内部には、導電性ポリシリコン層が埋め込まれている。また、引出トレンチ２２の接続端には、トレンチ２２外に導電性ポリシリコン層からなるコンタクト部２３が形成されている。このコンタクト部２３を構成する導電性ポリシリコン層は引出トレンチ２２内の導電性ポリシリコン層と連続しており、したがって、互いに電気的に接続されている。

図４は、前記半導体装置１０の主要部の構成を示す断面図である。半導体基板１１は、ｎ^＋型シリコン基板１６と、このｎ^＋型シリコン基板１６上に成長させられたｎ型エピタキシャル層１７とを含む。ｎ^＋型シリコン基板１６において、ｎ型エピタキシャル層１７とは反対側の面（裏面）には、電極膜１８が形成されている。ｎ型エピタキシャル層１７内およびその表面上には、パワー素子領域１２、キャパシタ領域１３およびロジック領域１４に、それぞれ異なる構造の機能素子が形成されている。パワー素子領域１２には、トレンチＶＤＭＯＳ(Vertical Double diffused MOS)型トランジスタ１９が形成されている。キャパシタ領域１３には、キャパシタ１５が形成されている。ロジック領域１４には、低耐圧ｎチャンネル型ＭＯＳＦＥＴ５２と、低耐圧ｐチャンネル型ＭＯＳＦＥＴ５３と、低耐圧デプレッションｎチャンネル型ＭＯＳＦＥＴ５４と、高耐圧ｎチャンネル型ＭＯＳＦＥＴ５５と、フィールドｐチャンネル型ＭＯＳＦＥＴ５６と、ポリシリコン抵抗５７とが形成されている。

トレンチＶＤＭＯＳ型トランジスタ１９は、前述の通り、ストライプ状に形成された複数本のトレンチ２０を有している。図４には、図面の簡略化のために、２本のトレンチ２０のみを図示してある。トレンチ２０内には、第１導電性ポリシリコン層であるポリシリコンゲート４５が埋め込まれている。また、ポリシリコンゲート４５とトレンチ２０の内壁面との間には、絶縁膜としてのゲート酸化膜４６が形成されている。すなわち、ゲート酸化膜４６は、トレンチ２０の内壁面を覆うように形成されている。ポリシリコンゲート４５は、ゲート酸化膜４６を介して、トレンチ２０の内壁面を形成するｎ型エピタキシャル層１７に対向している。

ｎ型エピタキシャル層１７には、素子分離のためのｐ型ウェル６１が形成されている。ｐ型ウェル６１は、たとえば、平面視において、パワー素子領域１２に形成されるトレンチ２０，２１，２２（図３参照）を取り囲む環状に形成されている。また、平面視において、ｐ型ウェル６１を取り囲むように、ｎ型エピタキシャル層１７の表面にフィールド酸化膜１６１が形成されている。このフィールド酸化膜１６１から露出した領域には、ｎ型エピタキシャル層１７の表層部にｐ型ベース層７１が形成されている。トレンチ２０は、ｐ型ベース層７１の表面から裏面まで貫通し、さらに、ｐ型ベース層７１の直下のｎ型エピタキシャル層１７に達するように形成されている。ｐ型ベース層７１には、トレンチ２０に接するようにｎ^＋型ソース層８１が形成されている。また、ｐ型ベース層７１には、ｐ^＋型コンタクト層９１が形成されている。隣り合う一対のトレンチ２０の間では、それぞれのトレンチ２０に接するように一対のｎ^＋型ソース層８１がトレンチ２０の長手方向（図４の紙面に垂直な方向）にストライプ状に延びて形成されており、それらの間にトレンチ２０の長手方向に直線状に延びるｐ^＋型コンタクト層９１が形成されている。さらに、ｐ型ベース層７１の表面を覆うように、層間絶縁膜１０１が形成されている。層間絶縁膜１０１には、コンタクト孔１１１が形成されている。そして、層間絶縁膜１０１上には、コンタクト孔１１１を介してｎ^＋型ソース層８１およびｐ^＋型コンタクト層９１に電気的に接続されたソース電極１２１が形成されている。また、ｐ型ウェル６１の上方には、層間絶縁膜１０１内に、第２導電性ポリシリコン層の一例であるポリシリコン配線４７が形成されている。このポリシリコン配線４７は、層間絶縁膜１０１上の金属層４８に接続されている。図３に示したコンタクト部２３は、ポリシリコン配線４７と同一層の導電性ボリシリコン層からなり、ポリシリコン配線４７と同時に形成される。

金属層４８およびソース電極１２１は、別の層間絶縁膜１３１によって覆われている。層間絶縁膜１３１には、コンタクト孔１３２が形成されている。層間絶縁膜１３１上には金属配線層１３３が形成されている。金属配線層１３３は、コンタクト孔１３２を介してソース電極１２１に接続されている。金属配線層１３３は、パッシベーション膜１３４によって覆われている。パッシベーション膜１３４には、金属配線層１３３上の所定位置にパッド開口１３５が形成されている。このパッド開口１３５から露出した領域の金属配線層１３３は、外部接続のためのパッド１３６として用いられる。パッシベーション膜１３４は、この実施形態では、下層１３４Ａと、この下層１３４Ａに積層された上層１３４Ｂとの積層膜からなる。たとえば、下層１３４Ａは窒化シリコンからなっていてもよく、上層１３４Ｂはポリイミドからなっていてもよい。

ｎ^＋型ソース層８１はソース領域であり、ｐ型ベース層７１においてトレンチ２０に臨む領域はチャネル領域であり、ｐ型ベース層７１の下方のｎ型エピタキシャル層１７およびｎ^＋型シリコン基板１６はドレイン領域である。トレンチ２０に埋め込まれたポリシリコンゲート４５は、ゲート酸化膜４６を介してチャネル領域（ｐ型ベース層７１）に対向している。したがって、ポリシリコンゲート４５に所定の閾値電圧よりも高い制御電圧を印加することにより、チャネル領域（トレンチ２０の内壁面近傍）に反転層が形成される。これにより、ソース−ドレイン間が導通する。

低耐圧ｎチャンネル型ＭＯＳＦＥＴ５２は、ｎ型エピタキシャル層１７に形成されたｐ型ウェル６２と、ｐ型ウェル６２の表層部の浅い領域に形成された別のｐ型ウェル１４２とを含む。ｐ型ウェル１４２の周縁部にはチャネルストップ層１５２が形成されており、このチャネルストップ層１５２上にはフィールド酸化膜１６２が形成されている。フィールド酸化膜１６２によって取り囲まれた領域には、ｐ型ウェル１４２の表層部に一対のｎ^＋型ソース・ドレイン層８２が形成されている。また、ｐ型ウェル１４２の表面にはゲート絶縁膜１７２が形成されている。ゲート絶縁膜１７２上には、ｎ^＋型ソース・ドレイン層８２の間の領域に対向するようにポリシリコンゲート１８２が配置されている。また、フィールド酸化膜１６２を貫通するコンタクト孔１９２が形成されていて、このコンタクト孔１９２の直下の領域には、ｐ型ウェル１４２の表層部にｐ^＋型コンタクト層９２が形成されている。さらに、フィールド酸化膜１６２、ポリシリコンゲート１８２およびｎ^＋型ソース・ドレイン層８２等を覆うように、層間絶縁膜１０２が形成されている。層間絶縁膜１０２には、複数のコンタクト孔１１２が形成されている。そして、層間絶縁膜１０２上には、コンタクト孔１１２を介してｎ^＋型ソース・ドレイン層８２およびｐ^＋型コンタクト層９２にそれぞれ電気的に接続された電極１２２が形成されている。電極１２２は、前述の層間絶縁膜１３１によって覆われている。

低耐圧ｐチャンネル型ＭＯＳＦＥＴ５３は、ｎ型エピタキシャル層１７に形成されたｐ型ウェル６３と、ｐ型ウェル６３の表層部の浅い領域に形成されたｎ型ウェル２０３とを含む。ｎ型ウェル２０３の周縁部の上方にはフィールド酸化膜１６３が形成されている。フィールド酸化膜１６３によって取り囲まれた領域には、ｎ型ウェル２０３の表層部に一対のｐ^＋型ソース・ドレイン層９３が形成されている。また、ｎ型ウェル２０３の表面にはゲート絶縁膜１７３が形成されている。このゲート絶縁膜１７３上には、ｐ^＋型ソース・ドレイン層９３の間の領域に対向するようにポリシリコンゲート１８３が配置されている。また、フィールド酸化膜１６３を貫通するコンタクト孔１９３が形成されていて、このコンタクト孔１９３の直下の領域には、ｎ型ウェル２０３の表層部にｎ^＋型コンタクト層８３が形成されている。さらに、フィールド酸化膜１６３、ポリシリコンゲート１８３およびｐ^＋型ソース・ドレイン層９３等を覆うように、層間絶縁膜１０３が形成されている。層間絶縁膜１０３には、複数のコンタクト孔１１３が形成されている。そして、層間絶縁膜１０３上には、コンタクト孔１１３を介してｐ^＋型ソース・ドレイン層９３およびｎ^＋型コンタクト層８３にそれぞれ電気的に接続された電極１２３が形成されている。電極１２３は、前述の層間絶縁膜１３１によって覆われている。

低耐圧デプレッションｎチャンネル型ＭＯＳＦＥＴ５４は、ｎ型エピタキシャル層１７に形成されたｐ型ウェル６４と、ｐ型ウェル６４の表層部の浅い領域に形成された別のｐ型ウェル１４４とを含む。ｐ型ウェル１４４の周縁部にはチャネルストップ層１５４が形成されており、このチャネルストップ層１５４上にはフィールド酸化膜１６４が形成されている。フィールド酸化膜１６４によって取り囲まれた領域には、ｐ型ウェル１４４の表層部に一対のｎ^＋型ソース・ドレイン層８４が形成されている。さらに、一対のｎ^＋型ソース・ドレイン層８４の間には、ｎ^＋型ソース・ドレイン層８４よりもｎ型不純物濃度の低いｎ⁻型層２２４が形成されている。そして、一対のｎ^＋型ソース・ドレイン層８４およびｎ⁻型層２２４の表面にはゲート絶縁膜１７４が形成されている。ゲート絶縁膜１７４上には、ｎ^＋型ソース・ドレイン層８４の間の領域（ｎ⁻型層２２４）に対向するようにポリシリコンゲート１８４が配置されている。また、フィールド酸化膜１６４を貫通するコンタクト孔１９４が形成されていて、このコンタクト孔１９４の直下の領域には、ｐ型ウェル１４４の表層部にｐ^＋型コンタクト層９４が形成されている。さらに、フィールド酸化膜１６４、ポリシリコンゲート１８４およびｎ^＋型ソース・ドレイン層８４等を覆うように、層間絶縁膜１０４が形成されている。層間絶縁膜１０４には、複数のコンタクト孔１１４が形成されている。そして、層間絶縁膜１０４上には、コンタクト孔１１４を介してｎ^＋型ソース・ドレイン層８４およびｐ^＋型コンタクト層９４にそれぞれ電気的に接続された電極１２４が形成されている。電極１２４は、前述の層間絶縁膜１３１によって覆われている。

高耐圧ｎチャンネル型ＭＯＳＦＥＴ５５は、ｎ型エピタキシャル層１７に形成されたｐ型ウェル６５と、ｐ型ウェル６５の表層部の周縁領域に形成された浅いｐ型ウェル１４５とを含む。このｐ型ウェル１４５の上にはチャネルストップ層１５５が形成されており、このチャネルストップ層１５５上にはフィールド酸化膜１６５が形成されている。チャネルストップ層１５５によって取り囲まれた領域には、ｐ型ウェル６５の表層部に一対のｎ^＋型ソース・ドレイン層８５が形成されている。この一対のｎ^＋型ソース・ドレイン層８５のうちの一方（ドレイン層）は、ｐ型ウェル１４５の浅い領域に形成されたｎ型ウェル２０５内に形成されている。このｎ型ウェル２０５は、フィールド酸化膜１６５下に形成されている。フィールド酸化膜１６５には、ｎ型ウェル２０５と、前記一対のｎ^＋型ソース・ドレイン層８５のうちの他方（ソース層）との間の領域でｐ型ウェル６５の表面を露出させる開口１６５ａが形成されている。この開口１６５ａ内においてｐ型ウェル１４５の表面にはゲート絶縁膜１７５が形成されている。ゲート絶縁膜１７５上には、ポリシリコンゲート１８５が配置されている。ポリシリコンゲート１８５は、開口１６５ａ外のフィールド酸化膜１６５の表面上まで延びて、ｎ型ウェル２０５の上方の領域に達するように形成されている。

また、フィールド酸化膜１６５を貫通する一対のコンタクト孔１９５が形成されている。一つのコンタクト孔１９５の直下の領域には、ｐ型ウェル１４５の表層部にｐ^＋型コンタクト層９５が形成されている。もう一つのコンタクト孔１９５は、ｎ型ウェル２０５内のｎ^＋型ソース・ドレイン層８５の直上に形成されている。さらに、フィールド酸化膜１６５、ポリシリコンゲート１８５およびｎ^＋型ソース・ドレイン層８５等を覆うように、層間絶縁膜１０５が形成されている。層間絶縁膜１０５には、複数のコンタクト孔１１５が形成されている。そして、層間絶縁膜１０５上には、コンタクト孔１１４，１９５を介してｎ^＋型ソース・ドレイン層８５およびｐ^＋型コンタクト層９５にそれぞれ電気的に接続された電極１２５が形成されている。電極１２５は、前述の層間絶縁膜１３１によって覆われている。

フィールドｐチャンネル型ＭＯＳＦＥＴ５６は、ｎ型エピタキシャル層１７の表層部の浅い領域に間隔を開けて形成された一対のｐ型ウェル１４６と、これらのｐ型ウェル１４６内の表層領域にそれぞれ形成された一対のｐ^＋型ソース・ドレイン層９６とを含む。ｎ型エピタキシャル層１７の表面はフィールド酸化膜１６６で覆われている。このフィールド酸化膜１６６上には、一対のｐ型ウェル１４６の間の領域に対向するようにポリシリコンゲート１８６が配置されている。また、一対のｐ^＋型ソース・ドレイン層９６の直上には、フィールド酸化膜１６６を貫通する一対のコンタクト孔１９６がそれぞれ形成されている。さらに、フィールド酸化膜１６６およびポリシリコンゲート１８６等を覆うように、層間絶縁膜１０６が形成されている。層間絶縁膜１０６には、一対のｐ^＋型ソース・ドレイン層９６の直上に一対のコンタクト孔１１６がそれぞれ形成されている。そして、層間絶縁膜１０３上には、コンタクト孔１９６，１１６を介してｐ^＋型ソース・ドレイン層９６にそれぞれ電気的に接続された電極１２６が形成されている。電極１２６は、前述の層間絶縁膜１３１によって覆われている。

ポリシリコン抵抗５７は、不純物を添加して抵抗率を調整したポリシリコン層１８７を含む。ポリシリコン抵抗５７が形成される領域には、ｎ型エピタキシャル層１７内にｐ型ウェル６７が形成されている。このｐ型ウェル６７の表面領域を含むｎ型エピタキシャル層１７の表面は、フィールド酸化膜１６７で覆われている。このフィールド酸化膜１６７上にポリシリコン層１８７が形成されている。ポリシリコン層１８７には、間隔を開けて、一対のｐ^＋型コンタクト領域９７が形成されている。さらに、フィールド酸化膜１６７およびポリシリコン層１８７を覆うように、層間絶縁膜１０７が形成されている。層間絶縁膜１０７には、一対のｐ^＋型コンタクト領域９７にそれぞれ対応する位置に一対のコンタクト孔１１７が形成されている。そして、層間絶縁膜１０７上には、一対のコンタクト孔１１７を介して一対のｐ^＋型コンタクト領域９７にそれぞれ電気的に接続された一対の電極１２７が形成されている。電極１２７は、前述の層間絶縁膜１３１によって覆われている。

キャパシタ１５は、第２導電性ポリシリコン層の一例である下ポリシリコン電極膜４４と、上ポリシリコン電極膜１８８と、これらに上下から挟まれた容量膜としての絶縁膜４３とを含む。キャパシタ１５が形成される領域には、ｎ型エピタキシャル層１７内にｐ型ウェル６８が形成されている。このｐ型ウェル６８の表面は、絶縁膜の一例である熱酸化膜４９で覆われている。この熱酸化膜４９上に下ポリシリコン電極膜４４が形成されている。下ポリシリコン電極膜４４は、導電性のポリシリコン層からなり、この実施形態では、トレンチＶＤＭＯＳ型トランジスタ１９のポリシリコンゲート４５と同一組成を有している。さらに、下ポリシリコン電極膜４４を覆うように、容量膜としての絶縁膜４３が形成されている。絶縁膜４３は、窒化膜からなっていてもよい。絶縁膜４３上に、上ポリシリコン電極膜１８８が形成されており、絶縁膜４３を介して下ポリシリコン電極膜４４に対向している。これにより、キャパシタ構造が形成されている。

上ポリシリコン電極膜１８８は、この実施形態では、導電性ポリシリコン層からなり、平面視において下ポリシリコン電極膜４４に包囲された領域に形成されている（図３参照）。下ポリシリコン電極膜４４は、平面視において、上ポリシリコン電極膜１８８からはみ出したはみ出し領域４４ａを有している。
下ポリシリコン電極膜４４のはみ出し領域４４ａおよび上ポリシリコン電極膜１８８は、層間絶縁膜１０８で覆われている。層間絶縁膜１０８には、上ポリシリコン電極膜１８８に対応する位置と、下ポリシリコン電極膜４４のはみ出し領域４４ａに対応する位置とに、複数のコンタクト孔１１８が形成されている。そして、層間絶縁膜１０８上には、コンタクト孔１１８を介して、上ポリシリコン電極膜１８８および下ポリシリコン電極膜４４のはみ出し領域４４ａにそれぞれ電気的に接続された複数の電極１２８が形成されている。電極１２８は、前述の層間絶縁膜１３１によって覆われている。

図５Ａ〜５Ｘは、半導体装置１０の製造工程を工程順に示す断面図である。
図５Ａに示す工程では、ｎ^＋型シリコン基板１６上に、ｎ型不純物（たとえばＡｓ：砒素）を添加しながら行うシリコンエピタキシャル成長によって、ｎ型エピタキシャル層１７が成長させられる。そして、ｎ型エピタキシャル層１７の表面に厚い（たとえば４５００Å程度）の熱酸化膜２５０が形成される。

図５Ｂに示す工程では、厚い熱酸化膜２５０に、ｐ型ウェル６１−６５，６７−６８にそれぞれ対応した開口２５１−２５５，２５７−２５８が、フォトリソグラフィおよびエッチングによって形成される。そして、開口２５１−２５５，２５７−２５８において露出したｎ型エピタキシャル層１７の表面に、薄い（たとえば５００Å程度）パッド熱酸化膜２５９が形成される。その後、厚い酸化膜２５０をマスクとして、ｐ型不純物イオン（たとえばＢ^＋：ホウ素イオン）が注入される。

図５Ｃに示す工程では、注入されたｐ型不純物イオンを活性化させるためのドライブ拡散が行われる。これにより、ｐ型ウェル６１−６５，６７−６８が各領域に形成される。その後、厚い酸化膜２５０およびパッド熱酸化膜２５９がエッチングによって除去され、ｎ型エピタキシャル層１７の全表面を覆うパッド酸化膜２６０が形成される。
図５Ｄに示す工程では、フォトリソグラフィによって、ｎ型ウェル２０３，２０５に対応した開口２６３，２６５を有するレジストマスク２６１（二点鎖線で示す）がパッド酸化膜２６０上に形成される。このレジストマスク２６１をマスクとしてｎ型不純物イオン（たとえばＰ^＋：燐イオン）が注入される。その後、レジストマスク２６１を剥離し、アニール処理（熱処理）を行って、注入されたｎ型不純物イオンを活性化することにより、ｎ型ウェル２０３，２０５が各領域に形成される。そして、パッド酸化膜２６０を剥離するためのエッチングが行われる。

図５Ｅに示す工程では、ｎ型エピタキシャル層１７の全表面を覆う薄いパッド熱酸化膜２６７が形成される。さらに、パッド熱酸化膜２６７の表面全域に、たとえば減圧ＣＶＤ（化学的気相成長）によって、耐酸化性膜としての窒化膜２６８が形成される。この窒化膜２６８には、フォトリソグラフィによって形成したレジストをマスクとするエッチングによって、フィールド酸化膜１６１−１６７に対応した開口が形成される。換言すれば、フィールド酸化膜１６１−１６７から露出させるべき領域に、窒化膜２６８が残される。その後、前記レジストマスクが剥離される。

図５Ｆに示す工程では、フォトリソグラフィによって、ｐ型ウェル１４２，１４４−１４６に対応した開口２７２，２７４−２７６を有するレジストマスク２７０（二点鎖線で示す）が形成される。このレジストマスク２７０をマスクとしてｐ型不純物イオン（たとえばＢ^＋：ホウ素イオン）が注入される。このとき、注入エネルギーは５０ｋｅＶ程度、注入量は１×１０^１３ｃｍ^−２程度とされる。注入エネルギーが比較的高いので、ｐ型不純物イオンは、レジストマスク２７０から露出した窒化膜２６８を透過し、ｎ型エピタキシャル層１７内の比較的深い位置まで打ち込まれる。次に、レジストマスク２７０および窒化膜２６８をマスクとして、比較的低いエネルギーでｐ型不純物イオン（たとえばＢ^＋：ホウ素イオン）が注入される。このとき、注入エネルギーは１５ｋｅＶ程度、注入量は５×１０^１３ｃｍ^−２程度とされる。注入エネルギーが比較的低いので、ｐ型不純物イオンは、窒化膜２６８を透過せず、窒化膜２６８で覆われていない領域において、ｎ型エピタキシャル層１７内の比較的浅い位置まで打ち込まれる。その後、レジストマスク２７０が剥離される。

図５Ｇに示す工程では、ＬＯＣＯＳ(Local Oxidation of Silicon)酸化処理が行われる。これにより、窒化膜２６８から露出した領域においてｎ型エピタキシャル層１７の表面に厚い熱酸化膜が成長し、フィールド酸化膜１６１−１６７が各領域に形成される。このときにｎ型エピタキシャル層１７に加わる熱によって、図５Ｆの工程で打ち込まれたｐ型不純物イオンが活性化される。これによって、ｐ型ウェル１４２，１４４−１４６およびｐ^＋型のチャネルストップ層１５２，１５４−１５５が各領域に形成される。その後、窒化膜２６８がエッチングによって剥離され、さらに、パッド熱酸化膜２６７がエッチングによって剥離される。

図５Ｈに示す工程では、フィールド酸化膜１６１−１６７から露出したｎ型エピタキシャル層１７の表面にパッド熱酸化膜２７７が形成される。さらに、基板全面を覆うように、窒化膜２７８およびこれに積層されたＵＳＧ(Undoped Silicate Glass)膜２７９が形成される。
図５Ｉに示す工程では、フォトリソグラフィによって形成されたレジストをマスクとしたエッチングによって、窒化膜２７８およびＵＳＧ膜２７９に、トレンチ２０に対応した開口２８０が形成される。そして、レジストを剥離した後、窒化膜２７８およびＵＳＧ膜２７９の積層膜をエッチングマスクとしたエッチングによって、ｎ型エピタキシャル層１７にトレンチ２０が形成される。トレンチ２０は、たとえば、１．８μｍ程度の深さに形成されてもよい。

図５Ｊに示す工程では、窒化膜２７８およびＵＳＧ膜２７９がエッチングによって剥離される。窒化膜２７８を剥離する前に、犠牲酸化膜を形成し、これをエッチング除去する工程を１回または複数回行ってもよい。これにより、ゲート酸化膜４６の形成前に、トレンチ２０の表面の荒れを改善できる。
図５Ｋに示す工程では、全面に熱酸化膜５０が形成される。この熱酸化膜５０は、トレンチ２０の内壁全域を覆い、さらに、トレンチ２０外におけるｎ型エピタキシャル層１７の表面を含む基板表面全域を覆うように形成される。熱酸化膜５０の膜厚は、たとえば２５０Å程度であってもよい。さらに、熱酸化膜５０上に積層して、基板表面全域に導電性のポリシリコン膜４０が形成される。この導電性ポリシリコン膜４０の形成は、減圧ＣＶＤによるポリシリコンの堆積と、堆積されたポリシリコン膜に対して導電性を付与するための不純物拡散（たとえば燐の拡散）とによって行ってもよい。堆積されるポリシリコン膜の膜厚は、たとえば、１μｍ程度であってもよい。この膜厚は、たとえば、トレンチ２０の内部がポリシリコンによって埋め尽くされるように定められることが好ましい。さらに、ポリシリコン膜４０の膜厚は、トレンチ２０の上方部に生じる窪み（図１および図２におけるリセス４ａと同様なリセス）が、後のエッチングにおける均一性に大きな影響を与えないように、十分に大きく定めることが好ましい。

図５Ｌに示す工程では、トレンチ２０外の導電性ポリシリコン膜４０が、ポリシリコン配線４７および下ポリシリコン電極膜４４に必要十分な厚さまで薄型化される（膜厚減少工程）。この膜厚減少工程は、エッチバックによって行ってもよいし、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）によって行ってもよい。熱酸化膜の形成とその熱酸化膜のエッチングとを繰り返すことによってもポリシリコン膜４０の膜厚を減少させることができる。このような膜厚減少工程によって、たとえば、導電性ポリシリコン膜４０は、１０００Å〜２０００Å程度薄型化されてもよい。薄型化された後の導電性ポリシリコン膜４０の膜厚は、４０００Å〜５０００Å程度であってもよい。その後、薄型化された導電性ポリシリコン膜４０の表面に、たとえば減圧ＣＶＤによって、窒化膜２８５が形成される。この窒化膜２８５の一部は、キャパシタ１５の絶縁膜４３（容量膜）となる。窒化膜２８５の厚さは、１０００Å程度であってもよい。

図５Ｍに示す工程では、フォトリソグラフィによって、ポリシリコン配線４７および下ポリシリコン電極膜４４の領域を覆うレジストマスク２８６が形成される。このレジストマスク２８６をマスクとしたエッチングによって、窒化膜２８５および導電性ポリシリコン膜４０がエッチングされる。これにより、ポリシリコン配線４７および下ポリシリコン電極膜４４が形成される。また、ポリシリコン配線４７および下ポリシリコン電極膜４４上には、窒化膜２８５が残される。下ポリシリコン電極膜４４上に残された窒化膜２８５は、容量膜としての絶縁膜４３となる。その後、レジストマスク２８６が剥離される。

図５Ｎに示す工程では、全面にパッド熱酸化膜２８７が形成される。さらに、フォトリソグラフィによって、ｐ型ベース層７１に対応する開口２８９を有するレジストマスク２８８が形成される。このレジストマスク２８８をマスクとして、ｐ型イオン（たとえばＢ^＋：ホウ素イオン）が注入される。そして、レジストマスク２８８を剥離した後に、アニール（熱処理）によって、注入されたイオンが活性化される。これにより、ｐ型ベース層７１が形成される。

図５Ｏに示す工程では、基板表面の全域に対して閾値調整のためのｐ型不純物（たとえばＢＦ_２ ^＋：フッ化ホウ素イオン）を注入した後、低耐圧デプレッションｎチャンネル型ＭＯＳＦＥＴ５４のｎ⁻型層２２４に対応した開口２９２を有するレジストマスク２９１が形成される。このレジストマスク２９１をマスクとしてｎ型不純物イオン（たとえばＰ^＋：燐イオン）が注入される。その後、レジストマスク２９１が剥離される。注入されたｎ型不純物イオンは、図５Ｐ以下に示す後工程での熱によって活性化される。これにより、ｎ⁻型層２２４が形成される。

図５Ｐに示す工程では、ｎ型エピタキシャル層１７の表面の熱酸化によって、熱酸化膜からなるゲート絶縁膜１７２−１７５が形成される。その後、たとえば減圧ＣＶＤによって、ポリシリコン膜１８０が全面に形成される。必要に応じて、ポリシリコン膜１８０を平坦化してもよい。たとえば、ＴＥＯＳ（テトラエトキシシラン）膜を全面に形成した後にエッチバックすることにより、ポリシリコン膜１８０の表面の平坦度を高めることができる。

図５Ｑに示す工程では、ポリシリコン膜１８０に対して、導電性を付与するための不純物としての燐が拡散させられる。また、全面にｐ型不純物イオン（たとえばＢ^＋：ホウ素イオン）が注入され、さらに全面にｎ型不純物イオン（たとえばＰ^＋：燐イオン）が注入される。こうして、導電性ポリシリコン膜１８０が得られる。
図５Ｒに示す工程では、ポリシリコンゲート１８２−１８６、ポリシリコン層１８７および上ポリシリコン電極膜１８８に対応する領域を覆うレジストマスク２９５がフォトリソグラフィによって形成される。このレジストマスク２９５をマスクとしてエッチングを行うことにより、ポリシリコンゲート１８２−１８６、ポリシリコン層１８７および上ポリシリコン電極膜１８８が形成される。このエッチングは、ゲート絶縁膜１７２−１７５、フィールド酸化膜１６１−１６７、ならびにポリシリコン配線４７および下ポリシリコン電極膜４４上の窒化膜２８５（絶縁膜４３）で停止する。次いで、レジストマスク２９５を剥離し、表面のエッチングを行って、露出している部分の熱酸化膜（ゲート絶縁膜１７２−１７５の露出部分、およびフィールド酸化膜１６１−１６７の表層部）が除去される。

図５Ｓに示す工程では、表面にパッド酸化膜２９６が形成され、さらに、フォトリソグラフィによってレジストマスク２９８が形成される。レジストマスク２９８は、ｎ^＋型ソース層８１、ｎ＋型ソース・ドレイン層８２，８４，８５、ｎ^＋型コンタクト層８３に対応する開口を有するパターンに形成される。このレジストマスク２９８をマスクとして、ｎ型不純物イオンが注入される。たとえばＰ^＋（燐イオン）およびＡｓ^＋（砒素イオン）が順に注入されてもよい。その後、レジストマスク２９８が剥離される。

図５Ｔに示す工程では、フォトリソグラフィによって、新たなレジストマスク２９９が形成される。レジストマスク２９９は、ｐ^＋型コンタクト層９１，９２，９４，９５、ｐ^＋型ソース・ドレイン層９３，９６およびｐ^＋型コンタクト領域９７に対応する開口を有するパターンに形成される。このレジストマスク２９９をマスクとして、ｐ型不純物イオン（たとえばＢ^＋：ホウ素イオン）が注入される。その後、レジストマスク２９９が剥離される。

図５Ｕに示す工程では、たとえばＣＶＤによって、埋め込み絶縁膜としてのＴＥＯＳ膜９９が形成され、トレンチＶＤＭＯＳ型トランジスタ１９の領域におけるフィールド酸化膜１６１の内側の窪みが埋められる。ＴＥＯＳ膜９９の膜厚は、ポリシリコン配線４７の厚さと同等か、それよりも厚くてもよい。その後、全面に、たとえば、ＢＰＳＧ(Boron-phosphorous Silicate Glass)からなる層間絶縁膜１００が形成される。この層間絶縁膜１００は、各領域の層間絶縁膜１０１−１０８となる。次に、層間絶縁膜１００を流動させるためのアニール（熱処理）が行われる。この熱処理のとき、同時に、図５Ｓおよび図５Ｔの工程で注入された不純物イオンが活性化され、ｎ^＋型層８１−８５およびｐ^＋型層（または領域）９１−９７が形成される。その後、コンタクト孔１１１−１１８に対応する開口を有するレジストマスク３０１がフォトリソグラフィによって形成される。このレジストマスク３０１をマスクとしたエッチングによって、層間絶縁膜１００（１０１−１０８）にコンタクト孔１１１−１１８が形成される。その後、レジストマスク３０１が剥離される。

図５Ｖに示す工程では、全面に電極膜１２０が形成される。この電極膜１２０は、たとえば、下側からＴｉ／ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮの順に積層した積層膜であってもよい。このような電極膜１２０は、スパッタ法により形成できる。その後、フォトリソグラフィによって、電極１２１−１２８に対応したパターンのレジストマスク３０２が形成される。このレジストマスク３０２をマスクとしたエッチングによって、電極１２１−１２８（図５Ｗ参照）が形成される。その後、レジストマスク３０２が剥離される。

図５Ｗに示す工程では、層間絶縁膜１３１が形成され、さらに、フォトリソグラフィによってコンタクト孔１３２に対応する開口を有するレジストマスク３０３が形成される。このレジストマスク３０３をマスクとして行うエッチングによって、ソース電極１２１を露出させるコンタクト孔１３２が形成される。その後、レジストマスク３０３が剥離される。層間絶縁膜１３１は、たとえば、ＴＥＯＳ膜およびＳＯＧ(Spin on Glass)膜の積層膜（たとえば、２層のＴＥＯＳ膜でＳＯＧ膜を挟み込んだ積層膜）であってもよい。

図５Ｘに示す工程では、金属配線層１３３が形成される。すなわち、全面に金属配線層１３３を形成した後、フォトリソグラフィによって形成したレジストマスク３０４をマスクとするエッチングによって、不要部分が除去される。これにより、層間絶縁膜１３１のコンタクト孔１３２内に埋め込まれ、コンタクト孔１３２の周縁の層間絶縁膜１３１上に延びた金属配線層１３３が形成される。金属配線層１３３は、たとえば、下側からＴｉ／ＴｉＮ／ＡｌＳｉＣｕの順に積層した積層膜であってもよい。このような金属配線層１３３は、スパッタ法によって形成できる。

その後は、図４に示すように、層間絶縁膜１３１上にパッシベーション膜１３４が形成され、フォトリソグラフィおよびエッチングによって、金属配線層１３３の一部を露出させるパッド開口１３５が形成される。前述のとおり、パッシベーション膜１３４は、窒化膜からなる下層１３４Ａと、これに積層されたポリイミド膜からなる上層１３４Ｂとを含む積層膜であってもよい。その後、必要に応じて、ｎ^＋型シリコン基板１６の裏面からの研削による薄型化処理が行われる。そして、ｎ^＋型シリコン基板１６の裏面に、電極膜１８が形成される。

以上のように、この実施形態によれば、ｎ型エピタキシャル層１７にトレンチ２０を形成した後、トレンチ２０の内壁およびトレンチ２０外のエピタキシャル層１７の表面を覆う熱酸化膜５０が形成される。そして、この熱酸化膜５０上に、トレンチ２０を埋め尽くし、さらにトレンチ２０外の熱酸化膜５０上に堆積されるように導電性のポリシリコン膜４０が形成される。その後、トレンチ２０内およびトレンチ２０外の所定領域以外のポリシリコン膜４０が選択的に除去される。こうして、トレンチ２０内の導電性ポリシリコン層からなるポリシリコンゲート４５と、トレンチ２０外の所定領域における導電性ポリシリコン層からなるポリシリコン配線４７および下ポリシリコン電極膜４４とを同時に形成することができる。これにより、工程数を削減できるから、半導体装置１０の生産性を向上できる。

熱酸化膜５０の露出部分は、その後、エッチングによって除去され、ｎ型エピタキシャル層１７の表面には、別の熱酸化膜（ゲート絶縁膜１７２−１７５およびフィールド酸化膜１６１−１６７）が形成される。この熱酸化膜は、熱酸化膜５０とは別工程で形成されるので、熱酸化膜５０とは異なる膜厚を有する。すなわち、トレンチ２０内のゲート酸化膜４６と下ポリシリコン電極膜４４直下の熱酸化膜４９とは、熱酸化膜５０の一部であるので、等しい膜厚を有する。そして、ゲート絶縁膜１７２−１７５およびフィールド酸化膜１６１−１６７は、ゲート酸化膜４６および熱酸化膜４９とは異なる膜厚を有する。

さらに、この実施形態では、導電性のポリシリコン膜４０の膜厚を減少させた後に、そのパターニングを行っている。これにより、トレンチ２０を埋め尽くのに十分な膜厚のポリシリコン膜４０を形成し、かつ、ポリシリコン配線４７および下ポリシリコン電極膜４４の膜厚を適正化できる。これにより、トレンチ２０の付近と、とくにキャパシタ領域１３とにおいて、層間絶縁膜１０１，１０８の表面の高低差を少なく（たとえば、１μｍ以下。より好ましくは６０００Å以下）することができる。これにより、微細なコンタクト孔１１１−１１８を開口するときや、微細な電極１２１−１２８をパターニングするときのフォトリソグラフィの際に、マスクパターンを精密に形成できる。より詳細には、フォトリソグラフィの露光工程において、露光のプロセスマージンを確保できるから、精密なマスクパターンの形成が可能になる。これにより、配線間のショート等の異常を回避できるから、歩留まりを向上できる。

また、導電性のポリシリコン膜４０を予め厚く形成することによって、トレンチ２０の直上においてポリシリコン膜４０の表面に生じるリセス（窪み）を小さくすることができる。これにより、ポリシリコン膜４０をエッチングしてトレンチ２０外のポリシリコン膜４０を除去するときに、トレンチ２０内におけるポリシリコン層の窪みが小さくなる。これにより、エピタキシャル層１７に形成された多数のトレンチ２０内におけるポリシリコン層（ポリシリコンゲート４５）の窪み量の均一性を高めることができる。すなわち、各トレンチ２０において、ポリシリコンゲート４５とトレンチ２０の内壁面（とくにｎ^＋型ソース層８１）との対向面積を正確に制御できる。これにより、安定したデバイス特性を実現できる。

また、この実施形態では、ポリシリコンゲート４５と、キャパシタ１５の下ポリシリコン電極膜４４とを共通の工程で形成できるので、トレンチＶＤＭＯＳ型トランジスタ１９とキャパシタ１５とを有する半導体装置１０の製造工程を簡素化できる。これにより、生産性を向上できる。
さらに、この実施形態では、キャパシタ１５の上ポリシリコン電極膜１８８は、ＭＯＳＦＥＴ５２−５６のポリシリコンゲート１８２−１８６およびポリシリコン抵抗５７のポリシリコン層１８７と同一工程で形成される。これによっても、工程数を削減できるので、生産性を一層向上できる。

以上、この発明の一実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態で説明した膜厚や膜材料等はいずれも例示にすぎず、必要に応じて設計変更を施すことができる。また、この発明は、トレンチおよびそれに埋め込まれた導電性ポリシリコン層を有するＭＥＭＳデバイスの形成にも適用できる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から抽出され得る特徴を以下に記す。
１．半導体層にトレンチを形成する工程と、
前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、
前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積されるように導電性のポリシリコン膜を形成する工程と、
前記トレンチ内、および前記トレンチ外の前記絶縁膜上の所定領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程とを含む、半導体装置の製造方法。
この方法によれば、半導体層にトレンチを形成した後、トレンチの内壁およびトレンチ外の半導体層表面を覆う絶縁膜が形成される。そして、この絶縁膜上に、トレンチを埋め尽くし、さらにトレンチ外の絶縁膜上に堆積されるように導電性のポリシリコン膜が形成される。そして、トレンチ内およびトレンチ外の所定領域以外のポリシリコン膜が選択的に除去される。こうして、トレンチ内の導電性ポリシリコン層と、トレンチ外の所定領域における導電性ポリシリコン層とを同時に形成することができる。これにより、工程数を削減できるから、半導体装置の生産性を向上できる。この場合、トレンチ内の導電性ポリシリコン層と前記所定領域の導電性ポリシリコン層とは同じ組成を有することになる。
前記絶縁膜は、酸化膜であってもよい。この酸化膜は、より具体的には、半導体層の表面を熱酸化して形成した熱酸化膜であってもよい。
２．前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、項１記載の半導体装置。
この方法により、トレンチ付近の構造の形成と同時に、絶縁膜上に導電性ポリシリコン層を積層した構造をトレンチ外に形成できる。これにより、工程数を削減できるので、半導体装置の生産性を向上できる。トレンチの内壁を覆う絶縁膜と、前記所定領域の絶縁膜とは、同一工程で形成されるので、等しい膜厚に形成できる。
３．前記絶縁膜エッチング工程の後に、前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、項１または２に記載の半導体装置の製造方法。
この方法により、半導体層の表面を熱酸化膜で保護できる。この熱酸化膜は、導電性ポリシリコン層の下の絶縁膜とは別工程で形成されるから、当該絶縁膜とは異なる膜厚を有する。
４．前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、項１〜３のいずれか一項に記載の半導体装置の製造方法。
トレンチを埋め尽くすように導電性のポリシリコン膜を形成すると、トレンチ外のポリシリコン膜が必要以上に厚くなる場合がある。そこで、膜厚減少工程を行うと、トレンチ外のポリシリコン膜の膜厚を適正化できる。これにより、トレンチ付近と、前記所定領域とにおける高低差を少なくすることができるから、その後の工程を精密に行うことができる。より具体的には、フォトリソグラフィの際にマスクパターンを精密に形成できる。さらに詳細に説明すると、フォトリソグラフィの露光工程において、露光すべき表面に大きな高低差が生じていると、露光のプロセスマージンが低下する。これにより、配線間のショート等の様々な異常が発生するおそれがある。膜厚減少工程は、この問題に対する解決手段を提供する。
また、ポリシリコン膜を厚く形成することによって、トレンチの直上においてポリシリコン膜の表面に生じるリセス（窪み）を小さくすることができる。すなわち、ポリシリコン膜が薄いと、トレンチの直上においてポリシリコン膜の表面に明瞭なリセスができる。これに対して、ポリシリコン膜を厚く形成すると、リセスのプロファイルを鈍らせることができ、それに応じてリセス量が小さくなる。よって、その後に、ポリシリコン膜をエッチングして絶縁膜を露出させるときに、トレンチ内におけるポリシリコン層の窪みも小さくなる。したがって、半導体層に多数のトレンチを形成する場合には、その多数のトレンチ内におけるポリシリコン層の窪み量の均一性を高めることができる。トレンチ外の半導体層表面に残されるポリシリコン膜の膜厚は、膜厚減少工程によって適正化できる。
５．前記膜厚減少工程は、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含む、項４に記載の半導体装置の製造方法。
６．前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、項１〜５のいずれか一項に記載の半導体装置。
この方法により、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置を製造できる。そして、ゲート電極とトレンチ外の導電性ポリシリコン層とを同時に形成できるから、工程数が少なくなり、生産性を向上できる。
７．前記トレンチ外の半導体層に形成されたポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を形成する工程をさらに含む、項１〜６のいずれか一項に記載の半導体装置の製造方法。
この方法により、トレンチ内の導電性ポリシリコン層の形成と同時に形成されたトレンチ外の導電性ポリシリコン層を利用して、キャパシタ構造を形成できる。したがって、工程数を削減できるから、生産性を向上できる。
８．前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、項７に記載の半導体装置の製造方法。
この特徴は、特に、項４に記載した特徴と組み合わせることが好ましい。これにより、トレンチ上およびキャパシタ構造上における層間絶縁膜の高低差が少なくなるから、層間絶縁膜に微細なコンタクト孔を精密に形成したり、層間絶縁膜上に微細なパターンを精密に形成したりすることができる。
９．トレンチが形成された半導体層と、
前記トレンチの内壁を覆う第１絶縁膜と、
前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第１絶縁膜と等しい膜厚を有する第２絶縁膜と、
前記トレンチ内に埋め込まれ、前記第１絶縁膜を介して前記トレンチの内壁面に対向する第１導電性ポリシリコン層と、
前記トレンチ外の前記第２絶縁膜上に形成され、前記第１導電性ポリシリコン層と同じ組成の第２導電性ポリシリコン層と
を含む、半導体装置。
この構成の半導体装置は、項１または２の方法によって作製することができる。したがって、少ない工程数で、トレンチ内に埋め込まれた第１導電性ポリシリコン層と、トレンチ外の絶縁膜上に第２導電性ポリシリコン層とを有する構造の半導体装置を作製できる。
１０．前記半導体層の前記第２絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、項９に記載の半導体装置。
この構成の半導体装置は、項３の方法によって作製できる。
１１．前記第１絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、項１０に記載の半導体装置。
この構成の半導体装置は、項３の方法によって作製できる。すなわち、第１および第２絶縁膜と熱酸化膜とは別の工程で形成されるので、異なる膜厚を有することになる。
１２．前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、
前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、
前記トレンチ内のポリシリコン膜は、前記第１絶縁膜を介してチャネル領域に対向するゲート電極である、項９〜１１のいずれか一項に記載の半導体装置。
この構成の半導体装置は、項６の方法によって作製できる。
１３．前記第２導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とをさらに含み、前記第２導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が備えられている、項９〜１２のいずれか一項に記載の半導体装置。
この構成の半導体装置は、項７の方法によって作製できる。したがって、トレンチ内に埋め込まれた第１導電性ポリシリコン層と、トレンチ外に形成されたキャパシタ構造とを有する半導体装置を、少ない工程数で作製できる。
１４．前記キャパシタ構造の前記第２導電性ポリシリコン層の膜厚が、１μｍ以下である、項１３に記載の半導体装置。
前記半導体装置は、前記キャパシタ構造および前記第１導電性ポリシリコン層を覆う層間絶縁膜をさらに含んでいてもよい。項１４の構成によれば、層間絶縁膜の高低差が少ないので、層間絶縁膜に微細なコンタクト孔を精密に形成したり、層間絶縁膜上の微細パターンを高精度に形成したりすることができる。このような構造は、たとえば、項４または５の方法と項８の方法とを組み合わせて適用することによって作製できる。

１ 半導体層
２ トレンチ
３ 絶縁膜
４ ポリシリコン膜
４ａ リセス
５ レジスト
１０ 半導体装置
１１ 半導体基板
１２ パワー素子領域
１３ キャパシタ領域
１４ ロジック領域
１５ キャパシタ
１６ ｎ^＋型シリコン基板
１７ ｎ型エピタキシャル層
１８ 電極膜
１９ トレンチＶＤＭＯＳ型トランジスタ
２０ トレンチ
２１ 相互接続トレンチ
２２ 引出トレンチ
２３ コンタクト部
３１ 第１絶縁膜
３２ 第２絶縁膜
４０ 導電性のポリシリコン膜
４１ 第１導電性ポリシリコン層
４１ａ 窪み
４２ 第２導電性ポリシリコン層
４３ 絶縁膜（容量膜）
４４ 下ポリシリコン電極膜
４４ａ はみ出し領域
４５ ポリシリコンゲート
４６ ゲート酸化膜
４７ ポリシリコン配線
４８ 金属層
４９ 熱酸化膜
５０ 熱酸化膜
５２ 低耐圧ｎチャンネル型ＭＯＳＦＥＴ
５３ 低耐圧ｐチャンネル型ＭＯＳＦＥＴ
５４ 低耐圧デプレッションｎチャンネル型ＭＯＳＦＥＴ
５５ 高耐圧ｎチャンネル型ＭＯＳＦＥＴ
５６ フィールドｐチャンネル型ＭＯＳＦＥＴ
５７ ポリシリコン抵抗
６１−６５，６７−６８ ｐ型ウェル
７１ ｐ型ベース層
８１ ｎ^＋型ソース層
８２−８５ ｎ^＋型ソース・ドレイン層
９１−９２，９４−９５ ｐ^＋型コンタクト層
９３．９６ ｐ^＋型ソース・ドレイン層
９７ ｐ^＋型コンタクト領域
９９ ＴＥＯＳ膜
１００−１０８ 層間絶縁膜
１１１−１１８ コンタクト孔
１２０ 電極膜
１２１ ソース電極
１２２−１２８ 電極
１３１ 層間絶縁膜
１３２ コンタクト孔
１３３ 金属配線層
１３４ パッシベーション膜
１３４Ａ 下層
１３４Ｂ 上層
１３５ パッド開口
１３６ パッド
１４２，１４４−１４６ ｐ型ウェル
１５２，１５４−１５５ チャネルストップ層
１６１−１６７ フィールド酸化膜
１６５ａ 開口
１７２−１７５ ゲート絶縁膜
１８０ ポリシリコン膜
１８２−１８６ ポリシリコンゲート
１８７ ポリシリコン層
１８８ 上ポリシリコン電極膜
１９２−１９６ コンタクト孔
２０３，２０５ ｎ型ウェル
２２４ ｎ⁻型層
２５０ 厚い酸化膜
２６８ 窒化膜
２７８ 窒化膜
２７９ ＵＳＧ膜
２８５ 窒化膜

Claims (12)

1. 半導体基板上の半導体層のパワー素子領域に素子分離のためのウェルを形成する工程と、
   前記半導体層の前記ウェルに囲まれた領域にトレンチを形成する工程と、
   前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、
   前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積され、さらに前記半導体基板上の前記パワー素子領域外に設けられたキャパシタ領域にも形成されるように導電性のポリシリコン膜を形成する工程と、
   前記トレンチ内、および前記トレンチ外の前記絶縁膜上において前記ウェルの上方の所定領域、ならびに前記キャパシタ領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程と、
   前記キャパシタ領域の前記ポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を前記キャパシタ領域に形成する工程と
   を含む、半導体装置の製造方法。
2. 前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項１記載の半導体装置の製造方法。
3. 前記半導体基板上の前記パワー素子領域外にロジック領域が設けられ、
   前記絶縁膜が前記ロジック領域の前記半導体層の表面にも形成され、
   前記絶縁膜エッチング工程において、前記ロジック領域の前記半導体層上の前記絶縁膜がエッチングされ、
   前記絶縁膜エッチング工程の後に、前記ロジック領域において前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、請求項１または２に記載の半導体装置の製造方法。
4. 前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記膜厚減少工程が、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含む、請求項４に記載の半導体装置の製造方法。
6. 前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、
   前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、
   前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 半導体基板上に、パワー素子領域と、前記パワー素子領域外に設けられたキャパシタ領域とを有し、
   前記パワー素子領域が、
   トレンチおよび素子分離のためのウェルが形成された半導体層と、
   前記トレンチの内壁を覆う第１絶縁膜と、
   前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第１絶縁膜と等しい膜厚を有する第２絶縁膜と、
   前記トレンチ内に埋め込まれ、前記第１絶縁膜を介して前記トレンチの内壁面に対向する第１導電性ポリシリコン層と、
   前記トレンチ外の前記第２絶縁膜上において前記ウェルの上方に形成され、前記第１導電性ポリシリコン層と同じ組成の第２導電性ポリシリコン層と
   を含み、
   前記キャパシタ領域が、
   前記第１導電性ポリシリコン層と同じ組成の第３導電性ポリシリコン層と、
   前記第３導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを含み、
   前記第３導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が前記キャパシタ領域に備えられている、半導体装置。
9. 前記半導体基板上の前記パワー素子領域外に形成されたロジック領域をさらに含み、
   前記半導体層が前記ロジック領域まで延びており、
   前記ロジック領域において前記半導体層の前記第２絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、請求項８に記載の半導体装置。
10. 前記第１絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項９に記載の半導体装置。
11. 前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、
    前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、
    前記トレンチ内のポリシリコン膜は、前記第１絶縁膜を介してチャネル領域に対向するゲート電極である、請求項８〜１０のいずれか一項に記載の半導体装置。
12. 前記キャパシタ構造の前記第３導電性ポリシリコン層の膜厚が、１μｍ以下である、請求項８〜１１のいずれか一項に記載の半導体装置。

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