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KR102057340B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR102057340B1
KR102057340B1 KR1020130034805A KR20130034805A KR102057340B1 KR 102057340 B1 KR102057340 B1 KR 102057340B1 KR 1020130034805 A KR1020130034805 A KR 1020130034805A KR 20130034805 A KR20130034805 A KR 20130034805A KR 102057340 B1 KR102057340 B1 KR 102057340B1
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deep trench
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정명안
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Abstract

본 발명은 반도체 제조 공정에서 게이트 전극 또는 실리사이드(silicide) 구조가 형성된 직후에 소자 분리를 위한 깊은 트랜치 절연(DTI) 공정을 수행하도록 그 반도체 소자의 제조 공정이 개선된 반도체 소자 및 그 제조방법에 관한 것이다. 이에 따라 DTI의 형성 공정이 실리사이드 공정 이후에 수행되기 때문에, DTI 공정 이후에 수행되는 열처리 공정에 따른 각종 결함 발생을 방지할 수 있음은 물론 DTI가 형성되는 반도체 소자의 제조 공정 단계를 감소할 수 있어 제조공정 시간 단축 및 비용 절감 등을 기대할 수 있는 이점이 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTRUING METHOD THEREOF}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 실리사이드(silicide) 공정에 따라 반도체 기판상에 소오스/드레인/게이트 등의 소자 구조가 완성된 이후에 아이솔레이션(Isolation)를 위한 깊은 트랜치 절연(Deep Trench Isolation : DTI) 공정이 수행되어 제조되는 반도체 소자 및 제조방법에 관한 것이다.
전자 기술의 발달에 힘입어 소형의 다기능 전자기기에 대한 요구가 증가하고 있다. 이에 따라, 시스템 온 칩(System on Chip : SoC) 기술이 도입되고 있다. 시스템 온 칩이란 복수 개의 소자가 하나의 칩에 집적되어 하나의 시스템을 구현하는 기술을 의미한다. 특히, 최근에는 MEMS (Micro-Electro-Mechanical Systems)기술 또는 NEMS(Nano-Electro-Mechanical Systems)기술 등이 개발, 도입됨에 따라, 다양한 소자를 하나의 칩으로 구현하기 위한 노력이 이루어지고 있다.
하지만, 복수 개의 소자들이 하나의 기판상에 집적되게 되면, 소자 상호 간에 간섭이 발생할 여지가 크다. 즉, 어느 하나의 소자에서 구동 시에 발생하는 열이 기판을 통해 다른 소자에게 전달되어, 인접한 다른 소자의 동작에 영향을 미치는 경우도 있을 수 있다. 이에 따라, 많은 오동작을 일으킬 수 있다는 문제점이 있었다.
이를 방지하기 위하여, 통상적으로 기판상에서 소자들을 전기적으로 서로 격리시키는 소자 격리구조가 제안된 바 있다.
소자 격리구조의 예로 실리콘 부분 산화(Local Oxidation of Silicon; LOCOS) 공정 또는 트랜치 절연(Trench Isolation) 공정 기술 등이 있다. 실리콘 부분 산화(이하, '로코스'라 함) 공정은 질화 실리콘과 두꺼운 산화물 레이어가 마스크의 개구에 열적으로 성장하도록 표면이 비교적 경질 재료로 마스킹되어 절연시키는 방법이다. 그리고 트랜치 절연 공정은 실리콘 기판에 적당한 깊이의 트랜치를 형성하고 상기 트랜치의 내부에 절연막을 충전(filling) 시켜 소자 상호 간을 전기적으로 격리시키는 방법이다. 트랜치 절연 공정 중에는 웰(Well)간의 분리를 위해 사용되는 깊은 트랜치 절연(DTI : Deep Trench Isolation) 방법이 있다.
그 중 상기 깊은 트랜치 절연(DTI)은 반도체 소자의 고집적화의 요구를 충족시키기 위하여 최근에 많이 적용되고 있다. DTI은 트랜지스터의 피치를 줄이고 전류 누출과 과전류로 인해 소자 특성이 저하되는 래치업(latch up) 현상을 개선할 수 있는 것과 같이 칩 사이즈 감소와 소자 성능 개선에 적합한 특성을 제공한다.
현재 DTI가 적용된 반도체 소자의 제조공정에서, DTI 공정은 반도체 기판에 로코스(LOCOS) 또는 얕은 트랜치(STI)를 형성하는 공정 이전에 수행되고 있다.
그런데 고전압 전력 소자로 사용되는 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)와 같은 반도체 소자를 제조함에 있어 상기 DTI 공정이 로코스 공정 또는 게이트 전극 형성 공정 이전에 수행될 경우에는 다양한 문제점들이 노출되고 있다.
예컨대, 반도체 소자의 제조공정에서 DTI 공정이 수행된 이후에 진행되는 후속 공정에는 여러 번의 열처리 공정이 수행된다. 따라서 DTI 공정에 따라 반도체 기판 내에 형성된 트랜치 구조물은 열처리 공정에 따른 열 응력(thermal stress) 등에 의해 각종 결함이 유발되는 문제가 예상된다.
아울러 상기 열 응력에 의해 결함 등이 유발될 경우 이를 반드시 제거하는 공정이 필수적이다. 즉 결함 등은 반도체 소자의 성능 저하로 이어지기 때문이다. 결국 현재의 제조 공정에서는 결함 제거를 위해 추가 공정이 필요하게 된다. 추가 공정은 DTI 형성을 위한 에칭 공정시 발생하는 손상을 감소시키는 공정이나 트랜치 내에 충진된 절연물질에 대한 열처리 공정 등을 예로 들 수 있다. 이러한 추가 공정은 공정 비용 및 공정 시간 등의 증가로 이어진다.
대한민국 공개특허 10-2011-0030356
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, DTI를 이용하여 소자 간의 절연 동작을 수행하는 반도체 소자의 제조 공정을 개선하여 공정의 단순화 및 DTI 공정 이후의 열처리 공정 시 발생하는 문제점들을 해결하기 위한 반도체 소자 및 그 제조방법을 제공하는 것이다.
즉, 반도체 소자는 수많은 제조 공정(step)을 통해 최종 제품으로 생산되는데, 본 발명은 반도체 소자의 제조 공정을 개선하여 기존 반도체 소자보다 동일 또는 그 이상의 성능 및 효과를 제공할 수 있도록 하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 기판에 깊은 트랜치 영역; 상기 트랜치 영역에 측벽 절연막; 상기 측벽 절연막 상에 층간 절연막; 및 상기 층간 절연막 사이에 에어 갭을 포함하는 반도체 소자를 제공한다.
상기 드레인 영역과 상기 깊은 트랜치 영역 사이에 형성된 로코스 또는 얕은 트랜치를 포함한다.
그리고 본 발명은 상기 반도체 기판 상에 절연막; 및 상기 절연막 상에 하드 마스크막을 포함하고; 상기 층간 절연막은 상기 하드 마스크막 상에 형성된다.
상기 깊은 트랜치 영역은, 상기 웰 영역의 깊이보다 더 깊다.
상기 측벽 절연막은 제1 측벽 절연막과 제2 측벽 절연막으로 구성된다.
상기 측벽 절연막은 상기 게이트 전극의 높이보다 높고, 상기 하드 마스크막의 높이와 동일한 높이를 갖는다.
상기 층간 절연막은 상기 깊은 트랜치 영역의 바닥면까지 연장되어 형성된다.
상기 측벽 절연막은 HLD, TEOS, SOG, BPSG 중 어느 하나이고, 상기 층간 절연막은 BPSG을 포함한다.
상기 에어갭의 상단이 상기 반도체 기판의 표면보다 낮은 영역에 위치한다.
상기 깊은 트랜치 내부에 형성된 상기 측벽 절연막의 전체 두께는 상기 깊은 트랜치 영역의 상단 폭 대비 10 ~ 70%이다.
상기 깊은 트랜치 내부에 형성된 상기 측벽 절연막과 상기 층간 절연막의 전체 두께는 상기 깊은 트랜치 영역의 상단 폭 대비 30 ~ 80%이다.
상기 에어 갭과 인접하는 다른 에어 갭 사이에 형성된 지지층을 포함한다.
본 발명의 다른 특징에 따르면, 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 상기 반도체 기판과 상기 트랜치 측면에 측벽 절연막을 형성하는 단계; 상기 반도체 기판상에 형성된 측벽 절연막을 에치백하는 단계; 및 상기 반도체 기판과 상기 측벽 절연막에 층간절연물질을 증착하여 에어 갭을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
상기 에어 갭은 상기 트랜치의 중앙부에 위치하고 그 상단은 상기 반도체 기판의 표면보다 낮은 위치에 형성한다.
본 발명의 또 다른 특징에 따르면, 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 절연막을 형성하는 단계; 상기 절연막 상에 하드 마스크막을 형성하는 단계; 상기 하드 마스크막을 식각마스크로 하여 깊은 트랜치를 형성하는 단계; 상기 깊은 트랜치에 제1 측벽 절연막을 증착하는 단계; 상기 제1 측벽 절연막의 일부를 제거하는 단계; 제2 측벽 절연막을 증착하는 단계; 상기 제2 측벽 절연막의 일부를 제거하는 단계; 및 상기 반도체 기판 및 상기 깊은 트랜치에 층간절연물질을 증착하여 에어갭을 형성하는 단계를 포함하며, 상기 에어갭의 상단이 상기 반도체 기판의 표면보다 아래에 위치하는 반도체 소자 제조방법을 제공한다.
상기 깊은 트랜치를 형성하는 단계 이후에, 상기 깊은 트랜치의 표면에 산화막을 형성하는 단계; 및 상기 깊은 트랜치의 바닥면에 채널 형성 방지 영역을 형성하는 단계를 더 포함한다.
상기 제1 측벽 절연막 및 제2 측벽 절연막은 HLD, TEOS, SOG, BPSG 중 어느 하나에 의해 형성된다.
상기 층간절연물질은 상기 측벽 절연막보다 플로우 특성이 좋은 물질을 사용하고, 상기 층간절연물질은 BPSG을 사용한다.
이와 같은 본 발명의 반도체 소자 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
즉 본 발명은 DTI가 적용된 반도체 소자의 제조 공정에서, DTI의 형성 공정을 기존의 로코스(LOCOS) 이전 단계에서 소오스/드레인 등의 트랜지스터 구조가 모두 완성되는 실리사이드(Silicide) 공정 이후의 시점에 수행하도록 변경하고 있다.
따라서 열처리 공정에 따라 기판이나 트랜치 구조물에 가해지는 각종 결함의 발생을 방지할 수 있다. 특히 트랜치 구조물의 결함이 방지됨으로써 반도체 소자의 전류 누출(leakage) 문제가 개선되는 효과도 있다.
또한, 종래에는 DTI가 적용된 반도체 소자를 제조하기 위해서는 반도체 기판의 결함을 제어하기 위해 추가적인 공정이 반드시 필요하였지만, 본 발명과 같이 DTI의 공정 순서를 변경함으로써 DTI가 형성되는 반도체 소자의 제조 공정 단계를 감소할 수 있어 제조공정 시간 단축 및 비용 절감 등을 기대할 수 있다. 예컨대, DTI 공정에 따른 반도체 소자를 제조하는 기존 공정은 대략 71 단계(step)의 공정이 필요하였지만 본 발명은 30 단계(step)의 공정으로 감소시킬 수 있게 되었다.
도 1 내지 도 12는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
도 13은 본 실시 예에 따라 공정 완료 후 에어 갭이 형성된 사진 도면
도 14는 본 실시 예에 따라 에어 갭(200)이 형성된 두 개의 반도체 소자가 반도체 기판에 수평방향으로 형성된 상태를 보인 사진 도면
도 15 도 12에서 트랜치 영역 부분을 확대한 도면
도 16은 본 실시 예에 따른 도 12b에서 두 개의 반도체 소자가 접촉된 부분을 확대해서 보인 도면
도 17은 본 발명의 바람직한 실시 예에 따른 전류 누출(leakage) 특성을 보인 그래프
본 실시 예는 DTI 공정이 적용된 반도체 소자의 제조공정을 개선하는 것이다. 특히 반도체 제조 공정 중에서 게이트 전극 또는 실리사이드(silicide) 구조가 형성된 직후에 소자 분리를 위한 DTI 공정을 수행하는 것을 기본적인 특징으로 한다.
이하 본 발명에 의한 반도체 소자 및 그 제조방법의 실시 예를 도 1 내지 도 12를 참조하여 상세하게 설명하기로 한다. 도 1 내지 도 12에는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도가 도시되어 있다. 그리고 이하 본 실시 예에 따른 제조 방법은 수평형 DMOS로서 N형 LDMOS(Lateral Double diffused MOS) 소자를 예로 든다.
도 1은 본 실시 예에 따른 DTI 공정이 수행되기 전의 반도체 소자의 단면도를 도시하고 있으며, 특히 BCD(Bipolar-CMOS-DMOS) 소자를 구성하는 전력집적소자인 NLDMOS 소자의 단면도이다.
도 1의 NLDMOS 소자는 소오스(source), 드레인(drain), 게이트(gate) 등의 소자가 모두 완성된 상태이다.
여기서 NLDMOS 소자의 구조를 간략하게 살펴보기로 한다.
NLDDMOS 소자는 p형 실리콘 기판(110) 내에 하이 도핑영역인 n형 매몰층(NBL)(112)이 형성된다. 상기 매몰층(112) 상에는 p-에피층(114)이 형성되고, p-에피층(114)의 좌우에는 고밀도 n웰(HDNW) 영역(116)이 형성된다. 참고로 상기 p-에피층(114)은 본 실시 예에 따른 반도체 소자의 공정이 모두 완료된 후에는 n형으로 변경되는 영역이 된다. 이 영역은 반도체 제조의 어닐링 공정에 따라 고밀도 n웰(HDNW) 영역(116)에 도핑된 불순물이 확산되는 것으로서, 고밀도 n웰(HDNW) 영역(116) 보다는 상대적으로 저밀도로 도핑되는 n웰 영역(즉 저밀도 n웰 영역)이라 할 수 있다. 그리고 상기 저밀도 n웰 영역은 후술하는 트랜치 깊이보다 낮게 형성된다.
실리콘 기판(110)의 상부에는 게이트 산화막(125)에 의해 절연되어 게이트 전극(126)이 형성된다.
그리고 p-에피층(114) 또는 상기 저밀도 n웰 영역 상의 소정 영역에는 p+ 컨택영역(118a) 및 n+ 소스영역(118b)이 형성된 p-바디영역(118)이 형성되고, 고밀도 n웰(HDNW) 영역(116)에는 저농도 도핑영역(NW)(120)에 의해 둘러싸인 고농도 n+ 드레인 영역(122)이 형성된다. 여기서 p-바디 영역(118)이 p-에피층(114) 또는 상기 저밀도 n웰 영역 상에 형성된다고 하였으나, 실질적으로 p-바디 영역(118)은 반도체 소자가 제조되기 이전에는 p-에피층(114) 상에 형성되는 것이고, 모든 어닐링 공정이 완료된 후에는 상기 저밀도 n웰 영역 상에 형성되어 있다고 봐야 할 것이다.
또한 p-바디영역(118) 또는 게이트 전극(126) 상부에 TiSi2 또는 CoSi2 등의 실리사이드(124)가 형성된다.
그리고 게이트 전극(126)과 n+ 드레인 영역(122) 간의 전기장(electric field)을 줄이기 위해 로코스(LOCOS) 또는 얕은 트랜치(STI) 영역(128)이 형성된다.
이와 같이 반도체 제조공정 중 실리사이드(124) 공정이 완료된 상태에서 본 발명의 실시 예는 개시된다.
도 1에서는 p형 실리콘 기판(110)의 전면, 즉 p-바디영역(118), n+ 드레인 영역(122) 및 게이트 전극(126)의 상면에 LPCVD 방법 또는 HLD(High temperature low pressure deposition) 방법으로 절연막(130)이 증착된 상태가 도시되어 있다. 실시 예에서 절연막(130)은 약 1,000 ~ 2,000 Å두께로 증착된다. 여기서 절연막(130)은 산화막 또는 질화막을 사용할 수도 있다. 질화막을 사용하면 게이트 전극(126)이 노출되지 않도록 에칭 정지막 역할을 더 잘 할 수 있다.
다음에는 도 2에 도시한 바와 같이 상기 절연막(130) 위에 실리콘 산화막 계열의 TEOS(Tetra Ethyl Ortho Silicate)층(140)을 5,000 ~ 15,000Å 두께로 증착한다. 상기 TEOS층(140)은 후속 공정으로 수행되는 트랜치 형성 공정시에 블로킹 레이어(blocking layer)로 사용되는 하드 마스크(hard mask)의 역할을 한다.
하드 마스크로서의 TEOS 층(140)이 형성되면, 도 3과 같이 상기 TEOS 층(140) 상면에 패턴화된 포토 레지스트(photo resist)(150)를 도포한다. 포토 레지스트(150)는 상기 하드 마스크용 옥사이드인 TEOS 층(140)을 포토 리소그래피(photo-lithography) 방법으로 제거하기 위한 것이고, 이를 위해 p형 실리콘 기판(110)에서 트랜치가 형성될 영역이 미 도포된 상태로 패턴화되어 있다. 물론 포토 레지스트(150)를 패턴화하기 위한 별도의 공정이 진행될 수도 있다.
그 상태에서 도 4에 도시된 바와 같이 포토 레지스터(150)를 마스크로 이용하여 상기 TEOS 층(140)을 에칭한다. 그러면 상기 포토 레지스터(150)가 미 도포된 영역에 해당하는 TEOS 층(140) 일부가 p형 실리콘 기판(110)의 표면까지 에칭된다. 즉 고밀도 n웰(HDNW) 영역(116)의 상면 일부가 노출된다. 도 4를 보면 포토 레지스터(150)의 패턴과 대응되어 TEOS 층(140)이 에칭된 상태임을 알 수 있다. TEOS 층(140)이 에칭된 부분은 'A'로 표시한다.
그리고 상기 TEOS 층(140)의 일부가 에칭되면 마스크로 사용한 포토 레지스터(150)는 제거한다. 포토 레지스터(150)는 통상 드라이 애싱(dry ashing) 및 클리닝(cleaning) 공정을 통해 제거된다. 이와 같이 TEOS층(140)의 일부가 에칭되고 포토 레지스터(150)가 제거된 상태는 도 5에 도시하고 있다.
이후에는 p형 실리콘 기판(110)에 트랜치를 형성하는 공정이 수행된다.
도 6을 참조하면 p 형 실리콘 기판(110)을 에칭하여 트랜치 영역(B)을 형성하고 있다. 이때 p형 실리콘 기판(110)의 트랜치 영역(B)의 형성은 건식 식각법이 사용되며, TEOS 층(140)의 에칭된 영역(A)과 대응되어 형성된다. 건식 식각법에 따른 식각 개스 물질은 TEOS 층(140)에는 영향을 주지 않고 p형 실리콘 기판(110)만을 식각하는 것이다. 이때 트랜치 영역(B)은 측면이 직각이 아니고 어느 정도의 경사면으로 이루어진다. 이는 식각 깊이가 깊어질수록 식각 개스 물질의 강도가 약해지기 때문이다. 이러한 식각법에 의해 형성되는 트랜치의 깊이는 대략 2 ~30㎛ 깊이를 갖는다. 특히 상기 p형 실리콘 기판(110)에 형성된 트랜치 영역(B)의 깊이는 p형 실리콘 기판(110)에 형성된 p-에피층(114)의 깊이보다 대략 1.5 ~ 3배 정도의 깊이로 형성되는 것이 바람직하다.
한편, 도 6에서 트랜치 영역(B)의 형성을 위한 에칭 공정이 수행될 경우, 폴리머(polymer)가 함께 형성되게 된다. 이러한 폴리머는 반도체 소자의 성능 저하를 초래하기 때문에 제거하는 것이 필요하다. 따라서 상기 에칭 공정이 완료된 후에 폴리머의 제거를 위한 후처리 공정(post cleaning)이 수행되어야 한다. 상기 후처리 공정에 사용되는 세정액은 BOE 계열의 성분이 포함된 세정액이 이용된다. 이에 더하여 상기 후처리 공정이 완료된 다음에는 산화 공정이 진행될 수도 있다. 상기 산화공정은 상기 트랜치 영역(B)의 형성을 위해 실시한 에칭 공정시에 p형 실리콘 기판(110) 표면에 발생한 각종 결함을 제거하기 위함이다.
상기와 같이 p형 실리콘 기판(110)에 트랜치 영역(B)이 형성되면, 건식 산화(Dry oxidation) 공정을 수행함으로써, 도 7에 도시된 바와 같이 트랜치 영역(B)의 계면에 열산화막(thermal oxide)(160)를 형성한다. 이는 트랜치 영역(B)의 계면을 따라 발생할 수 있는 전기적인 누설 성분들을 차단하기 위함이다. 뿐만 아니라 상기 트랜치 영역(B)의 바닥면(162)에는 채널 형성 방지 이온주입(Channel Stop Implantation)을 수행하여 누설 전류를 차단함으로써, 정해진 채널 이외의 다른 채널이 형성되는 것을 방지한다.
다음에는, 갭 필(Gap-fill) 공정을 수행하여 트랜치 영역(B) 내부에 빈공간(void) 또는 에어 갭(Air Gap)(200, 도 12 참조)을 형성하기 위한 공정이 수행된다. 에어 갭은 그 자체가 절연체로서의 역할을 수행한다. 따라서 에어 갭이 형성되면 트랜치 구조와 함께 p형 실리콘 기판(110)에 수평방향으로 형성된 소자들을 전기적으로 안정되게 격리시킬 수 있게 된다.
트랜치 영역(B) 내에 형성되는 에어 갭은 그 높이가 무엇보다 중요하다. 실시 예에 따르면 상기 에어 갭은 그 상단부가 p형 실리콘 기판(110)의 표면보다 아래 방향에 위치되게 하여야 한다. 만약 에어 갭의 높이가 실리콘 기판(110)의 표면보다 높은 위치에 형성되면, 아래에서 설명되는 옥사이드(Oxide) 계열인 HLD 산화막 증착 및 증착된 HLD 산화막을 일부 제거하는 에치 백(Etch Back) 공정시에 에어 갭의 내부가 외부로 노출될 수 있기 때문이다. 이 경우 에어 갭 내부가 외부 물질의 영향으로 오염될 가능성이 있고, 이는 반도체 소자의 성능 저하를 초래할 수 있기 때문이다.
이하에서는 상기 에어 갭을 형성하기 위한 공정을 상세하게 살펴보기로 한다.
이때 후술하는 실시 예의 설명에 따르면 측벽 절연막으로서 HLD 산화막 증착 및 에치 백 공정은 각 공정을 2회 반복하는 것을 설명하나, 반드시 이에 한정하지는 않아도 된다. 즉, HLD 산화막 증착 및 에치 백 과정이 1회만 수행되어 에어 갭이 실리콘 기판의 상면보다 아래 방향에 형성될 수 있다면 상기 증착 및 에치 백 과정은 1회만 수행될 수 있다. 물론 상기 증착 및 에치 백 과정이 2회 수행된 후에도 에어 갭의 형성 위치가 적절하지 않다면 추가적인 증착 및 에치 백 과정이 수행될 수 있다. 그러나 공정의 간소화를 위해 상기의 증착 및 에치 백 과정은 2회가 적정하며, 따라서 증착되는 HLD 산화막의 두께는 후속 공정을 고려하여 적정 두께로 증착하는 것이 필요하다.
에어 갭의 형성을 위한 첫 번째 측벽 절연막으로 HLD 산화막 증착 공정이 수행된다. 이하에서는 이를 '제1 DTI HLD 증착 공정'이라 칭하기로 한다.
상기 제1 DTI HLD 증착 공정은 p형 실리콘 기판(110)의 상부면 및 트랜치 영역(B)의 측면에 산화막 물질인 HLD 산화막(170)을 증착하는 공정이다. 이때 증착되는 HLD 산화막(170)은 이후 수행되는 2회의 에치 백 공정 및 1회의 증착 공정이 완료된 후에 에어 갭이 p형 실리콘 기판(110)의 표면보다 낮은 위치에 형성될 수 있도록 적정한 두께로 증착되어야 할 것이다. 이러한 두께는 복수의 실험을 통해 얻어진 실험 결과 값을 적용할 수 있다. 아울러 상기 HLD 산화막(170)은 게이트 전극(126)보다는 더 높게 형성되며, 하드 마스크로서의 TEOS층(140)과는 그 높이가 동일하거나 유사하게 형성된다.
여기서, 트랜치 영역(B)의 갭 필 물질로 사용되는 HLD 산화막(170)은 증착 온도가 대략 550 ~ 750℃가 된다. 따라서 제조 공정에서 증착 온도를 낮출 필요가 있는 경우 상기 HLD 산화막(170) 대신 증착 온도가 낮은 TEOS, SOG 및 BPSG 물질 등으로 증착할 수도 있다. TEOS의 증착 온도는 보통 400℃로서 HLD 산화막(170) 보다는 낮다.
상기 HLD 산화막(170)의 증착은 HLD 방법이 적용된다. 상기 방법은 LPCVD 산화막을 형성하는 공정으로 p형 실리콘 기판(110)의 상부 면에 증착되는 HLD 산화막(170)의 두께와 트랜치 영역(B)의 측면에 증착되는 HLD 산화막(170)의 두께 차이가 크지 않도록 증착할 수 있는 특성이 있다.
따라서, 도 8에 도시된 바와 같이 p형 실리콘 기판(110)의 상면과 트랜치 영역(B)의 측면 상단의 모서리 부분(C)은 HLD 산화막(170)이 서로 겹쳐지는 두께만큼 두껍게 형성되는 오버행(overhang) 형상으로 형성되게 된다.
제1 DTI HLD 증착 공정이 완료되면, 그 HLD 산화막(170)을 일부 제거하는 제1 에치 백(etch back) 공정이 수행된다. 제1 에치 백 공정은 건식 식각(dry etch) 방법이 적용된다. 제1 에치 백 공정에 따르면 p형 실리콘 기판(110)상에 형성된 HLD 산화막(170) 뿐만 아니라 TEOS 층(140)도 일부 제거된다. 즉 도 9를 보면 TEOS 층(140)은 게이트 전극(126)에 형성된 산화막 또는 질화막(130)의 일부가 노출될 때까지 제거된 상태임을 알 수 있다. 물론, 이 경우 게이트 전극(126) 등의 구조에 손상이 가지 않는 범위 내에서 적절히 수행되어야 함은 당연하다. 한편, 제1 에치백 공정시 트랜치 영역(B)의 측면에 형성된 HLD 산화막(170)은 일정량이 그대로 남은 상태가 된다.
한편 상기의 제1 DTI HLD 증착 공정 및 제1 에치백 공정이 완료된 상태에서는 도 9를 보더라도 트랜치 영역(B)의 상단부의 간격이 넓어 p형 실리콘 기판(110)의 내부에 에어 갭을 형성하기가 어렵다.
따라서, 제2 DTI HLD 증착 공정이 수행되어야 한다. 제2 DTI 증착 공정은 상기의 제1 DTI HLD 증착 공정과 동일하게 수행된다. 제2 DTI HLD 증착 공정에 따른 상태는 도 10을 통해 확인할 수 있다. 이를 보면, 트랜치 영역(B)의 상단부 모서리 부분(D)이 다시 오버행 구조로 형성되고, 트랜치 영역(B)의 상단부 간격이 좁아졌음을 알 수 있다.
그리고 다시 제2 에치 백 공정을 수행하여 HLD 산화막(170)을 제거한다. 제2 에치 백 공정시에도 게이트 전극(126) 등의 소자 구조에 손상이 가지 않도록 수행되어야 한다. 제2 에치 백 공정의 결과는 도 11에 도시하고 있다. 도 11을 보면, 오버행이 형성되는 특징으로 인하여 트랜치 영역(B)의 상단 모서리 부분은 제1 에치백 공정시와 비교하면 그 간격이 좁아졌음을 알 수 있다.
이와 같이 2회에 걸쳐 HLD 산화막의 증착 및 에치 백 공정을 수행하는 이유는 최종 제품인 반도체 소자의 트랜치 영역(B)에 형성되는 에어 갭이 p형 실리콘 기판(110)의 표면보다 최대한 아랫부분에 형성될 수 있도록 하기 위함이다. 즉 2회의 HLD 산화막 증착 공정시에 트랜치 영역(B)의 상단 모서리 부분에 오버행이 발생하는 특징을 이용하는 것이다. 물론, 에치 백 공정시 HLD 산화막(170)을 많이 에칭하게 되면 에어 갭의 형성 높이를 낮출 수도 있지만, 이는 상술한 바와 같이 게이트 전극(126) 등의 소자 구조에 영향을 미치지 않도록 해야 할 것이다.
마지막으로 상기의 HLD 산화막 증착 및 에치 백 공정이 2회 완료된 다음에는 에어 갭을 형성하기 위해 p형 실리콘 기판(110)의 전면적에 대해 층간 절연 물질(ILD)로 사용되는 보론 포스포러스 실리게이트 글라스(BPSG : Boron phosphorus Silicate Glass) 물질(180)을 증착 또는 충진한다. 상기 BPSG(180)가 트랜치 내부로 증착 또는 충진된 상태는 도 12를 통해 확인할 수 있다. BPSG(180)막은 HLD 산화막보다 고온 어닐링 동안 플로우(flow) 특성이 좋은 물질이어야 한다. 그래서 트랜치 상단의 좁은 입구를 잘 통과할 수 있게 된다. 그래서 트랜치의 측면에 형성되어 있는 HLD 산화막 위에도 증착된다. 또한 트랜치 바닥면에도 증착된다.
도 12a를 참조하면, 갭 필(Gap fill) 공정이 수행되어 p형 실리콘 기판(110)의 전면에 층간 절연막인 BPSG(180)이 증착 또는 충진된 상태이며, 이에 따라 트랜치 영역(B) 내부에 에어 갭(200)이 형성되었음을 확인할 수 있다.
그리고 두 개의 반도체 소자가 수평방향으로 반복되어 배열된 상태는 도 12b를 통해 확인할 수 있다. 아래의 도 16을 통해 설명하겠지만 반도체 소자 사이에는 지지체가 형성되어 있다.
한편 본 실시 예는 상술한 공정에 따라 에어 갭이 실리콘 기판에 형성된 상태를 사진으로 도시하고 있다.
도 13은 본 실시 예에 따라 공정 완료 후 에어 갭이 형성된 도면으로서, 에어 갭은 실리콘 기판의 표면보다 낮은 위치에 형성됨을 확인할 수 있다.
그리고 도 14는 에어 갭(200)이 형성된 두 개의 반도체 소자가 반도체 기판에 수평방향으로 형성된 상태를 보인 도면이다. 이렇게 되면 에어 갭에 의해 반도체 소자 간의 간섭을 효과적으로 더 방지할 수 있게 된다.
도 15 도 12에서 트랜치 영역 부분을 확대한 도면이다. 도 15는 트랜치 영역(B)의 각종 사이즈를 설명하기 위해 도시한 것이다.
이를 보면 트랜치 영역(B)의 상단 폭 또는 임계 직경(D1)은 1.2 ~ 3.0㎛이고, 에어 갭(200)의 측면에 형성된 HLD 산화막(170)의 두께(D2+D3)는 0.30 ~ 0.8㎛로 형성된다.
그리고 상기 HLD 산화막(170)의 전체 두께 (D2+D3)는 상기 폭 또는 임계 직경(D1) 대비 약 10 ~70% 정도로 형성되는 것이 바람직하다. 이렇게 하는 이유는 스트레스 유발 최소화 및 트랜치 영역(B)에 에어 갭(200)이 잘 형성될 수 있는 조건이기 때문이다. 즉 HLD 산화막(170)의 두께가 트랜치 상단 폭 대비 10% 보다 얇으면 에어 갭(200)이 형성되는데 문제가 초래될 수 있고, 또한 HLD 산화막(170)의 두께가 트랜치 상단 폭 대비 70% 보다 두꺼우면 HLD 산화막(170)과 실리콘 기판의 n웰 영역(116) 사이의 열 팽창 계수(Coefficient of Thermal expansion) 차이에 따라 실리콘 기판에 스트레스(stress)를 유발할 수 있기 때문이다.
또한 상기 HLD 산화막(170) 및 BPSG(180)의 두께를 전부 합친 두께는 상기 트랜치 상단의 폭 대비 약 30 ~ 80 % 정도로 형성되는 것이 바람직하다. 그래서 에어 갭 형성 및 스트레스 유발을 최소화할 수 있다.
도 16은 도 12b에서 두 개의 반도체 소자가 접촉된 부분을 확대해서 보인 도면이다. 도 16을 보면 각 반도체 소자에 형성된 에어 갭(200) 사이에는 지지체(210)가 형성되고 있다. 지지체(210)는 에어 갭(200)의 형상을 지지하는 역할을 한다. 도면에서 상기 지지체(210)의 폭(w)은 대략 0.5 ~ 3㎛로 형성되어 있다.
한편, 본 실시 예의 공정에 의하여 제조된 반도체 소자의 경우, 기존의 반도체 소자에 비해 전류 누출(leakage) 현상이 상당히 개선되었음을 알 수 있다. 즉 도 17은 본 발명의 바람직한 실시 예에 따른 전류 누출(leakage) 특성을 보인 그래프로서, 지시선 'L' 이 본 실시 예에 따른 값으로 전류 누출이 향상되었음을 확인할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 반도체 기판에 소오스, 드레인 등의 트랜지스터 구조를 완성한 후에 DTI 공정을 수행하도록 그 공정을 개선함으로써, 반도체 소자의 제조 시간 및 비용을 절감시키고 있음을 알 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
즉, 본 발명의 실시 예는 NLDMOS(Lateral Double diffused MOS) 소자를 예를 들어 설명하고 있지만, 본 발명은 p형 LDMOS 소자, 그리고 DTI(Deep trench Isolation) 구조를 가지는 반도체 소자 및 그 반도체 소자의 제조공정에 모두 적용할 수 있다.
또한 본 발명의 실시 예는 HLD 산화막 증착 및 에치 백 공정을 2회 반복하고 있으나 이를 1회만으로 수행할 수도 있다.
또한 DTI를 형성한 후 그 트랜치 영역을 갭 필하는 공정 대신 DIT 에칭 공정이 완료되면 LPCVD 산화막 형성공정 수행, 보론 포스포러스 실리게이트 글라스(BPSG) 증착, 에치 백 공정 및 다시 보론 포스포러스 실리게이트 글라스(BPSG)를 증착하여 트랜치 영역을 갭 필할 수도 있다.
110 : p형 실리콘 기판 112 : n형 매몰층(NBL)
114 : p-에피층 116 : n웰 영역(HDNW)
118 : p- 바디영역 120 : 저농도 도핑영역(NW)
122 : n+ 드레인 영역 124 : 실리사이드
126 : 게이트 전극 128 : 로코스(LOCOS) 또는 얕은 트렌치 영역
130 : 절연막 140 : TEOS 층
150 : 포토 레지스터 160 : 옥사이드(oxide)
170 : HLD 산화막 180 : BPSG
200 : 에어 갭(Air gap)

Claims (20)

  1. 반도체 기판에 깊은 트랜치 영역;
    상기 깊은 트랜치 영역의 표면에 산화막;
    상기 깊은 트랜치 영역의 바닥면에 채널 형성 방지영역;
    상기 깊은 트랜치 영역에 측벽 절연막;
    상기 측벽 절연막 상에 층간 절연막; 및
    상기 층간 절연막 사이에 에어 갭을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 반도체 기판 상에 웰 영역;
    상기 웰 영역에 바디영역 및 드레인 영역;
    상기 반도체 기판 상에 게이트 전극 영역을 포함하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 드레인 영역과 상기 깊은 트랜치 영역 사이에 형성된 로코스 또는 얕은 트랜치를 포함하는 반도체 소자.
  4. 제 2항에 있어서,
    상기 반도체 기판 상에 절연막; 및
    상기 절연막 상에 하드 마스크막을 포함하고;
    상기 층간 절연막은 상기 하드 마스크막 상에 형성되는 반도체 소자.
  5. 제 2항에 있어서,
    상기 깊은 트랜치 영역은,
    상기 웰 영역의 깊이보다 더 깊은 반도체 소자.
  6. 제 1항에 있어서,
    상기 측벽 절연막은 제1 측벽 절연막과 제2 측벽 절연막으로 구성되는 반도체 소자.
  7. 제 4항에 있어서,
    상기 측벽 절연막은 상기 게이트 전극의 높이보다 높고, 상기 하드 마스크막의 높이와 동일한 높이를 가지는 반도체 소자.
  8. 제 1항에 있어서,
    상기 층간 절연막은 상기 깊은 트랜치 영역의 바닥면까지 연장되어 형성되는 반도체 소자.
  9. 제 1항에 있어서,
    상기 측벽 절연막은 HLD, TEOS, SOG, BPSG 중 어느 하나이고,
    상기 층간 절연막은 BPSG을 포함하는 반도체 소자.
  10. 제 1항에 있어서,
    상기 에어갭의 상단이 상기 반도체 기판의 표면보다 낮은 영역에 위치하는 반도체 소자.
  11. 제 1항에 있어서,
    상기 깊은 트랜치 내부에 형성된 상기 측벽 절연막의 전체 두께는 상기 깊은 트랜치 영역의 상단 폭 대비 10 ~ 70%인 반도체 소자.
  12. 제 1항에 있어서,
    상기 깊은 트랜치 내부에 형성된 상기 측벽 절연막과 상기 층간 절연막의 전체 두께는 상기 깊은 트랜치 영역의 상단 폭 대비 30 ~ 80%인 반도체 소자.
  13. 제 1항에 있어서,
    상기 에어 갭과 인접하는 다른 에어 갭 사이에 형성된 지지층을 포함하는 반도체 소자.
  14. 반도체 기판에 제1 웰 영역 및 제2 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 및 제2 웰 영역에 도핑된 불순물이 확산되어 상기 제1 웰 영역 및 제2 웰 영역보다 농도가 낮은 저밀도 웰 영역을 형성하는 단계;
    상기 반도체 기판상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 트랜치를 형성하는 단계;
    상기 반도체 기판과 상기 트랜치 측면에 측벽 절연막을 형성하는 단계;
    상기 반도체 기판상에 형성된 측벽 절연막을 에치백하는 단계; 및
    상기 반도체 기판과 상기 측벽 절연막에 층간절연물질을 증착하여 에어 갭을 형성하는 단계를 포함하는 반도체 소자 제조방법.
  15. 제 14항에 있어서,
    상기 에어 갭은 상기 트랜치의 중앙부에 위치하고 그 상단은 상기 반도체 기판의 표면보다 낮은 위치에 형성하는 반도체 소자 제조방법.
  16. 반도체 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 절연막을 형성하는 단계;
    상기 절연막 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 식각마스크로 하여 깊은 트랜치를 형성하는 단계;
    상기 깊은 트랜치의 표면에 산화막을 형성하는 단계;
    상기 깊은 트랜치의 바닥면에 채널 형성 방지 영역을 형성하는 단계;
    상기 깊은 트랜치에 측벽 절연막을 형성하는 단계; 및
    상기 반도체 기판 및 상기 깊은 트랜치에 층간절연물질을 증착하여 에어갭을 형성하는 단계를 포함하는 반도체 소자 제조방법.
  17. 제 16항에 있어서,
    상기 측벽 절연막을 형성하는 단계는,
    상기 깊은 트랜치에 제1 측벽 절연막을 증착하는 단계;
    상기 제1 측벽 절연막의 일부를 제거하는 단계;
    제2 측벽 절연막을 증착하는 단계; 및
    상기 제2 측벽 절연막의 일부를 제거하는 단계를 포함하는 반도체 소자 제조방법.
  18. 제 17항에 있어서,
    상기 제1 측벽 절연막 및 제2 측벽 절연막은 HLD, TEOS, SOG, BPSG 중 어느 하나에 의해 형성되는 반도체 소자 제조방법.
  19. 제 16항에 있어서,
    상기 층간절연물질은 상기 측벽 절연막보다 플로우 특성이 좋은 물질을 사용하는 반도체 소자 제조방법.
  20. 제 19항에 있어서,
    상기 층간절연물질은 BPSG을 사용하는 반도체 소자 제조방법.
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