JP5777942B2

JP5777942B2 - 撮像装置

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Publication number: JP5777942B2
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Inventors: 友作小山
Original assignee: Denso Corp; Olympus Corp
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Description

本発明は、撮像装置に関する。

近年、固体撮像装置は、静止画用カメラ、動画用カメラ、医療用内視鏡カメラ、産業用内視鏡カメラ、ロボット用の高性能視覚センサ、または自動車用周辺監視視覚センサなど、様々な機器に使用されている。これらの機器に使用される固体撮像装置としては、ＣＣＤ（ＣｈａｒｇｅＣｏｐｌｅｄＤｅｖｉｃｅ：電荷結合素子）イメージセンサ、およびＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが知られている。

ここで、ＣＭＯＳイメージセンサは、一般的な半導体の製造プロセスと同様の手法で製造することが可能であることから、センサ内に種々の機能回路を組み込むことにより、ＣＭＯＳイメージセンサの多機能化を可能としている。このセンサ内に機能回路を組み込んだイメージセンサとして、例えば、特許文献１に示すような、行列状に配置された画素アレイの列（カラム）毎にＡＤ（アナログ・デジタル）変換回路を備え、行単位でＡＤ変換したデジタル信号を出力するイメージセンサに関する技術が開示されている。

上述のようなカラム毎にＡＤ変換回路を備えたイメージセンサでは、例えば、イメージセンサ内で複数行の信号情報を用いて演算処理を行うことや、ＡＤ変換動作と外部への出力動作とを時間的に並列に行うことなどを目的とした回路（以下、「信号転送回路」という）を設けることがある。このような目的の信号転送回路では、例えば、ＡＤ変換回路から出力されるデジタル信号を一時的に保持するラッチ回路と、デジタル信号を順次イメージセンサの外部に出力するための水平信号出力線との間に、イメージセンサの１行分以上のデジタル信号（信号情報）を保持するためのメモリ回路を設ける場合がある。

図１２は、従来のイメージセンサにおけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。図１２に示した信号転送回路は、各列に配置されたＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号を、一時的に保持し、その後、メモリ回路に転送する回路である。なお、図１２においては、デジタル信号（信号情報）の転送に係る構成要素のみを、イメージセンサの１列分のみ示している。

ＡＤ変換回路１１１は、図中では省略されている画素から出力されるアナログ信号をｎビットのデジタル信号に変換し、それぞれのビット信号毎に異なる配線を通してラッチ回路２１１に出力する。以下の説明において、符号に続く“（）：括弧”内に示した数字は、デジタル信号のビットを表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。

ラッチ回路２１１は、ＡＤ変換回路１１１から出力されたｎビットのデジタル信号を、それぞれのビット毎に、内部のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持する。そして、ラッチ回路２１１は、スイッチＳＷＬ（１）〜ＳＷＬ（ｎ）を介して、保持したデジタル信号を、信号転送線４１１に出力する。なお、ラッチ回路２１１は、ＡＤ変換回路１１１からデジタル信号を出力する時の出力負荷を下げる目的のため、ＡＤ変換回路１１１の近傍またはＡＤ変換回路１１１の内部に内蔵されるように配置されている。

メモリ回路３１１は、信号転送線４１１に出力されたデジタル信号を、スイッチＳＷＭ（１）〜ＳＷＭ（ｎ）を介して受け取り、内部のメモリｂｉｔ（１）〜ｂｉｔ（ｎ）に保持する。その後、メモリ回路３１１は、図中では省略されている駆動制御回路から制御に応じて、保持しているデジタル信号を外部に出力する。

このような信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図１３は、従来のイメージセンサにおける信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図１３に示したタイミングチャートにおいては、図１２に示した信号転送回路のラッチ回路２１１に保持した信号情報を、メモリ回路３１１に順次転送する際の駆動タイミングを示している。

ラッチ回路２１１に保持した信号情報をメモリ回路３１１に転送する際には、データ転送動作期間において、まず、最初に、スイッチＳＷＬ（１）およびスイッチＳＷＭ（１）がＯＮされ、ラッチ回路２１１内のラッチｂｉｔ（１）とメモリ回路３１１内のメモリｂｉｔ（１）とが、信号転送線４１１を介して接続される。これにより、ラッチｂｉｔ（１）に保持している信号情報が、メモリｂｉｔ（１）に転送される。以下、同様に、スイッチＳＷＬ（２）〜ＳＷＬ（ｎ）およびスイッチＳＷＭ（２）〜ＳＷＭ（ｎ）を順次ＯＮすることによって、ラッチ回路２１１の各ラッチに保持している信号情報を、順次、メモリ回路３１１の各メモリに転送する。

特開２００７−１２４４００号公報

しかしながら、上述のようなラッチ回路２１１からメモリ回路３１１にデジタル信号（信号情報）を転送する信号転送回路には、以下のような問題がある。すなわち、上述のような信号転送回路では、信号転送線４１１に、カラム方向に配置されたラッチ回路２１１内の全てのラッチ（ラッチｂｉｔ（１）〜ｂｉｔ（ｎ））と、メモリ回路３１１内の全てのメモリ（メモリｂｉｔ（１）〜ｂｉｔ（ｎ））とを接続しているため、信号転送線４１１の配線長が長く、寄生抵抗が大きい。また、信号転送線４１１に接続されたスイッチＳＷＬ（１）〜ＳＷＬ（ｎ）、スイッチＳＷＭ（１）〜ＳＷＭ（ｎ）は、寄生容量となる。このような寄生抵抗や寄生容量などの負荷が、デジタル信号を高速に転送しようとした場合に、転送するデジタル信号を劣化させ、デジタル信号（信号情報）を破壊する要因となってしまうという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができる信号転送回路を備えた撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、前記画素部から読み出した前記画素信号をアナログ・デジタル変換したデジタル信号を出力するＡＤ変換器と、信号転送回路と、前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、を備え、前記信号転送回路は、前記ＡＤ変換器から出力されたｎ（ｎは１より大きい自然数）ビットのデジタル信号の各ビットに接続され、前記タイミング制御回路によって制御される第１〜第ｎのスイッチと、前記第１〜第ｎのスイッチを介して入力された前記ｎビットのデジタル信号を、ビット毎に保持する第１〜第ｎのメモリが直列に接続された第１のメモリ回路と、デジタル信号を保持する第ｎ＋１〜第ｍ（ｍは２より大きい自然数）のメモリが直列に接続され、前記第１のメモリ回路内の第ｎのメモリの出力信号が、初段の前記第ｎ＋１のメモリに入力される第２のメモリ回路と、前記第２のメモリ回路内の第ｎ＋１〜第ｍのメモリのそれぞれの出力信号が接続され、前記水平読み出し回路によって制御される第ｎ＋１〜第ｍのスイッチと、を備え、前記第１のメモリ回路と前記第２のメモリ回路とは、それぞれ、第ｉ（ｉは１より大きく、ｎまたはｍまでの自然数）のメモリが保持しているデジタル信号を次段の第ｉ＋１のメモリに転送するように前記タイミング制御回路によって制御され、前記ＡＤ変換器から出力された前記ｎビットのデジタル信号が、前記第１のメモリ回路から前記第２のメモリ回路に転送された後に、前記第ｎ＋１〜第ｍのスイッチを介して出力される、ことを特徴とする。

また、本発明の撮像装置の前記タイミング制御回路は、前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第１の制御信号によって、前記信号転送回路内の第１〜第ｎのスイッチを制御し、前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第２の制御信号によって、前記信号転送回路内の第１のメモリ回路および第２のメモリ回路を制御する、ことを特徴とする。

また、本発明の撮像装置は、前記第１の制御信号によって、前記信号転送回路内の前記第１〜第ｎのスイッチの全てを制御し、前記第２の制御信号によって、前記信号転送回路内の前記第１のメモリ回路内の第１〜第ｎのメモリの全て、および前記第２のメモリ回路内の第ｎ＋１〜第ｍのメモリの全てを制御する、ことを特徴とする。

また、本発明の撮像装置は、前記画素部の列毎に１つの前記ＡＤ変換器と１つの前記信号転送回路とを配置し、前記タイミング制御回路は、該タイミング制御回路から出力する前記第１の制御信号と前記第２の制御信号とによって、全ての前記信号転送回路を制御し、前記水平読み出し回路は、複数の前記信号転送回路から順次デジタル値を出力させる、ことを特徴とする。

また、本発明の撮像装置の前記第１〜第ｎのメモリ、および前記第ｎ＋１〜第ｍのメモリのそれぞれは、１つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、ことを特徴とする。

本発明によれば、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができるという効果が得られる。

本発明の第１の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。本第１の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。本第１の実施形態の信号転送回路をイメージセンサに適用した場合における第１の適用形態のイメージセンサの概略構成を示したブロック図である。本第１の適用形態のイメージセンサにおける信号転送回路の接続の一例を示した回路接続図である。本第１の適用形態のイメージセンサにおけるＡＤ変換回路の動作を示したタイミングチャートである。本第１の適用形態のＡＤ変換回路における入力電圧と内部を走行するパルスの伝搬遅延時間の関係を示した図である。本第１の実施形態の信号転送回路をイメージセンサに適用した場合における第２の適用形態のイメージセンサの概略構成を示したブロック図である。本第２の適用形態のイメージセンサにおける信号転送回路の接続の一例を示した回路接続図である。本第２の適用形態のイメージセンサにおけるＡＤ変換回路の動作を示したタイミングチャートである。本発明の第２の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。本第２の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。従来のイメージセンサにおけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。従来のイメージセンサにおける信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。

＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。図１に示した信号転送回路は、スイッチＳＷ（Ｌａｔ）と、ラッチ回路２０１と、信号転送線１０４と、メモリ回路３０１と、スイッチＳＷ（ｏｕｔ）とから構成される。ラッチ回路２０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）の回路構成と、メモリ回路３０１内のメモリｂｉｔ（１）〜ｂｉｔ（ｎ）の回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路２０１には、ＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路３０１は保持したデジタル信号を外部に出力するという機能の違いから、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）が接続されている位置が異なる。なお、図１に示した各構成要素の符号に続く“（）：括弧”内に示した数字は、デジタル信号のビット（ｂｉｔ）を表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。

まず、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）と、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）とにおいて、共通の構成について説明する。なお、以下の説明においては、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）と、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）とを、「ビット回路」という。

ビット回路は、複数の反転回路ＮＯＴ１〜ＮＯＴ４と、複数のスイッチＳＷ１〜ＳＷ３およびスイッチｘＳＷ３とから構成される。反転回路ＮＯＴ１は、入力端子にスイッチＳＷ２の出力側の一端が接続され、出力端子は反転回路ＮＯＴ２の入力端子とスイッチＳＷ３の入力側の一端に接続されている。また、反転回路ＮＯＴ２は、入力端子に反転回路ＮＯＴ１の出力が接続され、出力端子はスイッチＳＷ２の入力側の一端に接続されている。また、反転回路ＮＯＴ３は、入力端子にスイッチＳＷ３およびスイッチｘＳＷ３の出力側の一端が接続され、出力端子は反転回路ＮＯＴ４の入力端子とスイッチＳＷ１の入力側の一端に接続されている。また、反転回路ＮＯＴ４は、入力端子に反転回路ＮＯＴ３の出力が接続され、出力端子はスイッチｘＳＷ３の入力側の一端に接続されている。

続いて、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路と、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路との接続について説明する。ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、スイッチＳＷ（Ｌａｔ）の出力側の一端が接続され、スイッチＳＷ（Ｌａｔ）を介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。また、ラッチｂｉｔ（２）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ−１）のスイッチＳＷ１の出力側の一端が接続され、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。

また、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ３の出力端子に、さらに、スイッチＳＷ（ｏｕｔ）の入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチＳＷ（ｏｕｔ）を介して外部に出力されるよう構成されている。また、メモリｂｉｔ（２）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、メモリｂｉｔ（１）〜ｂｉｔ（ｎ−１）のスイッチＳＷ１の出力側の一端が接続され、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。

そして、ラッチｂｉｔ（ｎ）のスイッチＳＷ１の出力側の一端は、信号転送線１０４に接続され、信号転送線１０４は、さらに、メモリｂｉｔ（１）の反転回路ＮＯＴ１の入力端子に接続される。このように、図１に示した信号転送回路では、ラッチ回路２０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）およびメモリ回路３０１内のメモリｂｉｔ（１）〜ｂｉｔ（ｎ）が、“（）：括弧”内に示したデジタル信号のビット（ｂｉｔ）順にそれぞれ接続され、さらにラッチ回路２０１とメモリ回路３０１とが信号転送線１０４を介して接続されている。

次に、図１および図２を参照して信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図２は、本第１の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図２に示したタイミングチャートにおいては、図１に示した信号転送回路のラッチ回路２０１に保持した信号情報を、メモリ回路３０１に順次転送する際の駆動タイミングを示している。本第１の実施形態の信号転送回路におけるデジタル信号（信号情報）の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチ（スイッチＳＷ（Ｌａｔ）、スイッチＳＷ（ｏｕｔ）、スイッチＳＷ１〜ＳＷ３、およびスイッチｘＳＷ３）のＯＮまたはＯＦＦが制御される。以下の説明においては、図１に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号が“Ｈ”レベルで、接続（ＯＮ）の状態となり、“Ｌ”レベルで、切断（ＯＦＦ）の状態となるものとして説明する。そして、デジタル信号（信号情報）の転送制御を各スイッチの状態（ＯＮまたはＯＦＦ）に基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。

まず、スイッチＳＷ１〜ＳＷ３がＯＦＦ（駆動制御信号が“Ｌ”レベル）、スイッチｘＳＷ３がＯＮ（駆動制御信号が“Ｈ”レベル）の状態で、スイッチＳＷ（Ｌａｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）として、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に入力される（タイミングｔ１）。その後、スイッチＳＷ（Ｌａｔ）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とし、データ転送動作期間が開始するタイミングにおいて、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、反転回路ＮＯＴ１と反転回路ＮＯＴ２とによって、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持される（タイミングｔ２）。

そして、データ保持動作として、スイッチＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチｘＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ１の出力が、反転回路ＮＯＴ３に入力される（タイミングｔ３）。その後、スイッチＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチｘＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）する。これにより、反転回路ＮＯＴ３と反転回路ＮＯＴ４とによって、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、反転回路ＮＯＴ１と反転回路ＮＯＴ１とのフィードバックループによって保持していたデジタル信号が保持される（タイミングｔ４）。その後、データ転送動作期間において、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持したデジタル信号の、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）への転送を開始する。

デジタル信号の転送においては、まず、第１の転送動作として、スイッチＳＷ１をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチＳＷ２がＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ３の出力が、接続されている他のビット回路の反転回路ＮＯＴ１に入力される（タイミングｔ５）。その後、スイッチＳＷ１をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、ビット回路内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたデジタル信号が保持される（タイミングｔ６）。

この第１の転送動作によって、例えば、ラッチｂｉｔ（１）が保持していたデジタル信号が、ラッチｂｉｔ（２）に移動され、ラッチｂｉｔ（２）が保持していたデジタル信号が、ラッチｂｉｔ（３）に移動される。また、ラッチｂｉｔ（ｎ）が保持していたデジタル信号は、メモリｂｉｔ（１）に移動する。すなわち、各ビット回路に保持していたデジタル信号が、順次、隣のビット回路に転送（シフト）される。

さらに、第２の転送動作として、スイッチＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチｘＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ１の出力が、反転回路ＮＯＴ３に入力される。（タイミングｔ７）。その後、スイッチＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチｘＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）することにより、反転回路ＮＯＴ３と反転回路ＮＯＴ４とによって、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、反転回路ＮＯＴ１と反転回路ＮＯＴ１とのフィードバックループによって保持していたデジタル信号が保持される（タイミングｔ８）。

以降、データ転送動作期間において、第１の転送動作および第２の転送動作を、ラッチｂｉｔ（１）が保持したデジタル信号が、メモリｂｉｔ（１）に移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチｂｉｔ（１）〜ｂｉｔ（ｎ）からメモリｂｉｔ（１）〜ｂｉｔ（ｎ）に移動（転送）させる。

その後、スイッチＳＷ（ｏｕｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）内の反転回路ＮＯＴ３の出力を、外部に出力する（タイミングｔ９）。

上記に述べたとおり、本第１の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、確実にラッチ回路２０１からメモリ回路３０１に転送することができる。

また、本第１の実施形態の信号転送回路においては、各ビット回路がデジタル信号を転送する際に接続される回路は、次段のビット回路のみであるため、ビット回路間の配線長を短くすることができ、各ビット回路間の信号線の寄生抵抗を小さくすることができる。また、ビット回路間に接続されているスイッチは、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）のみである。さらに、各ビット回路内のスイッチを考慮した場合においても、スイッチＳＷ１とスイッチＳＷ２とが増加するのみである。このため、本第１の実施形態の信号転送回路における各ビット回路間の信号線の寄生容量を小さくすることができる。従って、本第１の実施形態の信号転送回路における寄生抵抗や寄生容量などの負荷は、従来の信号転送回路における寄生抵抗や寄生容量などの負荷に比べて少なくすることができる。その結果、本第１の実施形態の信号転送回路では、ラッチ回路２０１からメモリ回路３０１へのデジタル信号の転送を、確実かつ高速に行うことができる。

また、本第１の実施形態の信号転送回路は、寄生抵抗や寄生容量などの負荷が少ないので、各ビット回路にかかる出力負荷が、大幅に小さくなる。その結果、本第１の実施形態の信号転送回路では、各ビット回路を、従来の信号転送回路と比較して小さな回路規模で構成することができる。そして、信号転送回路を小さな回路規模で構成することができるということは、例えば、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサにおいて、ＡＤ変換回路のＡＤ変換性能の低下を低減し、ＡＤ変換の精度を高めるために有効となる。

＜第１の適用形態＞
次に、本第１の実施形態の信号転送回路をイメージセンサに適用した場合について説明する。図３は、本第１の実施形態の信号転送回路をイメージセンサに適用した場合における第１の適用形態のイメージセンサの概略構成を示したブロック図である。図３において、イメージセンサ１は、画素アレイ１０２と、複数の垂直信号線１０３と、複数のＣＤＳ回路４０１と、複数のＡＤ変換回路１０１と、複数のラッチ回路２０１と、複数の信号転送線１０４と、複数のメモリ回路３０１と、水平走査回路５０１と、垂直走査回路６０１と、タイミングジェネレータ７０１と、水平信号線８０１とから構成される。

タイミングジェネレータ７０１は、イメージセンサ１の駆動モードに応じて、ＣＤＳ回路４０１、ＡＤ変換回路１０１、ラッチ回路２０１、メモリ回路３０１、水平走査回路５０１、および垂直走査回路６０１のそれぞれを駆動するための駆動制御信号を出力する。

垂直走査回路６０１は、タイミングジェネレータ７０１から入力された駆動制御信号に応じて、画素アレイ１０２に配置された単位画素１１を行単位で駆動するための画素駆動信号を出力する。なお、垂直走査回路６０１が出力する画素駆動信号には、単位画素１１を行毎に駆動する行選択信号が含まれており、図３においては、行選択信号として、行選択信号線１００１を明示している。

画素アレイ１０２は、光電変換素子を含む複数の単位画素１１が行方向および列方向の二次元に配置されている。単位画素１１は、垂直走査回路６０１から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ１０２の行毎に、画素アレイ１０２の各列の垂直信号線１０３に出力する。単位画素１１は、垂直走査回路６０１から入力された行選択信号線１００１を含む行選択信号によって、画素アレイ１０２の各行毎に駆動される。

ＣＤＳ回路４０１は、各列の垂直信号線１０３にそれぞれ接続され、タイミングジェネレータ７０１からの駆動制御信号に応じて、各単位画素１１の暗時状態のリセットレベルの信号と、光入射時の光レベルの信号との差分処理を行う。そして、差分処理後の信号を、画素アナログ信号ＶｉｎとしてＡＤ変換回路１０１に出力する。

ＡＤ変換回路１０１は、各列のＣＤＳ回路４０１に対応してそれぞれ配置され、タイミングジェネレータ７０１からの駆動制御信号に応じて、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎをｎビット（ｂｉｔ）のデジタル信号に変換する。

ラッチ回路２０１は、各列のＡＤ変換回路１０１に対応してそれぞれ配置され、ＡＤ変換回路１０１のＡＤ変換動作の終了と同時にｎビット（ｂｉｔ）のデジタル信号をビット毎に、内部のメモリ機能であるラッチに保持する。そして、タイミングジェネレータ７０１からの駆動制御信号に応じて、保持したｎビット（ｂｉｔ）のデジタル信号を、信号転送線１０４に出力する。

メモリ回路３０１は、各列のラッチ回路２０１に対応してそれぞれ配置され、タイミングジェネレータ７０１からの駆動制御信号に応じて、ラッチ回路２０１から信号転送線１０４に出力されたｎビット（ｂｉｔ）のデジタル信号をビット毎に、内部のメモリ機能であるメモリに保持する。

水平走査回路５０１は、タイミングジェネレータ７０１から入力された駆動制御信号に応じて、メモリ回路３０１に駆動制御信号を出力し、メモリ回路３０１に保持しているｎビット（ｂｉｔ）のデジタル信号を、イメージセンサ１の出力信号として外部に出力する水平信号線８０１に出力する。

図３に示した本第１の適用形態のイメージセンサ１においては、ラッチ回路２０１と、信号転送線１０４と、メモリ回路３０１とが、図１に示した本第１の実施形態の信号転送回路に相当する。そして、本第１の実施形態の信号転送回路は、画素アレイ１０２の列（カラム）毎にそれぞれ備えられている。なお、本第１の適用形態のイメージセンサ１において、各列の信号転送回路は、タイミングジェネレータ７０１から出力される駆動制御信号によって、図１に示した本第１の実施形態の信号転送回路内のスイッチＳＷ（Ｌａｔ）、スイッチＳＷ１〜ＳＷ３、およびスイッチｘＳＷ３が制御され、画素アレイ１０２の各列のＡＤ変換回路１０１から出力されたデジタル信号を、各列のラッチ回路２０１から各列のメモリ回路３０１に転送する。そして、水平走査回路５０１によって、信号転送回路内のスイッチＳＷ（ｏｕｔ）が制御され、メモリ回路３０１に保持しているデジタル信号を、水平信号線８０１に出力する。

次に、図４を参照して本第１の実施形態の信号転送回路を適用したイメージセンサ１のより詳細な構成について説明する。図４は、本第１の適用形態のイメージセンサ１における信号転送回路の接続の一例を示した回路接続図である。図４は、図３に示したイメージセンサ１の内、画素アレイ１０２の１つの列に接続された、ＡＤ変換回路１０１、ラッチ回路２０１、信号転送線１０４、メモリ回路３０１、水平信号線８０１の回路構成および回路接続を示している。すなわち、図４に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路１０１と本第１の実施形態の信号転送回路とを示している。

ＡＤ変換回路１０１は、パルス走行回路１０と、カウンタ１６とにより構成されている。パルス走行回路１０は、一方の入力端子にパルス信号ＳｔａｒｔＰが入力され、他方の入力端子にパルス走行回路１０の最終段のバッファ型パルス遅延回路ＤＵの出力が入力されたＮＡＮＤ型パルス遅延回路ＮＡＮＤと、複数のバッファ型パルス遅延回路ＤＵとがリング状に連結された構成である。ＮＡＮＤ型パルス遅延回路ＮＡＮＤおよび複数のバッファ型パルス遅延回路ＤＵには、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎが、それぞれの電源として供給される。そして、パルス走行回路１０は、ＮＡＮＤ型パルス遅延回路ＮＡＮＤの一方の入力端子に入力されたパルス信号ＳｔａｒｔＰの信号を、電源（画素アナログ信号Ｖｉｎ）の電圧値に応じた遅延時間で周回させる。なお、以下の説明において、ＮＡＮＤ型パルス遅延回路ＮＡＮＤおよび複数のバッファ型パルス遅延回路ＤＵのそれぞれを区別しない場合には、「パルス遅延回路」という。また、カウンタ１６は、パルス走行回路１０の最終段のパルス遅延回路（バッファ型パルス遅延回路ＤＵ）の出力に基づいて、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの周回数を計測する。

ラッチ回路２０１は、パルス走行回路１０内の各パルス遅延回路の出力信号、およびカウンタ１６の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチｂｉｔ（１）〜ｂｉｔ（ｎ）を備えている。ラッチ回路２０１には、パルス走行回路１０内の各パルス遅延回路の出力信号、およびカウンタ１６の各桁の出力信号が、それぞれの出力信号に対応したスイッチＳＷ（Ｌａｔ）を介して入力される。スイッチＳＷ（Ｌａｔ）は、パルス遅延回路１０内の各パルス遅延回路の出力信号線、およびカウンタ１６の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｌａｔｃｈによって、ＯＮまたはＯＦＦが切り替えられる。そして、ラッチ回路２０１は、クロック信号ＬａｔｃｈによってスイッチＳＷ（Ｌａｔ）がＯＮしたタイミングで、入力された出力信号を保持する。なお、クロック信号Ｌａｔｃｈは、タイミングジェネレータ７０１から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路２０１がＡＤ変換回路１０１から出力された出力信号を保持するタイミングは、タイミングジェネレータ７０１によって制御される。

メモリ回路３０１は、ラッチ回路２０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）から転送された出力信号を保持するメモリｂｉｔ（１）〜ｂｉｔ（ｎ）を備えている。メモリ回路３０１は、スイッチＳＷ（ｏｕｔ）を介して、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。スイッチＳＷ（ｏｕｔ）は、メモリ回路３０１からの出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｄｏｕｔによって、ＯＮまたはＯＦＦが切り替えられる。そして、メモリ回路３０１は、クロック信号ＤｏｕｔによってスイッチＳＷ（ｏｕｔ）がＯＮとなると、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。なお、クロック信号Ｄｏｕｔは、水平走査回路５０１から出力される駆動制御信号である。すなわち、メモリ回路３０１が水平信号線８０１に、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）に保持しているそれぞれの出力信号を出力するタイミングは、水平走査回路５０１によって制御される。

次に、図４および図５を参照してＡＤ変換回路１０１の動作について説明する。図５は、本第１の適用形態のイメージセンサ１におけるＡＤ変換回路１０１の動作を示したタイミングチャートである。まず、ＣＤＳ回路４０１からＡＤ変換の対象となる画素アナログ信号Ｖｉｎが、パルス走行回路１０の電源として供給されている状態で、パルス信号ＳｔａｒｔＰが“Ｈ”レベルになると、ＡＤ変換回路１０１がＡＤ変換を開始する。ＡＤ変換期間では、パルス信号ＳｔａｒｔＰの“Ｈ”レベルのパルスが、画素アナログ信号Ｖｉｎの電圧値に応じた遅延時間で、パルス走行回路１０内を周回する。

その後、ＡＤ変換期間の終了と同時に、クロック信号Ｌａｔｃｈを“Ｈ”レベルにして、スイッチＳＷ（Ｌａｔ）をＯＮ（図２に示した本第１の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作）する。これにより、ＡＤ変換回路１０１内を走行したパルス信号ＳｔａｒｔＰの周回数を計測したカウンタ１６の各桁の出力信号とパルス走行回路１０内の各パルス遅延回路の出力信号とが、ラッチ回路２０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持される。このラッチ回路２０１が内部に備えたラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持した出力信号が、ＡＤ変換回路１０１が画素アナログ信号Ｖｉｎ（アナログ信号）をアナログ・デジタル変換したｎビット（ｂｉｔ）のデジタル信号である。

その後、図２に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路２０１に保持した出力信号が、メモリ回路３０１に転送される。そして、転送された出力信号が、水平信号線８０１を介して、本第１の適用形態のイメージセンサ１の出力信号として外部に出力される。

ここで、ＡＤ変換回路の入力電圧とＡＤ変換回路内を走行するパルスの伝搬遅延時間の関係、すなわち、ＡＤ変換回路に入力されるアナログ信号とＡＤ変換回路から出力されるデジタル信号との関係について説明する。図６は、本第１の適用形態のＡＤ変換回路１０１における入力電圧と内部を走行するパルスの伝搬遅延時間の関係を示した図である。図６は、ＡＤ変換回路１０１の入力電圧である画素アナログ信号Ｖｉｎの大きさと、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係を示している。図６に示しように、ＡＤ変換回路１０１においては、画素アナログ信号Ｖｉｎの電圧値が低い場合、パルス走行回路１０内におけるパルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは大きくなる。また、画素アナログ信号Ｖｉｎが高い場合、パルス走行回路１０内におけるパルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは小さくなる。すなわち、画素アナログ信号Ｖｉｎの大きさに応じて、ＡＤ変換回路１０１内を走行するパルス信号ＳｔａｒｔＰの周回数や、パルス走行回路１０の各パルス遅延回路の出力信号が変わり、ＡＤ変換回路１０１からは、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄに応じた出力信号が、デジタル信号として出力される。

ここで、ＡＤ変換回路のＡＤ変換の精度について説明する。ＡＤ変換回路１０１のような形態のＡＤ変換回路では、例えば、ＡＤ変換回路１０１に同じ画素アナログ信号Ｖｉｎが入力された場合、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの走行速度が速いほど、ＡＤ変換の精度が高い。そのため、ＡＤ変換回路１０１のような形態のＡＤ変換回路では、内部に備えたパルス走行回路１０内の各パルス遅延回路の近傍にビット回路を配置して、各パルス遅延回路の出力負荷を低減することが望ましい。このことから、イメージセンサの列（カラム）のような狭小な領域にＡＤ変換回路１０１を備えたイメージセンサ１では、各パルス遅延回路の間に各ビット回路を配置するということが行われる。

ここで、イメージセンサの各列に、図１２に示したような従来の信号転送回路を配置した場合を考える。従来の信号転送回路は、信号転送線４１１の配線長が長く、寄生抵抗が大きい。また、信号転送線４１１に接続されたスイッチの数が多く、寄生容量も多い。そのため、従来の信号転送回路を高速で動作させてデジタル信号を確実に転送するためには、ラッチ回路２１１内のラッチに十分な駆動能力を確保する必要があり、その結果、各ラッチの回路規模が大きくなってしまう。この回路規模が大きいラッチを、ＡＤ変換回路１０１に備えたパルス走行回路１０内の各パルス遅延回路の間に配置すると、配置する領域が狭小であることから、どうしても列方向に配置しなくてはならないという制約が発生してしまう。この配置の制約から、各パルス遅延回路を離れた位置に配置することとなり、各パルス遅延回路間の配線長が長くなってしまう。結果として、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは、各パルス遅延回路の電源である画素アナログ信号Ｖｉｎの電圧値のみによる遅延時間以外にも、パルス遅延回路間の配線長による遅延時間が含まれてしまうこととなる。このように、回路規模が大きいラッチを各パルス遅延回路の間に配置すると、パルス遅延回路間の配線長による遅延時間が、ＡＤ変換性能を劣化させる要因となってしまう。

本第１の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、ＡＤ変換回路１０１に備えたパルス走行回路１０内の各パルス遅延回路の間に回路規模の小さいビット回路を配置した場合でも、各パルス遅延回路間の配線長が長くなることがない。従って、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは、各パルス遅延回路の電源である画素アナログ信号Ｖｉｎの電圧値のみによる遅延時間のみとすることができる。このことから、カラム毎にＡＤ変換回路を備えたイメージセンサに、本第１の実施形態の信号転送回路を適用した場合、ＡＤ変換回路のＡＤ変換性能の低下を低減し、ＡＤ変換の精度を高めることができる。

また、本第１の実施形態の信号転送回路は、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、信号転送回路をカラム毎にＡＤ変換回路を備えたイメージセンサに適用した場合における各構成要素の配置の自由度を向上することができる。例えば、図１２に示した従来の信号転送回路ではｎビット（ｂｉｔ）のデジタル信号を転送するために、ｎ本（ｂｉｔ数分）の駆動制御信号を出力する必要がある（図１３参照）。本第１の実施形態の信号転送回路では、信号転送回路が転送するデジタル信号のビット数には関係なく、スイッチＳＷ１〜ＳＷ３およびスイッチｘＳＷ３を制御する計４本の駆動制御信号で、デジタル信号の転送を行うことができる。従って、本第１の実施形態の信号転送回路を適用したイメージセンサ１では、タイミングジェネレータ７０１から出力される駆動制御信号の信号線数を削減することができる。そして、信号線数の削減は、イメージセンサ１内での配線の自由度の向上につながる。

＜第２の適用形態＞
次に、本第１の実施形態の信号転送回路をイメージセンサに適用した別の例について説明する。図７は、本第１の実施形態の信号転送回路をイメージセンサに適用した場合における第２の適用形態のイメージセンサの概略構成を示したブロック図である。図７において、イメージセンサ２は、画素アレイ１０２と、複数の垂直信号線１０３と、複数のＣＤＳ回路４０１と、複数のＡＤ変換回路９０１と、複数のラッチ回路２０１と、複数の信号転送線１０４と、複数のメモリ回路３０１と、水平走査回路５０１と、垂直走査回路６０１と、タイミングジェネレータ７０１と、水平信号線８０１と、参照ランプ信号生成回路１１０１と、基準クロック信号生成回路１２０１とから構成される。

本第２の適用形態のイメージセンサ２は、図３に示した第１の適用形態のイメージセンサ１のＡＤ変換回路１０１に代わってＡＤ変換回路９０１が備えられ、さらに、参照ランプ信号生成回路１１０１と、基準クロック信号生成回路１２０１とが備えられていることが異なる。また、上記の構成の違いにより、タイミングジェネレータ７０１は、さらに、参照ランプ信号生成回路１１０１および基準クロック信号生成回路１２０１のそれぞれを駆動するための駆動制御信号を出力する。また、本第２の適用形態のイメージセンサ２における信号転送回路は、ＡＤ変換回路１０１に代わってＡＤ変換回路９０１から出力されるデジタル信号が入力される以外は、図３に示した第１の適用形態のイメージセンサ１と同様である。従って、図３に示した第１の適用形態のイメージセンサ１と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。

参照ランプ信号生成回路１１０１は、画素アナログ信号Ｖｉｎと比較を行うための参照ランプ信号ＲＡＭＰを、ＡＤ変換回路９０１に出力する。
基準クロック信号生成回路１２０１は、ＡＤ変換動作の開始から終了までの期間を計測するための基準クロック信号ＣＬＫを、ＡＤ変換回路９０１に出力する。

ＡＤ変換回路９０１は、各列のＣＤＳ回路４０１に対応してそれぞれ配置され、参照ランプ信号生成回路１１０１から入力された参照ランプ信号ＲＡＭＰおよび基準クロック信号生成回路１２０１から入力された基準クロック信号ＣＬＫに基づいて、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎをｎビット（ｂｉｔ）のデジタル信号に変換する。

次に、図８を参照して本第１の実施形態の信号転送回路を適用したイメージセンサ２のより詳細な構成について説明する。図８は、本第２の適用形態のイメージセンサ２における信号転送回路の接続の一例を示した回路接続図である。図８は、図７に示したイメージセンサ２の内、画素アレイ１０２の１つの列に接続された、ＡＤ変換回路９０１、ラッチ回路２０１、信号転送線１０４、メモリ回路３０１、水平信号線８０１の回路構成および回路接続を示している。すなわち、図８に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路９０１と本第１の実施形態の信号転送回路とを示している。

ＡＤ変換回路９０１は、比較器１７と、カウンタ１８とにより構成されている。
比較器１７は、一方の入力端子（＋端子）にＣＤＳ回路４０１からの画素アナログ信号Ｖｉｎが入力され、他方の入力端子（−端子）に参照ランプ信号生成回路１１０１からの参照ランプ信号ＲＡＭＰが入力される。そして、比較器１７は、入力端子（＋端子）と入力端子（−端子）とに入力された電圧の大小関係が切り替わると同時に、反転信号Ａを出力する。カウンタ１８は、基準クロック信号生成回路１２０１から入力された基準クロック信号ＣＬＫに基づいて、比較器１７から出力された反転信号Ａが切り替わるタイミングを検出する。カウンタ１８は、ＡＤ変換動作が開始されると同時に、基準クロック信号ＣＬＫのクロック数の計測を開始し、比較器１７の反転信号Ａが切り替わるタイミングで、基準クロック信号ＣＬＫのクロック数の計測を終了する。

ラッチ回路２０１は、カウンタ１８の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチｂｉｔ（１）〜ｂｉｔ（ｎ）を備えている。ラッチ回路２０１には、カウンタ１８の各桁の出力信号が、それぞれの出力信号に対応したスイッチＳＷ（Ｌａｔ）を介して入力される。スイッチＳＷ（Ｌａｔ）は、カウンタ１８の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｌａｔｃｈによって、ＯＮまたはＯＦＦが切り替えられる。そして、ラッチ回路２０１は、クロック信号ＬａｔｃｈによってスイッチＳＷ（Ｌａｔ）がＯＮしたタイミングで、入力された出力信号を保持する。なお、クロック信号Ｌａｔｃｈは、タイミングジェネレータ７０１から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路２０１がＡＤ変換回路１０１から出力された出力信号を保持するタイミングは、タイミングジェネレータ７０１によって制御される。

次に、図８および図９を参照してＡＤ変換回路１０１の動作について説明する。図９は、本第２の適用形態のイメージセンサ２におけるＡＤ変換回路９０１の動作を示したタイミングチャートである。まず、ＣＤＳ回路４０１からＡＤ変換の対象となる画素アナログ信号Ｖｉｎが、比較器１７の入力端子（＋端子）に入力された状態で、ＡＤ変換動作が開始されると同時に、参照ランプ信号生成回路１１０１から、画素アナログ信号Ｖｉｎの最小の電圧であるＶｉｎＭＩＮから最大の電圧であるＶｉｎＭＡＸまで変化する参照ランプ信号ＲＡＭＰが、比較器１７の入力端子（−端子）に入力される。また、同時に、カウンタ１８に、基準クロック信号生成回路１２０１から、基準クロック信号ＣＬＫが入力される。そして、カウンタ１８は、基準クロック信号ＣＬＫの計測を開始する。

その後、参照ランプ信号ＲＡＭＰの電圧が上昇し、画素アナログ信号Ｖｉｎの電圧との大小関係が反転した時点で、比較器１７から出力されている反転信号Ａが、反転する。カウンタ１８は、反転信号Ａの反転するタイミングで、基準クロック信号ＣＬＫのクロック数の計測を停止する。

その後、ＡＤ変換期間が終了した後に、クロック信号Ｌａｔｃｈを“Ｈ”レベルにして、スイッチＳＷ（Ｌａｔ）をＯＮ（図２に示した本第１の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作）する。これにより、カウンタ１８によって計測した基準クロック信号ＣＬＫのクロック数の計測結果が、ラッチ回路２０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持される。このラッチ回路２０１が内部に備えたラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持したカウンタ１８によって計測した基準クロック信号ＣＬＫのクロック数の計測結果が、ＡＤ変換回路９０１が画素アナログ信号Ｖｉｎ（アナログ信号）をアナログ・デジタル変換したｎビット（ｂｉｔ）のデジタル信号である。

その後、図３に示した第１の適用形態のイメージセンサ１と同様に、図２に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路２０１に保持した計測結果が、メモリ回路３０１に転送される。そして、転送された計測結果が、水平信号線８０１を介して、本第２の適用形態のイメージセンサ２の出力信号として外部に出力される。

ここで、ＡＤ変換回路のＡＤ変換の精度について説明する。ＡＤ変換回路９０１のような形態のＡＤ変換回路では、例えば、ＡＤ変換回路９０１に同じ画素アナログ信号Ｖｉｎが入力された場合、カウンタ１８がより高速に基準クロック信号ＣＬＫのクロック数を計測するほど、ＡＤ変換の精度が高い。そのため、ＡＤ変換回路９０１のような形態のＡＤ変換回路では、カウンタ１８によって、より高速な基準クロック信号ＣＬＫに対し計測動作が行えることが望ましい。しかし、各ビット回路の回路規模が大きいと、カウンタ１８の出力負荷が大きくなる。そのため、カウンタ１８が十分な駆動能力を確保するように、カウンタ１８の回路規模を大きくする必要がある。このカウンタ１８の回路規模の増大が、カウンタ１８の動作速度を低下させ、結果として、ＡＤ変換精度が低下してしまうこととなる。

本第１の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、ＡＤ変換回路９０１に備えたカウンタ１８からラッチ回路２０１にデジタル信号を出力する際の出力負荷が小さい。その結果、カウンタ１８の回路規模を小さくすることができ、高速な基準クロック信号ＣＬＫによってクロック数の計測をすることができるカウンタ１８を構成することができる。このことから、カウンタ１８の動作速度の低下を防止することができ、ＡＤ変換の性能を高めることができる。

また、本第１の実施形態の信号転送回路は、図３に示した第１の適用形態のイメージセンサ１と同様に、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、本第２の適用形態のイメージセンサ２の各構成要素の配置の自由度を向上することができる。そして、本第２の適用形態のイメージセンサ２においてもタイミングジェネレータ７０１から出力される駆動制御信号の信号線数を削減することができ、イメージセンサ２内での配線の自由度を向上させることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について、図面を参照して説明する。図１０は、本第２の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。図１０に示した信号転送回路は、スイッチＳＷ（Ｌａｔ）と、ラッチ回路１３０１と、信号転送線１０４と、メモリ回路１４０１と、スイッチＳＷ（ｏｕｔ）とから構成される。ラッチ回路１３０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）の回路構成と、メモリ回路１３０１内のメモリｂｉｔ（１）〜ｂｉｔ（ｎ）の回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路１３０１には、ＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路１４０１は保持したデジタル信号を外部に出力するという機能の違いから、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）が接続されている位置が異なる。なお、図１０に示した各構成要素の符号に続く“（）：括弧”内に示した数字は、デジタル信号のビット（ｂｉｔ）を表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。

ビット回路は、２つの反転回路ＮＯＴ１、ＮＯＴ２と、２つのスイッチ（ラッチ回路１３０１ではＳＷ１とＳＷ２、メモリ回路１４０１ではＳＷ３とＳＷ４）とから構成される。反転回路ＮＯＴ１は、入力端子にスイッチＳＷ２またはスイッチＳＷ４の出力側の一端が接続され、出力端子は反転回路ＮＯＴ２の入力端子と、スイッチＳＷ１またはスイッチＳＷ３の入力側の一端に接続されている。また、反転回路ＮＯＴ２は、入力端子に反転回路ＮＯＴ１の出力が接続され、出力端子はスイッチＳＷ２またはスイッチＳＷ４の入力側の一端に接続されている。

続いて、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路と、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路との接続について説明する。ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、スイッチＳＷ（Ｌａｔ）の出力側の一端が接続され、スイッチＳＷ（Ｌａｔ）を介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。また、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ−１）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、ラッチｂｉｔ（２）〜ｂｉｔ（ｎ）のスイッチＳＷ１の出力側の一端が接続され、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。

また、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の出力端子に、さらに、スイッチＳＷ（ｏｕｔ）の入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチＳＷ（ｏｕｔ）を介して外部に出力されるよう構成されている。また、メモリｂｉｔ（１）〜ｂｉｔ（ｎ−１）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、メモリｂｉｔ（２）〜ｂｉｔ（ｎ）のスイッチＳＷ３の出力側の一端が接続され、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。

そして、ラッチｂｉｔ（１）のスイッチＳＷ１の出力側の一端は、信号転送線１０４に接続され、信号転送線１０４は、さらに、メモリｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に接続される。このように、図１０に示した信号転送回路では、ラッチ回路１３０１内のラッチｂｉｔ（１）〜ｂｉｔ（ｎ）およびメモリ回路１４０１内のメモリｂｉｔ（１）〜ｂｉｔ（ｎ）が、“（）：括弧”内に示したデジタル信号のビット（ｂｉｔ）順にそれぞれ接続され、さらにラッチ回路１３０１とメモリ回路１４０１とが信号転送線１０４を介して接続されている。

次に、図１０および図１１を参照して信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図１１は、本第２の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図１１に示したタイミングチャートにおいては、図１０に示した信号転送回路のラッチ回路１３０１に保持した信号情報を、メモリ回路１４０１に順次転送する際の駆動タイミングを示している。本第２の実施形態の信号転送回路におけるデジタル信号（信号情報）の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチ（スイッチＳＷ（Ｌａｔ）、スイッチＳＷ（ｏｕｔ）、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、およびスイッチＳＷ４）のＯＮまたはＯＦＦが制御される。以下の説明においては、図１０に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号が“Ｈ”レベルで、接続（ＯＮ）の状態となり、“Ｌ”レベルで、切断（ＯＦＦ）の状態となるものとして説明する。そして、デジタル信号（信号情報）の転送制御を各スイッチの状態（ＯＮまたはＯＦＦ）に基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。

まず、スイッチＳＷ１、スイッチＳＷ２、およびＳＷ４がＯＦＦ（駆動制御信号が“Ｌ”レベル）、スイッチＳＷ３がＯＮ（駆動制御信号が“Ｈ”レベル）の状態で、スイッチＳＷ（Ｌａｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）として、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に入力される（タイミングｔ１）。その後、スイッチＳＷ（Ｌａｔ）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とし、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、反転回路ＮＯＴ１と反転回路ＮＯＴ２とによって、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持される（タイミングｔ２）。その後、データ転送動作期間において、ラッチｂｉｔ（１）〜ｂｉｔ（ｎ）に保持したデジタル信号の、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）への転送を開始する。

デジタル信号の転送においては、まず、第１の転送動作として、スイッチＳＷ１（１）をＯＮ（駆動制御信号を“Ｈ”レベル）とする。このとき、スイッチＳＷ３（２）〜ＳＷ３（ｎ）はＯＮである。これにより、ラッチｂｉｔ（１）の反転回路ＮＯＴ１の出力が、メモリｂｉｔ（ｎ）〜ｂｉｔ（２）のＮＯＴ１を順に伝播し、メモリｂｉｔ（１）の反転回路ＮＯＴ１に入力される（タイミングｔ３）。その後、スイッチＳＷ４（１）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、続いて、スイッチＳＷ３（２）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、メモリｂｉｔ（１）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたラッチｂｉｔ（１）のデジタル信号が保持される。その後、スイッチＳＷ２（１）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、ラッチｂｉｔ（１）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループが解除される（タイミングｔ４）。この第１の転送動作によって、ラッチｂｉｔ（１）が保持していた１ビット分のデジタル信号が、メモリｂｉｔ（１）に移動する。

次に、第２の転送動作として、スイッチＳＷ１（２）をＯＮ（駆動制御信号を“Ｈ”レベル）とする。このとき、スイッチＳＷ１（１）、スイッチＳＷ３（３）〜ＳＷ３（ｎ）はＯＮである。これにより、ラッチｂｉｔ（２）の反転回路ＮＯＴ１の出力が、ラッチｂｉｔ（１）、メモリｂｉｔ（ｎ）〜ｂｉｔ（３）のＮＯＴ１を順に伝播し、メモリｂｉｔ（２）の反転回路ＮＯＴ１に入力される（タイミングｔ５）。その後、スイッチＳＷ４（２）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、続いて、スイッチＳＷ３（３）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、メモリｂｉｔ（２）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたラッチｂｉｔ（２）のデジタル信号が保持される。その後、スイッチＳＷ２（２）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、ラッチｂｉｔ（２）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループが解除される（タイミングｔ６）。この第２の転送動作によって、ラッチｂｉｔ（２）が保持していた１ビット分のデジタル信号が、メモリｂｉｔ（２）に移動する。

以降、データ転送動作期間において、第１の転送動作および第２の転送動作と同様の動作を、ラッチｂｉｔ（ｎ）が保持したデジタル信号が、メモリｂｉｔ（ｎ）に移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチｂｉｔ（１）〜ｂｉｔ（ｎ）からメモリｂｉｔ（１）〜ｂｉｔ（ｎ）に移動（転送）させる。

その後、スイッチＳＷ（ｏｕｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、メモリｂｉｔ（１）〜ｂｉｔ（ｎ）内の反転回路ＮＯＴ１の出力を外部に出力する（タイミングｔ７）。

上記に述べたとおり、本第２の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、１ビットずつ確実にラッチ回路１３０１からメモリ回路１４０１に転送することができる。

また、本第２の実施形態の信号転送回路においては、ラッチｂｉｔおよびメモリｂｉｔをそれぞれ２個のＮＯＴ回路と２個のＳＷで構成することができる。これにより、本第２の実施形態の信号転送回路は、図１に示した第１の実施形態の信号転送回路の構成に比べて、回路規模および回路面積を小さくすることができる。このため、本第２の実施形態の信号転送回路を、第１の実施形態の信号転送回路の代わりに上述したイメージセンサ１およびイメージセンサ２に適用（より具体的には、ラッチ回路２０１の代わりにラッチ回路１３０１、メモリ回路３０１の代わりにメモリ回路１４０１を適用）した場合には、さらに回路規模および配置面積を小さくすることができる。このことにより、ＡＤ変換回路のＡＤ変換性能の低下をさらに低減し、ＡＤ変換の精度をさらに高めることができる。

上記に述べたとおり、本発明を実施するための形態によれば、デジタル信号発生回路から出力されたデジタル信号を劣化させずに、確実にラッチ回路からメモリ回路に転送することができる。

また、本発明を実施するための形態によれば、ラッチ回路およびメモリ回路の回路規模を小さくすることができるため、確実かつ高速に信号転送を行うことができる。また、ラッチ回路およびメモリ回路の回路規模が小さいため、狭小な領域であっても信号転送回路を配置することができる。

このことによって、例えば、第１の実施形態の信号転送回路または第２の実施形態の信号転送回路を、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサに適用した場合において、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路のＡＤ変換性能の低下させることなく、精度の高いＡＤ変換結果を得ることができる。その結果、高画質の画像信号（デジタル信号）を出力するイメージセンサを実現することができる。

なお、本実施形態においては、例えば、第１の実施形態において、ラッチ回路２０１内のビット回路とメモリ回路３０１内のビット回路とが、同じ個数ｎの場合の例について説明したが、ラッチ回路２０１およびメモリ回路３０１に備えるビット回路の個数は、本発明を実施するための形態に限定されるものではなく、それぞれ異なる個数のビット回路を備えた構成とすることもできる。例えば、ラッチ回路２０１内のビット回路の個数に対して、メモリ回路３０１内のビット回路の個数を複数倍設けて、複数行分のデジタル信号をメモリ回路３０１内に保持する構成とすることもできる。また、例えば、ラッチ回路２０１内のビット回路の個数に対して、メモリ回路３０１内のビット回路の個数を少なくして、ラッチ回路２０１からメモリ回路３０１への信号転送を、複数回に分割して行い、複数回に分割して転送したデジタル信号を水平信号線８０１に読み出す構成とすることもできる。また、例えば、ラッチ回路２０１内のビット回路の個数を、図４に示したＡＤ変換回路１０１内のパルス走行回路１０またはカウンタ１６のいずれかのビット数と同じ個数というように、メモリ回路３０１内のビット回路の個数に対して、ラッチ回路２０１内のビット回路の個数を少なくして、パルス走行回路１０とカウンタ１６とでラッチ回路２０１を共有する構成とすることもできる。

また、本実施形態においては、例えば、第１の適用形態において、信号転送回路を、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサに適用した場合について説明したが、本実施形態の信号転送回路の適用箇所は、本発明を実施するための形態に限定されるものではなく、例えば、イメージセンサ以外の場合においても適用することができる。特に、適用箇所が狭小な領域である場合であれば、本実施形態の信号転送回路の効果は有効である。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

２０１，１３０１・・・ラッチ回路（第１のメモリ回路，信号転送回路）
１０４・・・信号転送線（信号転送回路）
３０１，１４０１・・・メモリ回路（第２のメモリ回路，信号転送回路）
ＳＷ（Ｌａｔ），ＳＷ（ｏｕｔ）・・・スイッチ（第１〜第ｎのスイッチ，第ｎ＋１〜第ｍのスイッチ，信号転送回路）
ｂｉｔ（１）〜ｂｉｔ（ｎ）・・・ラッチ，メモリ，ビット回路（第１〜第ｎのメモリ，第ｎ＋１〜第ｍのメモリ，信号転送回路）
ＮＯＴ１，ＮＯＴ２，ＮＯＴ３，ＮＯＴ４・・・反転回路
ＳＷ１，ＳＷ２，ＳＷ３，ｘＳＷ３，ＳＷ４・・・スイッチ
１，２・・・イメージセンサ（撮像装置）
１１・・・単位画素（画素）
１０２・・・画素アレイ（画素部）
１０３・・・垂直信号線
４０１・・・ＣＤＳ回路
１０１，９０１・・・ＡＤ変換回路（デジタル信号発生回路，ＡＤ変換器）
５０１・・・水平走査回路（読み出し制御回路，水平読み出し回路）
６０１・・・垂直走査回路
７０１・・・タイミングジェネレータ（転送制御回路，タイミング制御回路）
８０１・・・水平信号線
１００１・・・行選択信号線
１１０１・・・参照ランプ信号生成回路
１２０１・・・基準クロック信号生成回路
１０・・・パルス走行回路（円環遅延回路）
１６，１８・・・カウンタ
ＤＵ・・・バッファ型パルス遅延回路（遅延ユニット）
ＮＡＮＤ・・・ＮＡＮＤ型パルス遅延回路（遅延ユニット）
１７・・・比較器
１１１・・・ＡＤ変換回路
２１１・・・ラッチ回路
３１１・・・メモリ回路
ＳＷＬ（１），ＳＷＬ（２），ＳＷＬ（３），ＳＷＬ（ｎ−１），ＳＷＬ（ｎ）・・・スイッチ
ＳＷＭ（１），ＳＷＭ（２），ＳＷＭ（３），ＳＷＭ（ｎ−１），ＳＷＭ（ｎ）・・・スイッチ

Claims

光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、
前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、
前記画素部から読み出した前記画素信号をアナログ・デジタル変換したデジタル信号を出力するＡＤ変換器と、
信号転送回路と、
前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、
を備え、
前記信号転送回路は、
前記ＡＤ変換器から出力されたｎ（ｎは１より大きい自然数）ビットのデジタル信号の各ビットに接続され、前記タイミング制御回路によって制御される第１〜第ｎのスイッチと、
前記第１〜第ｎのスイッチを介して入力された前記ｎビットのデジタル信号を、ビット毎に保持する第１〜第ｎのメモリが直列に接続された第１のメモリ回路と、
デジタル信号を保持する第ｎ＋１〜第ｍ（ｍは２より大きい自然数）のメモリが直列に接続され、前記第１のメモリ回路内の第ｎのメモリの出力信号が、初段の前記第ｎ＋１のメモリに入力される第２のメモリ回路と、
前記第２のメモリ回路内の第ｎ＋１〜第ｍのメモリのそれぞれの出力信号が接続され、前記水平読み出し回路によって制御される第ｎ＋１〜第ｍのスイッチと、
を備え、
前記第１のメモリ回路と前記第２のメモリ回路とは、それぞれ、
第ｉ（ｉは１より大きく、ｎまたはｍまでの自然数）のメモリが保持しているデジタル信号を次段の第ｉ＋１のメモリに転送するように前記タイミング制御回路によって制御され、
前記ＡＤ変換器から出力された前記ｎビットのデジタル信号が、前記第１のメモリ回路から前記第２のメモリ回路に転送された後に、前記第ｎ＋１〜第ｍのスイッチを介して出力される、
ことを特徴とする撮像装置。
前記タイミング制御回路は、
前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第１の制御信号によって、前記信号転送回路内の第１〜第ｎのスイッチを制御し、
前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第２の制御信号によって、前記信号転送回路内の第１のメモリ回路および第２のメモリ回路を制御する、
ことを特徴とする請求項１に記載の撮像装置。
前記第１の制御信号によって、前記信号転送回路内の前記第１〜第ｎのスイッチの全てを制御し、
前記第２の制御信号によって、前記信号転送回路内の前記第１のメモリ回路内の第１〜第ｎのメモリの全て、および前記第２のメモリ回路内の第ｎ＋１〜第ｍのメモリの全てを制御する、
ことを特徴とする請求項２に記載の撮像装置。
前記画素部の列毎に１つの前記ＡＤ変換器と１つの前記信号転送回路とを配置し、
前記タイミング制御回路は、
該タイミング制御回路から出力する前記第１の制御信号と前記第２の制御信号とによって、全ての前記信号転送回路を制御し、
前記水平読み出し回路は、
複数の前記信号転送回路から順次デジタル値を出力させる、
ことを特徴とする請求項３に記載の撮像装置。
前記第１〜第ｎのメモリ、および前記第ｎ＋１〜第ｍのメモリのそれぞれは、１つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、
ことを特徴とする請求項１に記載の撮像装置。