[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5772068B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5772068B2
JP5772068B2 JP2011047764A JP2011047764A JP5772068B2 JP 5772068 B2 JP5772068 B2 JP 5772068B2 JP 2011047764 A JP2011047764 A JP 2011047764A JP 2011047764 A JP2011047764 A JP 2011047764A JP 5772068 B2 JP5772068 B2 JP 5772068B2
Authority
JP
Japan
Prior art keywords
region
insulating film
gate insulating
layer
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011047764A
Other languages
English (en)
Other versions
JP2012186281A (ja
Inventor
和司 藤田
和司 藤田
泰示 江間
泰示 江間
小川　裕之
裕之 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2011047764A priority Critical patent/JP5772068B2/ja
Priority to US13/343,078 priority patent/US8704311B2/en
Priority to CN201210048152.XA priority patent/CN102655150B/zh
Publication of JP2012186281A publication Critical patent/JP2012186281A/ja
Priority to US14/188,132 priority patent/US8916431B2/en
Application granted granted Critical
Publication of JP5772068B2 publication Critical patent/JP5772068B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
米国特許第６４８２７１４号明細書 米国特許出願公開第２００９／０１０８３５０号明細書
しかしながら、提案されている上記技術を半導体装置の製造プロセスに組み込むための方法については、具体的な提案はなされていなかった。特に、上記技術を半導体装置の製造プロセスに採用することにより生じる新たな課題や、その解決手段について、具体的な検討はなされていなかった。
本発明の目的は、低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、前記半導体基板の第２の領域に形成された前記第２導電型の第２の不純物層と、前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、前記第２のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン領域とを有する第２のトランジスタとを有する半導体装置が提供される。
また、実施形態の他の観点によれば、半導体基板の第１の領域に、第１導電型の第１の不純物層を形成する工程と、前記半導体基板の第２の領域に、第２導電型の第２の不純物層を形成する工程と、前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層上に、前記第１の領域を覆い、前記第２の領域を露出するマスクを形成する工程と、前記マスクを用いて、前記第２の領域の前記半導体層の一部を除去する工程と、前記マスクを除去した後、前記第１の領域の前記半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。
また、実施形態の更に他の観点によれば、半導体基板の第１の領域に、第１導電型の第１の不純物層を形成する工程と、前記第１の不純物層が形成された前記半導体基板上に、第１の半導体層をエピタキシャル成長する工程と、前記第１の半導体層が形成された前記半導体基板の第２の領域に、第２導電型の第２の不純物層を形成する工程と、前記第１の不純物層、前記第２の不純物層及び前記第１の半導体層が形成された前記半導体基板上に、第２の半導体層をエピタキシャル成長する工程と、前記第１の領域の前記第２の半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記第２の半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、エピタキシャル半導体層の膜厚を、狙い閾値電圧を得るための最適な膜厚に設定することができる。これにより、閾値電圧の制御性が向上し、半導体装置の製造を容易にするとともに、半導体装置の信頼性を高めることができる。
図１は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。 図２は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 図２２は、低電圧トランジスタの閾値電圧とエピタキシャルシリコン層の堆積膜厚との関係を示すグラフである。 図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図２９は、第３実施形態による半導体装置の構造を示す概略断面図である。 図３０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３２は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図３３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図３４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図３５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図３６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図３７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図３８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図３９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図４９は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。 図４１は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。 図４２は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。 図４３は、参考例による半導体装置の製造方法を示す工程断面図（その４）である。 図４４は、参考例による半導体装置の製造方法を示す工程断面図（その５）である。 図４５は、参考例による半導体装置の製造方法を示す工程断面図（その６）である。 図４６は、参考例による半導体装置の製造方法により製造した低電圧トランジスタのチャネル部の不純物濃度分布を示す図である。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２２を用いて説明する。
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２２は、低電圧トランジスタの閾値電圧とエピタキシャルシリコン層の堆積膜厚との関係を示すグラフである。
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
シリコン基板１０上には、低電圧ＮＭＯＳトランジスタ形成領域２４、低電圧ＰＭＯＳトランジスタ形成領域１６、高電圧ＮＭＯＳトランジスタ形成領域３２、高電圧ＰＭＯＳトランジスタ形成領域４０が設けられている。各トランジスタ形成領域には、素子分離絶縁膜７２によって活性領域が画定されている。
低電圧ＰＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｎウェル２０と、Ｎ型高濃度不純物層２２とが形成されている。Ｎ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜７８ａが形成されている。ゲート絶縁膜７８ａ上には、ゲート電極８０が形成されている。ゲート電極８０の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域９４が形成されている。これらにより、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）が形成されている。
低電圧ＮＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｐウェル２８と、Ｐ型高濃度不純物層３０とが形成されている。Ｐ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長され、シリコン層４８よりも薄いシリコン層５２が形成されている。シリコン層５２上には、ゲート絶縁膜７８ａが形成されている。ゲート絶縁膜７８ａ上には、ゲート電極８０が形成されている。ゲート電極８０の両側のシリコン層５２及びシリコン基板１０内には、ソース／ドレイン領域９２が形成されている。これらにより、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）が形成されている。
低電圧ＰＭＯＳトランジスタ及び低電圧ＮＭＯＳトランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。
高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層５２が形成されている。シリコン層５２上には、低電圧トランジスタのゲート絶縁膜７８ａよりも厚いゲート絶縁膜７４ａが形成されている。ゲート絶縁膜７４ａ上には、ゲート電極８０が形成されている。ゲート電極８０の両側のシリコン層５２及びシリコン基板１０内には、ソース／ドレイン領域９２が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。
高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層５２が形成されている。シリコン層５２上には、低電圧トランジスタのゲート絶縁膜７８ａよりも厚いゲート絶縁膜７４ａが形成されている。ゲート絶縁膜７４ａ上には、ゲート電極８０が形成されている。ゲート電極８０の両側のシリコン層５２及びシリコン基板１０内には、ソース／ドレイン領域９４が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。
高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。
各トランジスタのゲート電極８０上及びソース／ドレイン領域９２，９４上には、金属シリサイド膜９６が形成されている。
４種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜９８が形成されている。層間絶縁膜９８には、トランジスタに接続されたコンタクトプラグ１００が埋め込まれている。コンタクトプラグ１００には、配線１０２が接続されている。
このように、本実施形態による半導体装置は、低電圧ＰＭＯＳトランジスタ及び低電圧ＮＭＯＳトランジスタの２種類の低電圧トランジスタと、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタの２種類の高電圧トランジスタとを有している。
低電圧トランジスタは、例えば図２に示すように、チャネル領域２０６に、急峻な不純物濃度分布を有する高濃度不純物層２０８と、高濃度不純物層２０８上にエピタキシャル成長されたノンドープのシリコン層２１０とを有するものである。図２の高濃度不純物層２０８及びシリコン層２１０は、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層２２及びシリコン層４８に、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層３０及びシリコン層５２に、それぞれ相当する。高濃度不純物層上にノンドープのエピタキシャル層を有するトランジスタ構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。
ただし、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、高濃度不純物層２０８を形成する不純物が異なっており、これら不純物の拡散速度も異なっている。例えば、後述する参考例の場合では、ＰＭＯＳトランジスタの高濃度不純物層を形成する砒素のシリコン層２１０中への拡散が、ＮＭＯＳトランジスタの高濃度不純物層２０８を形成するボロンのシリコン層２１０中への拡散よりも速くなる。すなわち、ＰＭＯＳトランジスタでは、ＮＭＯＳトランジスタと比較して、高濃度不純物層２０８がよりシリコン層２１０側に分布する（図４６参照）。
高濃度不純物層２０８上にノンドープのシリコン層２１０を有するトランジスタの閾値電圧は、高濃度不純物層２０８の不純物濃度と、シリコン層２１０のノンドープ領域の膜厚（ゲート絶縁膜２１２と高濃度不純物層２０８との距離）とに依存する。このため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで不純物の拡散速度が異なることにより、狙い閾値電圧を得るための最適なシリコン層２１０の膜厚が異なることがある。その結果、後述する参考例のようにＮＭＯＳトランジスタとＰＭＯＳトランジスタとでエピタキシャルシリコン層の膜厚を同じにした場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に最適な不純物プロファイルを実現することが困難である。
これに対し、本実施形態による半導体装置では、Ｎ型不純物とＰ型不純物との拡散速度の違いを考慮して、ＰＭＯＳトランジスタ形成領域に形成するシリコン層４８の膜厚と、ＮＭＯＳトランジスタ形成領域に形成するシリコン層５２の膜厚とを変えている。具体的には、Ｎ型高濃度不純物層２２を形成する不純物のエピタキシャル層方向への拡散よりも速い場合、例えば、Ｎ型高濃度不純物層２２を形成する不純物をＡｓとし、Ｐ型高濃度不純物層３０を形成する不純物をＢ／Ｃとした場合を考慮して、シリコン層５２の膜厚よりもシリコン層４８の膜厚を厚くしている。これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、エピタキシャルシリコン層の膜厚を、狙い閾値電圧を得るための最適な膜厚にすることができる。
なお、Ｐ型高濃度不純物層３０を形成する不純物のエピタキシャル層方向への拡散がＮ型高濃度不純物層２２を形成する不純物のエピタキシャル層方向への拡散よりも速い場合、例えば、Ｐ型高濃度不純物層３０を形成する不純物をＢ／Ｃとし、Ｎ型高濃度不純物層２２を形成する不純物をＳｂとした場合には、ＮＭＯＳとＰＭＯＳとでシリコン層の膜厚の関係を逆にしてもよい。また、本実施形態では、高電圧トランジスタ形成領域のシリコン層５２の膜厚を、低電圧ＮＭＯＳトランジスタのシリコン層５２の膜厚と同じにしているが、低電圧ＰＭＯＳトランジスタのシリコン層４８の膜厚と同じにしてもよい。高電圧トランジスタ形成領域のシリコン層５２の膜厚は、低電圧ＮＭＯＳトランジスタのシリコン層５２の膜厚及び低電圧ＰＭＯＳトランジスタのシリコン層４８の膜厚と異なってもよい。
各トランジスタ領域に形成するエピタキシャルシリコン層の膜厚は、各トランジスタに求められる特性に応じて、適宜変更することができる。
次に、本実施形態による半導体装置の製造方法について図３乃至図２１を用いて説明する。
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
本実施形態による半導体装置の製造方法では、素子分離絶縁膜７２の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜７２の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域１６に、Ｎウェル２０と、Ｎ型高濃度不純物層２２とを形成する（図４）。
Ｎウェル２０は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入することにより形成する。Ｎ型高濃度不純物層２２は、例えば、砒素イオン（Ａｓ＋）を、加速エネルギー６ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。砒素イオンに代えて、アンチモンイオン（Ｓｂ＋）を、加速エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入することにより形成してもよい。
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域２４に、Ｐウェル２８と、Ｐ型高濃度不純物層３０とを形成する（図５）。
Ｐウェル２８は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層３０は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Ｐウェル２０は、Ｐ型高濃度不純物層３０よりも先に形成することが望ましい。
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図６）。
Ｐウェル３６は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、例えば、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧動作のＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行っていない。
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図７）。
Ｎウェル４４は、例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、例えば、リンイオンを、加速エネルギー２ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧動作のＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素又はアンチモンに代えてリンのイオン注入を行っている。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
なお、各トランジスタ形成領域に行うイオン注入は、どの領域から行ってもよい。
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒の熱処理を行い、次いで、１０００℃０秒の熱処理を行う。
この際、Ｐ型高濃度不純物層３０にはボロンとともにゲルマニウム及び炭素を導入しているため、ボロンのみを導入しているＰ型不純物層３８と比較して、ボロンの拡散を抑制することができる。これにより、Ｐ型高濃度不純物層３０の急峻な分布を維持しつつ、Ｐ型不純物層３８の不純物をブロードに分布させることができる。
また、Ｎ型高濃度不純物層２２は、Ｎ型不純物層４６を形成する燐よりも拡散定数の小さい砒素を用いて形成されているため、Ｎ型高濃度不純物層２２の急峻な分布を維持しつつ、Ｎ型不純物層４６の不純物をブロードに分布させることができる。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３４ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図８）。
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域２４及び高電圧トランジスタ形成領域３２，４０を露出し、他の領域を覆うフォトレジスト膜５０を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。なお、砒素に代えてアンチモンを用いた場合は、低電圧ＰＭＯＳトランジスタ形成領域１６及び高電圧トランジスタ形成領域３２，４０を露出し、他の領域を覆うフォトレジスト膜５０を形成する。以下の工程では、砒素を用いた場合を想定して説明する。
次いで、フォトレジスト膜５０をマスクとして、例えばＴＭＡＨやフッ硝酸水溶液（ＨＦ／ＨＮＯ３／Ｈ２Ｏ）を用いたウェットエッチングを行い、フォトレジスト膜５０で覆われていない領域のシリコン層４８を、８ｎｍ程度エッチングする（図９）。
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
こうして、低電圧ＰＭＯＳトランジスタ形成領域１６に膜厚３４ｎｍのシリコン層４８を形成し、低電圧ＮＭＯＳトランジスタ形成領域２４及び高電圧トランジスタ形成領域３２，４０に膜厚２６ｎｍのシリコン層５２を形成する（図１０）。
前述のように、Ｎ型高濃度不純物層２２を形成する砒素のシリコン層４８方向への拡散は、Ｐ型高濃度不純物層３０を形成するボロンのシリコン層５２方向への拡散よりも１０ｎｍ程度大きい。このため、狙い閾値電圧を得るための最適なシリコン層の堆積膜厚も、低電圧ＰＭＯＳトランジスタと低電圧ＮＭＯＳトランジスタとで異なってくる。
図２２は、低電圧トランジスタの閾値電圧とエピタキシャルシリコン層の堆積膜厚との関係の一例を示すグラフである。縦軸は、閾値電圧の絶対値を表し、横軸はシリコン層の堆積膜厚を表している。図中、■印のプロットがＰＭＯＳであり、◆印のプロットがＮＭＯＳである。
図２２に示すように、閾値電圧の絶対値は、シリコン層の堆積膜厚が増加するほどに低くなる傾向にある。ここで、例えば、低電圧ＮＭＯＳトランジスタの狙い閾値電圧を０．３０Ｖと仮定すると、低電圧ＮＭＯＳトランジスタに最適なシリコン層の堆積膜厚は、２６ｎｍ程度となる。一方、低電圧ＰＭＯＳトランジスタの狙い閾値電圧を−０．３３Ｖと仮定すると（図中、一点鎖線）、低電圧ＰＭＯＳトランジスタに最適なシリコン層の堆積膜厚は、３４ｎｍ程度となる。
したがって、図２２に示す例の場合、シリコン層４８の膜厚を３４ｎｍ程度に設定し、シリコン層５２の膜厚を２６ｎｍ程度に設定することにより、低電圧ＮＭＯＳトランジスタ及び低電圧ＰＭＯＳトランジスタの双方において、狙い閾値電圧を得ることができる。
シリコン層４８，５２の膜厚の作り分けは、１つのリソグラフィー工程と１つのエッチング工程を追加するだけの簡単なプロセスにより行うことができ、製造コストの大幅な増加をもたらすこともない。
シリコン層４８及びシリコン層５２の膜厚は、Ｎ型高濃度不純物層２２を形成する不純物の拡散速度、Ｐ型高濃度不純物層３０を形成する不純物の拡散速度、狙い閾値電圧を得るための最適なノンドープ領域の膜厚等に応じて、適宜設定することが望ましい。
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜６６を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
次いで、シリコン酸化膜６６上に、例えばＬＰＣＶＤ法により、例えば膜厚９０ｎｍのシリコン窒化膜６８を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜６８、シリコン酸化膜６６、シリコン層４８，５２、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝７０を形成する（図１１）。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８，５２及びシリコン基板１０の表面をウェット酸化し、素子分離溝７０の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝７０をシリコン酸化膜によって埋め込む。
次いで、例えばＣＭＰ法により、シリコン窒化膜６８上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝７０に埋め込まれたシリコン酸化膜により、素子分離絶縁膜７２を形成する（図１２）。
次いで、シリコン窒化膜６８をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜７２を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８，５２の表面の高さと素子分離絶縁膜７２の表面の高さとが同程度になるように調整するためのものである。
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜６８を除去する（図１３）。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６６を除去する。
次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜７４を形成する（図１４）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。
次いで、フォトリソグラフィにより、高電圧トランジスタ形成領域３２，４０を覆い、低電圧トランジスタ形成領域１６，２４を露出するフォトレジスト膜７６を形成する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜７６をマスクとしてシリコン酸化膜７４をエッチングする。これにより、低電圧ＰＭＯＳトランジスタ形成領域１６及び低電圧ＮＭＯＳトランジスタ形成領域２４のシリコン酸化膜７４を除去する（図１５）。
次いで、例えばアッシングにより、フォトレジスト膜７６を除去する。
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜７８を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜７４，７８内に窒素を導入する。
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０に、シリコン酸化膜７４のゲート絶縁膜７４ａを形成する。また、低電圧ＰＭＯＳトランジスタ形成領域１６及び低電圧ＮＭＯＳトランジスタ形成領域２４に、シリコン酸化膜７４よりも薄いシリコン酸化膜７８のゲート絶縁膜７８ａを形成する（図１６）。
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極８０を形成する（図１７）。
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極８０をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層８２を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｎ型不純物層８２を形成する。
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極８０をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層８４を形成する。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型不純物層８４を形成する。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域２４に、ゲート電極８０をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層８６を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層８６を形成する。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層８８を形成する（図１８）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層８８を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極８０の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ９０を形成する（図１９）。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域２４及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極８０及びサイドウォールスペーサ９０をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層９２を形成するとともに、ＮＭＯＳトランジスタのゲート電極８０にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域１６及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極８０及びサイドウォールスペーサ９０をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層９４を形成するとともに、ＰＭＯＳトランジスタのゲート電極８０にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極８０中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極８０とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。
こうして、シリコン基板１０上に、４種類のトランジスタを完成する。すなわち、低電圧ＮＭＯＳトランジスタ形成領域２４に、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）を形成する。また、低電圧ＰＭＯＳトランジスタ形成領域１６に、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図２０）。
次いで、サリサイドプロセスにより、ゲート電極８０上、Ｎ型不純物層９２上、及びＰ型不純物層９４上に、金属シリサイド膜９６、例えばコバルトシリサイド膜を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜９８を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜９８の表面を研磨し、平坦化する。
この後、層間絶縁膜９８に埋め込まれたコンタクトプラグ１００、コンタクトプラグ１００に接続された配線１０２等を形成し、半導体装置を完成する（図２１）。
このように、本実施形態によれば、Ｎ型不純物とＰ型不純物との拡散速度の違いを考慮して、低電圧ＰＭＯＳトランジスタ形成領域と低電圧ＮＭＯＳトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。
［第２実施形態］
第２実施形態による半導体装置の製造方法について図２３乃至図２８を用いて説明する。図１乃至図２２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図２３乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、図１に示す第１実施形態による半導体装置の他の製造方法を説明する。
まず、図３乃至図７に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０内に、Ｎウェル２０，４４、Ｐウェル２８，３６、Ｎ型高濃度不純物層２２、Ｐ型高濃度不純物層３０、Ｐ型不純物層３８、Ｎ型不純物層４６等を形成する（図７参照）。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚２６ｎｍのノンドープのシリコン層５４をエピタキシャル成長する（図２３）。
次いで、例えばＣＶＤ法により、シリコン層５４上に、例えば膜厚３ｎｍのシリコン酸化膜５６を形成する。
次いで、シリコン酸化膜５６上に、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜５８を形成する（図２４）。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜５８をマスクとして、例えば弗酸水溶液を用いたウェットエッチング又はドライエッチングにより、低電圧ＰＭＯＳトランジスタ形成領域１６のシリコン酸化膜５８を除去する（図２５）。
次いで、例えばアッシングにより、フォトレジスト膜５８を除去する（図２６）。
次いで、パターニングしたシリコン酸化膜５６をマスクとして、シリコン酸化膜５６により覆われていない領域のシリコン層５４上に、例えば膜厚８ｎｍのノンドープのシリコン層６０を選択的にエピタキシャル成長する（図２７）。
次いで、例えば弗酸水溶液を用いたウェットエッチング又はドライエッチングにより、シリコン酸化膜５８を除去する。
こうして、低電圧ＰＭＯＳトランジスタ形成領域１６に、膜厚２６ｎｍのシリコン層５４と膜厚１０ｎｍのシリコン層６０との積層膜により、膜厚３４ｎｍのシリコン層４８を形成する。また、低電圧ＮＭＯＳトランジスタ形成領域２４及び高電圧トランジスタ形成領域３２，４０に、膜厚２０ｎｍのシリコン層５４により、シリコン層５２を形成する。
この後、図１１乃至図２１に示す第１実施形態による半導体装置の製造方法と同様にして、図１に示す第１実施形態による半導体装置を完成する。
このように、本実施形態によれば、Ｎ型不純物とＰ型不純物との拡散速度の違いを考慮して、低電圧ＰＭＯＳトランジスタ形成領域と低電圧ＮＭＯＳトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。
［第３実施形態］
第３実施形態による半導体装置の製造方法について図２９乃至図３９を用いて説明する。図１乃至図２８に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図２９は、本実施形態による半導体装置の構造を示す概略断面図である。図３０乃至図３９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図２９を用いて説明する。
本実施形態による半導体装置は、各トランジスタの基本的な構造は、図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、低電圧ＰＭＯＳトランジスタのシリコン層４８の表面高さと低電圧ＮＭＯＳトランジスタの表面高さとが同じである点で、第１実施形態による半導体装置とは異なっている。
第１実施形態では、低電圧ＮＭＯＳトランジスタ形成領域２４のシリコン層４８をエッチングしてシリコン層５２を形成しているため、シリコン層４８の表面高さとシリコン層５２の表面高さとが異なっている。また、第２実施形態では、低電圧ＰＭＯＳトランジスタ形成領域１６のシリコン層５４上にシリコン層６０を選択成長しているため、シリコン層４８の表面高さとシリコン層５２の表面高さとが異なっている。
シリコン層４８の表面高さとシリコン層５２の表面高さとを等しくすることにより、基板表面の平坦性を向上することができ、後工程の製造プロセスを容易にすることができる。また、マスクが不要であり、工程数の削減、ひいては製造コストを削減することができる。
次に、本実施形態による半導体装置の製造方法について図３０乃至図３９を用いて説明する。
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３０）。
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域１６に、Ｎウェル２０と、Ｎ型高濃度不純物層２２とを形成する（図３１）。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒の熱処理を行う。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚８ｎｍのノンドープのシリコン層６０をエピタキシャル成長する（図３２）。
次いで、シリコン層６０上に、例えば熱酸化法により、表面の保護膜としてのシリコン酸化膜６２を形成する。
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０及びシリコン層６０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図３３）。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０及びシリコン層６０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図３４）。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０及びシリコン層６０の低電圧ＮＭＯＳトランジスタ形成領域２４に、Ｐウェル２８と、Ｐ型高濃度不純物層３０とを形成する（図３５）。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
なお、低電圧ＮＭＯＳトランジスタ形成領域２４、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域に行うイオン注入は、何れの領域を先に行ってもよい。
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０及びシリコン層６０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒の熱処理を行う。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６２を除去する。
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚２６ｎｍのノンドープのシリコン層５４をエピタキシャル成長する。
こうして、低電圧ＰＭＯＳトランジスタ形成領域１６のＮ型高濃度不純物層２２上に、膜厚８ｎｍのシリコン層６０と膜厚２６ｎｍのシリコン層５４との積層膜により、膜厚３４ｎｍのシリコン層４８を形成する。また、低電圧ＮＭＯＳトランジスタ形成領域２４のＰ型高濃度不純物層３０上、高電圧ＮＭＯＳトランジスタ形成領域のＰ型不純物層３８上、及び高電圧ＰＭＯＳトランジスタ形成領域のＮ型不純物層４４上に、膜厚２６ｎｍのシリコン層５４により、シリコン層５２を形成する（図３６）。
次いで、図１１乃至図１３に示す第１実施形態による半導体装置の製造方法と同様にして、活性領域を画定する素子分離絶縁膜７２を形成する（図３７）。なお、本実施形態では、シリコン層４８の表面高さとシリコン層５２の表面高さが同じであるため、素子分離絶縁膜７２を形成する際の研磨を容易に行うことができる。また、マスクが不要であり、工程数の削減、ひいては製造コストを削減することができる。
次いで、図１４乃至図２０に示す第１実施形態による半導体装置の製造方法と同様にして、各トランジスタを形成する（図３８）。
次いで、図２１に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜９６、層間絶縁膜９８、コンタクトプラグ１００、配線１０２等を形成し、本実施形態による半導体装置を完成する（図３９）。
このように、本実施形態によれば、Ｎ型不純物とＰ型不純物との拡散速度の違いを考慮して、低電圧ＰＭＯＳトランジスタ形成領域と低電圧ＮＭＯＳトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。
［参考例］
参考例による半導体装置の製造方法について図４０乃至図４６を用いて説明する。図１乃至図３９に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図４０乃至図４５は、本参考例による半導体装置の製造方法を示す工程断面図である。図４６は、本参考例による半導体装置の製造方法により製造した低電圧トランジスタのチャネル部の不純物濃度分布を示す図である。
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。
次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図４０（ａ））。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域１６に、Ｎウェル２０及びＮ型高濃度不純物層２２を形成する。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域２４に、Ｐウェル２８及びＮ型高濃度不純物層３０を形成する。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６及びＰ型不純物層３８を形成する。イオン注入には、例えば第１実施形態と同じ条件を用いることができる。
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４及びＮ型不純物層４６を形成する。イオン注入には、例えば第１実施形態と同じ条件を用いることができる（図４０（ｂ））。
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、シリコン基板１０上に、例えば膜厚３０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図４１（ａ））。
次いで、ＳＴＩ法により、シリコン基板１０及びシリコン層４８に、素子分離絶縁膜７２を形成する（図４１（ｂ））。
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６６を除去する。
次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜７４ａとなるシリコン酸化膜７４を形成する（図４２（ａ））。
次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＰＭＯＳトランジスタ形成領域１６及び低電圧ＮＭＯＳトランジスタ形成領域２４のシリコン酸化膜７４を選択的に除去する（図４２（ｂ））。
次いで、低電圧ＰＭＯＳトランジスタ領域１６及び低電圧ＮＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜７８ａとなるシリコン酸化膜７８を形成する（図４３（ａ））。
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０に、シリコン酸化膜７４のゲート絶縁膜７４ａを形成する。また、低電圧ＰＭＯＳトランジスタ形成領域１６及び低電圧ＮＭＯＳトランジスタ形成領域２４に、シリコン酸化膜７４よりも薄いシリコン酸化膜７８のゲート絶縁膜７８ａを形成する。
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極８０を形成する（図４３（ｂ））。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域２４に、エクステンション領域となるＮ型不純物層８６を形成する。また、低電圧ＰＭＯＳトランジスタ領域１６に、エクステンション領域となるＰ型不純物層８８を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、ＬＤＤ領域となるＮ型不純物層８２を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域４０に、ＬＤＤ領域となるＰ型不純物層８４を形成する（図４４（ａ））。
次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極８０の側壁部分に、サイドウォールスペーサ９０を形成する（図４４（ｂ））。
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域２４及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ソース／ドレイン領域となるＮ型不純物層９２を形成する。また、低電圧ＰＭＯＳトランジスタ領域１６及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ソース／ドレイン領域となるＰ型不純物層９２を形成する（図４５）。
次いで、熱処理を行い、注入した不純物を活性化する。
こうして、シリコン基板１０上に、低電圧ＮＭＯＳトランジスタと、低電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、高電圧ＰＭＯＳトランジスタを形成する。
図４６は、上述の製造方法により形成した低電圧トランジスタのチャネル部の不純物濃度分布を示す図である。
図４６に示すように、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層３０を形成するボロン（Ｂ）は、エピタキシャルシリコン層（図中、「Ｅｐｉ」）よりも深くに不純物濃度のピークを有しており、エピタキシャルシリコン層方向への拡散は小さい。
これに対し、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層を形成する砒素（Ａｓ）は、エピタキシャルシリコン層とシリコン基板との界面近傍に不純物濃度のピークを有しており、エピタキシャルシリコン層方向へ拡散していることが判る。ボロンの不純物濃度分布と比較すると、エピタキシャルシリコン層側へ、およそ１０ｎｍ程度拡散している。
高濃度不純物層上にエピタキシャルシリコン層を有するトランジスタの閾値電圧は、高濃度不純物層の不純物濃度とノンドープのシリコン層の膜厚（ゲート絶縁膜と高濃度不純物層との距離）に依存する。このため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで不純物の拡散速度が異なると、狙い閾値電圧を得るための最適なシリコン層の膜厚が異なってくる。このため、このため、本参考例による半導体装置の製造方法では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に最適な不純物プロファイルを実現することが困難である。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。
また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。
また、上記実施形態では、低電圧ＮＭＯＳトランジスタ、低電圧ＰＭＯＳトランジスタ、高電圧ＮＭＯＳトランジスタ、高電圧ＰＭＯＳトランジスタの４種類のトランジスタを有する半導体装置を示したが、必ずしも４種類のトランジスタを有する必要はない。例えば、低電圧ＮＭＯＳトランジスタ及び低電圧ＰＭＯＳトランジスタの２種類のトランジスタだけを含むようにしてもよいし、閾値電圧の異なる複数種類の低電圧トランジスタや高電圧トランジスタを設けるようにしてもよい。
また、上記実施形態では、低電圧ＮＭＯＳトランジスタと高電圧ＮＭＯＳトランジスタのウェル、及び低電圧ＰＭＯＳトランジスタと高電圧ＰＭＯＳトランジスタのウェルを、それぞれ別々に形成したが、低電圧トランジスタのウェルと高電圧トランジスタのウェルを同時に形成してもよい。
また、上記実施形態では、各トランジスタのウェルを形成した後に素子分離絶縁膜を形成しているが、これは、エッチング工程における素子分離絶縁膜の膜減り抑制するためである。素子分離絶縁膜は必ずしもウェルの形成後に形成する必要はなく、素子分離絶縁膜の形成後にウェルを形成するようにしてもよい。
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、
前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成された前記第２導電型の第２の不純物層と、
前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと
を有することを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記半導体基板の第３の領域に形成された前記第１導電型の第３の不純物層と、
前記第３の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第３のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と膜厚の異なる第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３のエピタキシャル半導体層及び前記第３の領域の前記半導体基板内に形成された前記第２導電型の第３のソース／ドレイン領域とを有する第３のトランジスタと、
前記半導体基板の第４の領域に形成された前記第２導電型の第４の不純物層と、
前記第４の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第４のエピタキシャル半導体層と、
前記第４のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と膜厚の異なる第４のゲート絶縁膜と、
前記第４のゲート絶縁膜上に形成された第４のゲート電極と、
前記第４のエピタキシャル半導体層及び前記第４の領域の前記半導体基板内に形成された前記第１導電型の第４のソース／ドレイン領域とを有する第４のトランジスタと
を有することを特徴とする半導体装置。
（付記３） 付記１又は２記載の半導体装置において、
前記第１のエピタキシャル半導体層の膜厚は、前記第２のエピタキシャル半導体層の膜厚よりも厚く、
前記第１の不純物層を形成する不純物の拡散速度は、前記第２の不純物層を形成する不純物の拡散速度よりも大きい
ことを特徴とする半導体装置。
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記第２の不純物層は、ボロン及び炭素を含む
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記第１の不純物層は、砒素を含む
ことを特徴とする半導体装置。
（付記６） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記第１の不純物層は、ボロン及び炭素を含む
ことを特徴とする半導体装置。
（付記７） 付記１乃至３及び６のいずれか１項に記載の半導体装置において、
前記第２の不純物層は、アンチモンを含む
ことを特徴とする半導体装置。
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置において、
前記第１のエピタキシャル半導体層の表面高さと、前記第２のエピタキシャル半導体層の表面高さとが等しい
ことを特徴とする半導体装置。
（付記９） 半導体基板の第１の領域に、第１導電型の第１の不純物層を形成する工程と、
前記半導体基板の第２の領域に、第２導電型の第２の不純物層を形成する工程と、
前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層上に、前記第１の領域を覆い、前記第２の領域を露出するマスクを形成する工程と、
前記マスクを用いて、前記第２の領域の前記半導体層の一部を除去する工程と、
前記マスクを除去した後、前記第１の領域の前記半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０） 付記９記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第３の領域に前記第１導電型の第３の不純物層を形成する工程と、前記半導体基板の第４の領域に前記第２導電型の第４の不純物層を形成する工程とを更に有し、
前記マスクを形成する工程では、前記半導体層上に、前記第１の領域及び前記第３の領域を露出し、前記第２の領域及び前記第４の領域を覆う前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第３の領域及び前記第４の領域の前記半導体層の一部を更に除去し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記第３の領域の前記半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を、前記第４の領域の前記半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第４のゲート絶縁膜を、更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３のゲート絶縁膜上に第３のゲート電極を、前記第４のゲート絶縁膜上に第４のゲート電極を、更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１１） 半導体基板の第１の領域に、第１導電型の第１の不純物層を形成する工程と、
前記第１の不純物層が形成された前記半導体基板上に、第１の半導体層をエピタキシャル成長する工程と、
前記第１の半導体層が形成された前記半導体基板の第２の領域に、第２導電型の第２の不純物層を形成する工程と、
前記第１の不純物層、前記第２の不純物層及び前記第１の半導体層が形成された前記半導体基板上に、第２の半導体層をエピタキシャル成長する工程と、
前記第１の領域の前記第２の半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記第２の半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１２） 付記１１記載の半導体装置の製造方法において、
前記第１の半導体層をエピタキシャル成長する工程の後、前記第２の半導体層をエピタキシャル成長する工程の前に、前記半導体基板の第３の領域に前記第１導電型の第３の不純物層を形成する工程と、前記半導体基板の第４の領域に前記第２導電型の第４の不純物層を形成する工程とを更に有し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記第３の領域の前記第２の半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を、前記第４の領域の前記第２の半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第４のゲート絶縁膜を、更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３のゲート絶縁膜上に第３のゲート電極を、前記第４のゲート絶縁膜上に第４のゲート電極を、更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記９乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物層を形成する工程では、ボロン及び炭素を含む前記第２の不純物層を形成する
ことを特徴とする半導体装置。
（付記１４） 付記９乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物層を形成する工程では、砒素を含む前記第１の不純物層を形成する
ことを特徴とする半導体装置の製造方法。
（付記１５） 付記９乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物層を形成する工程では、アンチモンを含む前記第２の不純物層を形成する
ことを特徴とする半導体装置。
（付記１６） 付記９乃至１２及び１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物層を形成する工程では、ボロン及び炭素を含む前記第１の不純物層を形成する
ことを特徴とする半導体装置の製造方法。
１０…シリコン基板
１２…溝
１４，５２，５６，６２，６６，７４…シリコン酸化膜
１６…低電圧ＰＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，５８，７６…フォトレジスト膜
２０，４４…Ｎウェル
２２…Ｎ型高濃度不純物層
２４…低電圧ＮＭＯＳトランジスタ形成領域
２８，３６…Ｐウェル
３０…Ｐ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，８４，８８…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，８２，８６…Ｎ型不純物層
４８，５２，５４，６０…シリコン層
６８…シリコン窒化膜
７０…素子分離溝
７２…素子分離絶縁膜
７４ａ，７８ａ…ゲート絶縁膜
８０…ゲート電極
９０…サイドウォールスペーサ
９２…Ｎ型不純物層（ソース／ドレイン領域）
９４…Ｐ型不純物層（ソース／ドレイン領域）
９６…金属シリサイド膜
９８…層間絶縁膜
１００…コンタクトプラグ
１０２…配線
２００…シリコン基板
２０２…ソース領域
２０４…ドレイン領域
２０６…チャネル領域
２０８…高濃度不純物層
２１０…シリコン層
２１２…ゲート絶縁膜
２１４…ゲート電極

Claims (11)

  1. 半導体基板の第１の領域に形成された第１導電型の第１のウェルと、
    前記第１のウェル中に形成され、前記第１導電型の第１の不純物層と、
    前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
    前記第１の領域を取り囲んで形成された第１の素子分離膜と
    前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された前記第１の導電型とは異なる第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
    前記半導体基板の第２の領域に形成された前記第２導電型の第２のウェルと、
    前記第２のウェル中に形成され、前記第２導電型の第２の不純物層と、
    前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、
    前記第２の領域を取り囲んで形成された第２の素子分離膜と
    前記第２のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第１導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと
    を有し、
    前記第１のエピタキシャル半導体層からなり前記第１のゲート電極の下に位置して前記第１のソース／ドレイン領域と前記第１の素子分離膜とに囲まれる領域の膜厚は均一であり、前記第２のエピタキシャル半導体層からなり前記第２のゲート電極の下に位置して前記第２のソース／ドレイン領域と前記第２の素子分離膜とに囲まれる領域の膜厚は均一である
    ことを特徴とする半導体装置。
  2. 前記半導体基板の第３の領域に形成された前記第１導電型の第３のウェルと、
    前記第３のウェル中に形成され、前記第１導電型の第３の不純物層と、
    前記第３の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第３のエピタキシャル半導体層と、
    前記第１のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と膜厚の異なる第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
    前記第３のエピタキシャル半導体層及び前記第３の領域の前記半導体基板内に形成された前記第２導電型の第３のソース／ドレイン領域とを有する第３のトランジスタと、
    前記半導体基板の第４の領域に形成された前記第２導電型の第４のウェルと、
    前記第４のウェル中に形成され、前記第２導電型の第４の不純物層と、
    前記第４の不純物層上に形成され、前記第１のエピタキシャル半導体層とは膜厚の異なる第４のエピタキシャル半導体層と、
    前記第４のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と膜厚の異なる第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜上に形成された第４のゲート電極と、
    前記第４のエピタキシャル半導体層及び前記第４の領域の前記半導体基板内に形成された前記第１導電型の第４のソース／ドレイン領域とを有する第４のトランジスタと
    を有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１のエピタキシャル半導体層の膜厚は、前記第２のエピタキシャル半導体層の膜厚よりも厚く、
    前記第１の不純物層を形成する不純物の拡散速度は、前記第２の不純物層を形成する不純物の拡散速度よりも大きい
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第２の不純物層は、ボロン及び炭素を含む
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１の不純物層は、砒素を含む
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の不純物層は、ボロン及び炭素を含む
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  7. 前記第２の不純物層は、アンチモンを含む
    ことを特徴とする請求項１乃至３及び６のいずれか１項に記載の半導体装置。
  8. 半導体基板の第１の領域に、第１導電型の第１のウェルと、前記第１のウェル中の前記第１導電型の第１の不純物層とを形成する工程と、
    前記半導体基板の第２の領域に、前記第１導電型とは異なる第２導電型の第２のウェルと、前記第２のウェル中の前記第２導電型の第２の不純物層とを形成する工程と、
    前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
    前記半導体層上に、前記第１の領域を覆い、前記第２の領域を露出するマスクを形成する工程と、
    前記マスクを用いて、前記第２の領域の前記半導体層の一部を除去する工程と、
    前記除去する工程の後、前記第１の領域を取り囲む第１の素子分離膜および前記第２の領域を取り囲む第２の素子分離膜を形成する工程と、
    前記マスクを除去した後、前記第１の領域の前記半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  9. 前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第３の領域に前記第１導電型の第３のウェルと、前記第３のウェル中の前記第１導電型の第３の不純物層とを形成する工程と、前記半導体基板の第４の領域に前記第２導電型の第４の不純物層を形成する工程とを更に有し、
    前記マスクを形成する工程では、前記半導体層上に、前記第１の領域及び前記第３の領域を露出し、前記第２の領域及び前記第４の領域を覆う前記マスクを形成し、
    前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第３の領域及び前記第４の領域の前記半導体層の一部を更に除去し、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記第３の領域の前記半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を、前記第４の領域の前記半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第４のゲート絶縁膜を、更に形成し、
    前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３のゲート絶縁膜上に第３のゲート電極を、前記第４のゲート絶縁膜上に第４のゲート電極を、更に形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 半導体基板の第１の領域に、第１導電型の第１のウェルと形成する工程と、
    前記第１のウェル中に前記第１導電型の第１の不純物層を形成する工程と、
    前記第１の不純物層が形成された前記半導体基板上に、第１の半導体層をエピタキシャル成長する工程と、
    前記第１の半導体層が形成された前記半導体基板の第２の領域に、前記第１の導電型とは異なる第２導電型の第２のウェルと形成する工程と、
    前記第２のウェル中に、前記第２導電型の第２の不純物層を形成する工程と、
    前記第１の不純物層、前記第２の不純物層及び前記第１の半導体層が形成された前記半導体基板上に、第２の半導体層をエピタキシャル成長する工程と、
    前記第２の半導体層をエピタキシャル成長した後、前記第１の領域を取り囲む第１の素子分離膜および前記第２の領域を取り囲む第２の素子分離膜を形成する工程と、
    前記第１の領域の前記第２の半導体層上に第１のゲート絶縁膜を形成し、前記第２の領域の前記第２の半導体層上に第１のゲート絶縁膜と膜厚の等しい第２のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 前記第１の半導体層をエピタキシャル成長する工程の後、前記第２の半導体層をエピタキシャル成長する工程の前に、前記半導体基板の第３の領域に前記第１導電型の第３のウェルと、前記第３のウェル中の前記第１導電型の第３の不純物層とを形成する工程と、前記半導体基板の第４の領域に前記第２導電型の第４のウェルと、前記第４のウェル中の前記第２導電型の第４の不純物層とを形成する工程とを更に有し、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記第３の領域の前記第２の半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を、前記第４の領域の前記第２の半導体層上に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも厚い第４のゲート絶縁膜を、更に形成し、
    前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３のゲート絶縁膜上に第３のゲート電極を、前記第４のゲート絶縁膜上に第４のゲート電極を、更に形成する
    ことを特徴とする請求項１０記載の半導体装置の製造方法。
JP2011047764A 2011-03-04 2011-03-04 半導体装置及びその製造方法 Expired - Fee Related JP5772068B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011047764A JP5772068B2 (ja) 2011-03-04 2011-03-04 半導体装置及びその製造方法
US13/343,078 US8704311B2 (en) 2011-03-04 2012-01-04 Semiconductor device having epitaxial semiconductor layer above impurity layer
CN201210048152.XA CN102655150B (zh) 2011-03-04 2012-02-24 半导体器件以及半导体器件的制造方法
US14/188,132 US8916431B2 (en) 2011-03-04 2014-02-24 Semiconductor device having epitaxial semiconductor layer above impurity layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011047764A JP5772068B2 (ja) 2011-03-04 2011-03-04 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012186281A JP2012186281A (ja) 2012-09-27
JP5772068B2 true JP5772068B2 (ja) 2015-09-02

Family

ID=46730748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011047764A Expired - Fee Related JP5772068B2 (ja) 2011-03-04 2011-03-04 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US8704311B2 (ja)
JP (1) JP5772068B2 (ja)
CN (1) CN102655150B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
JP5605134B2 (ja) * 2010-09-30 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5956809B2 (ja) 2012-04-09 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6024354B2 (ja) * 2012-10-02 2016-11-16 富士通セミコンダクター株式会社 半導体集積回路装置及びその製造方法
JP2014207361A (ja) * 2013-04-15 2014-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR102081225B1 (ko) * 2013-04-23 2020-02-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
FR3006806A1 (fr) * 2013-06-07 2014-12-12 St Microelectronics Sa Procede de formation de composants sur une couche de silicium-germanium
JP6076224B2 (ja) * 2013-09-05 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102155511B1 (ko) * 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN106328504B (zh) * 2015-06-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6304410B2 (ja) * 2017-01-26 2018-04-04 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02105454A (ja) * 1988-10-14 1990-04-18 Olympus Optical Co Ltd 相補形ｍｏｓｆｅｔの製造方法
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
JPH1187530A (ja) * 1997-09-03 1999-03-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11214533A (ja) * 1998-01-29 1999-08-06 Nec Corp 半導体装置の製造方法
JPH11317458A (ja) * 1998-05-07 1999-11-16 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000031481A (ja) * 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
JP2000243958A (ja) 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
DE19940362A1 (de) * 1999-08-25 2001-04-12 Infineon Technologies Ag MOS-Transistor und Verfahren zu dessen Herstellung
US20020052083A1 (en) * 2000-10-26 2002-05-02 Xin Zhang Cost effective split-gate process that can independently optimize the low voltage(LV) and high voltage (HV) transistors to minimize reverse short channel effects
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
US6743652B2 (en) * 2002-02-01 2004-06-01 Stmicroelectronics, Inc. Method for making an integrated circuit device including photodiodes
AU2002357376A1 (en) * 2002-03-28 2003-10-13 Advanced Micro Devices, Inc. Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
KR100414736B1 (ko) * 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
US6936506B1 (en) * 2003-05-22 2005-08-30 Advanced Micro Devices, Inc. Strained-silicon devices with different silicon thicknesses
DE10358047A1 (de) * 2003-12-05 2005-06-30 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Komplementäre Bipolar-Halbleitervorrichtung
JP4604637B2 (ja) * 2004-10-07 2011-01-05 ソニー株式会社 半導体装置および半導体装置の製造方法
US7226833B2 (en) * 2004-10-29 2007-06-05 Freescale Semiconductor, Inc. Semiconductor device structure and method therefor
JP4860183B2 (ja) * 2005-05-24 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7432149B2 (en) * 2005-06-23 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS on SOI substrates with hybrid crystal orientations
US7268400B2 (en) * 2006-01-26 2007-09-11 International Business Machines Corporation Triple-well CMOS devices with increased latch-up immunity and methods of fabricating same
CN100483665C (zh) * 2006-02-20 2009-04-29 中芯国际集成电路制造(上海)有限公司 半导体隔离结构及其形成方法
US7449389B2 (en) * 2006-10-27 2008-11-11 Infineon Technologies Ag Method for fabricating a semiconductor structure
US7749829B2 (en) * 2007-05-01 2010-07-06 Freescale Semiconductor, Inc. Step height reduction between SOI and EPI for DSO and BOS integration
US7855111B2 (en) * 2007-06-11 2010-12-21 Texas Instruments Incorporated Border region defect reduction in hybrid orientation technology (HOT) direct silicon bonded (DSB) substrates
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US7892908B2 (en) * 2007-12-24 2011-02-22 Texas Instruments Incorporated Integration scheme for changing crystal orientation in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
US7943451B2 (en) * 2007-12-24 2011-05-17 Texas Instruments Incorporated Integration scheme for reducing border region morphology in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
JP5173582B2 (ja) * 2008-05-19 2013-04-03 株式会社東芝 半導体装置
US8252649B2 (en) * 2008-12-22 2012-08-28 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
US7893502B2 (en) * 2009-05-14 2011-02-22 International Business Machines Corporation Threshold voltage improvement employing fluorine implantation and adjustment oxide layer
US8114739B2 (en) * 2009-09-28 2012-02-14 Freescale Semiconductor, Inc. Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US8530286B2 (en) * 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8237197B2 (en) * 2010-07-07 2012-08-07 International Business Machines Corporation Asymmetric channel MOSFET
US8614128B1 (en) * 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning

Also Published As

Publication number Publication date
US8916431B2 (en) 2014-12-23
US20120223391A1 (en) 2012-09-06
CN102655150A (zh) 2012-09-05
CN102655150B (zh) 2015-05-27
US20140179072A1 (en) 2014-06-26
JP2012186281A (ja) 2012-09-27
US8704311B2 (en) 2014-04-22

Similar Documents

Publication Publication Date Title
JP5772068B2 (ja) 半導体装置及びその製造方法
JP5630185B2 (ja) 半導体装置及びその製造方法
JP5605134B2 (ja) 半導体装置及びその製造方法
JP5286701B2 (ja) 半導体装置および半導体装置の製造方法
JP5728444B2 (ja) 半導体装置およびその製造方法
US10411112B2 (en) Semiconductor device with silicon layer containing carbon
US8735237B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
JP5125036B2 (ja) 半導体装置の製造方法
US20100078735A1 (en) Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions
JP5870478B2 (ja) 半導体装置の製造方法
JP5578001B2 (ja) 半導体装置の製造方法
JP5821174B2 (ja) 半導体装置の製造方法
JP2011138886A (ja) 半導体装置及びその製造方法
TWI626678B (zh) 用於類比應用之高增益電晶體
JP2008066548A (ja) 半導体装置および半導体装置の製造方法
JP5854104B2 (ja) 半導体装置
JP4770353B2 (ja) 半導体装置の製造方法
JP2010004056A (ja) 半導体装置の製造方法
KR20050056616A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131030

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150615

R150 Certificate of patent or registration of utility model

Ref document number: 5772068

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees