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JP5768309B2 - 電荷積分法を用いたマルチリニアイメージセンサ - Google Patents

電荷積分法を用いたマルチリニアイメージセンサ Download PDF

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JP5768309B2
JP5768309B2 JP2012542457A JP2012542457A JP5768309B2 JP 5768309 B2 JP5768309 B2 JP 5768309B2 JP 2012542457 A JP2012542457 A JP 2012542457A JP 2012542457 A JP2012542457 A JP 2012542457A JP 5768309 B2 JP5768309 B2 JP 5768309B2
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Description

本発明は、リニアTDI(時間遅延積分)イメージセンサ(またはTDIセンサ)に関し、このセンサでは、観測シーンの点列からなるイメージは、センサの前でシーンをスクロールする際に、そのシーンの同じ行を連続的に観測することにより、いくつかの感光行ごとに撮影された連続イメージを追加することによって再構築される。
これらのセンサは、例えば、スキャナで使用される。これらのセンサは、いくつかの平行な感光画素行からなるリニアアレイを備える。さまざまな行の制御回路のシーケンス(露光時間の制御、次いで、光生成電荷の読み出し制御)は、シーンとセンサとの間の相対スクロールに対して同期化され、その結果、センサのすべての行が、観測されたシーンと同じ行を連続的に捉えることができる。次いで、それぞれの行で生成された信号は、観測された行のそれぞれの点に対して点ごとに追加される。
一定の露光時間において、センサの感度は、行数Nに比例して改善され、あるいは、一定の感度において、露光時間は、Nで除することができる。この数値Nは、例えば、産業用制御への応用もしくは宇宙基盤の地球観測に対しては16または32であり、医学への応用(歯科、マンモグラフィなど)に対しては60〜100行でさえあり得る。
信号対雑音比は、センサの行数Nの平方根に比例して改善される。
さらに、同じアレイにおける画素の感度の不均一性および画素の暗電流の不均一性は、さまざまな行から信号を追加した結果を平均化することによって低減される。
CCD(電荷結合素子)センサでは、信号を点ごとに追加する動作は、単に、シーンとセンサとの間の相対動作と同期させて、その前の画素行で生成され蓄積された電荷を画素行に転送させることによって達成される。最終の画素行では、観測されたイメージ行のN倍に生成された電荷が蓄積され、読み出すことができる。
通常のCCDイメージセンサ技術は比較的高価であり、高い供給電圧を使用し、かなりの量のエネルギーを消費する。この技術は、隣接し、互いに重なり合うポリシリコンゲートの使用に基づく。
以来、イメージセンサ技術は、トランジスタベースのアクティブな画素センサへと移行し、そのセンサは一般にCMOS(相補型金属酸化膜半導体)技術を使用して製造されるため、今後は便宜上、CMOSセンサと呼ばれる。これらのCMOSセンサでは、もはや電荷を1行ごとに読み出し回路またはレジスタまで転送することはなく、代わりに、トランジスタベースのアクティブな画素が光生成電荷を収集し、それを電圧または電流に直接変換する。したがって、センサのさまざまな行は、その行で受信された照射光を表す電圧または電流を連続的に供給する。これらの構造では、これらの電流または電圧の印加における雑音は避けられない。したがって、時間遅延積分電荷センサを生産することは難しい。しかし、製造技術は簡素であり、消費電力が少なく、使用電圧も低い。
しかし、TDI CMOSセンサを製造する試みが行われている。
特に、連続的に受け取った電流が積分され、こうして、列におけるいくつかの画素から受け取った電荷が全く同一のコンデンサ内に蓄積される、スイッチトキャパシタへの試みが行われている米国特許6 906 749号明細書、国際公開01/26382号パンフレット)。
また、画素行からの信号をデジタル値に変換し、連続したN行の全く同一のj段目の画素に相当する数値を蓄積するj段目の蓄積レジスタ内にあるその行のj段目の画素に相当するデジタル値を加算することも提案されている(特許FR2 906 080号明細書)。
特許FR2 906 081号明細書では、ある行の画素のフォトダイオードに、その前の行の画素の出力電圧を印加し、その前の画素の電荷をそこへコピーした後で、フォトダイオードを絶縁して、光から得られる新しい電荷を積分することが提案されていた。したがって、積分時間の終了時には、フォトダイオードは、その前の行に対応する電荷と新しく積分された電荷の合計を含む。しかし、この動作は、信号対雑音比を低減する転送雑音を生じさせる。
最終的に、画素における電荷蓄積を使用する解決策が、例えば、米国特許出願公開2008/0217661号明細書で提案されている。それらの解決策は、CMOS技術を使用してイメージセンサを製造するために厳密に必要とされるものよりも複雑な技術を使用するか、あるいは、電荷の転送中に損失を引き起こす。
したがって、通例のCCD技術より簡素な技術を使用することによってリニアTDIセンサを製造する試みは未だ満足のいく結果を得ていない。
本発明の目的は、電荷転送構造の原理に従って動作するが、CMOS技術回路に適合する技術、特に、従来のCCD技術のようにゲートレベルが重なり合う、二重ではなく、単一の多結晶シリコンゲートレベルのみを使用する技術を使用してセンサを製造するためのより有利な解決策を提供することである。
本発明によれば、時間遅延積分モードで動作する電荷転送イメージセンサであって、センサは、さまざまな行の同じ段の画素におけるイメージの点によって生成された電荷を加算することによって、全く同一のイメージ行を観測する代わりに、いくつかの画素行を使用することを目的として、隣接するN行のP画素を備え、同じ段の隣接する画素はそれぞれ、少なくとも1つのフォトダイオードと、フォトダイオードに隣接する1つの転送ゲートとを交互に備え、フォトダイオードは、第1の導電型(実際には、p型)の共通の基準領域を備え、そこには反対の導電型(n型)の個別の領域が形成され、その領域自体は、第1の導電型(p型)の個別の表面領域で覆われる、イメージセンサにおいて、転送ゲートの両側に位置する2つのフォトダイオードの表面領域は、互いに電気的に絶縁され、共通の基準領域からも電気的に絶縁されること、およびセンサは、これらの領域に、互いに異なり周期的に変化する電位をもたらす手段を備えることを特徴とする、イメージセンサを提供する。
本明細書で引用される電気的な絶縁は、無限の抵抗による完全な絶縁ではない。すなわち、隣接するフォトダイオードの表面領域に対して共通の基準領域が一般的な電位レベルを課すことなく、電荷を転送する役割を果たすよう、これらの表面領域に異なる電位をもたらすことができるほど十分に抵抗性のある領域を使用することが可能である。
実際には、この電気的な絶縁は、主に以下の絶縁によりもたらされる。
− 列方向の絶縁:ゲートの真下に位置し第1の導電型の表面領域に隣接する低濃度にドープされた半導体領域では、ゲートに印加された電位のためにキャリアが空乏化する。したがって、これらの領域は、抵抗性が高く、共通の基準領域(一般的な共通の電位を有する)の空乏化されていない部分から表面領域を電気的に絶縁する(小さなリーク電流があったとしても)。また、その際、これらの領域は、隣接するフォトダイオードの表面領域も互いに絶縁する。
− 列間の絶縁:列間に第1の導電型(pまたはp++型)の高濃度にドープされた領域がある場合、第2の導電型(n型)の領域は、これらの高濃度にドープされた領域と共通(p型)の基準層との間に配置され、その結果、フォトダイオードの表面領域は、これらの高濃度にドープされた領域を介してこの基準層に接続されることはない。
先行技術では、フォトダイオードの表面領域は、高濃度にドープされた(p型)領域によって、共通(p型)の基準領域に電気的に接続され、それらの表面領域の電位は、基準領域の電位と異なってはならない。したがって、互いに異なる電位を表面領域にもたらすことは不可能である。
さまざまなフォトダイオードを分離する転送ゲートの真下に形成される電位障壁レベルを制御することによって、そして同時に、フォトダイオードの表面領域の電位を制御することによって、シーケンス回路を用いて、周期的に以下を行うことが可能である。
− その中に電荷を蓄積するため、第1のフォトダイオードの真下に電位井戸を形成する。
− 同時に、第2のフォトダイオードによって生成される電荷が第1のフォトダイオードに流れ込むように、第1のフォトダイオードに隣接する第2のフォトダイオードの電位井戸の底部を上げる。
− 次に、第1のフォトダイオードからすべての電荷を第2のフォトダイオードに流入する。
− 次いで、サイクルを再開するが、そこでは、既に電荷を受け取った第2のフォトダイオードが、別の画素行に属する別のフォトダイオードに対して、第1のフォトダイオードとしての機能を果たす。
画素行の構成は、すべての画素行が同一信号によって制御される以下のようなものであることが好ましい。第1の行と最終の行との間の中間にある段の行の画素は、連続的に、画素行の方向に垂直な方向に、高さが変化する電位障壁を確立させる第1の転送ゲートと、第1のゲートに隣接する第1のフォトダイオードと、高さが変化する電位障壁を確立させる第2の転送ゲートと、第2のゲートに隣接し、かつ次の行の画素の第1のゲートに隣接する第2のフォトダイオードとを備える。シーケンス手段は、電荷積分および転送サイクル中に、異なる可変電位を第1および第2のフォトダイオードの表面領域に印加するため、ならびに、そのサイクル中に、異なる可変電位を転送ゲートに印加するために提供される。
好ましくは、シーケンス手段は、フォトダイオードとすべての行のゲートに、以下の4つの連続した段階
− 画素の第1のフォトダイオードにおいて光によって生成された電荷が、第1のフォトダイオードによって蓄積される一方で、第2のフォトダイオードにおいて光によって生成された電荷が、第2のゲートの真下を通ることによって、第2のフォトダイオードから第1のフォトダイオードに流れ込み、第1のフォトダイオードにおいて蓄積する、第1の積分段階、
− 第1のフォトダイオードにおいて蓄積された電荷が、第2のフォトダイオードに転送される、第1の転送段階、
− 第2のフォトダイオードにおいて光によって生成された電荷が、第2のフォトダイオードによって蓄積される一方で、次の行の画素の第1のフォトダイオードにおいて光によって生成された電荷が、次の行の画素の第1の転送ゲートの真下を通ることによって、第2のフォトダイオードに流れ込み、第2のフォトダイオードにおいて蓄積する、第2の積分段階、ならびに
− 第2のフォトダイオードにおいて蓄積された電荷が、次の行の画素の第1の転送ゲートの真下を通ることによって、次の行の画素の第1のフォトダイオードに転送される、第2の転送段階
において周期的に変化する電位を印加するよう設計される。
特定の一実施形態では、第1の転送段階と第2の積分段階中に第2のフォトダイオードの表面領域に印加される電位はそれぞれ、第2の積分段階中よりも第1の転送段階中において、より深い電位井戸を、第2のフォトダイオードの真下に形成するよう選択される。そして、第2の転送段階と第1の積分段階それぞれの第1のフォトダイオードも同じである。この場合、好ましくは、第1の積分段階中よりも第1の転送段階中において、第2の転送ゲートの真下の電位障壁を低くするように選択される。同様に、第2の積分段階中よりも第2の転送段階中において、第1の転送ゲートの真下の電位障壁を低くするように選択される。
全く同一の行のさまざまな画素は、以下の領域
− 第1の導電型を有するようドープされたフォトダイオードの表面領域に隣接するが、これらの表面領域より高濃度にドープされた、第1の導電型の絶縁領域、ならびに
− 第1の導電型の共通の基準領域から第1の導電型の絶縁領域を完全に絶縁した、第2の導電型の絶縁領域
の重畳から形成されることが好ましい領域を絶縁することによって分離される。
第1の導電型の絶縁領域は、フォトダイオードの表面領域に接触し、その表面領域に所望の制御電位を伝達する役割を果たし得る。
本発明の他の特徴および利点は、添付の図面を参照して、以下の詳細な説明を読み進むにつれて明らかとなろう。
本発明によるマルチリニア感光センサの構造を、行方向に垂直に示す断面図である。 型、n型、p型およびp++型の導電層の重畳に対する、半導体内部の電位プロファイルを示す図である。 さまざまな積分および転送段階において、電位井戸および電位障壁とともに、半導体内に生成された電位を示す図である。 センサの制御信号のタイミング図である。 センサを画素行に平行に示す断面図および対応する内部電位を示す図である。 異なる型p/n/p/p++でドープされた構造における内部電位を示す図である。 全く同一の行の画素間の横方向の分離を示す上面図である。 傾斜形状のフォトダイオードが隣接するフォトダイオードに容易に電荷を転送する状態を示す、別の上面図である。 全く同一の行の画素間の絶縁領域に付随し得るアンチブルーミング(anti−blooming)構造を示す図である。 N番目の画素行後の読み出し回路を示す図である。
図1の断面図は、隣接するN行のP画素を備え、TDIモードでアレイを動作することを意図する、イメージセンサアレイにおける、全く同一の列のいくつかの連続的な画素を示す。j段目(j=1〜N)のそれぞれの行は、行方向に垂直な方向のアレイに対するイメージの同期スキャン中に、全く同一のイメージ行を連続的に読み出す。さまざまな行の同じi段目(i=1〜P)の画素の電荷は、全く同一のイメージ点の観測に相当し、これらの電荷は、1行のみがイメージを捉えた場合よりも大きな信号(それぞれの画素行の所与の露光時間に対する)を得るために蓄積され、信号対雑音比を改善する。
本質的には、1列内のj段目およびj+1段目の画素PおよびPj+1それぞれが示されている。
画素は半導体基板10で形成され、その上部は低濃度にドープされたエピタキシャル半導体層12である。この例において、基板は高濃度にドープされたp++型であり、エピタキシャル層はp型である。エピタキシャル層がn型の場合は、今から定義するすべての導電型ならびにフォトダイオードおよびゲートに印加される電位の符号を逆にする必要がある。原理上の基板は、エピタキシャル層と同じ導電型を有するが、反対の導電型であってもよい。
列には、フォトダイオードと電荷転送ゲートが交互に含まれる。フォトダイオードと隣接ゲートからなる群は、すべての画素を同相にするために画素が制御される半画素または逆相にするために隣接する画素が制御される全画素のいずれかを形成すると見なすことができる。以下では、フォトダイオードおよび隣接ゲートは半画素を形成し、センサのすべての画素は同じ制御信号を受信すると見なされる。
したがって、それぞれの画素は、2つのフォトダイオードPH1、PH2と、フォトダイオードに隣接する2つの電荷転送制御ゲートG1、G2とを備える。図1において、フォトダイオードおよびゲートは、画素PおよびPj+1に対してそれぞれ、添え字jおよびj+1が割り当てられる。ゲートは、多結晶シリコンゲートであり、薄い絶縁層(酸化ケイ素または窒化物)によってエピタキシャル層12から絶縁される。フォトダイオードは、積層からなり、p型のエピタキシャル層12(すべての画素のすべてのフォトダイオードに対する共通の基準層)と、2つの転送ゲート間でエピタキシャル層に拡散されたn型の個別の領域14と、エピタキシャル層よりも高濃度にドープされ、個別の領域14を覆うp型の個別の表面領域16とを備える。照射光によって生成された電子は、n型の領域とp型のエピタキシャル層との間のp−n接合部で形成される電位井戸内に蓄積することが可能である。
より正確には、j段目の画素は、列方向に並列に、図1において左から右に、以下の要素を備える。
− 第1の転送ゲートG1
− 第1のフォトダイオードPH1
− 第2の転送ゲートG2
− 第2のフォトダイオードPH2
画素Pの第2のフォトダイオードの直後には、次の画素Pj+1の第1の転送ゲートが続き、同様に、画素Pの第1の転送ゲートの直前には、前の画素Pj−1の第2のフォトダイオードがある。
第1および第2の転送ゲートG1およびG2すべてに対する制御信号は、これらのゲートに印加される可変電位信号PhiG1およびPhiG2である。フォトダイオードPH1およびPH2に対する制御信号は、対応するフォトダイオードのp型の表面領域16に印加される可変電位信号PhiP1およびPhiP2である。これらの信号は、シーケンス回路(図示せず)によって生成される。フォトダイオードへのこれらの信号の供給を可能にする方法について、以下でさらに理解されよう。
TDIモードで動作する場合、電荷転送の方向は、印加される電位に依存する。ここでは、左から右への転送のみが検討されるが、本発明によるセンサの構造は、その方向が自由に有利に選択されることを可能にする。アレイの行に対するイメージの動作は、同期化されなければならず、選択された転送方向と一致するものでなければならない。
フォトダイオードのp型の表面への可変電位の印加により、このフォトダイオードのn型の領域とエピタキシャル層との間の接合部の近くに、深さが変化する電位井戸が形成される。図2は、この効果を説明する。この図は、フォトダイオードを形成するp/n/p/p++型の半導体構造内部(光生成電荷を有さない)の電位プロファイルを示す。ゼロに等しいと見なされる基準電位は、p++型の基板の電位である。図2において下方向きのx軸は、p型の表面領域から離れてp++型の基板へ向かうにつれて、深さが増すことを示す。y軸は、検討される深さでの最大電位Vを示す。3つの曲線A、B、Cが示される。曲線Aは、その表面領域を0ボルトの電圧に設定した場合の電位プロファイルを示す。このプロファイルは、n型の領域とp型のエピタキシャル層との間の接合部辺りに正の電位ピーク(電子用の電位井戸)を有する。正の電位がp型の表面領域に印加される場合(曲線B)、印加される電位の増加に伴い電位井戸は深くなる。負の電位が表面領域に印加される場合(曲線C)、印加される電位の低減に伴い電位井戸の深さは低減される。
さらに、転送ゲートの下では、電位障壁が形成され、ゲートに印加される電位の低減に伴いその高さは増加する。ゲートに印加される電位は、フォトダイオードにおける電荷の蓄積が所望されるか、あるいは、フォトダイオードの一方もしくは他方への電荷の転送が所望されるかどうかに基づいて、フォトダイオードにおいて形成される電位井戸のレベルに応じて選択される。
最終的に、全く同一の列のさまざまなフォトダイオードの表面領域16は、互いに電気的に絶縁され、その結果、異なる電位をもたらし、こうして電荷を転送することができる。これは、リーク電流があってもよいという意味では完全な絶縁である必要はない。絶縁は、特に、p型の共通の基準層から表面領域16を電気的に分離し、その結果、先行技術において見られた実例のように、この層の電位がp型の表面領域の電位と等しくならないようにすることにある。この電気的な絶縁または分離は以下のように得られる。
− 全く同一の列の2つのフォトダイオード間では、絶縁は、ゲートの真下に位置する半導体領域の空乏化によって得られ、これらの半導体領域は、低濃度にドープされ、キャリアが空乏化される場合は抵抗性が高くなり、表面領域16がエピタキシャル層12に直接接触することを防ぐ。
− フォトダイオードの真下では、領域16の絶縁は、n型の領域14を介して達成される。
− 最終的に、全く同一の行のフォトダイオード間では、全く同一の行のすべての表面領域に同じ電位をもたらすことができるため、いかなる絶縁も必要とされないことが理解されよう。しかし、列間に配置され得る高濃度にドープされた領域を拡散する際、これらの領域をエピタキシャル層に直接接続しないように注意を払う必要がある。この点については、後の記載でより詳しく説明される。
ゲートG1およびG2の真下に位置する半導体領域は、エピタキシャル層の一部であり、エピタキシャル層と同じようにドープされるか、または、ゲートの真下の導通のために閾値電圧の調整が所望される場合は、やや高濃度にドープされる。しかし、いかなる場合も、ドーピングは、空乏化される際にこれらの領域の抵抗性が非常に高くなるほど十分に弱いものである。最大許容ドーピングは、許容されるリーク電流に依存する。ゲートに印加される電位は、領域16の深さと少なくとも等しい深さで空乏化が起こるほど十分に低いものである。
本発明は、これらのパラメータを使用して、フォトダイオードにおける電荷の蓄積を制御し、その後、これらの電荷を転送し、全く同一の列のさまざまなフォトダイオードの電荷を加算する。
ある行の画素から次の行の同じ段の画素への転送の完全なサイクルに対する動作は、概して以下の通りである。
− 第1の積分時間の間、第1のフォトダイオードPH1のp型の領域に印加される電位は、これらのフォトダイオードにおいて光によって生成される電荷が蓄積する電位井戸を形成するのに十分に高い電位である。この高電位は、ゼロに等しいものであってもよい(図2の曲線Aを参照)。これらの電荷は、このフォトダイオードに既に存在する、その前の電荷転送サイクルから得られた電荷に追加される。同時に、第2のフォトダイオードPH2に印加される電位は、低い電位であり、第2のフォトダイオードにおける電荷の蓄積を防ぐ。さらに、フォトダイオードPH2を同じ画素の第1のフォトダイオードPH1から分離するゲートG2の電位は、電荷がこの第2のダイオードから第1のフォトダイオードへ流れ込むことができるほど十分に高い。次の画素のゲートG1j+1の電位は、これに反して、電位障壁を形成するほど十分に低く、電荷が第2のフォトダイオードPH2から次の画素Pj+1へ通過することを防ぐ。この結果、フォトダイオードは、サイクルの開始時点で既に存在する電荷に加えて、その画素の2つのフォトダイオードにおいて光によって生成されるすべての電荷を蓄積する。
− 第1の積分時間の終了時には、ゲートおよびフォトダイオードの電位は、すべての電荷をその画素の第1のフォトダイオードからその画素の第2のフォトダイオードへ確実に転送するために変更される。
− 第2の積分時間の間、第1と第2のフォトダイオードの役割を逆にすると、第2のフォトダイオードPH2の電位は、これらのフォトダイオードにおいて光によって生成される電荷が蓄積する電位井戸を形成するのに十分に高い電位である(ここでも同様に0ボルトが十分であり得る)。同時に、第1のフォトダイオードPH1に印加される電位は、低い電位であり、電位井戸の形成を防ぐ。さらに、フォトダイオードPH2を次の画素の第1のフォトダイオードPH1j+1から分離するゲートG1j+1の電位は、電荷がこの次の第1のフォトダイオードから第2のフォトダイオードPH2へ流れ込むことができるほど十分に高く、その画素のゲートG2の電位は、電位障壁を形成するほど十分に低く、電荷が第2のフォトダイオードPH2から第1のフォトダイオードPH1へ通過することを防ぎ、電荷が第1のフォトダイオードPH1から第2のフォトダイオードへ通過することを防ぐ。この結果、画素Pの第2のフォトダイオードは、それ自体の電荷および次の画素Pj+1の第1のフォトダイオードの電荷を蓄積する。
− 第2の積分時間の終了時には、ゲートおよびフォトダイオードの電位は、すべての電荷を第2のフォトダイオードPH2から次の画素の第1のフォトダイオードPH1j+1へ確実に転送するために変更される。したがって、このフォトダイオードPH1j+1は、この時点で、3つの構成要素、すなわち、第1の積分時間の前にフォトダイオードPH1によって前もって蓄積された電荷と、第1の積分時間の間にダイオードPH1およびPH2によって蓄積された電荷と、第2の積分時間の間にフォトダイオードPH2およびPH1j+1によって蓄積された電荷との合計である電荷を受け取る。
次いで、2回の電荷積分および2回の電荷転送の新しいサイクルを再開することができる。サイクルは、N段目の最終の画素において積分した後、イメージ行の停止がアレイによって観測されると終了する。全く同一のイメージ行のN個の読取値によってそれぞれの列に蓄積された電荷は、N番目のサイクルの第2の積分時間の終了時に、第2のフォトダイオードにおいて利用可能であり、読み出すことができる。
図3は、本発明による画素構造の真下を概略的に示し、ゲートおよびフォトダイオードの表面領域に印加される電位の関数としてのエピタキシャル層12における電位の図を示す。電位井戸およびその側面に位置する障壁を示すため、最も低い負の電位は上部に、より高い正の電位は底部に示す。
第1の積分段階中(上側の図)は、第1のフォトダイオードに印加される電位PhiP1は、ゼロ電位であり、深い電位井戸を形成する。第2のフォトダイオードに印加される電位PhiP2は、負の電位(ここでは−1.2ボルト)であり、半導体において、第1のフォトダイオードの真下に存在する電位井戸の底部よりも明確に低い電位を生成する。2つの転送ゲートG1およびG2には、低い電位PhiG1およびPhiG2がもたらされ、第1のフォトダイオードの真下に存在する電位井戸を封鎖する電位障壁を形成する。これらの障壁の高さは異なる。ゲートG1の真下では、障壁は、第2のフォトダイオード(第2のフォトダイオードによって生成される電荷を保持)の真下にPhiP2によって生成された電位よりもわずかに高い。ゲートG2の真下では、障壁は、これに反して、この電位よりも低い。したがって、第2のフォトダイオードにおいて光によって生成された電子は、蓄積することも次の画素へ転送することもできず、したがって、第1のフォトダイオードへ転送することのみ可能である。この例では、この結果を得るため、0ボルトの電位が第1の転送ゲートG1に印加され、0.5ボルトの正の電位が第2の転送ゲートG2に印加される。しかし、印加される電位はさまざまな半導体もしくは絶縁層の深さおよびドーピングレベルに依存することを理解されたい。
この第1の積分時間の終了時には、電位は、2つの工程で電荷を転送するために以下の方法で変更される。第1の転送工程では、第2のフォトダイオードのp型の表面領域には、ゼロ電位がもたらされ(PhiP2=0)、半導体における電位を低くし(図3の上から2番目の図)、この位置に(空の)電位井戸を形成する。第2の工程(図3の3番目の図)では、第1のフォトダイオードの真下に依然として存在する電位井戸の底部のレベルは、第1のゲートG1の真下の電位と第2のゲートG2の真下の電位との間の中間電位まで上昇させる。この例では、第2のフォトダイオードに印加される電位PhiP2は、まず0ボルト(第1の工程)にされ、次いで、第1のフォトダイオードに印加される電位PhiP1は、−1.2ボルト(第2の工程)にされる。第1のフォトダイオードの真下の井戸に前もって保存された電荷は、第2のフォトダイオードの真下の電位井戸にのみ転送することができる。第1のフォトダイオードに蓄積された電荷は第2のフォトダイオードへ完全に転送される。
この第1の積分時間および第1の電荷転送は、ある行から次の行への転送の半サイクルを形成する。第2の半サイクルは、第1の半サイクルと同一であるが、第1および第2のフォトダイオードならびに第1および第2のゲートの役割は逆になる。まず、第2の積分時間(図3の4番目の図)および第2の電荷転送がある。第2の積分時間の間、画素PH2の第2のフォトダイオードにおいて光によって生成される電荷が、このフォトダイオードにおいて蓄積される一方で、次の画素Pj+1の第1のフォトダイオードPH1j+1において光によって生成される電荷が、画素Pの第2のフォトダイオードPH2へ転送される。
第2の積分時間の終了時には、第2の電荷転送(図示せず)は、第1の電荷転送と同一であるが、2つのフォトダイオードの役割および2つの転送ゲートの役割は逆に実行される。第2の電荷転送では、現行の画素Pの第2のフォトダイオードに保存されたすべての電荷を次の画素Pj+1の第1のフォトダイオードに転送する。
この第2の転送は、1サイクルの終わりを示す。画素Pj+1の第1のフォトダイオードは、この時点で、すべての画素P〜Pによるイメージ点の読み出しの間に蓄積された電荷の合計を含み、画素Pj+1による同じイメージ点の読み出しから得られた電荷は、次のサイクルに追加される。
印加される電位の方向により、左から右への電荷の漸進的な転送は可能になるが、積分段階と転送段階中の両方においてゲートG1およびG2に印加される電位を系統的に逆にすることによって、右から左への電荷の転送も可能になることに留意すべきである。
図3で示される例示的な電位井戸および電位障壁レベルでは、2回の積分の間の、第1の電荷転送の時点での第2のフォトダイオードの真下の電位は、積分の間の電位井戸の底部のレベルと同一であると見なされる。しかし、変形形態として、電位井戸は、転送される電荷を受け取るフォトダイオードの表面領域に、ゼロ電位の代わりに、正の電位を印加することによって、転送の間はわずかに深くすることができる(この転送を加速するため)。
さらに、この場合、この転送を制御するゲートの真下の電位障壁は、第2の電荷転送工程の間、一時的に低くすることもできる(一方、図3の場合では、ゲートG2に印加された電位は、第2の積分が開始されるまでそのまま同じである)。
図4は、2回の積分時間および2回の転送のサイクル中にフォトダイオードに印加される制御電位の1つの可能なタイミング図である。この図は、第1の積分時間(PhiP1=0、PhiP2は負の値、PhiG1=0、PhiG2は正の値)、第1の転送の第1の工程(PhiP2はゼロまたは正の値さえ通過する)、第1の転送の第2の工程(PhiP1は負の値になり、PhiG2はそのまま同じであり得るか、または、好ましくはPhiP2が正の値になった場合のみ増加し得る)、第2の積分時間(PhiP1とPhiP2は第1の積分時間とは逆に転換され、PhiG1とPhiG2もまた逆に転換される)ならびに第2の転送時間の2つの工程(PhiP1とPhiP2は第1の転送時間とは逆に転換され、PhiG1とPhiG2もまた逆に転換される)を示す。
図5は、アレイの行に平行な方向の構造の断面図を示し、i−1段目、i段目およびi+1段目の3つの並列した列を見ることができる。全く同一の行のフォトダイオードは絶縁構造によって分離され、その絶縁構造はp++型の拡散部20を備え、その各々はn型の領域22を覆い、その領域はフォトダイオードのn型の領域より深くてもよいが、フォトダイオードのn型の領域とは隣接したままである。領域20に割り当てられている用語「p++型」は、これらの領域20がp型の表面領域16より高濃度にドープされていることを意味することを理解されたい。これらの絶縁構造は、以下の2つの役割を果たす。
− 一方では、これらの構造は、電位障壁を形成することによって、異なる列の隣接するフォトダイオードの電位井戸を互いに分離し、ある列の画素の電荷が別の列の隣接する画素の電荷と混ざり合うことを防ぐ。
− 他方では、これらの構造は、フォトダイオードのp型の表面領域と接触し、これらの表面領域に所望の電位を印加することを可能にする。
領域20は、領域22によってエピタキシャル層から完全に絶縁される。実際に、これらの領域がp型のエピタキシャル層と接触すれば、全く許容されないリーク電流を生成することなく、異なる電位をさまざまなフォトダイオードのp型の表面領域に印加することが不可能となる。
その結果、領域20は、フォトダイオードのp型の表面領域に直接隣接するが、さらに、領域20は、フォトダイオードのn型の領域によって側面にそって完全に囲まれ、領域20の下方部分は、n型の領域22によって囲い込まれている。それらの領域は、p型のエピタキシャル層12の空乏化されていない部分とは隣接しない(しかし、ゲートの真下のエピタキシャル層12とは隣接するが、ここでは、この層は空乏化されているため抵抗性が高い)。
全く同一の行の隣接するフォトダイオードすべてには共通の電位PhiP1(第1のフォトダイオードPH1の場合)またはPhiP2(第2のフォトダイオードの場合)が印加されるため、行方向に隣接するフォトダイオードの表面領域16を電気的に絶縁する必要はないことに留意すべきである。
電気接点24は、p++型の領域20上に形成される(全く同一の行のp++型の領域は、この行のp型の領域16を介して電気的に接触しているため、それらの領域すべてに形成する必要はない)。接点24は、図5の断面の平面内にある必要はないが、便宜上、この図において示されている。
電位PhiP1およびPhiP2は、接点24を介して印加され、その結果、p型の表面領域16上にその領域特有の接点を設ける必要はない。原理上、それらの領域は浅く、したがって、金属接点を受け入れるにはあまり適していない。
フォトダイオードのp型の表面領域およびp++型の絶縁領域20には同じ電位がもたらされるが、半導体内部の電位プロファイルは、フォトダイオードにおいて、全く同一の行のフォトダイオード間の絶縁構造におけるものと同じではない。保存された電荷が近隣の列のフォトダイオード間を通過することを防ぐ電位障壁を形成する必要がある。これを実現するには、絶縁構造20、22およびフォトダイオードにおけるものとは異なる、半導体におけるドーピングプロファイルを作成する必要がある。領域22における不純物濃度に対する領域20における不純物濃度の割合が大幅に増加した場合(フォトダイオードの領域16および14における濃度の割合と比較して)、領域22とエピタキシャル層との間の接合部辺りに形成される電位井戸の深さは大幅に低減される。次いで、フォトダイオードの真下に形成された比較的深い電位井戸は、絶縁領域の真下に形成された非常に浅い電位井戸に接する。これは、図5の下部に示されているものなどの電位障壁が、2つの隣接するフォトダイオードの真下に形成された電位井戸を分離する一方で、電位を領域16に印加する動作は領域20を介して行われるため、領域20および16に印加される電位は同じであることを意味する。実際には、領域22におけるドーピングは領域14におけるものと同じであるが、領域20におけるドーピングは領域16におけるものより高い(好ましくは、領域20の深さは領域16の深さより大きい)。
図6では、異なるドーピングプロファイルを使用してこの電位障壁が得られた理由についてさらに詳細に説明する。
図6は、図2のように描かれているが、2つの異なるドーピングプロファイル、すなわち、フォトダイオードの真下のプロファイル(図6A)および絶縁領域20の真下のプロファイル(図6B)に対する、ならびに、p型の領域16および20に印加された全く同一の電位(ここではゼロ電位)に対する、光生成電荷を有さない半導体内部の電位プロファイルを示す。深さを示すx軸は下方向きであり、電位を示すy軸は右向きである。所与の深さでは、電荷を有さないフォトダイオードにおける電位は常に、隣接する絶縁領域における電位より高く、その結果、電位井戸は、負の電荷で満たされる一方で、電荷の流入を阻止する電位障壁が側面に位置されたままとすることができる。
図7は、i段目およびi+1段目の2つの近隣の列に属する、全く同一の行Lまたはj段目の2つの隣接する画素の上面図を示す。それぞれのフォトダイオードは、第1の画素に対してはPH1i,jおよびPH2i,j、ならびに第2の画素に対してはPH1i+1,jおよびPH2i+1,jで示される。全く同一の行の画素間のp型の絶縁領域は基準20で示され、フォトダイオードのp型の領域に電位PhiP1およびPhiP2を印加するため、電気接点24はこれらの領域上に形成される。接点は、電位PhiP1を第1のフォトダイオードに伝達し、電位PhiP2を第2のフォトダイオードに伝達するアルミニウム線(図示せず)に接続されてもよい。第2のフォトダイオードから第1のフォトダイオードを分離するゲートG1およびG2は、画素行の全長に沿って延在する。これらのゲートにもまた、複数の場所に分配された接点が設けられ、これらの場所では、接点は、必要な電位PhiG1およびPhiG2をこれらのゲートに伝達するアルミニウム導体(図示せず)に接続することができる。
図8は、あるフォトダイオードから別のフォトダイオードへの電荷の転送がより容易に行われるように、フォトダイオードの表面の幾何学的な形状が変更される実施形態を示す。すなわち、2つのフォトダイオード間の転送ゲートの幅を制限するため、隣接するフォトダイオードの方に向いているフォトダイオードの角部を斜めにする。その結果、絶縁領域20はフレア状になる。
図9は、絶縁領域20に位置する、アンチブルーミングデバイスが提供される改善法を示す。全く同一のアンチブルーミング構造は、領域20によって分離される2つの隣接する画素に役立ち得る。構造は、好ましくは、中央のn型の領域を備え、前記領域は、ドレインを形成し、前記領域に正の供給電位をもたらすことができるドレイン接点で覆われる。このドレインは、側面全体がp型の領域20によって囲まれている。絶縁された制御ゲートは、フォトダイオードからドレインに至る空間を覆う。このゲートに印加される電位の調整により、ブルーミング閾値が定義され、それに応じて、フォトダイオードにおいて生成された電荷がドレインに転送され、除去される。アンチブルーミング構造に対して、すべての行を全体的に制御するよりもむしろ、行ごとに(または行の群ごとでさえ)制御することが可能であるが、その理由は、さまざまな行またはさまざまな行の群のアンチブルーミングゲートに異なる電位を印加することが可能なためである。これにより、特に、画像取り込み動作に効果的に使用される電荷蓄積行の数をN未満の数値N’に制限することが可能になる。これを実現するには、使用されることのない第1の行のアンチブルーミングゲートの電位を増加することで十分であり、その結果、これらの行のフォトダイオードにおいて生成された電荷は、フォトダイオードにおいて蓄積される代わりに、アンチブルーミングドレインに系統的に転送され、他の行のみが電荷を蓄積する。
半導体基板10がn++型であり、p型のエピタキシャル層を伴っていた場合、アンチブルーミング手段は異なるものとなる。すなわち、n++型の基板は、横方向のn型の領域の代わりに、垂直のアンチブルーミングドレインとして使用されることになり、アンチブルーミング閾値は、調整可能なバイアスをエピタキシャル層に印加することによって調整されることになる。
図10は、画素列の終わりに位置する電荷読み出し段階の可能な構成(列方向の断面図)を示す。その列の最終の画素Pが示され、その後には読み出し段階CLが続く。読み出し段階では、好ましくは、n型の浮遊拡散部40(フォトダイオードの拡散部と類似しているが、p型の表面領域で覆われていない)と、読み出しトランジスタ42およびドレイン44からなるリセットトランジスタ(正の基準電位Vrefで)と、ドレイン44から浮遊拡散部40を分離する絶縁されたゲート46とを備える。N段目の行における最終の電荷積分工程が終了すると、画素Pの第2のフォトダイオードに含まれる電荷は、まるでN+1番目の画素が画素Pの後にあるかのように電位PhiG1によって制御され得る最終ゲート48を介して浮遊拡散部40に転送される。
上記では、画素の2つのフォトダイオードが、幾何学、エリアおよび表面領域のドーピングにおいて同一であると見なされたが、これは、強制的なものではない。
本発明によるセンサは、表面照射型でも裏面照射型でもよい。

Claims (11)

  1. 時間遅延積分モードで動作する電荷転送イメージセンサであって
    前記イメージセンサは、隣接するN行の画素行を備え、各行がそれぞれi段(iは1からP)を有するP個の画素を有し、i段の隣接する画素は、フォトダイオード(PH1、PH2)と、前記フォトダイオードのそれぞれに隣接する転送ゲート(G1、G2)とを交互に備え、前記2つのフォトダイオードは、第1の導電型の共通の基準領域(12)を備え、行の同じi段の画素におけるイメージの点によって生成された電荷を加算することによって、読み取り対象の行を観測する代わりに、いくつかの画素行を使用し、
    前記2つのフォトダイオードは、第1の導電型の共通の基準領域(12)を備え、そこには反対の導電型の個別の領域(14)が形成され、その領域自体は、前記第1の導電型の個別の表面領域(16)で覆われる、イメージセンサにおいて、転送ゲートの両側に位置する2つのフォトダイオードの前記表面領域(16)は、互いに電気的に絶縁され、前記共通の基準領域からも電気的に絶縁されること、および前記イメージセンサは、これらの領域に、互いに異なりかつ周期的に変化する電位をもたらす手段を備えることを特徴とする、イメージセンサ。
  2. 前記ゲートおよび前記フォトダイオードに電位を周期的に印加するためのシーケンス回路を備え、
    前記シーケンス回路は、1つのサイクルにおいて、
    − その中に電荷を蓄積するため、第1のフォトダイオードの真下に電位井戸を形成し、
    − 同時に、第2のフォトダイオードによって生成される電荷が前記第1のフォトダイオードに流れ込むように、前記第1のフォトダイオードの隣の前記第2のフォトダイオードの前記電位井戸の底部を上げ、
    − 次に、前記第1のフォトダイオードからすべての電荷を前記第2のフォトダイオードに流入し、
    前記シーケンス回路は、次の同じサイクルにおいて、
    −前記第1のフォトダイオードから既に電荷を受け取った前記第2のフォトダイオードが、次の画素行に属する第3のフォトダイオードに対して、第1のフォトダイオードとしての機能を果たす
    ことを特徴とする、請求項1に記載のイメージセンサ。
  3. 第1の行と最終の行との間の中間にある段の行の画素は、連続的に、前記画素行の方向に垂直な方向に、高さが変化する電位障壁を確立させる第1の転送ゲート(G1)と、前記第1のゲートに隣接する第1のフォトダイオード(PH1)と、高さが変化する電位障壁を確立させる第2の転送ゲート(G2)と、前記第2のゲートに隣接し、かつ次の行の画素の前記第1のゲートに隣接する第2のフォトダイオード(PH2)とを備えることを特徴とする、請求項2に記載のイメージセンサ。
  4. 前記シーケンス回路は、前記フォトダイオードとすべての前記行の前記ゲートに、以下の4つの連続した段階
    − 画素の前記第1のフォトダイオードにおいて光によって生成された電荷が、前記第1のフォトダイオードによって蓄積される一方で、前記第2のフォトダイオードにおいて光によって生成された電荷が、前記第2のゲートの真下を通ることによって、前記第2のフォトダイオードから前記第1のフォトダイオードに流れ込み、前記第1のフォトダイオードにおいて蓄積する、第1の積分段階、
    − 前記第1のフォトダイオードにおいて蓄積された電荷が、前記第2のフォトダイオードに転送される、第1の転送段階、
    − 前記第2のフォトダイオードにおいて光によって生成された電荷が、前記第2のフォトダイオードによって蓄積される一方で、次の行の画素の前記第1のフォトダイオードにおいて光によって生成された電荷が、前記次の行の画素の前記第1の転送ゲートの真下を通ることによって、前記第2のフォトダイオードに流れ込み、前記第2のフォトダイオードにおいて蓄積する、第2の積分段階、ならびに
    − 前記第2のフォトダイオードにおいて蓄積された電荷が、前記次の行の画素の前記第1の転送ゲートの真下を通ることによって、前記次の行の画素の前記第1のフォトダイオードに転送される、第2の転送段階
    において周期的に変化する電位を印加するよう設計されることを特徴とする、請求項3に記載のイメージセンサ。
  5. 前記第1の転送段階と前記第2の積分段階で前記第2のフォトダイオードの前記表面領域に印加される電位はそれぞれ、前記第2の積分段階中よりも前記第1の転送段階中において、より深い電位井戸を前記第2のフォトダイオードの真下に形成するよう選択されることを特徴とする、請求項4に記載のイメージセンサ
  6. 前記第2の転送ゲートに印加される電位は、前記第1の積分段階中よりも前記第1の転送段階中において、前記第2の転送ゲートの真下の前記電位障壁を低くするように選択されることを特徴とする、請求項5に記載のイメージセンサ
  7. 全く同一の行の隣接画素のフォトダイオードは、以下の領域
    − 前記フォトダイオードの前記表面領域(16)に隣接するが、これらの表面領域より高濃度にドープされた、前記第1の導電型の第1絶縁領域(20)、ならびに
    − 前記第1の導電型の前記絶縁領域の真下に位置し、前記第1の導電型の前記共通の基準領域から前記第1の導電型の前記絶縁領域を完全に分離した、前記第2の導電型の第2絶縁領域(22)
    の重畳を含む絶縁構造によって分離されることを特徴とする、請求項1〜6のいずれか一項に記載のイメージセンサ
  8. 前記第2の導電型の前記第2絶縁領域における不純物濃度に対する前記第1の導電型の前記第1絶縁領域における不純物濃度の割合が、フォトダイオードの前記第2の導電型の前記個別の領域における不純物濃度に対する前記表面領域における不純物濃度の割合よりも高く、その結果、前記絶縁構造において形成された前記電位井戸が、前記フォトダイオードにおいて形成されたものより浅いことを特徴とする、請求項7に記載のイメージセンサ
  9. 電気接点は、前記表面領域(16)に電位を伝達するため、前記第1の導電型の前記絶縁領域(20)上に設けられることを特徴とする、請求項7または8に記載のイメージセンサ
  10. 前記第1の導電型の前記絶縁領域における第2の導電型のドレインと、前記フォトダイオードから前記ドレインに至る空間を覆う制御ゲートとを備えるアンチブルーミング構造を備えることを特徴とする、請求項7〜9のいずれか一項に記載のイメージセンサ
  11. 2つのフォトダイオード間の前記転送ゲートの幅を制限するため、隣接するフォトダイオードの方に向いている前記フォトダイオードの角部を斜めにすることを特徴とする、請求項7〜10のいずれか一項に記載のイメージセンサ
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