JPH1166841A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速でメモリセルへのアクセスを行なうこと
ができ、また効率的にメモリセルを選択することのでき
る多バンク同期型半導体記憶装置を提供する。 【解決手段】 複数のメモリバンク（ＭＢ０〜ＭＢ３）
を、バンク選択信号発生回路（５）からのバンク選択信
号により活性化されてメモリセルの選択が行なわれる。
モード設定回路（４）は、特殊動作モードが指定された
とき、このバンク選択信号発生回路からのバンク選択信
号をすべて活性状態とし、メモリバンクすべてを同時に
活性／非活性状態へ駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に複数のバンクを有するマルチバンク半導体記
憶装置に関する。より特定的には、この発明は動作モー
ドがコマンドの形でクロック信号に同期して与えられる
マルチバンク同期型半導体記憶装置に関する。

【０００２】

【従来の技術】高速でデータを伝送して、プロセサの処
理速度とメモリの処理速度の差を小さくするために、た
とえばシステムクロックである外部クロック信号に同期
してデータの入出力を行なう同期型半導体記憶装置が用
いられることが多くなってきている。

【０００３】図３９は、従来の同期型半導体記憶装置の
データ読出時の動作を示すタイミングチャート図であ
る。以下、図３９を参照して、従来の同期型半導体記憶
装置のデータ読出動作について説明する。この同期型半
導体記憶装置においては、動作モード指示は、コマンド
の形で与えられる。コマンドは、クロック信号ＣＬＫの
たとえば立上がりエッジにおける外部制御信号（および
アドレス信号ビットを含む場合もある）の状態の組合せ
により与えられる。

【０００４】図３９において、クロックサイクル♯０の
クロック信号ＣＬＫの立上がりエッジにおいて、チップ
セレクト信号／ＣＳおよびロウアドレスストローブ信号
／ＲＡＳをＬレベルに設定し、コラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥをＨ
レベルに設定する。この状態は、アクティブコマンドと
呼ばれ、アレイ活性化が指定される。ここで、アレイ活
性化は、メモリセルアレイにおけるワード線の選択、こ
の選択ワード線に接続されるメモリセルデータのセンス
アンプによる検知、増幅およびラッチまでの動作が行な
われた状態を示す。このアクティブコマンドが与えられ
ると、そのときに与えられたアドレス信号ＡＤをロウア
ドレス信号として内部で行選択動作が行なわれ、このア
ドレス指定された行に対応するワード線が選択されて、
選択メモリセルのデータの検知、増幅およびラッチが行
なわれる。

【０００５】標準ＤＲＡＭにおけるＲＡＳ−ＣＡＳ遅延
時間が経過すると、列選択動作が可能になる。図３９に
おいて、クロックサイクル♯２において、クロック信号
ＣＬＫの立上がりエッジにおいてチップセレクト信号／
ＣＳおよびコラムアドレスストローブ信号／ＣＡＳをＬ
レベルに設定し、ロウアドレスストローブ信号／ＲＡＳ
およびライトイネーブル信号／ＷＥをＨレベルに設定す
る。この状態は、リードコマンドと呼ばれ、データ読出
が指定される。このリードコマンドが与えられると、そ
のときのアドレス信号ＡＤを列アドレス信号Ｙとして列
選択動作が行なわれ、この選択列上のメモリセルデータ
が読出される。同期型半導体記憶装置においては、ＣＡ
Ｓレイテンシと呼ばれる期間が存在し、リードコマンド
が与えられてから有効データが確定状態となる期間が定
められる。図３９においては、ＣＡＳレイテンシが２の
場合を示す。したがってクロックサイクル♯４にクロッ
ク信号ＣＬＫの立上がりエッジにおいて、最初の読出デ
ータＱ０が確定状態となる。

【０００６】内部においては、バーストアドレスカウン
タと呼ばれるアドレス発生器が、このリードコマンドが
与えられたときのアドレスを先頭アドレスとして各サイ
クルごとに所定のシーケンスで列アドレスを変化させて
列選択動作を行なう。したがって、以降クロックサイク
ル♯５、♯６、および♯７においてデータＱ１、Ｑ２お
よびＱ３が出力される。１つのリードコマンドが与えら
れたときに連続的に読出すことのできるデータの数をバ
ースト長と呼ぶ。したがって図３９においてはバースト
長が４の場合のデータ読出動作が示される。

【０００７】クロックサイクル♯７において、クロック
信号ＣＬＫの立上がりエッジにおいて、チップセレクト
信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよ
びライトイネーブル信号／ＷＥをＬレベルに設定し、コ
ラムアドレスストローブ信号／ＣＡＳをＨレベルに設定
する。この状態は、プリチャージコマンドと呼ばれ、活
性状態にあったアレイが非活性状態へ駆動される。した
がって選択状態のワード線が非選択状態へ駆動され、ま
たメモリセルデータをラッチしていたセンスアンプが非
活性状態となり、また各列のビット線は所定のプリチャ
ージ電位に復帰する。

【０００８】このプリチャージコマンドは、最後のバー
スト長データが読出されるときのクロックサイクルより
ＣＡＳレイテンシ前のサイクルよりも早いタイミングで
与えることはできない。メモリセルデータが読出される
前に、アレイが非活性状態となるためである。しかしな
がら、アレイがプリチャージ状態に復帰しても、内部の
データ読出回路はバースト長データを転送することがで
きる（内部読出回路は、行系回路と独立に動作し、バー
スト長データを順次転送する）。

【０００９】上述のように、クロック信号ＣＬＫの立上
がりエッジにおける外部信号の状態の組合せにより動作
モードを指定し、クロック信号に同期してデータの入出
力を行なうことにより、各制御信号のスキューを考慮し
て内部動作タイミングを決定する必要がなく、内部動作
開始タイミングを早くすることができ、高速アクセスが
可能となる。また、データは、クロック信号ＣＬＫに同
期して出力確定状態となるため、外部装置をこのクロッ
ク信号ＣＬＫの立上がりエッジでデータをサンプリング
することにより、クロック信号ＣＬＫの速度と同じ速度
でデータの読出を行なうことができ、高速データ転送が
可能となる。

【００１０】図４０は、従来の同期型半導体記憶装置の
データ書込時の動作を示すタイミングチャート図であ
る。以下、図４０を参照して、データ書込動作について
説明する。図４０において、クロックサイクル♯０にお
いてアクティブコマンドを与え、アレイを活性状態へ駆
動する。次いで、クロックサイクル♯２において、クロ
ック信号ＣＬＫの立上がりエッジでチップセレクト信号
／ＣＳ、コラムアドレスストローブ信号／ＣＡＳおよび
ライトイネーブル信号／ＷＥをＬレベルに設定し、ロウ
アドレスストローブ信号／ＲＡＳをＨレベルに設定す
る。この状態はライトコマンドと呼ばれ、データの書込
が指定される。ライトコマンドが与えられると、そのと
きに与えられたアドレス信号ＡＤを列アドレス信号とし
てメモリセルの列選択動作が行なわれる。このデータ書
込時においては、ライトコマンドと同時に書込データが
与えられ、このクロックサイクル♯２において与えられ
たデータＤ０がこの同期型半導体記憶装置内部に取込ま
れる。以降、順次クロックサイクル♯３、♯４および♯
５において書込データＤ１、Ｄ２およびＤ３が書込まれ
る。このデータ書込時においても、内部でバーストアド
レス発生器が動作してバーストアドレスを生成して順次
列選択動作を行ない、これらの書込データＤ０〜Ｄ３は
内部で所定のシーケンスで順次選択メモリセル列に書込
まれる。

【００１１】データ書込が完了すると、クロックサイク
ル♯６の立上がりエッジにおいてプリチャージコマンド
を与え、アレイを非活性状態へ駆動する。このデータ書
込時においても、プリチャージコマンドは、バースト長
データの書込完了後、読出時のＣＡＳレイテンシに対応
する期間が経過するまでは与えることはできない。この
データ書込時においても、１つのライトコマンドにより
連続的に書込むことのできるデータの数をバースト長と
呼ぶ。すなわち、バースト長は、リードコマンドまたは
ライトコマンドのようなデータ書込／読出を示すアクセ
スコマンドが与えられたときに、連続的にアクセスする
ことのできるデータの数を示す。

【００１２】このデータ書込時においても、書込データ
はクロック信号に同期して半導体記憶装置内部に取込ま
れている。したがって、データ書込は、クロック信号Ｃ
ＬＫと同じ速さで行なうことができ、高速書込が可能と
なる。

【００１３】上述のように、同期型半導体記憶装置にお
いては、クロック信号に同期して外部信号の取込および
読出データの出力を行なっており、高速データ転送を実
現することが可能である。しかしながら、この同期型半
導体記憶装置において、アレイが１つしか存在しない場
合、ページ切換（別のワード線を選択する）の場合に
は、一旦プリチャージコマンドを与えアレイを非活性状
態とした後再びアクティブコマンドを与えることによ
り、新たなページ（ワード線）を選択状態へ駆動する必
要がある。したがって、この状態においては、データ転
送を行なうことができず、高速アクセスが損なわれる。
そこで、このようなページ切換時などにおけるアクセス
中断を防止するために、同期型半導体記憶装置内部に各
々が互いに独立に活性状態／非活性状態へ駆動すること
のできる複数のバンクを設け、これらのバンクを所定の
シーケンスで順次活性化および非活性化することによ
り、外部でこのプリチャージ時間を隠して、高速アクセ
スが可能となる。以下、このバンク構成の同期型半導体
記憶装置の動作について説明する。

【００１４】図４１は、同期型半導体記憶装置の全体の
構成を概略的に示す図である。この図４１において、同
期型半導体記憶装置は複数のバンクＢＫ０〜ＢＫｎを含
む。これらのバンクＢＫ０〜ＢＫｎそれぞれに対応し
て、バンク制御回路ＢＣＴ０〜ＢＣＴｎが設けられる。
これらのバンク制御回路ＢＣＴ０〜ＢＣＴｎはバンクア
ドレスバッファＢＡＢからのバンクアドレス信号ＢＡと
制御入力バッファＣＩＢからの動作モード指示信号を受
ける。制御入力バッファＣＩＢは、制御信号／ＣＳ、／
ＷＥ、／ＣＡＳおよび／ＲＡＳを受ける。バンクＢＫ０
〜ＢＫｎは、共通に入出力回路ＩＯＢに結合される。

【００１５】バンク制御回路ＢＣＴ０〜ＢＣＴｎの各々
は、バンクアドレスバッファＢＡＢからのバンクアドレ
ス信号が対応のバンクを指定するときに活性化され、制
御入力バッファＣＡＢから与えられる動作モード指示信
号に従って対応のバンクの動作を制御する。これらのバ
ンク制御回路ＢＣＴ０〜ＢＣＴｎの活性／非活性はバン
クアドレスバッファＢＡＢからのバンクアドレス信号に
より指定されるため、これらのバンク制御回路ＢＣＴ０
〜ＢＣＴｎは、互いに独立に、対応のバンクＢＫ０〜Ｂ
Ｋｎを活性／非活性状態へ駆動することができる。ここ
で、バンクＢＫ０〜ＢＫｎは、行列状に配列される複数
のメモリセルを有する。

【００１６】次にこの図４１に示す複数のバンクを有す
る半導体記憶装置の動作シーケンスの一例を図４２を参
照して説明する。図４２においては、データ読出時の動
作が示されており、バースト長が４、ＣＡＳレイテンシ
が４である。

【００１７】クロックサイクル♯０においてアクティブ
コマンドが与えられ、アドレス信号ＡＤ（図４１には示
さず）のバンクアドレス信号に従ってバンク活性化動作
が行なわれる。このアクティブコマンドと同時に与えら
れたバンクアドレス信号ＢＡは、バンクＢＫ０を指定し
ており、バンク制御回路ＢＣＴ０がバンクＢＫ０を活性
化する。

【００１８】クロックサイクル♯２においてリードコマ
ンドが与えられ、そのときに与えられるアドレスを列ア
ドレス信号（Ｙ）として列選択動作が行なわれる。この
とき、バンクアドレス信号ＢＡがバンクＢＫ０を指定し
ており、バンク制御回路ＢＣＴ０がバンクＢＫ０の対応
のメモリセルを選択して入出力回路ＩＯＢに接続し、バ
ンクＢＫ０の選択メモリセルのデータを入出力回路ＩＯ
Ｂへ伝達する。ＣＡＳレイテンシが２であるため、クロ
ックサイクル♯４におけるクロック信号ＣＬＫの立上が
りエッジで、このバンクＢＫ０から読出されたデータが
確定状態となる。バースト長が４であり、このバンクＢ
Ｋ０からのデータＱ０、Ｑ１、Ｑ２およびＱ３が順次読
出される。

【００１９】クロックサイクル♯４において、再びアク
ティブコマンドが与えられ、バンクアドレスＢＡはバン
クＢＫ１を指定する。これにより、バンク制御回路ＢＣ
Ｔ１が活性化され、制御入力バッファＣＩＢからのアク
ティブコマンドに従ってバンクＢＫ１を活性化する。

【００２０】クロックサイクル♯６のクロック信号ＣＬ
Ｋの立上がりエッジにおいてバンクＢＫ１を指定するバ
ンクアドレスとともにリードコマンドが与えられる。こ
れにより、バンク制御回路ＢＣＴ１がバンクＢＫ１のメ
モリセルを選択し、該選択メモリセルのデータを読出
す。バンクＢＫ１からのデータは、２クロックサイクル
後に確定状態となる。したがって、バンクＢＫ０からの
バースト長データが順次読出され、クロックサイクル♯
７において、バンクＢＫ０からのデータＱ３が読出され
ると、次のクロックサイクル♯８においては、バンクＢ
Ｋ１からのデータＱ０…が順次読出される。

【００２１】このデータ読出時において、クロックサイ
クル♯７においてプリチャージコマンドが与えられる。
このプリチャージコマンドとともに、バンクＢＫ０を指
定するバンクアドレスが与えられ、バンクＢＫ０のプリ
チャージが指示される。これにより、バンクＢＫ０が、
バンク制御回路ＢＣＴ０の制御の下に非活性状態とな
る。続いて、クロックサイクル♯８において、アクティ
ブコマンドが与えられ、そのときに与えられるバンクア
ドレスＢＡは、バンクＢＫ２を指定する。

【００２２】クロックサイクル♯１２のクロック信号Ｃ
ＬＫの立上がりエッジでリードコマンドとともにバンク
ＢＫ２を指定するバンクアドレスＢＡが与えられる。し
たがって、クロックサイクル♯１１において、バンクＢ
Ｋ１からのデータＱ３が読出された後、続いて次のバン
クＢＫ２からのデータが読出される。

【００２３】この図４２に示すように、複数のバンクを
所定の順序で活性／非活性化することにより、バンクの
プリチャージ時間を隠してデータの読出を行なうことが
でき、高速読出が可能となる。

【００２４】このバンクを順次所定のシーケンスで活性
化してメモリセルを選択するシーケンスは、データ書込
時においても同様であり、バンクを順次活性化して、ラ
イトコマンドを与えることにより、ページ切換時におい
ても、バンクの切換により対応することができ、連続的
にデータを書込むことができる。

【００２５】

【発明が解決しようとする課題】今、バンクＢＫ０〜Ｂ
Ｋｎとして、８個のバンクＢＫ０〜ＢＫ７が設けられて
おり、１つのバンクＢＫ０に対するデータ書込時にこれ
らのバンクを順次プリチャージする動作について説明す
る。ここでバースト長が８であり、ＣＡＳレイテンシが
３の場合について考える。また、プリチャージコマンド
が与えられてからそのバンクを活性化するためには３ク
ロックサイクル必要とするというＲＡＳプリチャージサ
イクルが３クロックサイクルの場合を考える。

【００２６】今、図４３において、クロックサイクル♯
１において、アクティブコマンドが与えられ、バンクＢ
Ｋ０が活性化される。

【００２７】クロックサイクル♯４において、ライトコ
マンドが与えられ、バンクＢＫ０に対するデータ書込が
指定され、このクロックサイクル♯４において与えられ
たデータＤ０がバンクＢＫ０に書込まれる。以降、クロ
ックサイクル♯５から♯１１において与えられる書込デ
ータＤ１〜Ｄ７が順次このバンクＢＫ０に書込まれる。

【００２８】一方、クロックサイクル♯５から♯１１に
おいて、プリチャージコマンドを与え、各クロックサイ
クルごとにバンクアドレスを変更してバンクＢＫ１〜Ｂ
Ｋ７を順次指定し、これらのバンクＢＫ１〜ＢＫ７を順
次プリチャージする。

【００２９】クロックサイクル♯１１において、バンク
ＢＫ０に対するデータ書込が完了し、またバンクＢＫ７
に対するプリチャージコマンドが与えられる。再び一旦
制御信号をすべてＨレベルに設定し、ＮＯＰ（ノーオペ
レーション）コマンドを設定する。これにより、同期型
半導体記憶装置においては、新たな動作は指定されな
い。

【００３０】クロックサイクル♯１３において、バンク
ＢＫ０に対するプリチャージコマンドが与えられる。こ
れにより、バンクＢＫ０においてはすべてのデータの書
込が完了し、続いてプリチャージが行なわれる。ＲＡＳ
プリチャージクロックサイクルが３であるため、クロッ
クサイクル♯１４において、バンクＢＫ７に対するアク
ティブコマンドを与えることができ、バンクＢＫ７が活
性化される。続いて、クロックサイクル♯１７において
バンクＢＫ０に対するアクティブコマンドが与えられ
る。以降この動作を繰返す。

【００３１】この図４３に示す動作シーケンスにおいて
は、データ書込マスクコマンド（ライトワードマスクコ
マンド）ＤＱＭは、Ｌレベルの非活性状態にあり、書込
データに対するマスクはかけられない。すなわち、与え
られた書込データＤ０〜Ｄ７はすべてバンクＢＫ０に書
込まれる。しかしながら、このようにプリチャージコマ
ンドとバンクアドレスとを用いて各クロックサイクルに
おいて１つずつバンクをプリチャージ状態へ復帰させる
場合、すべてのバンクを活性化するのに、長い時間を要
するという問題が生じる。

【００３２】図４４は、このデータ書込時の他の動作シ
ーケンスを示す図である。この図４４においても、バン
クＢＫ０へのバースト長８のデータ書込時において、他
のバンクを順次プリチャージする動作が示される。この
図４４においては、クロックサイクル♯７および♯１０
においてライトワードマスクコマンドが与えられ、信号
ＤＱＭがＨレベルとなり、このクロックサイクルにおけ
るデータワードに対する書込が禁止される。このライト
ワードマスクコマンドは、外部信号であるが１つのコマ
ンドであり、外部コントローラの負荷を軽減するため
に、同じサイクルにおいて２つのコマンドを同時に入力
するのは禁止されている。したがってライトワードコマ
ンドＤＱＭが活性状態となった場合、外部との制御信号
／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥは、ＮＯＰコ
マンド状態に設定される。したがって、この状態におい
て、単にデータ書込に対するマスクをかける処理が行な
われるだけである。

【００３３】すなわち、このクロックサイクル♯７およ
び♯１０においては、バンクに対するプリチャージコマ
ンドを印加することはできない。したがって、この図４
４に示す動作シーケンスにおいては、バンクＢＫ７は、
クロックサイクル♯１３においてプリチャージコマンド
が与えられてプリチャージされる。次のクロックサイク
ル♯１４においてバンクＢＫ０のプリチャージが指定さ
れる。ＲＡＳプリチャージサイクルは３クロックサイク
ルであり、クロックサイクル♯１６においてバンクＢＫ
７に対するアクティブコマンドを与えることができ、次
のクロックサイクル♯１７においてバンクＢＫ０に対す
るアクティブコマンドを与えることができる。

【００３４】したがって、このライトワードマスクを用
いる場合、そのクロックサイクルにおいてはアクティブ
コマンドまたはプリチャージコマンドなどのコマンドを
入力することができず、他のバンクに対し順次アクティ
ブコマンドおよびプリチャージコマンドを与えて、イン
ターリーブ態様で順次活性／非活性化して高速アクセス
を実現するということができなくなる。

【００３５】データ読出時においても、このコマンドＤ
ＱＭにより、リードワードマスクが指令されるため、同
様の問題が生じる。

【００３６】また、全バンクを同時にプリチャージする
全バンクプリチャージコマンドが同期型半導体記憶装置
においては準備されている。図４５に、この全バンクプ
リチャージコマンドを示す。すなわち、この全バンクプ
リチャージコマンドは、クロック信号ＣＬＫの立上がり
エッジで、チップセレクト信号／ＣＳ、ロウアドレスス
トローブ信号／ＲＡＳおよびライトイネーブル信号／Ｗ
ＥをＬレベルに設定し、コラムアドレスストローブ信号
／ＣＡＳおよび特定のアドレス信号ビットＡｄ１０をＨ
レベルに設定する。この場合においては、すべてのバン
クに対するプリチャージが指定される。アドレスビット
Ａｄ１０をＬレベルに設定すると、シングルバンクプリ
チャージコマンドが与えられ、そのときのバンクアドレ
スが特定するバンクのプリチャージが行なわれる。

【００３７】このような全バンクプリチャージコマンド
を用いた場合、全バンクは同時にプリチャージすること
ができる。しかしながら、全バンクを同時にプリチャー
ジした場合、各バンクを順次アクティブコマンドを用い
て活性化する必要があり、バンクをインターリーブ態様
で活性／非活性化して、データの書込／読出を行なうこ
とにより高速データ転送が可能となるというバンク構成
の利点が損なわれる。

【００３８】またバンクの数が増加して場合、これらの
バンクの活性／非活性化を順次行なってデータの書込／
読出を行なう必要がある。しかしながら、同期型半導体
記憶装置においては、データの読出時においては、ＣＡ
Ｓレイテンシおよびバースト長と呼ばれる条件が存在
し、またＲＡＳプリチャージサイクルおよび標準ＤＲＡ
ＭのＲＡＳ−ＣＡＳ遅延時間に相当するＲＡＳ−ＣＡＳ
遅延サイクル（アクティブコマンドが与えられてから次
にリード／ライトコマンドを与えるまでに必要とされる
時間）が存在する。したがって、これらの条件を満たし
て、数多くのバンクを周期的に活性／非活性化する場
合、その制御は極めて複雑となり、容易にインターリー
ブ態様で各バンクへアクセスすることができないという
欠点が生じる。

【００３９】特に、バンクの数が増加した場合、周期的
にアクティブコマンド、リード／ライトコマンド、およ
びプリチャージコマンドを与えて各バンクへ所定のシー
ケンスでアクセスする場合、各クロックサイクルにおい
てアクティブコマンド、リード／ライトコマンドおよび
プリチャージコマンドを与える場合、周期的なコマンド
の印加シーケンスを実現しようとする場合、ＣＡＳレイ
テンシ、バースト長、ＲＡＳプリチャージサイクルおよ
びＲＡＳ−ＣＡＳ遅延サイクルの条件により、１つのク
ロックサイクルにおいて、複数のコマンドを与えなけれ
ばならない事態が生じる場合も考えられ、このような場
合、そのコマンド印加シーケンスの規則性が損なわれ、
そのため、データアクセス制御の連続性が損なわれ、高
速転送を行なうことができなくなる。

【００４０】このような同期型半導体記憶装置において
は、信頼性を保証するため、製造工程においてさまざま
なテストが行なわれる。このようなテストにおいては、
データが正確に書込／読出されるか否かを判定するため
には、データの書込／読出を行なう必要がある。しかし
ながら、バンクの数が多くなった場合、上述のように、
インターリーブ態様で各バンクを順次所定のシーケンス
で活性化してデータの書込／読出を行なうための制御が
複雑となり、高速でデータの書込／読出を行なうことが
できなくなるという問題が生じる。特に、テストの場合
には、半導体記憶装置のすべてのメモリセルに対するデ
ータの書込／読出を行なう必要がある。したがって、上
述のような各バンクのインターリーブ態様を容易に実現
することができなくなる場合、高速でデータの書込／読
出を行なうことができず、テスト時間が長くなるという
問題が生じる。

【００４１】また、全バンクプリチャージコマンドを用
いてプリチャージを行なう場合、すべてのバンクがプリ
チャージ可能な状態になっている必要があり、この全バ
ンクプリチャージコマンドを印加するタイミングは、連
続データにおける最終データ読出前などの限られたタイ
ミングに限定され、この全バンクプリチャージコマンド
を用いて連続的なアクセスを実現するのは困難である。

【００４２】また、アクティブコマンドおよびリード／
ライトコマンドなどのメモリセル選択コマンドは、バン
クアドレス信号とともに用いられ、メモリセルを選択す
るバンクを特定してメモリセルの選択動作がその特定さ
れたバンク内で行なわれる。したがって、複数のバンク
に同時にアクセスするなどを行なうことができず、処理
内容によっては、使い勝手が悪いという問題があった。

【００４３】それゆえ、この発明の目的は、高速でコマ
ンドの衝突を伴うことなくメモリセルの選択およびデー
タアクセスを行なうことのできるマルチバンク同期型半
導体記憶装置を提供することである。

【００４４】この発明の他の目的は、高速でデータの書
込を行なうことのできるマルチバンク同期型半導体記憶
装置を提供することである。

【００４５】この発明のさらに他の目的は、テスト時間
が短縮されるマルチバンク同期型半導体記憶装置を提供
することである。

【００４６】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が互いに独立に活性状態および非活性状
態へ駆動することが可能な複数のバンクと、これら複数
のバンク各々に対応して設けられ、各々が活性化時対応
のバンクのメモリセル選択動作を行なうための複数のメ
モリセル選択手段と、動作モード指示信号とメモリセル
選択指示とに応答して、複数のメモリセル選択手段のう
ち２以上の所定数のバンクに対して設けられたメモリセ
ル選択手段を同時に活性化する制御手段を備える。

【００４７】請求項２に係る半導体記憶装置は、請求項
１の２以上の所定数のバンクが、複数のバンクのすべて
を含む。

【００４８】請求項３に係る半導体記憶装置は、請求項
１または２の装置において、メモリセル選択指示は選択
メモリセルのデータ読出を指示し、メモリセル選択手段
は、対応のバンクから複数のメモリセルのデータを同時
に読出し、さらに、動作モード指示信号とメモリセル選
択指示とに応答して、このメモリセル選択手段により選
択されて読出されたメモリセルのデータを圧縮して出力
する手段をさらに備える。

【００４９】請求項４に係る半導体記憶装置は、請求項
１の複数のバンク各々が行列状に配列される複数のメモ
リセルを有し、かつメモリセル選択指示は行選択を指示
し、制御手段は動作モード指示信号とメモリセル選択指
示と特殊モード指示とに応答して所定数のバンク各々に
おいて複数のワード線を同時に選択するようにメモリセ
ル選択手段を制御する手段を含む。

【００５０】請求項５に係る半導体記憶装置は、請求項
１または２の装置の複数のバンク各々が、行列状に配列
される複数のメモリセルを有する複数のアレイブロック
と、これら複数のアレイブロック各々に対応して設けら
れ、対応のアレイブロックとデータの授受を行なう複数
のローカルデータ線と、これら複数のアレイブロックに
共通に設けられて複数のローカルデータ線と選択的に電
気的に接続されるグローバルデータ線と、さらに、動作
モード指示に応答して複数のローカルデータ線各々を複
数のサブデータ線に分割する手段を備える。

【００５１】請求項６に係る半導体記憶装置は、請求項
５の装置においてメモリセル選択指示は、複数のアレイ
ブロックの列を選択する指示を含み、メモリセル選択手
段は与えられたアドレスに従って対応の列を選択する手
段を含み、制御手段は動作モード指示に応答して列選択
手段に各サブデータ線各々に対応して列を選択させるた
めの手段を含む。

【００５２】請求項７に係る半導体記憶装置は、請求項
１の装置がさらに、複数のバンクに共通に設けられる共
通データ線を備え、制御手段は、この動作モード指示に
応答して複数のバンクと共通データ線とを切離す手段を
備える。

【００５３】請求項８に係る半導体記憶装置は、請求項
５の装置がさらに、グローバルデータ線に対応して設け
られ、活性化時対応のグローバルデータ線上のデータを
増幅する複数のプリアンプ手段と、複数のバンク各々に
対応して設けられ、対応のバンクのプリアンプ手段の出
力データを伝達する複数の内部リードデータ線とを備
え、制御手段は、動作モード指示に応答してプリアンプ
手段と対応の内部リードデータ線とを切離す手段を備え
る。

【００５４】請求項９に係る半導体記憶装置は、請求項
３の選択手段が対応のバンクから同時に複数のメモリセ
ルを同時に選択してデータを読出す手段を含み、圧縮手
段は、各バンク各々に対応して設けられ、活性化時対応
のバンクから読出された複数のメモリセルデータを圧縮
して出力する複数の縮退回路を含み、これら複数の縮退
回路の出力は互いに異なるピン端子に並列に出力され
る。

【００５５】請求項１０に係る半導体記憶装置は、請求
項３の装置においてメモリセル選択手段は各バンクにお
いて複数のメモリセルを同時に選択する手段を含み、圧
縮手段は複数のバンク各々に対応して設けられる複数の
内部データ線と、これら複数の内部データ線とワイヤー
ド結合されて縮退データを伝達するデータ線とを含む。

【００５６】請求項１１に係る半導体記憶装置は、請求
項５の制御手段が動作モード指示に応答して複数のロー
カルデータ線とグローバルデータ線とを分離する手段を
含む。

【００５７】請求項１２に係る半導体記憶装置は、請求
項１の半導体記憶装置において複数のバンク各々が、各
々が行列状に配列される複数のメモリセルを有する複数
のアレイブロックと、これら複数のアレイブロック各々
に対応して設けられ、対応のアレイブロックとデータの
授受を行なう複数のローカルデータ線と、複数のアレイ
ブロックに共通に設けられ、対応の複数のローカルデー
タ線と選択的に電気的に接続されるグローバルデータ線
とを含む。この請求項１２に係る半導体記憶装置は、そ
の制御手段が動作モード指示に応答して複数のローカル
データ線とグローバルデータ線とを分離する手段を含
む。

【００５８】請求項１３に係る半導体記憶装置は、請求
項１１または１２の制御手段が、複数のバンク各々にお
いて同時に複数の行が選択されるようにメモリセル選択
手段を制御する手段を含む。

【００５９】動作モード指示信号が特定する動作モード
時においては、メモリセル選択指示が与えられると、複
数のバンクのうち所定数のバンクにおいて同時にメモリ
セルを選択している。したがって、複数のバンクを同時
に駆動することができ、コマンド印加シーケンスは考慮
する必要はなく、また、バンク個々に駆動してテストを
行なう場合に比べて、コマンドの衝突は生じず、テスト
時間を大幅に短縮することができる。また、テストデー
タ書込時においては、同時に選択状態へ駆動されたバン
クへ同時にテストデータを書込むことができ、テストデ
ータ書込時間を短縮することができる。また、テストデ
ータ読出時には、圧縮処理などの手法を用いることによ
り、同時に選択されたバンクからのデータを読出すこと
ができ、テストデータ読出に要する時間を短縮すること
ができる。

【００６０】また、通常のデータ処理においても、複数
のバンクに対し同時に同じデータを書込むことができ、
処理の柔軟性が高くなる。

【００６１】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、複数の互い
に独立に活性／非活性状態へ駆動することのできる複数
のメモリバンクを含む。図１においては、一例として、
４つのメモリバンクＭＢ０〜ＭＢ３が示される。これら
のメモリバンクＭＢ０〜ＭＢ３の各々は、行列状に配列
される複数のメモリセルを有するメモリアレイＭＡ０〜
ＭＡ３と、これらのメモリアレイのメモリセルの選択／
非選択ならびにデータの書込／読出を行なうためのバン
ク駆動制御回路ＢＤ０〜ＢＤ３を含む。

【００６２】半導体記憶装置は、さらに、外部からのた
とえばシステムクロックであるクロック信号ｅｘｔＣＬ
Ｋを受けて内部クロック信号ｉｎｔＣＬＫを生成するク
ロック入力バッファ１と、内部クロック信号ｉｎｔＣＬ
Ｋの立上がりエッジで外部からの制御信号／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳおよび／ＷＥを取込み内部制御信号を生
成する制御信号入力バッファ２と、内部クロック信号ｉ
ｎｔＣＬＫの立上がりエッジで外部からのアドレス信号
ＡＤおよびバンクアドレス信号ＢＡを取込み内部アドレ
ス信号ＡＤｉおよび内部バンクアドレス信号ＢＡｉを生
成するアドレス入力バッファ３と、制御信号入力バッフ
ァ２からの内部制御信号とアドレス入力バッファ３から
の内部アドレス信号ＡＤｉとを受けて、これらの受けた
信号が所定の状態のときに、特定動作モードが指定され
たことを示すモードセット指示信号（動作モード指示信
号）ＭＳを出力するモード設定回路４と、制御信号入力
バッファ２からの内部制御信号、アドレス入力バッファ
３からの内部バンクアドレス信号ＢＡｉおよびモード設
定回路４からのモードセット指示信号ＭＳとを受けて、
これらの内部制御信号の状態の組合せに従って、動作モ
ード指定信号を生成して、内部バンクアドレス信号ＢＡ
ｉが指定するバンクへ与えるバンク選択信号発生回路５
を含む。

【００６３】モード設定回路４からのモードセット指示
信号ＭＳが活性状態に設定されると、バンク選択信号発
生回路５は、アドレス入力バッファ３から与えられる内
部バンクアドレス信号ＢＡｉを無視し、メモリバンクＭ
Ｂ０〜ＭＢ３それぞれに対し、制御信号入力バッファ２
から与えられた制御信号の状態の組合せ、すなわちコマ
ンドに従った動作モード指定信号を与える。これによ
り、モードセット指示信号ＭＳの活性化時、メモリバン
クＭＢ０〜ＭＢ３が同時に活性／非活性状態へ駆動され
る。

【００６４】図１に示すようにモード設定回路４からの
モードセット指示信号ＭＳに従って、バンクアドレス信
号ＢＡｉを選択的に無効／有効状態と設定することによ
り、動作モードに応じて複数のバンクを同時に活性状態
とすることができる。次に、具体的な複数バンクの同時
活性化の動作について説明する前に各部の構成について
説明する。

【００６５】［クロック入力バッファ］図２（Ａ）は、
図１に示すクロック入力バッファ１の構成の一例を示す
図である。図２（Ａ）において、クロック入力バッファ
１は、外部からのクロック信号ｉｎｔＣＬＫを所定時間
遅延しかつ反転して出力する反転遅延回路１ａと、反転
遅延回路１ａの出力信号と外部からのクロック信号ｅｘ
ｔＣＬＫを受けるＮＡＮＤ回路１ｂと、ＮＡＮＤ回路１
ｂの出力信号を反転して内部クロック信号ｉｎｔＣＬＫ
を生成するインバータ１ｃを含む。反転遅延回路１ａ
は、たとえば奇数段のインバータで構成される。次に、
この図２（Ａ）に示すクロック入力バッファの動作を図
２（Ｂ）に示す信号波形図を参照して説明する。反転遅
延回路１ａは、遅延時間ｔｄを有している。外部クロッ
ク信号ｅｘｔＣＬＫがＨレベルに立上がると、このとき
反転遅延回路１ａの出力信号はＨレベルにあり、応じて
ＮＡＮＤ回路１ｂの出力信号がＬレベルとなり、インバ
ータ１ｃからの内部クロック信号ｉｎｔＣＬＫがＨレベ
ルに立上がる。遅延時間ｔｄが経過すると、反転遅延回
路１ａの出力信号がＬレベルに立下がり、ＮＡＮＤ回路
１ｂの出力信号がＨレベルとなり、応じて内部クロック
信号ｉｎｔＣＬＫがＬレベルに立下がる。したがって、
この内部クロック信号ｉｎｔＣＬＫは、外部クロック信
号ｅｘｔＣＬＫの立上がりに同期してＨレベルに立上が
り、かつ反転遅延回路１ａの有する遅延時間ｔｄが経過
するとＬレベルに立下がる。

【００６６】したがって、外部クロック信号ｅｘｔＣＬ
ＫのＨレベル期間が遅延時間ｔｄよりも長いとき、内部
クロック信号ｉｎｔＣＬＫのＨレベル期間は反転遅延回
路１ａの有する遅延時間ｔｄで与えられる。これによ
り、外部クロック信号ｅｘｔＣＬＫがノイズなどにより
立下がりタイミングが遅くなった場合においても、内部
クロック信号ｉｎｔＣＬＫの立下がりタイミングは変化
することがなく、内部回路の、この内部クロック信号ｉ
ｎｔＣＬＫの立下がりに同期して動作する回路部分の動
作タイミングを一定とすることができ、内部回路動作タ
イミングが遅れるのを防止することができる。外部クロ
ック信号ｅｘｔＣＬＫがノイズの影響により、そのパル
ス幅が反転遅延回路１ａの有するパルス遅延時間よりも
短くなった場合には、その内部クロック信号ｉｎｔＣＬ
ＫのＨレベル期間が短くなる。しかしながら、この場合
には、内部回路動作開始タイミングが早くなり、内部回
路を早いタイミングで動作させることができ、特に問題
は生じない。

【００６７】［制御信号入力バッファ］図３は、図１に
示す制御信号入力バッファの構成を概略的に示す図であ
る。図３において、制御信号入力バッファ２は、外部か
らの制御信号ｅｘｔ／ＲＡＳ、ｅｘｔ／ＣＡＳ、ｅｘｔ
／ＷＥおよびｅｘｔ／ＣＳそれぞれに対応して設けら
れ、図１に示すクロック入力バッファ１からの内部クロ
ック信号ｉｎｔＣＬＫの立上がりエッジで与えられた信
号をラッチするダイナミックラッチ２ａ、２ｂ、２ｃお
よび２ｄを含む。ダイナミックラッチ２ａ、２ｂ、２ｃ
および２ｄからそれぞれ制御信号ｉｎｔ／ＲＡＳ、ｉｎ
ｔ／ＣＡＳ、ｉｎｔ／ＷＥおよびｉｎｔ／ＣＳが出力さ
れる。これらのダイナミックラッチ２ａ〜２ｄの各々
は、同一構成を備え、内部クロック信号ｉｎｔＣＬＫが
Ｌレベルとなると、プリチャージ状態となり、内部の制
御信号ｉｎｔ／ＲＡＳ、ｉｎｔ／ＣＡＳ、ｉｎｔ／ＷＥ
およびｉｎｔ／ＣＳをＨレベルにプリチャージする。ダ
イナミックラッチ２ａ〜２ｄを用いることにより、内部
クロック信号ｉｎｔＣＬＫの立上がりエッジにおける外
部からの制御信号ｅｘｔ／ＲＡＳ、ｅｘｔ／ＣＡＳ、ｅ
ｘｔ／ＷＥおよびｅｘｔ／ＣＳを取込んでその状態を確
実に判定することができる。

【００６８】図４は、図３に示すダイナミックラッチ２
ａ〜２ｄの構成を示す図である。これらのダイナミック
ラッチ２ａ〜２ｄは同一構成を有するため、図４におい
ては１つのダイナミックラッチの構成を示し、また入力
信号ＩＮを、外部制御信号ｅｘｔ／ＲＡＳ、ｅｘｔ／Ｃ
ＡＳ、ｅｘｔ／ＷＥおよびｅｘｔ／ＣＳの代わりに用
い、出力信号ＯＵＴを、内部制御信号ｉｎｔ／ＲＡＳ、
ｉｎｔ／ＣＡＳ、ｉｎｔ／ＷＥおよびｉｎｔ／ＣＳの代
わりに用いる。

【００６９】図４において、ダイナミックラッチは、電
源ノードと出力ノードＮ１の間に接続されかつそのゲー
トに内部クロック信号ｉｎｔＣＬＫを受けるｐチャネル
ＭＯＳトランジスタＱ１と、このｐチャネルＭＯＳトラ
ンジスタＱ１と並列に接続されかつそのゲートが出力ノ
ードＮ２に接続されるｐチャネルＭＯＳトランジスタＱ
２と、ノードＮ１とノードＮ３の間に接続されかつその
ゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトラン
ジスタＱ５と、ｎチャネルＭＯＳトランジスタＱ５と並
列に接続されかつそのゲートが出力ノードＮ２に接続さ
れるｎチャネルＭＯＳトランジスタＱ６と、電源ノード
と出力ノードＮ２の間に接続されかつそのゲートに内部
クロック信号ｉｎｔＣＬＫを受けるｐチャネルＭＯＳト
ランジスタＱ３と、電源ノードと出力ノードＮ２の間に
接続されかつそのゲートが出力ノードＮ１に接続される
ｐチャネルＭＯＳトランジスタＱ４と、出力ノードＮ２
とノードＮ３の間に接続されかつそのゲートに基準電圧
Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタＱ７
と、出力ノードＮ２とノードＮ３の間に接続されかつそ
のゲートが出力ノードＮ１に接続されるｎチャネルＭＯ
ＳトランジスタＱ８と、ノードＮ３と接地ノードの間に
接続されかつそのゲートに内部クロック信号ｉｎｔＣＬ
Ｋを受けるｎチャネルＭＯＳトランジスタＱ９を含む。
出力ノードＮ１から入力信号ＩＮに対する補の出力信号
／ＯＵＴが出力され、出力ノードＮ２から入力信号ＩＮ
と同じ論理の出力信号ＯＵＴが出力される。次に、この
図４（Ａ）に示すダイナミックラッチの動作を、図４
（Ｂ）に示す動作波形図を参照して説明する。

【００７０】内部クロック信号ｉｎｔＣＬＫがＬレベル
のとき、ｐチャネルＭＯＳトランジスタＱ１およびＱ３
がオン状態、一方、ｎチャネルＭＯＳトランジスタＱ９
がオフ状態にある。この状態においては、出力ノードＮ
１およびＮ２は、ｐチャネルＭＯＳトランジスタＱ１お
よびＱ３を介して電源電圧Ｖｃｃレベルにプリチャージ
される。

【００７１】内部クロック信号ｉｎｔＣＬＫがＨレベル
に立上がると、ｎチャネルＭＯＳトランジスタＱ１およ
びＱ３がオフ状態となり、一方、ｎチャネルＭＯＳトラ
ンジスタＱ９がオン状態となり、内部ノードＮ３が接地
ノードに結合される。今、内部クロック信号ｉｎｔＣＬ
Ｋの立上がりエッジにおいては、出力ノードＮ１および
Ｎ２はＨレベル（電源電圧Ｖｃｃレベル）であり、ｐチ
ャネルＭＯＳトランジスタＱ２およびＱ４はオフ状態に
ある。

【００７２】入力信号ＩＮがＬレベルのときには、ｎチ
ャネルＭＯＳトランジスタＱ７のコンダクタンスがｎチ
ャネルＭＯＳトランジスタＱ５のコンダクタンスよりも
大きくなり、ノードＮ２の電位が低下する。このノード
Ｎ２の電位低下に従って、ｐチャネルＭＯＳトランジス
タＱ２が導通し、ノードＮ１に対し電流を供給し、この
出力ノードＮ１をＨレベルに保持する。一方、この出力
ノードＮ１はＨレベルであり、ｐチャネルＭＯＳトラン
ジスタＱ４はオフ状態を維持し、したがってノードＮ２
は、ＭＯＳトランジスタＱ７およびＱ８を介して接地電
圧レベルに放電されてＬレベルとなる。ｐチャネルＭＯ
ＳトランジスタＱ２およびＱ４の電流供給力は、ｎチャ
ネルＭＯＳトランジスタＱ７およびＱ５のそれよりも大
きい。したがって一旦ラッチ状態となり、ＭＯＳトラン
ジスタＱ６がオフ状態、ＭＯＳトランジスタＱ８がオン
状態となると、入力信号ＩＮがＬレベルからＨレベルに
立上がっても、ＭＯＳトランジスタＱ６はオフ状態を保
持しており、ＭＯＳトランジスタＱ２の電流供給力がＭ
ＯＳトランジスタＱ５のそれよりも大きいため、出力ノ
ードＮ１はＨレベルを維持し、ラッチ状態は変化しな
い。

【００７３】再び内部クロック信号ｉｎｔＣＬＫがＬレ
ベルに立下がると、ｎチャネルＭＯＳトランジスタＱ９
がオフ状態となり、またｐチャネルＭＯＳトランジスタ
Ｑ１およびＱ３がオン状態となり、出力ノードＮ１およ
びＮ２がＨレベルに充電される。

【００７４】内部クロック信号ｉｎｔＣＬＫの立上がり
エッジにおいて、入力信号ＩＮがＨレベルのときには、
逆に、出力ノードＮ１が接地電圧レベルへ放電され、Ｍ
ＯＳトランジスタＱ４はオン状態、ＭＯＳトランジスタ
Ｑ８がオフ状態となり、出力ノードＮ２は、Ｈレベルを
保持する。したがって、この出力信号ＯＵＴは内部クロ
ック信号ｉｎｔＣＬＫがＨレベルの間クロック信号ｉｎ
ｔＣＬＫの立上がりエッジにおける入力信号ＩＮの状態
に保持される。この図４（Ａ）に示すようなダイナミッ
クラッチを利用することにより、クロック信号の立上が
りエッジにおいて出力ノードＮ１およびＮ２の一方を放
電するだけで出力信号ＯＵＴおよび／ＯＵＴのレベルが
決定され、確実にかつ高速で内部制御信号を生成するこ
とができる。

【００７５】［モード設定回路］図５は、図１に示すモ
ード設定回路４の構成を示す図である。図５において、
このモード設定回路４は、制御信号入力バッファからの
内部制御信号ｉｎｔ／ＣＳ、ｉｎｔ／ＲＡＳ、ｉｎｔ／
ＣＡＳおよびｉｎｔ／ＷＥを受けるＮＯＲゲート４ａ
と、ＮＯＲゲート４ａの出力信号がＨレベルのときに導
通し、アドレス入力バッファからの内部アドレス信号ビ
ットＭＡ０〜ＭＡ１０を通過させるｎチャネルＭＯＳト
ランジスタで構成されるトランスファゲート４ｂと、こ
のトランスファゲート４ｂからのアドレス信号ビットを
ラッチするインバータ４ｃおよび４ｄを含む。インバー
タ４ｃから補の内部アドレス信号ビット／ＭＡ０〜／Ｍ
Ａ１０が生成される。トランスファゲート４ｂから内部
アドレス信号ビットＭＡ０〜ＭＡ１０が生成される。

【００７６】このモード設定回路４は、さらに、このイ
ンバータラッチによりラッチされたアドレス信号ビット
ＭＡ０〜ＭＡ１０のうち所定のアドレス信号ビットＭＡ
７〜ＭＡ１０を受けてモードセット指示信号ＭＳを出力
するＡＮＤゲート４ｅを含む。

【００７７】この図５に示すモード設定回路４の構成に
おいては、クロック信号ｉｎｔＣＬＫの立上がりエッジ
において、内部制御信号ｉｎｔ／ＣＳ、ｉｎｔ／ＲＡ
Ｓ、ｉｎｔ／ＣＳおよびｉｎｔ／ＷＥがすべてＬレベル
に設定され（ＷＣＢＲ条件）かつアドレス信号ビットＡ
７〜Ａ１０がすべてＨレベルに設定されると、モードセ
ット指示信号ＭＳがＨレベルの活性状態とされる。すな
わちモードセット指示信号ＭＳは、いわゆるＷＣＢＲ条
件＋アドレスキーにより活性化され、複数バンクの同時
活性化を指定する。

【００７８】図６は、図１に示すバンク選択信号発生回
路５の構成を概略的に示す図である。図６において、バ
ンク選択信号発生回路５は、アドレス入力バッファから
与えるバンクアドレス信号ビットＢＡ０およびＢＡ１を
受けてデコードして、バンク指定信号ＢＮＫ０〜ＢＮＫ
３を出力するバンクアドレスデコーダ５ａと、このバン
クアドレスデコーダ５ａからのバンク指定信号ＢＮＫ０
〜ＢＮＫ３と制御信号入力バッファからの内部制御信号
／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥとモードセッ
ト指示信号ＭＳとを受けて、各バンクに対するロウ系活
性化信号ＲＥ０〜ＲＥ３を出力するロウ系バンク選択信
号発生回路５ｂと、バンク指定信号ＢＮＫ０〜ＢＮＫ３
と内部制御／ＲＡＳ、／ＣＡＳおよび／ＷＥと入力バッ
ファからの特定の内部アドレス信号ビットＡ１０とモー
ドセット指示信号ＭＳとを受けて各バンクに対するプリ
チャージ指示信号ＰＥ０〜ＰＥ３を出力するプリチャー
ジ信号発生回路５ｃと、バンク指定信号ＢＮＫ０〜ＢＮ
Ｋ３と内部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび
／ＷＥとモードセット指示信号ＭＳとを受けて各バンク
に対するコラム系活性化信号ＣＥ０〜ＣＥ３を出力する
コラム系選択信号発生回路５ｄを含む。ここで内部制御
信号を示す“ｉｎｔ”は省略している。

【００７９】バンクアドレスデコーダ５ａは、与えられ
たバンクアドレス信号ビットＢＡ０およびＢＡ１に従っ
てバンク指定信号ＢＮＫ０〜ＢＮＫ３のいずれかを選択
状態へ駆動する。ロウ系バンク選択信号発生回路５ｂ
は、内部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／
ＷＥの状態がアクティブコマンドを示すとき、モードセ
ット指示信号ＭＳが非活性状態のときにはバンク指定信
号に従って指定されたバンクに対しロウ系活性化信号を
活性状態へ駆動する。このロウ系バンク選択信号発生回
路５ｂは、モードセット指示信号ＭＳが活性状態のとき
には、アクティブコマンドが与えられたとき、すべての
バンクに対するロウ系活性化信号ＲＥ０〜ＲＥ３を活性
状態へ駆動する。

【００８０】プリチャージ信号発生回路５ｃは、制御信
号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態がプ
リチャージコマンドでありかつアドレス信号ビットＡ１
０がＬレベルのときには、バンク指定信号ＢＮＫ０〜Ｂ
ＮＫ３が指定するバンクに対するプリチャージ指示信号
を活性状態へ駆動する。プリチャージ信号発生回路５ｃ
は、プリチャージコマンドが与えられかつアドレス信号
ビットＡ１０がＨレベルのときには、すべてのバンクに
対するプリチャージ指示信号ＰＥ０〜ＰＥ３を活性状態
へ駆動する。さらに、このプリチャージ信号発生回路５
ｃは、このシングルバンクプリチャージコマンドおよび
全バンクプリチャージコマンドに加えて、モードセット
指示信号ＭＳが活性状態のときには、プリチャージコマ
ンドが与えられたとき、アドレス信号ビットＡ１０の論
理レベルにかかわらず、プリチャージ指示信号ＰＥ０〜
ＰＥ３をすべて活性状態へ駆動する。

【００８１】コラム系選択信号発生回路５ｄは、制御信
号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥがリードコ
マンドまたはライトコマンドのとき、すなわちアクセス
コマンドのとき、バンク指定信号ＢＮＫ０〜ＢＮＫ３が
指定するバンクに対するコラム系活性化信号を活性状態
へ駆動する。モードセット指示信号ＭＳが活性状態のと
きには、コラム系選択信号発生回路５ｄは、アクセスコ
マンドが与えられたときに、すべてのバンクに対するコ
ラム系活性化信号ＣＥ０〜ＣＥ３を活性状態へ駆動す
る。

【００８２】モードセット指示信号ＭＳによりバンク指
定信号の有効／無効を制御することにより、全バンクの
同時動作または１つのバンクの動作を制御することがで
きる。

【００８３】図７は、図６に示すバンクアドレスデコー
ダ５ａの構成の一例を示す図である。図７において、バ
ンクアドレスデコーダ５ａは、バンクアドレスビットＢ
Ａ０およびＢＡ１を受けてバンク指定信号ＢＮＫ０を出
力するＡＮＤ回路５ａａと、バンクアドレス信号ビット
ＢＡ０および／ＢＡ１を受けてバンク指定信号ＢＮＫ１
を出力するＡＮＤ回路５ａｂと、バンクアドレス信号ビ
ット／ＢＡ０およびＢＡ１を受けてバンク指定信号ＢＮ
Ｋ２を出力するＡＮＤ回路５ａｃと、バンクアドレス信
号ビット／ＢＡ０および／ＢＡ１を受けてバンク指定信
号ＢＮＫ３を出力するＡＮＤ回路５ａｄを含む。バンク
アドレス信号ビット／ＢＡ０および／ＢＡ１は、バンク
アドレス信号ビットＢＡ０およびＢＡ１と互いに相補な
アドレス信号ビットである。ＡＮＤ回路５ａａ〜５ａｄ
の各々は、与えられたアドレス信号ビットがともにＨレ
ベルのときに対応のバンク指定信号をＨレベルの活性状
態へ駆動する。

【００８４】図８は、図６に示すロウ系バンク選択信号
発生回路５ｂの構成の一例を示す図である。図８におい
て、ロウ系バンク選択信号発生回路５ｂは、チップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ
およびコラムアドレスストローブ信号／ＣＡＳを受けて
アレイ活性化指示信号φａを出力するゲート回路５ｂａ
と、バンク指定信号ＢＮＫ０とモードセット指示信号Ｍ
Ｓとアレイ活性化指示信号φａとを受けてロウ系活性化
信号ＲＥ０を出力するＡＮＤ／ＯＲ複合ゲート５ｂｂ
と、バンク指定信号ＢＮＫ１とモードセット指示信号Ｍ
Ｓとアレイ活性化指示信号φａとを受けてロウ系活性化
信号ＲＥ１を出力するＡＮＤ／ＯＲ複合ゲート５ｂｃ
と、バンク指定信号ＢＮＫ２とモードセット指示信号Ｍ
Ｓとアレイ活性化指示信号φａとを受けてロウ系活性化
信号ＲＥ２を出力するＡＮＤ／ＯＲ複合ゲート５ｂｄ
と、バンク指定信号ＢＮＫ３とモードセット指示信号Ｍ
Ｓとアレイ活性化指示信号φａとを受けてロウ系活性化
信号ＲＥ３を出力するＡＮＤ／ＯＲ複合ゲート５ｂｅを
含む。

【００８５】ゲート回路５ｂａは、チップセレクト信号
／ＣＳおよびロウアドレスストローブ信号／ＲＡＳがと
もにＬレベルにあり、コラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥがともにＨレ
ベルのときにアレイ活性化指示信号φａを活性化する。
すなわち、このゲート回路５ｂａはアクティブコマンド
が与えられたことを識別する。

【００８６】ＡＮＤ／ＯＲ複合ゲート５ｂｂ〜５ｂｅの
各々は、バンク指定信号ＢＮＫ（ＢＮＫ０〜ＢＮＫ３）
とモードセット指示信号ＭＳを受けるＯＲゲートと、こ
のＯＲゲートの出力信号とアレイ活性化指示信号φａを
受けるＡＮＤゲートを含む。

【００８７】したがって、この図８に示すように、モー
ドセット指示信号ＭＳがＨレベルの活性状態となると、
バンク指定信号ＢＮＫ０〜ＢＮＫ３は等価的にすべて選
択状態へ駆動されて、アレイ活性化指示信号φａが活性
状態となると、ロウ系活性化信号ＲＥ０〜ＲＥ３がすべ
て活性状態へ駆動され、バンクすべてにおいてロウ系回
路が動作する。ここでロウ系回路は行選択に関連する動
作を行なう回路であり、後に詳細に説明する。

【００８８】一方、モードセット指示信号ＭＳがＬレベ
ルの非活性状態のときには、バンク指定信号ＢＮＫ０〜
ＢＮＫ３が指定するバンクに対するロウ系活性化信号が
アレイ活性化指示信号φａに従って活性状態へ駆動さ
れ、バンクアドレス信号により指定されたバンクにおい
てのみ行選択に関連する動作が行なわれる。

【００８９】図９は、図６に示すプリチャージ信号発生
回路５ｃの構成の一例を示す図である。図９において、
プリチャージ信号発生回路５ｃは、チップセレクト信号
／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥを受けてプリチャージ指示信号φｐを出力
するゲート回路５ｃａと、バンク指定信号ＢＮＫ０とモ
ードセット指示信号ＭＳとプリチャージ指示信号φｐと
を受けるＡＮＤ／ＯＲ複合ゲート５ｃｂと、バンク指定
信号ＢＮＫ１とモードセット指示信号ＭＳとプリチャー
ジ指示信号φｐとを受けるＡＮＤ／ＯＲ複合ゲート５ｃ
ｃと、バンク指定信号ＢＮＫ２とモードセット指示信号
ＭＳとプリチャージ指示信号φｐとを受けるＡＮＤ／Ｏ
Ｒ複合ゲート５ｃｄと、バンク指定信号ＢＮＫ３とモー
ドセット指示信号ＭＳとプリチャージ指示信号φｐとを
受けるＡＮＤ／ＯＲ複合ゲート５ｃｅと、ＡＮＤ／ＯＲ
複合ゲート５ｃｂの出力信号とアドレス信号ビットＡ１
０とを受けてプリチャージ活性化信号Ｐ０を出力するＯ
Ｒゲート５ｃｆと、アドレス信号ビットＡ１０とＡＮＤ
／ＯＲ複合ゲート５ｃｃの出力信号とを受けてプリチャ
ージ活性化信号Ｐ１を出力するＯＲゲート５ｃｇと、Ａ
ＮＤ／ＯＲ複合ゲート５ｃｄとアドレス信号ビットＡ１
０とを受けてプリチャージ活性化信号Ｐ２を出力するＯ
Ｒゲート５ｃｈと、ＡＮＤ／ＯＲ複合ゲート５ｃｅとア
ドレス信号ビットＡ１０とを受けてプリチャージ活性化
信号Ｐ３を出力するＯＲ回路５ｃｉを含む。

【００９０】ＡＮＤ／ＯＲ複合ゲート５ｃｂ〜５ｃｅの
構成は同じであり、バンク指定信号ＢＮＫ（ＢＮＫ０〜
ＢＮＫ３）とモードセット指示信号ＭＳを受けるＯＲゲ
ートと、このＯＲゲートの出力信号とプリチャージ指示
信号φｐを受けるＡＮＤゲートの構成と等価である。

【００９１】ゲート回路５ｃａは、チップセレクト信号
／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびラ
イトイネーブル信号／ＷＥがＬレベルに設定されかつコ
ラムアドレスストローブ信号／ＣＡＳがＨレベルに設定
されてプリチャージコマンドが与えられたときにプリチ
ャージ指示信号φｐをＨレベルの活性状態へ駆動する。

【００９２】この図９に示すように、プリチャージ信号
発生回路５ｃにおいては、モードセット指示信号ＭＳが
Ｈレベルの活性状態のときには、等価的にバンク指定信
号ＢＮＫ０〜ＢＮＫ３がすべて選択状態となり、プリチ
ャージ指示信号φｐに従って全バンクに対するプリチャ
ージ活性化信号Ｐ０〜Ｐ３が活性状態のＨレベルへ駆動
される。

【００９３】モードセット指示信号ＭＳがＬレベルのと
きには、プリチャージ指示信号φｐとアドレス信号ビッ
トＡ１０により、シングルバンクプリチャージまたは全
バンクプリチャージが行なわれる。すなわち、プリチャ
ージ指示信号φｐが活性状態のときに、アドレス信号ビ
ットＡ１０がＬレベルのときには、バンク指定信号ＢＮ
Ｋ０〜ＢＮＫ３に従って選択されたバンクに対するプリ
チャージのみが行なわれる。一方、アドレス信号ビット
Ａ１０がＨレベルにあり、かつ、プリチャージ指示信号
φｐが活性状態のときには、プリチャージ活性化信号Ｐ
０〜Ｐ３がすべて活性状態へ駆動される。

【００９４】プリチャージ信号発生回路５ｃに対してモ
ードセット指示信号ＭＳが与えられているのは、アクテ
ィブコマンドおよびリード／ライトイコマンドと同様、
モードセット指示信号ＭＳの活性化時、同じ制御信号発
生態様で、全バンクに対するメモリセル選択動作（アク
ティブコマンドおよびリード／ライトコマンド）を行な
うためである。プリチャージ信号発生回路のみ、モード
セット指示信号ＭＳの活性化時、シングルバンクプリチ
ャージコマンドに代えて全バンクプリチャージコマンド
を与える場合、このコマンドを与えるコントローラの負
荷が大きくなる。

【００９５】したがって、この図９に示す構成におい
て、モードセット指示信号ＭＳが活性状態のＨレベルの
ときには、アドレス信号ビットＡ１０が、常時全バンク
プリチャージを指定するように、これらのモードセット
指示信号ＭＳおよびアドレス信号ビットＡ１０のＯＲを
とった信号が、ＯＲゲート５ｃｆ〜５ｃｉへ与えられて
もよい。この場合には、ＡＮＤ／ＯＲ複合ゲート５ｃｂ
〜５ｃｅは、単にＡＮＤゲートで置換えることができ
る。

【００９６】図１０は図６に示すコラム系選択信号発生
回路５ｄの構成の一例を示す図である。図１０におい
て、コラム系選択信号発生回路５ｄは、チップセレクト
信号／ＣＳとロウアドレスストローブ信号／ＲＡＳとコ
ラムアドレスストローブ信号／ＣＡＳを受けてコラム系
活性化信号φｃを出力するゲート回路５ｄｅと、バンク
指定信号ＢＮＫ０とモードセット指示信号ＭＳとコラム
系活性化指示信号φｃとを受けてバンクＭＢ０に対する
コラム系活性化信号ＣＥ０を出力するＡＮＤ／ＯＲ複合
ゲート５ｄｂと、バンク指定信号ＢＮＫ１とモードセッ
ト指示信号ＭＳとコラム系活性化指示信号φｃとを受け
てバンクＭＢ１に対するコラム系活性化信号ＣＥ１を出
力するＡＮＤ／ＯＲ複合ゲート５ｄｃと、バンク指定信
号ＢＮＫ２とモードセット指示信号ＭＳとコラム系活性
化指示信号φｃとを受けてバンクＭＢ２に対するコラム
系活性化信号ＣＥ２を出力するＡＮＤ／ＯＲ複合ゲート
５ｄｄと、バンク指定信号ＢＮＫ３とモードセット指示
信号ＭＳとコラム系活性化指示信号φｃとを受けてバン
クＭＢ３に対するコラム系活性化信号ＣＥ３を出力する
ＡＮＤ／ＯＲ複合ゲート５ｄｅを含む。

【００９７】ゲート回路５ｄａは、チップセレクト信号
／ＣＳおよびコラムアドレスストローブ信号／ＣＡＳが
ともにＬレベルにありかつロウアドレスストローブ信号
／ＲＡＳがＨレベルのときに、コラム系活性化指示信号
φｃをＨレベルの活性状態へ駆動する。この状態は、リ
ードコマンドまたはライトコマンドが与えられた状態に
対応する。したがって、メモリセルの列選択に関連する
部分の活性化がこのコラム系活性化指示信号の活性化に
従って指定される。データの書込／読出の識別は、リー
ド／ライトコマンドデコーダにより行なわれ、すなわち
ライトイネーブル信号／ＷＥの論理レベルに従って、内
部の書込回路および内部の読出回路の活性／非活性化が
指定される。

【００９８】ＡＮＤ／ＯＲ複合ゲート５ｄｂ〜５ｄｅの
各々は同一構成を有し、バンク指定信号ＢＮＫ（ＢＮＫ
０〜ＢＮＫ３）とモードセット指示信号ＭＳを受けるＯ
Ｒゲートと、ＯＲゲートの出力信号とコラム系活性化指
示信号φｃを受けるＡＮＤゲートの構成を含む。

【００９９】この図１０に示すコラム系選択信号発生回
路５ｄの構成においても、モードセット指示信号ＭＳが
Ｈレベルの活性状態のときには、コラム系活性化指示信
号φｃの活性化に従ってコラム系活性化信号ＣＥ０〜Ｃ
Ｅ３がすべて活性状態に駆動され、すべてのバンクにお
いて、列選択に関連する回路が動作する。一方、モード
セット指示信号ＭＳがＬレベルの非活性状態のときに
は、バンク指定信号ＢＮＫ０〜ＢＮＫ３に従って、この
バンク指定信号が指定するバンクに対してのみ、コラム
活性化指示信号φｃに従ってコラム活性化信号が活性状
態とされる。

【０１００】上述のように、モードセット指示信号ＭＳ
を用いることにより、全バンク同時動作およびバンクア
ドレス信号が指定するバンクのみの動作を実現すること
ができる。

【０１０１】図１１は、１つのバンクにおけるロウ系制
御部およびメモリアレイの構成を示す図である。この図
１１に示す構成は各バンクに対して設けられる。

【０１０２】図１１において、メモリアレイＭＡは、行
列状に配列される複数のメモリセルＭＣと、メモリセル
の各行に対応して配置されるワード線と、メモリセルの
各列に対応して配置されるビット線対を含む。図１１に
おいては、１つのワード線ＷＬと１対のビット線ＢＬお
よび／ＢＬと、ワード線ＷＬとビット線ＢＬの交差部に
対応して配置されるメモリセルＭＣを代表的に示す。メ
モリセルＭＣは、その一方電極（セルプレート電極）に
所定の電圧Ｖｃｐ（＝Ｖｃｃ／２）を受けるキャパシタ
Ｃと、ワード線ＷＬ上の信号電位に応答して導通し、キ
ャパシタＣの他方電極（ストレージノード）をビット線
ＢＬに接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタＭＴを含む。

【０１０３】ビット線ＢＬおよび／ＢＬには、活性化時
ビット線ＢＬおよび／ＢＬの電位を差動的に増幅するセ
ンスアンプ１０と、活性化時ビット線ＢＬおよび／ＢＬ
を所定のプリチャージ電位Ｖｂｌ（＝Ｖｃｃ／２）にプ
リチャージしかつイコライズするビット線プリチャージ
／イコライズ回路１１が設けられる。センスアンプ１０
は、通常の、交差結合されたｐチャネルＭＯＳトランジ
スタおよび交差結合されたｎチャネルＭＯＳトランジス
タを含む。ビット線プリチャージ／イコライズ回路１１
は、導通時ビット線ＢＬおよび／ＢＬを電気的に短絡す
るｎチャネルＭＯＳトランジスタＴ１と、導通時ビット
線プリチャージ電位Ｖｂｌをビット線ＢＬおよび／ＢＬ
へそれぞれ伝達するｎチャネルＭＯＳトランジスタＴ２
およびＴ３を含む。

【０１０４】バンク駆動制御回路ＢＤのロウ系駆動制御
部は、ロウ系活性化信号ＲＥ（ＲＥ０〜ＲＥ３）の活性
化時セットされかつプリチャージ活性化信号ＰＥの活性
化時リセットされて、アレイ活性化信号ＡＣＴを出力す
るセット／リセットフリップフロップ１５ａと、このア
レイ活性化信号ＡＣＴの活性化に応答してロウアドレス
ラッチ指示信号ＲＡＬ、ワード線駆動信号ＷＸ、ビット
線イコライズ指示信号ＢＥＱおよびセンスアンプ活性化
信号ＳＰＮを所定のタイミングで出力する行系制御回路
１５ｂと、行系制御回路１５ｂからのロウアドレスラッ
チ指示信号ＲＡＬの活性化時アドレス入力バッファから
与えられた内部アドレス信号ＡＤｉを取込みラッチする
ロウアドレスラッチ１５ｃと、行系制御回路１５ｂの制
御の下に、このロウアドレスラッチ１５ｃから与えられ
たロウアドレス信号をデコードし、メモリアレイＭＡの
アドレス指定された行に対応して配置されたワード線Ｗ
Ｌを、ワード線駆動信号ＷＸに従って選択状態へ駆動す
るロウ選択回路１５ｄを含む。

【０１０５】このロウ選択回路１５ｄは、行系制御回路
１５ｂからの図示しないロウデコーダイネーブル信号の
活性化時与えられたロウアドレス信号をデコードし、ワ
ード線駆動信号ＷＸの活性化に従ってアドレス指定され
たワード線を選択状態へ駆動する。ビット線イコライズ
指示信号ＢＥＱは、ビット線プリチャージ／イコライズ
回路１１へ与えられ、センスアンプ活性化信号ＳＰＮは
センスアンプ１０へ与えられる。

【０１０６】図１２は、図１１に示すバンクのアレイ活
性化動作、すなわちロウ系回路の動作を示す信号波形図
である。以下、図１２を参照して、図１１に示すバンク
のアレイ活性化／非活性化動作について説明する。

【０１０７】アクティブコマンドが与えられると、コマ
ンドデコーダからのアレイ活性化指示信号φａが活性状
態となり、応じてロウ系活性化信号ＲＥが所定期間活性
状態のＨレベルとなる。これにより、図１１に示すセッ
ト／リセットフリップフロップ１５ａがセットされ、ア
レイ活性化信号ＡＣＴが活性状態となる。行系制御回路
１５ｂは、このアレイ活性化信号ＡＣＴの活性化に応答
して、所定期間ロウアドレスラッチ指示信号ＲＬを活性
状態へ駆動する。これにより、ロウアドレスラッチ１５
ｃが、与えられたアドレス信号ＡＤｉを取込みラッチし
かつロウ選択回路１５ｄへ与える。ロウ選択回路１５ａ
は、行系制御回路１５ｂの制御の下にこのロウアドレス
ラッチ１５ｃから与えられた内部ロウアドレス信号をデ
コードし、次いでワード線駆動信号ＷＸの活性化に従っ
て、このアドレス指定された行に対応するワード線ＷＬ
を選択状態（Ｈレベル）へ駆動する。このワード線ＷＬ
の電位がＨレベルに立上がると、図１１に示すメモリセ
ルＭＣのアクセストランジスタＭＴが導通し、キャパシ
タＣに格納された電荷がビット線ＢＬに移動する。図１
２においては、キャパシタＣにＨレベルのデータが格納
されている場合のビット線の電位の変化が一例として示
される。

【０１０８】このビット線ＢＬおよび／ＢＬの電位が大
きくなると、次いで、センスアンプ活性化信号ＳＰＮが
活性化され、センスアンプ１０が活性化され、ビット線
ＢＬおよび／ＢＬの電位が差動増幅され、高電位のビッ
ト線（ＢＬ）の電位が電源電圧Ｖｃｃレベル、他方の低
電位レベルのビット線（／ＢＬ）の電位が接地電位レベ
ルに駆動される。

【０１０９】アレイ活性状態においては、このセンスア
ンプ１０によるセンス動作が完了し、センスアンプはこ
のメモリセルデータの検知、増幅およびラッチを行なっ
ている。

【０１１０】プリチャージコマンドが与えられると、プ
リチャージ指示信号φｐがコマンドデコーダから発生さ
れ、応じてプリチャージ活性化信号ＰＥが所定期間活性
状態となり、セット／リセットフリップフロップ１５ａ
がリセットされ、アレイ活性化信号ＡＣＴがＬレベルの
非活性状態となる。これにより、ワード線駆動信号ＷＸ
が非活性状態となり、選択ワード線ＷＬの電位がＬレベ
ルとなる。次いで、センスアンプ活性化信号ＳＰＮが非
活性状態となり、センスアンプ１０が非活性化され、メ
モリセルデータのラッチ動作が完了する。次いでビット
線イコライズ指示信号ＢＥＱが活性状態となり、ビット
線プリチャージ／イコライズ回路１１が活性化され、ビ
ット線ＢＬおよび／ＢＬを所定のプリチャージ電位Ｖｂ
ｌレベルにプリチャージする。これにより、アレイが非
活性状態となる。

【０１１１】このアレイ活性化動作は、モードセット指
示信号ＭＳの活性状態のとき、すべてのバンクにおいて
実行される。したがって、たとえば以下に示すワード線
ディスターブテスト（ディスターブリフレッシュテス
ト）をバンク単位で行なう場合に比べて、テスト時間を
大幅に短縮することができる。

【０１１２】図１３は、ワード線ディスターブ（ディス
ターブリフレッシュ）動作を説明するための図である。
図１３において、ワード線ＷＬ１およびＷＬ２とビット
線ＢＬおよび／ＢＬの部分が示される。ワード線ＷＬ１
とビット線ＢＬの交差部に対応してメモリセルＭＣ１が
配置され、ワード線ＷＬ２とビット線／ＢＬの交差部に
対応してメモリセルＭＣ２が配置される。今、これらの
メモリセルＭＣ１およびＭＣ２は、Ｈレベルのデータを
格納している場合を考える。ワード線ＷＬ１とワード線
ＷＬ２の間には寄生容量Ｃｐが存在する。ワード線ＷＬ
１が選択状態へ駆動されると、このワード線ＷＬ１の電
位がＨレベルに立上がる。この寄生容量Ｃｐの容量結合
により、非選択ワード線ＷＬ２の電位も浮き上がる。こ
の状態で、センスアンプが動作した場合、ビット線ＢＬ
はＨレベルに駆動され、ビット線／ＢＬはＬレベルに駆
動される。ワード線ＷＬ２が、ワード線ＷＬ１の選択時
の容量結合により、この電位が浮き上がっている場合、
このメモリセルＭＣ２のアクセストランジスタが導通状
態となり、このメモリセルＭＣ２のキャパシタに格納さ
れたＨレベルのデータが、Ｌレベルのビット線／ＢＬへ
伝達される。この電荷のリークにより、メモリセルＭＣ
２のキャパシタの蓄積電荷量が低下する。このワード線
間の寄生容量Ｃｐは、隣接ワード線のみならず、他の離
れて存在するワード線との間においても存在する。この
非選択ワード線に接続されるメモリセルの蓄積電荷量が
低下した場合、周期的にリフレッシュを行なう前に、こ
のメモリセルの記憶データが失われてしまう。メモリセ
ルキャパシタの蓄積電荷の流出量は、ワード線の選択回
数が多くなるほど多くなる。このワード線は選択する回
数を通常「ディスターブ回数」と呼ばれる。このような
ディスターブリフレッシュテストにおいては、できるだ
け多くの回数ワード線を選択状態へ駆動して、ディスタ
ーブ回数を増加させることが行なわれる。このため、通
常動作時において同時に選択されるワード線の数より
も、このディスターブリフレッシュテスト時において
は、より多くのワード線が選択状態へ駆動される（メモ
リアレイが複数のアレイブロックに分割されており、各
アレイブロックにおいてワード線を選択する）。このよ
うなディスターブリフレッシュ動作時において、全バン
クを同時にテストを行なうことにより、ディスターブリ
フレッシュテスト時間を短縮することができる。また、
ディスターブリフレッシュテスト時間が同じであれば、
このディスターブ回数を増加させることができる。

【０１１３】上述のようなディスターブリフレッシュテ
ストを行なう構成について以下に説明する。

【０１１４】図１４（Ａ）に示すように、メモリアレイ
ＭＡが、列方向に沿って複数個（図１４（Ａ）において
は８個）のサブアレイＳＡ０〜ＳＡ７に分割される構成
を考える。通常動作モード時においては、これらのサブ
アレイＳＡ０〜ＳＡ７において２つのサブアレイが選択
されて各選択サブアレイにおいてワード線ＷＬが選択さ
れる。図１４（Ａ）においては、サブアレイＳＡ０およ
びＳＡ４においてワード線ＷＬが選択される状態を示
す。

【０１１５】一方、図１４（Ｂ）に示すように、ディス
ターブリフレッシュテスト時においては、より多くのサ
ブアレイにおいてワード線が選択状態へ駆動される。図
１４（Ａ）において、サブアレイＳＡ０〜ＳＡ７それぞ
れにおいてワード線ＷＬが選択状態へ駆動される場合が
一例として示される。したがって、この場合、限られた
時間内で、ワード線ＷＬが選択状態へ駆動される回数を
増加することができ、ディスターブリフレッシュ回数を
増加させて、ディスターブリフレッシュテストをより正
確に行なうことができる（ディスターブ回数が増加する
ため）。

【０１１６】図１５は、このディスターブリフレッシュ
動作を示すタイミングチャート図である。以下、図１５
を参照してディスターブリフレッシュ動作について説明
する。

【０１１７】クロックサイクル♯０において、クロック
信号ＣＬＫの立上がりエッジで、チップセレクト信号／
ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳ、およびライトイネーブ
ル信号／ＷＥをＬレベルに設定し、かつアドレス信号Ａ
Ｄを特定の状態に設定する。これにより、モードセット
設定コマンドが与えられかつディスターブリフレッシュ
テストモードが指定される。ディスターブリフレッシュ
テストは、単にアドレス信号ビットの特定のアドレス信
号の状態により識別される。このモードセット設定コマ
ンドにより、モードセット指示信号ＭＳがＨレベルの活
性状態となり、全バンク同時動作可能な状態に設定され
る。このモードセットを行なうことにより、ディスター
ブリフレッシュテストに入る。

【０１１８】クロックサイクル♯１において、チップセ
レクト信号／ＣＳおよびロウアドレスストローブ信号／
ＲＡＳをクロック信号ＣＬＫの立上がりエッジでＬレベ
ルに設定する。このアクティブコマンドにより、そのと
きのアドレス信号ＡＤをロウアドレス信号Ｘ０として、
すべてのバンクにおいて、所定数のワード線が同時に活
性状態へ駆動される。この場合、バンクアドレス信号Ｂ
Ａは無視される。

【０１１９】このクロックサイクル♯１におけるアクテ
ィブコマンドにより、ワード線が選択され、かつ行系回
路が動作し、センスアンプによる検知増幅動作が完了す
ると、次いでクロックサイクル♯２においてチップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ
およびライトイネーブル信号／ＷＥをＬレベルに設定し
かつコラムアドレスストローブ信号／ＣＡＳをＨレベル
に設定しプリチャージコマンドを与える。このプリチャ
ージコマンドは、アドレス信号ＡＤおよびバンクアドレ
ス信号ＢＡの状態にかかわらず、全バンクがプリチャー
ジ状態に復帰する。

【０１２０】ＲＡＳプリチャージサイクルが経過した
後、クロックサイクル♯３において、再びアクティブコ
マンドを与える。このアクティブコマンドが与えられる
と、そのときのアドレス信号ＡＤをロウアドレス信号Ｘ
１として、次のワード線の選択動作が行なわれる。以
降、アクティブコマンドおよびプリチャージコマンドの
交互印加を所定のディスターブ回数（ワード線選択回
数）繰返す。

【０１２１】クロックサイクル♯ｍにおいて、プリチャ
ージコマンドを与え、最後のワード線を非選択状態へ駆
動し、ディスターブリフレッシュ動作が完了する。この
ディスターブリフレッシュ動作が完了すると、次いでメ
モリセルデータが正確に保持されているか否かのテスト
を行なうためのデータ読出が行なわれるため、このディ
スターブリフレッシュテストモードをリセットする必要
があり、再びチップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳおよびライトイネーブル信号／ＷＥをＬレベ
ルに設定しかつアドレス信号ＡＤを所定の状態に設定す
る。このとき、モードセット設定コマンドのときとアド
レス信号のビットの論理状態を変更する。これによりモ
ードセット指示信号ＭＳがＬレベルの非活性状態とな
り、複数バンクの同時動作が完了するとともに、ディス
ターブリフレッシュ動作も完了し、ワード線選択本数が
増加する動作モードがリセットされる。

【０１２２】この図１５に示すように、ディスターブリ
フレッシュテスト時においてモードセット指示信号ＭＳ
を活性状態へ駆動することにより、複数のバンク（４バ
ンク）において同時にディスターブリフレッシュ動作を
行なうことができ、ディスターブリフレッシュ回数の増
加（ディスターブリフレッシュ時間が同じ場合）または
ディスターブリフレッシュ時間の短縮（ディスターブリ
フレッシュ回数が同じ場合）を実現することができる。

【０１２３】なお、図１４に示す構成においては、サブ
アレイＳＡ０〜ＳＡ７それぞれにおいてワード線ＷＬが
選択状態へ駆動されている。しかしながら、このディス
ターブリフレッシュ動作時において、同時に選択状態へ
駆動されるワード線の数は、通常動作モード時に選択さ
れるワード線の数よりも多ければよい。また、１つのサ
ブアレイ内においてメモリセルにすべて同じデータが書
込まれる場合、１つのサブアレイ内で複数本のワード線
が同時に選択状態へ駆動されてもよい。これらは、単に
サブアレイ特定用のアドレス信号ビットおよびワード線
特定用のアドレス信号ビットのたとえば下位アドレス信
号ビットを縮退状態（アドレス信号ビットおよびその補
のアドレス信号ビットをともに選択状態に設定する状
態）とすることにより実現できる。

【０１２４】［コラム系駆動／制御回路の構成］図１６
は、１つのバンクに対するバンク制御駆動回路のコラム
系駆動制御回路の構成を示す図である。図１６におい
て、このコラム系駆動制御回路は、コラム系活性化信号
ＣＥ（ＣＥ０〜ＣＥ３）の活性化に応答してセットされ
リード／ライト活性化信号ＣＡＣをその出力Ｑから出力
するセット／リセットフリップフロップ２０ａと、この
リード／ライト活性化信号ＣＡＣをバースト長期間遅延
するバースト長カウンタ２０ｂと、このリード／ライト
活性化信号ＣＡＣの活性化に従ってコラム系回路（列選
択に関連する回路およびデータの書込／読出に関連する
回路）の動作を制御するコラム系制御回路２０ｃを含
む。

【０１２５】バースト長カウンタ２０ｂは、バースト長
期間をカウントアップすると、その出力信号を活性状態
としてセット／リセットフリップフロップ２０ａをリセ
ット状態へ駆動する。バースト長カウンタ２０ａは、コ
ラム系活性化信号ＣＥが与えられると、そのカウント動
作がリセットされる。したがって、コラム系活性化信号
ＣＥがバースト長期間ごとに与えられる場合、バースト
長カウンタ２０ｂの出力信号はリセット状態を維持し、
応じてリード／ライト活性化信号ＣＡＣは活性状態を維
持する。このバースト長カウンタ２０ｂは、通常、内部
クロック信号ｉｎｔＣＬＫに同期してこのコラム系活性
化信号ＣＥをシフトするシフト回路で構成される。

【０１２６】コラム系制御回路２０ｃは、このリード／
ライト活性化信号ＣＡＣの活性化時、内部クロック信号
に同期して、所定のシーケンスで、列選択および内部デ
ータ書込／読出に必要な制御信号を生成する。

【０１２７】コラム系駆動制御回路は、さらに、コラム
系制御回路２０ｃからのコラムアドレスラッチ指示信号
ＣＡＬに従ってアドレス入力バッファから与えられた内
部アドレス信号ＡＤｉを取込みラッチするコラムアドレ
スラッチ２０ｄと、コラム系制御回路２０ｃからのコラ
ムデコードイネーブル信号ＣＤＥと内部クロック信号ｉ
ｎｔＣＬＫに従って、このコラムアドレスラッチ２０ｄ
から与えられたコラムアドレス信号を先頭アドレスとし
て所定のシーケンスで列アドレスを生成してデコードし
て対応の列を選択状態へ駆動する列選択回路２０ｅを含
む。この列選択回路２０ｅは、したがって、コラムアド
レスラッチ２０ｄからの内部列アドレスをラッチし、内
部クロック信号ｉｎｔＣＬＫに従ってそのラッチしたア
ドレスを所定のシーケンスで変更するアドレス発生回路
と、このアドレス発生回路からのアドレス信号をコラム
デコードイネーブル信号ＣＤＥに従ってデコードして列
選択信号を生成するコラムデコーダを含む。

【０１２８】この列選択回路２０ｅからの列選択信号
は、ビット線ＢＬおよび／ＢＬに設けられた列選択ゲー
トＳＧに接続される列選択線ＣＳＬ上に伝達される。列
選択ゲートＳＧは、対応の列選択線ＣＳＬ上の信号がＨ
レベルの活性状態のとき導通し、ビット線ＢＬおよび／
ＢＬを内部データ線ＩＯおよび／ＩＯに電気的に接続す
る。ビット線ＢＬおよび／ＢＬには、１列のメモリセル
が接続されるが、図１６においては、センスアンプ１０
のみを示す。

【０１２９】図１７は、バンクＭＢ０〜ＭＢ３のデータ
出力部の構成を概略的に示す図である。図１７におい
て、バンクＭＢ０〜ＭＢ３それぞれにおいて内部データ
バスＩＯ０〜ＩＯ３が配設され、これらの内部データバ
スＩＯ０〜ＩＯ３それぞれに対してプリアンプＰＡ０〜
ＰＡ３が設けられる。これらのプリアンプＰＡ０〜ＰＡ
３の出力信号は、読出ゲートＲＧ０〜ＲＧ３それぞれを
介して読出データバスＲＤに伝達される。この読出デー
タバスＲＤ上のデータが出力回路（メインアンプ）ＯＢ
により増幅されて出力データが生成される。

【０１３０】読出ゲートＲＧ０は、バンク活性化信号Ｂ
Ｅ０とモードセット設定信号ＭＳの反転信号／ＭＳがと
もにＨレベルのときに導通状態となる。読出ゲートＲＧ
１は、バンク活性化信号ＢＥ１と信号／ＭＳがともにＨ
レベルのときに導通状態となる。読出ゲートＲＧ２は、
バンク活性化信号ＢＥ２と信号／ＭＳがともにＨレベル
のときに導通状態となる。読出ゲートＲＧ３は、バンク
活性化信号ＢＥ３と信号／ＭＳがともにＨレベルのとき
に導通する。すなわち、この読出ゲートＲＧ０〜ＲＧ３
は、モードセット指示信号ＭＳがＨレベルのときには、
すべて非導通状態となり、通常の動作モード時において
は、バンク活性化信号ＢＥ０〜ＢＥ３に従って選択的に
活性状態へ駆動される。バンク活性化信号ＢＥ０〜ＢＥ
３はコラム系活性化信号ＣＥ０〜ＣＥ３に従って生成さ
れる。次に、この図１６および図１７に示す回路の動作
を図１８に示すタイムチャート図を参照して説明する。

【０１３１】まず、クロックサイクル♯ａにおいて、信
号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥをＬレベル
に設定しかつアドレス信号ＡＤを所定の状態に設定す
る。これにより、ディスターブリードモードが設定さ
れ、モードセット指示信号ＭＳが活性状態のＨレベルへ
駆動される。

【０１３２】このテストモードが設定されると、クロッ
クサイクル♯ｂにおいて、信号／ＣＳおよび／ＲＡＳを
Ｌレベルに設定し、信号／ＣＡＳおよび／ＷＥをＨレベ
ルに設定してアクティブコマンドを与える。これによ
り、各バンクにおいて所定数のワード線が選択状態へ駆
動される。

【０１３３】この各バンクにおいて、ワード線が選択状
態へ駆動され、かつセンスアンプによる選択メモリセル
データのラッチが完了すると、クロックサイクル♯ｂに
おいて信号／ＣＳおよび／ＣＡＳをＬレベルに設定しか
つ信号／ＲＡＳおよび／ＷＥをＨレベルに設定してリー
ドコマンドを与える。このリードコマンドが与えられる
とそのときのアドレス信号ＡＤを列アドレスＹとして各
バンクにおいて列選択動作が行なわれる。すなわち、図
１６に示すセット／リセットフリップフロップ２０ａが
セットされて、リード／ライト活性化信号ＣＡＣが活性
状態へ駆動され、コラム系制御回路２０ｃの制御の下に
列選択回路２０ｅが動作し、この与えられたアドレス信
号に従って列選択線ＣＳＬ上の電位をＨレベルに立上げ
る。次にこの列選択線ＣＳＬの選択により、列選択ゲー
トＳＧが導通し、対応のビット線ＢＬおよび／ＢＬが内
部データ線対ＩＯに接続され、センスアンプ１０にラッ
チされていたデータが内部データバスに読出される。

【０１３４】次いで、プリアンプ活性化信号ＰＡＥが活
性化され、図１７に示すプリアンプＰＡ０〜ＰＡ３が動
作し、この内部データバスＩＯ０〜ＩＯ３に読出された
データの増幅を行なう。しかしながら、読出ゲートＲＧ
０〜ＲＧ３は、非導通状態にあり、データの読出は行な
われない。内部共通読出データバスＲＤ上のデータの衝
突が防止される。

【０１３５】クロックサイクル♯ｃにおいてリードコマ
ンドが与えられると、コラム系制御回路２０ｃの制御の
下に、列アドレスＹを先頭アドレスとしてバーストアド
レスが所定のシーケンスで発生され、順次列選択動作が
行なわれる。

【０１３６】バースト長期間が経過すると、再びクロッ
クサイクル♯ｄにおいてリードコマンドを与え、列選択
動作を繰返す。

【０１３７】すべての列の選択動作が完了すると、クロ
ックサイクル♯ｅにおいて、信号／ＣＳ、／ＲＡＳおよ
び／ＷＥをＬレベルに設定し、かつ信号／ＣＡＳをＨレ
ベルに設定して、プリチャージコマンドを与える。これ
により、すべてのバンクにおいて、選択ワード線が非選
択状態へ復帰する。以降このアクティブコマンドを与
え、ワード線を選択状態へ駆動した後、列を選択する動
作を繰返す。これにより、内部で、単に列選択動作が行
なわれ、メモリセルデータが読出される。このテストモ
ードはリードディスターブテストモードと呼ばれる。こ
の列選択動作を繰返すことにより、メモリセルキャパシ
タのストレージノードとビット線との短絡などの絶縁不
良を検出する。これについては後に説明する。

【０１３８】すべてのメモリセルに対するリードディス
ターブテストが完了すると、クロックサイクル♯ｆにお
いてプリチャージコマンドが与えられ、全バンクのメモ
リアレイが非活性状態となり、リードディスターブテス
トが完了する。

【０１３９】次いで、クロックサイクル♯ｇにおいて、
信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥをＬレベ
ルに設定しかつアドレス信号ＡＤを特定の状態に設定し
て、このリードディスターブテストをリセットする。こ
れにより、モードセット指示信号ＭＳがＬレベルの非活
性状態となり、リードディスターブテストがリセットさ
れ、次の動作モードの指定が可能となる。

【０１４０】図１９は、このリードディスターブテスト
を説明するための図である。図１９において、ワード線
ＷＬ１およびＷＬ２と、ビット線対ＢＬ１，／ＢＬ１お
よびＢＬ２，／ＢＬ２を示す。ワード線ＷＬ１とビット
線ＢＬ１の交差部に対応してメモリセルＭＣ１が配置さ
れ、ワード線ＷＬ１とビット線ＢＬ２の交差部に対応し
てメモリセルＭＣ２が配置される。ワード線ＷＬ２とビ
ット線／ＢＬ１の交差部に対応してメモリセルＭＣ３が
配置され、ワード線ＷＬ２とビット線／ＢＬ２の交差部
に対応してメモリセルＭＣ４が配置される。

【０１４１】今、ワード線ＷＬ１が選択状態にあり、ま
たビット線ＢＬ１および／ＢＬ１が選択されて、内部デ
ータバスに接続されている状態を考える。ワード線ＷＬ
１が選択状態のときには、ビット線ＢＬ１の電位は、メ
モリセルＭＣ１の記憶データに応じた電位レベルとな
り、またビット線ＢＬ２は、このメモリセルＭＣ２の記
憶データに対応した電位レベルとなる。これらのビット
線ＢＬ１および／ＢＬ１の電位ならびにビット線ＢＬ２
および／ＢＬ２の電位は図示しないセンスアンプにより
ラッチされている。メモリセルＭＣ１〜ＭＣ４に同じデ
ータが書込まれている状態を考える。また、このメモリ
セルＭＣ４のストレージノードＳＮがビット線ＢＬ１と
電気的に短絡しているかまたは絶縁不良により、弱いリ
ークが生じる場合を考える。この状態において、ビット
線ＢＬ１および／ＢＬ１を選択して内部データバスに接
続した場合、この接続時、ビット線ＢＬ１および／ＢＬ
１の電位が変動し、その後センスアンプにより元の電圧
レベルに復帰する。この接続時において、メモリセルＭ
Ｃ４のストレージノードＳＮ４とビット線ＢＬ１の間に
電荷の移動が生じ、メモリセルＭＣ４の蓄積電荷量が変
化する。このビット線対選択を順次繰返すことにより、
各メモリセルが同じデータを記憶している場合において
も、この列選択動作時において非選択メモリセルのキャ
パシタの蓄積電荷量が変化し（不良セルにおいて）、こ
れにより不良メモリセルの存在を検出することができ
る。このテストモードがリードディスターブテストと呼
ばれる。

【０１４２】図２０は、プリアンプ活性化信号発生回路
の構成を概略的に示す図である。図２０において、プリ
アンプ活性化回路２０ｃａは、図１６に示すコラム系制
御回路２０ｃに含まれており、リード／ライト活性化信
号ＣＡＣ読出活性化信号φｒｅの論理積信号と内部クロ
ック信号ｉｎｔＣＬＫに従ってプリアンプ活性化信号Ｐ
ＡＥを出力する。このプリアンプ活性化回路２０ｃは、
各バンクにおいてそれぞれ設けられており、活性化信号
ＣＡＣおよびＰＡＥは、各バンク単位で発生される活性
化信号ＣＡＣ０−ＣＡＣ３およびＰＡＥ０−ＰＡＥ３を
示す。読出活性化信号φｒｅはリードコマンド印加時活
性化される。

【０１４３】［アレイの他の構成］図２１は、この発明
を実現する半導体記憶装置のメモリアレイの他の構成を
示す図である。図２１においては、１つのメモリバンク
のメモリアレイの構成が示される。この図２１に示すメ
モリアレイが、各バンクに対して設けられる。図２１に
おいて、メモリアレイＭＡは、行方向および列方向に配
列される複数のサブアレイブロックＳＢ００〜ＳＢｎｍ
を含む。これらのサブアレイブロックＳＢ００〜ＳＢｎ
ｍの各々は、行列状に配列される複数のメモリセルを有
する。行方向に整列して配置されるサブアレイブロック
が１つのサブアレイを構成する。たとえば、サブアレイ
ブロックＳＢ００〜ＳＢ０ｍは、サブアレイＳＡ０を構
成する。図２１においては、サブアレイＳＡ０〜ＳＡｎ
が配置される。同じサブアレイに含まれるサブアレイブ
ロックに共通にワード線ＷＬが配置される。図２１にお
いては、サブアレイＳＡ１に含まれるサブアレイブロッ
クＳＢ１０〜ＳＢ１ｍに対してワード線ＷＬが共通に設
けられる状態を示す。

【０１４４】列方向に整列して配置されるサブアレイブ
ロックは、列ブロックを構成する。図２１においては、
列ブロックＳＣ０〜ＳＣｍを示す。たとえば、サブアレ
イブロックＳＢ００〜ＳＢｎ０は、列ブロックＳＣ０を
構成する。１つの列ブロックに含まれるサブアレイブロ
ックに対しては共通に列選択線ＣＳＬが配置される。図
２１においては、列ブロックＳＣ０に対する列選択線Ｃ
ＳＬａおよび列ブロックＳＣ１に対する列選択線ＣＳＬ
ｂおよび列ブロックＳＣｍに対する列選択線ＣＳＬｃを
代表的に示す。これらの列選択線ＣＳＬａ〜ＣＳＬｃ
は、先の図１６に示す列選択回路（２０ｅ）からの列選
択信号を伝達する。

【０１４５】サブアレイブロックＳＢ００〜ＳＢｎｍそ
れぞれに対し、ローカルデータバスＬＩＯ００〜ＬＩＯ
ｎｍが設けられる。これらのローカルデータバスＬＩＯ
００〜ＬＩＯｎｍは、対応のサブアレイブロックとのみ
データの授受を行なう。列ブロックＳＣ０〜ＳＣｍに対
応して、対応の列ブロックとのみデータの授受を行なう
グローバルデータバスＧＩ０〜ＧＩｍが設けられる。た
とえば、グローバルデータバスＧＩＯ０は、列ブロック
ＳＣ０に含まれるサブアレイブロックＳＢ００〜ＳＢｎ
０とのみデータの授受を行なう。

【０１４６】ローカルデータバスＬＩＯ００〜ＬＩＯｎ
ｍと対応のグローバルデータバスＧＩＯ０〜ＧＩＯｍを
接続するためにブロック選択ゲートＴＧ００〜ＴＧｎｍ
が設けられる。ブロック選択ゲートＴＧ００〜ＴＧｎｍ
は、対応のローカルデータバスＬＩＯ００〜ＬＩＯｎｍ
と対応のグローバルデータバスＧＩＯ０〜ＧＩＯｍの間
に接続され、アレイ選択信号ＲＢ０〜ＲＢｎに従って選
択的に導通状態となり、対応のローカルデータバスとグ
ローバルデータバスとを電気的に接続する。

【０１４７】アレイ選択信号ＲＢ０〜ＲＢｎは、サブア
レイＳＡ０〜ＳＡｎを選択し、選択サブアレイに対して
設けられたローカルデータバスをグローバルデータバス
に接続する。たとえば、サブアレイＳＡ０に対するアレ
イ選択信号ＲＢ０は、ローカルデータバスＬＩＯ００〜
ＬＩＯ０ｍに対して設けられたブロック選択ゲートＴＧ
００〜ＴＧ０ｍに共通に与えられる。同様に、サブアレ
イＳＡ１に対するアレイ選択信号ＲＢ１は、ローカルデ
ータバスＬＩＯ１０〜ＬＩＯ１ｍに対して設けられたブ
ロック選択ゲートＴＧ１０〜ＴＧ１ｍに共通に与えられ
る。また、サブアレイＳＡｎに対するアレイ選択信号Ｒ
Ｂｎは、ローカルデータバスＬＩＯｎ０〜ＬＩＯｎｍに
対して設けられたブロック選択ゲートＴＧｎ０〜ＴＧｎ
ｍに共通に与えられる。したがって、通常動作モード時
においては、１つのアレイ選択信号が活性状態へ駆動さ
れて、１つのサブアレイに含まれるサブアレイブロック
がグローバルデータバスＧＩＯ０〜ＧＩＯｍに電気的に
接続される（ローカルデータバスとグローバルデータバ
スのバス幅が同じとき）。

【０１４８】グローバルデータバスＧＩＯ０〜ＧＩＯｍ
それぞれに対し、データ読出時活性化されて対応のグロ
ーバルデータバス上のデータを増幅して共通データバス
ＣＤＢ上に伝達するプリアンプ回路ＰＡＭ０〜ＰＡＭｍ
と、データ書込時共通データバスＣＤＢ上の書込データ
を増幅して対応のグローバルデータバスへ伝達する書込
ドライバＷＤ０〜ＷＤｍが設けられる。この共通データ
バスＣＤＢは、バンクＭＢ０〜ＭＢ３に共通に設けられ
たデータ入出力回路に接続される。

【０１４９】グローバルデータバスＧＩＯ０〜ＧＩＯｍ
それぞれのビット幅とローカルデータバスＬＩＯ００〜
ＬＩＯｎｍのビット幅は同じである（１つのサブアレイ
のみが選択される場合）。しかしながら、このサブアレ
イＳＡ０〜ＳＡｎにおいて、２つのサブアレイが選択さ
れ、これらの同時に選択されたサブアレイのサブアレイ
ブロックに対して設けられたローカルデータバスがグロ
ーバルデータバスの異なるバス線に接続される構成の場
合、グローバルデータバスのバス幅は、ローカルデータ
バスのバス幅よりも大きくなる。

【０１５０】また、共通データバスＣＤＢのバス幅とグ
ローバルデータバスＧＩＯ０〜ＧＩＯｍのバス幅は同じ
であってもよく、または異なっていてもよい。異なる場
合には、プリアンプ回路ＰＡＭ０〜ＰＡＭｍが選択的に
活性状態とされ（列アドレスに従って）または書込ドラ
イバＷＤ０〜ＷＤｍが選択的に活性状態とされる。これ
により、共通データバスＣＤＢとグローバルデータバス
との間での複数ビットのデータの授受が行なわれる。

【０１５１】この図２１に示すメモリアレイの構成にお
いて、通常動作モード時においては、データの衝突が生
じないように、グローバルデータバスＧＩＯ０〜ＧＩＯ
ｍとローカルデータバスＬＩＯ００〜ＬＩＯｎｍがブロ
ック選択信号ＲＢ０〜ＲＢｍに従って電気的に接続され
る。

【０１５２】ディスターブリフレッシュ動作時において
は、サブアレイＳＡ０〜ＳＡｎにおいてワード線が同時
に選択状態へ駆動される。この場合、ローカルデータバ
スとグローバルデータバスが電気的に接続されていても
問題はない。ディスターブリフレッシュにおいては、ワ
ード線が順次選択状態へ駆動されるだけであり、列選択
動作は行なわれないためである。しかしながら、リード
ディスターブテストを行なう場合、列選択が行なわれ
る。この場合、リードディスターブテストを、通常動作
モード時よりも多くのサブアレイを選択している場合、
複数のローカルデータバスが同じグローバルデータバス
線に接続され、データの衝突が生じる。このためリード
ディスターブテストを行なう場合には、アレイ選択信号
ＲＢ０〜ＲＢｍを非活性状態に設定して、グローバルデ
ータバスＧＩＯ０〜ＧＩＯｍとローカルデータバスＬＩ
Ｏ００〜ＬＩＯｎｍとを電気的に切離す。単にサブアレ
イブロックＳＢ００〜ＳＢｎｍにおいて、センスアンプ
にラッチされたデータが対応のローカルデータバスＬＩ
Ｏ００〜ＬＩＯｎｍに伝達されるだけである。この場合
においても、列選択線ＣＳＬが順次選択状態へ駆動され
ているため、十分にリードディスターブテストを行なう
ことができる。

【０１５３】図２２は、ブロック選択信号発生部の構成
を示す図である。図２２において、ブロック選択信号発
生部は、図１１に示すロウアドレスラッチ１５ｃから与
えられる内部ロウアドレスのうちサブアレイを指定する
サブアレイアドレスＲＡをデコードしてサブアレイ指示
信号ＲＧＢを出力するアレイブロックデコーダ１５ｄａ
と、モードセット指示信号ＭＳを受けるインバータ１５
ｂａと、インバータ１５ｂａの出力信号とアレイブロッ
クデコーダ１５ｂａからのサブアレイ選択信号ＲＤＢと
を受けて、サブアレイ選択信号ＲＢを出力するＡＮＤ回
路１５ｂｂを含む。

【０１５４】アレイブロックデコーダ１５ｄａは、図１
１に示すロウ選択回路１５ｄに含まれており、インバー
タ回路１５ｂａおよびＡＮＤ回路１５ｂｂは、行系制御
回路１５ｂに含まれる。このモードセット指示信号ＭＳ
は、通常動作時より、数多くのワード線が同時に選択状
態へ駆動されて順次選択されるディスターブリフレッシ
ュモード時においては、Ｌレベルに設定され、列選択線
ＣＳＬを順次選択するリードディスターブテスト時には
Ｈレベルに設定される。ただし、ディスターブリフレッ
シュモード時およびリードディスターブテスト時におい
ては、バンクに対するモードセット指示信号ＭＳは活性
状態であり、バンクはすべて同時に活性化される。ただ
し、以下の説明においては、リードディスターブテスト
を指定するモードセット指示信号ＭＳを、符号ＭＳｒで
示し、ディスターブリフレッシュテストを示すときに設
定されるモードセット指示信号ＭＳを、符号ＭＳｄで示
す。

【０１５５】この図２２に示すサブアレイ選択信号発生
部の構成に従えば、リードディスターブテストを行なう
場合には、モードセット指示信号ＭＳｒがＨレベルであ
り、インバータ１５ｂａの出力信号がＬレベルとなり、
ＡＮＤ回路１５ｂｂからのサブアレイ選択信号ＲＢがＬ
レベルとなり、図２１に示すブロック選択ゲートＴＧ０
０〜ＴＧｎｍはすべてオフ状態となり、グローバルデー
タバスＧＩＯ０〜ＧＩＯｍとローカルデータバスＬＩＯ
００〜ＬＩＯｎｍはすべて電気的に切離される。したが
って、各サブアレイにおいてビット線が選択状態へ駆動
されても、グローバルデータバス上でのデータの衝突は
生じず、正確にリードディスターブテストを行なうこと
ができる。

【０１５６】なお、ディスターブリフレッシュ時におい
ても、サブアレイ選択信号ＲＢがＬレベルに設定される
構成が用いられてもよい。

【０１５７】図２３は、１つのサブアレイＳＡに対する
ロウ選択回路の構成を概略的に示す図である。この図２
３に示すロウ選択回路３０は、図１１に示す行系制御回
路１５ｂをマスタ制御回路としてセンスアンプ活性化信
号ＳＰＮ、ビット線イコライズ指示信号ＢＥＱおよびワ
ード線駆動信号ＷＸを受け、対応のサブアレイの活性／
非活性を制御する。

【０１５８】図２３において、ロウ選択回路３０は、サ
ブアレイアドレス信号ＲＡをデコードしてサブアレイ指
示信号ＲＧＢを出力するアレイブロックデコーダ３０ａ
と、アレイブロックデコーダ３０ａの出力するサブアレ
イ指示信号ＲＧＢとモードセット指示信号ＭＳとを受け
るＯＲゲート３０ｂと、ＯＲゲート３０ｂの出力信号の
活性化時活性化され、与えられたワード線アドレス信号
ＲＡｒをデコードし、対応のワード線ＷＬを選択状態へ
駆動するロウデコードドライバ３０ｃと、ＯＲゲート３
０ｂの出力信号の活性化時活性化され、ワード線駆動信
号ＷＸ、ビット線イコライズ指示信号ＢＥＱおよびセン
スアンプ活性化信号ＳＰＮに従って対応のサブアレイに
対するワード線駆動信号ＷＸａ、ビット線イコライズ指
示信号ＢＥＱａおよびセンスアンプ活性化信号ＳＰＮａ
を出力するロウ系駆動回路３０ｄを含む。ロウ系駆動回
路３０ｄからのワード線駆動信号ＷＸａはロウデコード
・ドライバ３０ｃへ与えられる。ビット線イコライズ指
示信号ＢＥＱａおよびセンスアンプ活性化信号ＳＰＮａ
は、サブアレイＳＡに含まれるビット線プリチャージ／
イコライズ回路およびセンスアンプに与えられる。

【０１５９】この図２３に示すロウ選択回路３０は、サ
ブアレイそれぞれに対応して設けられ、サブアレイＳＡ
単位での活性／非活性の制御が行なわれる。

【０１６０】モードセット指示信号ＭＳが非活性状態の
Ｌレベルのときには、ＯＲゲート３０ｂの出力信号はア
レイブロックデコーダ３０ａからのサブアレイ指定信号
ＲＧＢに従って変化する。対応のサブアレイＳＡが指定
されたときには、ロウデコード・ドライバ３０ｃおよび
ロウ系駆動回路３０ｄが活性化され、対応のサブアレイ
ＳＡの活性／非活性化が行なわれる。

【０１６１】モードセット指示信号ＭＳの活性化時に
は、アレイブロックデコーダ３０ａからのサブアレイ指
定信号ＲＧＢの状態にかかわらず、ＯＲゲート３０ｂの
出力信号がＨレベルの活性状態となり、ロウデコード・
ドライバ３０ｃおよびロウ系駆動回路３０ｄが活性状態
となる。したがって、メモリアレイにおけるすべてのサ
ブアレイＳＡにおいて活性／非活性化が行なわれる。こ
れにより、ディスターブリフレッシュをメモリアレイ内
のすべてのサブアレイにおいて同時に行なうことができ
る。また、この図２３に示す構成を用いれば、ディスタ
ーブリフレッシュおよびリードディスターブテストを同
時に行なうことができる。

【０１６２】この図２３に示すモードセット指示信号Ｍ
Ｓは、リードディスターブモード時に活性状態とされる
モードセット指示信号ＭＳｒおよびディスターブリフレ
ッシュモードを指定したときに活性状態とされるモード
セット指示信号ＭＳｄのＯＲにより生成され、両モード
時において活性状態とされる。

【０１６３】したがって、ディスターブリフレッシュお
よびリードディスターブテストを同時に行なうことがで
き、テスト時間の短縮を実現することができる。特に全
バンクにおいて同時にこれらのテストが行なわれるた
め、テスト時間のより一層の短縮が可能となる。

【０１６４】［メモリアレイの変更例２］図２４は、メ
モリアレイの変更例２の構成を示す図である。図２４に
おいて、サブアレイＳＢ００〜ＳＢｎｍそれぞれに対応
して設けられるローカルデータバスＬＩＯ００〜ＬＩＯ
ｎｍ各々に対し、インバータＩＶからのモードセット指
示信号ＭＳｒのＬレベルのときにオフ状態となる分離ゲ
ートＩＧが設けられる。この分離ゲートＩＧがオフ状態
となると、ローカルデータバスＬＩＯ００〜ＬＩＯｎｍ
の各々は、サブローカルデータバスＬＩａおよびＬＩｂ
に２分割される。

【０１６５】モードセット指示信号ＭＳｒがＨレベルの
活性状態となるのはリードディスターブテストモード時
であり、このリードディスターブテスト時ローカルデー
タバスＬＩＯ００〜ＬＩＯｎｍを、分離ゲートＩＧをオ
フ状態として２分割する。ブロック選択ゲートＴＧ００
〜ＴＧｎｍはすべてサブアレイ選択信号ＲＢ０〜ＲＢｎ
が非活性状態にあり、オフ状態にある。したがって、こ
のリードディスターブテスト時、ローカルデータバスＬ
ＩＯ００〜ＬＩＯｎｍのサブローカルデータバスＬＩａ
およびＬＩｂに対し、同時に対応のサブアレイのセンス
アンプにラッチされたデータを伝達しても、データの衝
突は生じない。したがって、このリードディスターブテ
スト時において、各サブアレイブロックにおいて、２つ
の列選択線ＣＳＬａａおよびＣＳＬａｂを同時に選択状
態へ駆動し、ローカルデータバスＬＩＯ００〜ＬＩＯｎ
ｍのサブローカルデータバスＬＩａおよびＬＩｂにデー
タを読出し、リードディスターブテスト時間をより短縮
する。この場合においても、ブロック選択ゲートＴＧ０
０〜ＴＧｎｍはすべてオフ状態にあり（図２２参照）、
グローバルデータバスＧＩＯ０〜ＧＩＯｍ上でのデータ
の衝突は生じず、正確にリードディスターブテストを行
なうことができる。

【０１６６】図２５は、図２４に示す列選択線を駆動す
るための構成を示す図である。図２５において、サブア
レイブロックＳＢは、２つの領域♯Ａおよび♯Ｂに分割
される。領域♯Ａは、コラムアドレス信号ビットＣＡ０
がＨレベルのときに選択され、領域♯Ｂは、補のコラム
アドレス信号ビット／ＣＡ０がＨレベルのときに選択状
態へ駆動される。コラムデコーダＣＤは、与えられたコ
ラムアドレス信号ビットＣＡ０，／ＣＡ０〜ＣＡ７，／
ＣＡ７をデコードしてアドレス指定された列に対応する
列選択線を選択状態へ駆動する。このコラムデコーダＣ
Ｄに対し、コラムアドレス信号ビットＣＡ０とモードセ
ット指示信号ＭＳｒを受けるＯＲゲートＯＧ１およびコ
ラムアドレス信号ビット／ＣＡ０とモードセット指示信
号ＭＳｒを受けるＯＲゲートＯＧ２を設ける。モードセ
ット指示信号ＭＳｒがＬレベルの非活性状態のときに
は、コラムデコーダＣＤへは、コラムアドレス信号ビッ
トＣＡ０および／ＣＡ０がそのまま与えられる。一方、
モードセット指示信号ＭＳｒがＨレベルのときには、コ
ラムアドレス信号ビットＣＡ０および／ＣＡ０がともに
ＨレベルとなってコラムデコーダＣＤへ与えられる。こ
の状態においては、サブアレイブロックＳＢにおいて領
域♯Ａおよび♯Ｂそれぞれにおいて列選択線ＣＳＬａお
よびＣＳＬｂが同時に選択状態へ駆動される。

【０１６７】この図２５に示すようにモードセット指示
信号ＭＳｒに従って所定のコラムアドレス信号ビットを
縮退状態（ビットＣＡ０および／ＣＡ０がともにＨレベ
ルの選択状態）に設定することにより、容易に必要な数
の列選択線を同時に選択状態へ駆動することができる。

【０１６８】［データ読出部の構成］図２６は、この発
明を実現する半導体記憶装置のデータ読出部の構成を概
略的に示す図である。図２６において、メモリバンクＭ
Ｂ０〜ＭＢ３の選択メモリセルから読出されたデータ
が、それぞれ対応のバンク読出データバスＲＤＦ０〜Ｒ
ＤＦ３上に伝達される。これらのバンク読出データバス
ＲＤＦ０〜ＲＤＦ３の各々は１６ビットの幅を有する。
すなわち、メモリバンクＭＢ０〜ＭＢ３からは、１６ビ
ットのデータが読出される。これらのバンク読出データ
バスＲＤＦ０〜ＲＤＦ３の各々は、図２１に示す共通デ
ータバスＣＤＢに対応する。

【０１６９】バンク読出データバスＲＤＦ０〜ＲＤＦ３
それぞれに対応して、与えられた１６ビットのデータを
４ビットのデータに圧縮して（縮退して）出力する縮退
回路４０−０〜４０−３が設けられる。これらの縮退回
路４０−０〜４０−３の各々は、与えられたデータの論
理の一致／不一致を判定しその判定結果を示す信号を縮
退データとして出力する。

【０１７０】バンク読出データバスＲＤＦ０〜ＲＤＦ３
の各々は、バンク選択ゲートＧＳ０〜ＧＳ３を介して共
通読出データバスＲＤに結合される。これらのバンク選
択ゲートＧＳ０〜ＧＳ３の各々は、バンク選択信号ＢＥ
０とモードセット指示信号ＭＳの反転信号／ＭＳの論理
積がＨレベルのときに導通状態となり、対応のバンク読
出データバスＲＤＦ０〜ＲＤＦ３を共通読出データバス
ＲＤに電気的に接続する。バンク活性化信号ＢＥ０〜Ｂ
Ｅ３は、その生成法は以下に説明するが、図１０に示す
コラム活性化信号ＣＥ０〜ＣＥ３に従って生成される。
したがって通常動作モード時においては、モードセット
指示信号／ＭＳがＨレベルの非活性状態にあり、バンク
選択ゲートＧＳ０〜ＧＳ３は、バンク活性化信号ＢＥ０
〜ＢＥ３に従って導通／非導通状態となる。

【０１７１】縮退回路４０−０〜４０−３の各々の出力
は、縮退データ選択ゲートＧＴ０〜ＧＴ３を介してそれ
ぞれ共通読出データバスの予め定められたバス線に結合
される。これらの縮退データ選択ゲートＧＴ０〜ＧＴ３
は、モードセット指示信号ＭＳの活性化時導通し、対応
の縮退回路４０−０〜４０−３からの縮退データを共通
読出データバスＲＤに伝達する。

【０１７２】縮退回路４０−０〜４０−３の各々が出力
する４ビットデータは、共通読出データバスＲＤの異な
るデータバス線に伝達される。すなわち、縮退回路４０
−０の４ビットデータは共通データバスＲＤの４ビット
のバス線ＲＤ＜０：３＞上に伝達される。縮退回路４０
−１の４ビットデータは、共通読出データバスＲＤの４
ビットデータバス線ＲＤ＜４：７＞に伝達される。縮退
回路４０−２の出力する４ビットデータは、共通読出デ
ータバスＲＤのバス線ＲＤ＜８：１１＞上に伝達され
る。縮退回路４０−３の出力する４ビットデータは、共
通読出データバスＲＤのバス線ＲＤ＜１２：１５＞上に
伝達される。これにより、テストデータ読出時メモリバ
ンクＭＢ０〜ＭＢ３すべてを同時に動作させてメモリセ
ルデータを読出しても、各バンクからの選択メモリセル
データの圧縮データを共通読出データバスＲＤ上に衝突
することなく伝達することができる。

【０１７３】共通読出データバスＲＤは出力回路ＯＢに
接続され、この出力回路ＯＢは、活性化時１６ビットの
共通読出データバスＲＤ上のデータをバッファ処理して
データ出力端子ＤＱ０〜ＤＱ１５上に伝達する。

【０１７４】図２７は、図２６に示すメモリバンクＭＢ
０に対して設けられた縮退回路４０−０の構成の一例を
示す図である。図２７において、この縮退回路４０−０
は、バンク読出データバスＲＤＦ０＜０：１５＞の異な
る４ビットのバス線上の信号を受ける４つのＡＮＤ回路
を含む。図２７においては、４ビットバス線ＲＤＦ０＜
０＞〜ＲＤＦ０＜３＞のデータを受けるＡＮＤ回路４０
ａと、バス線ＲＤＦ０＜１２＞〜ＲＤＦ０＜１５＞上の
データを受けるＡＮＤ回路４０ｂを示す。残りの４ビッ
トバス線ＲＤＦ０＜４＞〜ＲＤＦ０＜７＞およびＲＤＦ
０＜８＞〜ＲＤＦ０＜１１＞に対してもそれぞれＡＮＤ
回路が設けられる。ＡＮＤ回路４０ａの出力信号は、縮
退データ選択ゲートＧＴａを介して共通読出データバス
ＲＤ＜０：３＞上に伝達される。ＡＮＤ回路４０ｂの出
力信号は、縮退データ選択ゲートＧＴｂを介して共通読
出データバスＲＤ＜３＞上に伝達される。残りのメモリ
バンクＭＢ１〜ＭＢ３に対して設けられた縮退回路４０
−１〜４０−３も同様の構成を備え、それぞれ４ビット
データを１ビットデータに圧縮するＡＮＤ回路が設けら
れ、縮退データ選択ゲートを介して共通読出データバス
線の異なるバス線上にこの出力信号が伝達される。

【０１７５】この図２７に示すように、縮退回路４０−
０〜４０−３からのデータを共通読出データバス線ＲＤ
＜０＞〜ＲＤ＜１５＞上に伝達することにより、これら
の共通読出データバス線ＲＤ＜０＞〜ＲＤ＜１５＞の各
々の上には、４ビットデータが１ビットデータに圧縮さ
れて伝達される。

【０１７６】図２８は、バンク選択ゲートＧＳ０〜ＧＳ
３へ与えられるバンク活性化信号ＢＥ０〜ＢＥ３を発生
する部分の構成を示す図である。このバンク活性化信号
発生部は、図１６に示すコラム系制御回路に含まれても
よく、またこれと別に設けられてもよい。この図２８に
示すバンク活性化信号発生部は各バンクに対して設けら
れる。

【０１７７】図２８において、バンク活性化信号発生部
は、コラム系活性化信号ＣＥの活性化時セットされるフ
リップフロップ４５ａと、このフリップフロップ４５ａ
の出力信号の活性化に応答して起動され、ＣＡＳレイテ
ンシ−１のクロックサイクル期間カウントし、バンク活
性化信号ＢＥ（ＢＥ０−ＢＥ３）を出力するＣＡＳレイ
テンシカウンタ４５ｂと、このＣＡＳレイテンシカウン
タ４５ｂからのバンク活性化信号ＢＥの活性化時活性化
され、バースト長期間をカウントしてカウントアップ信
号をセット／リセットフリップフロップのリセット入力
Ｒへ与えるバースト長カウンタ４５ｃを含む。これらの
ＣＡＳレイテンシカウンタ４５ｂおよびバースト長カウ
ンタ４５ｃは、内部クロック信号に同期して動作するシ
フトレジスタで構成されており、与えられた信号をクロ
ック信号に従って所定期間シフトしてその出力信号を生
成する。次にこの図２８に示すバンク活性化信号発生部
の動作を図２９に示すタイミングチャート図を参照して
説明する。

【０１７８】図２９において、クロックサイクル♯０に
おいてリードコマンドが与えられ、コラム系活性化信号
ＣＥが所定期間活性状態となる。これにより、セット／
リセットフリップフロップ４５ａがセットされ、その出
力Ｑからの信号がＨレベルに立上がる。ＣＡＳレイテン
シカウンタ４５ｂは、ＣＡＳレイテンシ−１サイクル期
間与えられた信号を遅延する。今、ＣＡＳレイテンシが
２の場合を考えると、クロックサイクル♯１において、
このＣＡＳレイテンシカウンタ４５ｂからのバンク活性
化信号ＢＥが活性状態となり、かつバースト長カウンタ
４５ｃが起動される。このバンク活性化信号ＢＥの活性
化に従って、バンク選択ゲートが導通し、出力回路へ読
出データが与えられて、クロックサイクル♯２におい
て、最初に読出データＱ０が確定状態となる。今、バー
スト長が４であるとすると、クロックサイクル♯３、♯
４および♯５それぞれにおいて、データＱ１、Ｑ２およ
びＱ３がそれぞれ出力回路ＯＢへ与えられてクロック信
号ＣＬＫの立上がりエッジで確定状態となる。

【０１７９】バースト長カウンタ４５ｃはバースト長期
間すなわち、４クロックサイクル期間カウントし、クロ
ックサイクル♯４においてその出力信号が活性状態とな
り、セット／リセットフリップフロップ４５ａがリセッ
トされる。このセット／リセットフリップフロップ４５
ａの出力信号はＣＡＳレイテンシカウンタ４５ｂを介し
て伝達される。したがって、クロックサイクル♯５にお
いてバンク活性化信号ＢＥが非活性状態となる。

【０１８０】この図２９に示す動作波形においては、出
力回路は与えられたデータをその取込んだクロックサイ
クルにおいて出力するように説明している。しかしなが
ら、出力回路が１段のラッチ回路を含み、取込んだデー
タを次のクロックサイクルで出力する場合には、このバ
ンク活性化信号ＢＥの活性期間もそれに応じて異なる。

【０１８１】このバンク活性化信号ＢＥ（ＢＥ０−ＢＥ
３）を縮退データ選択ゲートへも与えることにより、テ
スト動作時においても、正確に、レイテンシのパラメー
タに従って正確なタイミングでデータの読出を行なうこ
とができる。

【０１８２】この図２８に示すバンク活性化信号発生部
の構成を図１７に示すバンク活性化信号ＢＥ０〜ＢＥ３
を発生するためにも用いられる。

【０１８３】次に、この図２６に示す半導体記憶装置の
動作を図３０に示すタイミングチャート図を参照して説
明する。

【０１８４】クロックサイクル♯０においてモードセッ
トコマンドが与えられる。このモードセットコマンドが
与えられたときのアドレス信号ＡＤをモード設定信号Ｍ
として、全バンクの同時活性化が指定され、またディス
ターブリフレッシュを行なうか、リードディスターブテ
ストを行なうかなどのテストモードが指定される。この
モードセットコマンドに従ってモードセット指示信号Ｍ
ＳがＨレベルの活性状態となる。これにより、テストモ
ードが設定される。次いでクロックサイクル♯１におい
てアクティブコマンドが与えられる。モードセット指示
信号ＭＳがＨレベルの活性状態にあり、このときには、
アドレス信号ＡＤをロウアドレス信号としてすべてのバ
ンクにおいて行選択動作が行なわれる。バンクアドレス
信号がすべて無視され、すべてのバンクが活性状態へ駆
動される。

【０１８５】次いでクロックサイクル♯２においてライ
トコマンドが与えられ、そのときのアドレス信号ＡＤを
コラムアドレス信号として列選択動作が行なわれる。こ
のライトコマンドが与えられたときのデータＤが順次メ
モリセルへ書込まれる。このテストデータの書込をすべ
てのメモリセルに対して行なうと、クロックサイクル♯
３においてプリチャージコマンドを与え、テストデータ
の書込サイクルが完了する。このテストデータの書込回
路は、先の図２１に示す書込ドライバＷＤ０〜ＷＤｍを
すべてのバンクにおいて活性状態としてデータの書込を
行なう。このテストデータ書込時においては、先の図２
４に示すようなローカルデータバスの２分割は行なわれ
ない。

【０１８６】次いで、このクロックサイクル♯３以降に
おいて、必要なテストが行なわれ、ディスターブリフレ
ッシュ動作および／またはリードディスターブテストが
行なわれる。このテスト期間においてリードディスター
ブテストを行なう場合には、先の図２４の構成を実現す
るために、新たにモードセットコマンドが与えられて、
各ローカルデータバスの２分割が行なわれる。

【０１８７】このディスターブリフレッシュおよび／ま
たはリードディスターブテストは、先の実施の形態にお
いて説明したように全バンクの全サブアレイにおいて同
時に行なわれる。

【０１８８】このディスターブテスト期間が完了する
と、次いでメモリセルのデータの読出が行なわれる。

【０１８９】クロックサイクル♯４においてアクティブ
コマンドを与え、そのときのアドレス信号ＡＤをロウア
ドレス信号Ｘとして全バンクにおいて行選択が行なわれ
る。続いて、クロックサイクル♯５においてリードコマ
ンドを与え、そのときのアドレス信号ＡＤをコラムアド
レス信号としてメモリセルの選択動作が行なわれる。こ
のリードコマンドに従って図２６のメモリバンクＭＢ０
〜ＭＢ３それぞれから１６ビットのメモリセルデータが
読出される。モードセット指示信号ＭＳがＨレベルの活
性状態にあり、バンク活性化信号ＢＥ０−ＢＥ３は、コ
ラム系活性化信号ＣＥ０−ＣＥ３がすべて活性状態にあ
るため活性状態にあり、バンク選択ゲートＧＳ０〜ＧＳ
３が非導通状態にあり、一方、縮退データ選択ゲートＧ
Ｔ０〜ＧＴ３が導通状態にある。縮退回路４０−０〜４
０−３各々は、与えられた１６ビットのデータを４ビッ
トデータに縮退して読出データバスＲＤ上に伝達し出力
回路ＯＢを介してデータ入出力端子ＤＱ０−ＤＱ１５へ
出力する。

【０１９０】この縮退回路を用いて、各縮退回路の出力
信号を異なる読出データバス線上に伝達することによ
り、全バンクから同時にメモリセルデータを読出しても
正確にデータの衝突を伴うことなくデータの読出を行な
うことができる。以降このバースト長データの読出が完
了するごとに、リードコマンドを与える。ページ（ワー
ド線）を切換える必要が生じたとき、クロックサイクル
♯６においてプリチャージコマンドを与え、全バンクを
一旦非活性状態へ駆動する。続いて、クロックサイクル
♯７においてアクティブコマンドを与え、新たなアドレ
ス信号ＡＤをロウアドレス信号として全バンクにおいて
行選択動作が行なわれる。続いてクロックサイクル♯８
においてリードコマンドを与え、そのときのアドレス信
号ＡＤをコラムアドレス信号として列選択動作が行なわ
れまたメモリセルデータの読出が行なわれる。以降この
読出動作を各ワード線に対して実行する。このデータ読
出が１行のメモリセルについて完了すると、クロックサ
イクル♯９においてプリチャージコマンドが与えられ、
次の行選択動作が行なわれる。この動作を繰返し、全ワ
ード線についてメモリセルデータの読出を行ない、読出
されたメモリセルデータの論理がすべて一致しているか
否かの判定が行なわれる。この読出したメモリセルデー
タの論理の一致／不一致により、メモリセルが正常であ
るか不良であるかを識別することができる。なお、当
然、書込データはすべて論理が同じである。

【０１９１】また、データの書込および読出は、全バン
クに対し同時に行なわれるが、選択状態へ駆動されるワ
ード線の数はディスターブテスト期間よりも少ない。し
たがってディスターブテスト期間において、このテスト
データの書込および読出を行なうときのワード線よりも
より多くのワード線およびコラム選択線を活性状態とす
るために、ディスターブテスト期間開始時において新た
にこれらのディスターブテストを行なうためのセットが
行なわれる。これにより、テストデータ書込時およびテ
ストデータ読出時において同時に複数本のワード線およ
び／または複数のコラム線（ビット線対）が同時に選択
状態とされてデータの衝突が生じるのを防止する。ただ
しテストデータ書込時においては、ディスターブテスト
時と同様、複数のワード線が同時に選択状態へ駆動され
る構成が適用されてもよい（書込データの論理が同じ場
合）。ただし、ローカルデータバスの２分割およびロー
カルデータバスとグローバルデータバスの分離は当然の
ごとくテスト期間開始時に設定される。

【０１９２】上述のように、全バンクに対し同時にテス
トデータの書込および読出を行なうことにより、１つの
バンクに対するアドレス空間へのアクセスのみで、全バ
ンクに対するアクセスを実現することができ、テスト期
間を短縮することができる。

【０１９３】なお、縮退回路４０−０〜４０−３は、テ
ストデータ読出時においてのみ活性状態とされ、それ以
外の状態においては、非活性状態に保持される構成が利
用されてもよい（消費電流低減のため）。

【０１９４】［縮退回路の変更例］図３１は、図２６に
示す縮退回路４０−０〜４０−３の変更例の構成を示す
図である。図３１においては、１つの縮退回路のための
構成を示す。図３１において内部信号線５１に、バンク
読出データバス線ＲＤＦ＜０＞〜ＲＤＦ＜３＞がワイヤ
ード接続され、また信号線５２に、内部読出データバス
線ＲＤＦ＜１２＞〜ＲＤＦ＜１５＞がワイヤード接続さ
れる。残りの８ビットの読出データ線についても、同
様、それぞれ４ビットずつワイヤード接続される。これ
らの信号線５１および５２は、信号ＭＳ・ＢＥ（信号Ｍ
ＳおよびＢＥの論理積）の活性化時導通する縮退データ
選択ゲートＧＴを介して内部読出データバス線ＲＤ＜ｉ
＞〜ＲＤ＜ｉ＋３＞に電気的に接続される。

【０１９５】ワイヤード接続構成において、たとえば信
号線５１において、ビットＲＤＦ＜０＞〜ＲＤＦ＜３＞
がすべてＨレベルのときには、この信号線５１はＨレベ
ルを維持する。一方、これらのビットＲＤＦ＜０＞〜Ｒ
ＤＦ＜３＞のうち１つでも１ビットのＬレベルのデータ
が混在する場合には、この信号線５１の電位はＬレベル
に低下する。同様、信号線５２においても、ビットＲＤ
Ｆ＜１２＞〜ＲＤＦ＜１５＞の値がすべてＨレベルのと
きには、信号線５２の電位はＨレベルを維持する。この
ようなワイヤード接続（ワイヤードＡＮＤ接続）を行な
っても、４ビットデータを１ビットのデータに圧縮する
ことができる。

【０１９６】なお、言うまでもなく、信号線５１および
５２は、データ読出前にＨレベルにプリチャージされ
る。この図３１に示す構成を用いた場合、特にＡＮＤ回
路のようなゲート回路は必要ではなく、回路占有面積を
低減することができる。この図３１に示すワイヤード接
続する構成の場合、読出されるメモリセルデータはＨレ
ベルのときに有効である。しかしながら、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）においてデ
ィスターブテスト時においては、Ｈレベルデータがその
電荷リーク等によりＬレベルに低下する特性が測定され
る。したがって、このようなワイヤード接続を用いてＨ
レベルデータが書込まれてまたＨレベルデータが読出さ
れるか否かを判別する構成であっても、特に問題は生じ
ない。

【０１９７】［読出回路の変更例］図３２は、この発明
を実現する半導体記憶装置のテストデータ読出部の他の
構成を示す図である。通常のデータの書込／読出を行な
う部分の構成は、先の図２６に示す構成と同じであり、
バンク選択ゲートＧＳ０〜ＧＳ３が導通して、メモリバ
ンクＭＢ０〜ＭＢ３のメモリセルへのデータの書込／読
出が行なわれる。

【０１９８】図３２において、メモリバンクＭＢ０に対
するバンク読出データバスＲＤＦ０＜０：１５＞は、縮
退データ選択ゲートＧＴ０を介して読出データバスＲＤ
＜０：１５＞にそれぞれ１対１対応で接続される。同様
に、メモリバンクＭＢ１のバンク読出データバスＲＤＦ
１＜０：１５＞が、縮退データ選択ゲートＧＴ１を介し
て読出データバスＲＤ＜０：１５＞に１対１対応で接続
される。メモリバンクＭＢ２のバンク読出データバスＲ
ＤＦ２＜０：１５＞が、読出データバスＲＤ＜０：１５
＞に縮退データ選択ゲートＧＴ２を介して１対１対応で
接続される。メモリバンクＭＢ３のバンク読出データバ
スＲＤＦ３＜０：１５＞は、縮退データ選択ゲートＧＴ
３を介して読出データバスＲＤ＜０：１５＞に１対１対
応で接続される。

【０１９９】各読出データバスＲＤＦ０＜０：１５＞〜
ＲＤ３＜０：１５＞は、読出データバスＲＤ＜０：１５
＞にワイヤード接続される。したがって結果的に、図３
２に示す構成においても、メモリセルの読出データが圧
縮されて出力される。

【０２００】図３３は、図３２に示す構成における、１
ビットの読出データバス線ＲＤ＜ｊ＞に対するバンク読
出データバスの接続態様を概略的に示す図である。図３
３においては、テスト動作時、縮退データ選択ゲートは
導通状態にあるため、省略している。図３３において、
メモリバンクＭＢ０からの読出データバス線ＲＤＦ０＜
ｊ＞、メモリバンクＭＢ１からの読出データバス線ＲＤ
Ｆ１＜ｊ＞、メモリバンクＭＢ２からの読出データバス
線ＲＤＦ２＜ｊ＞、およびメモリバンクＭＢ３からの読
出データバス線ＲＤＦ３＜ｊ＞が読出データバス線ＲＤ
＜ｊ＞にワイヤード接続される。ただしｊは０から１５
のいずれかである。したがって各バンクから読出された
メモリセルデータが共通データバス線上でワイヤード接
続され、この場合においても、４ビットのデータが１ビ
ットのデータに圧縮される。この図３３のワイヤード接
続においても、実質的にバス線ＲＤＦ＜ｊ＞〜ＲＤＦ３
＜ｊ＞のデータのＨレベルのときに共通読出データバス
線ＲＤ＜ｊ＞のデータがＨレベルとなり、それ以外、読
出データバス線ＲＤ＜ｊ＞がＬレベルとなり、実質的に
ワイヤードＡＮＤ接続となる。

【０２０１】以上のように、この読出経路において縮退
回路として、ワイヤード接続を利用することにより、専
用の論理ゲートが不要となり、回路占有面積を低減する
ことができる。

【０２０２】［他の適用例］上述の説明においては、テ
ストモード時において、全バンクを同時に動作させて、
メモリセルの選択を行なっている。以下、通常のユーザ
が使用するモードにおける動作モードについて説明す
る。

【０２０３】今、図３４に示すように、画像処理分野に
おいて、通常知られているように、表示画面ＳＣＲＮ
が、２５６本の走査線ＨＬ０〜ＨＬ２５５を含む構成を
考える。この表示画面ＳＣＲＮは、偶数フィールドおよ
び奇数フィールドからなるフレームの１フィールドに対
応する。

【０２０４】今、図３５に示すように、半導体記憶装置
内において、８個のバンクＢＫ♯０〜ＢＫ♯７を設け、
バンクＢＫ♯０〜ＢＫ♯７それぞれに、８本置きの走査
線上の画素データを格納する。すなわち、バンクＢＫ♯
０上には走査線ＨＬ８ｎ（ｎ＝０，１，…）上の画素デ
ータを格納し、バンクＢＫ♯１上には、走査線ＨＬ８ｎ
＋１上の画素データを格納する。以下、同様にして、バ
ンクＢＫ♯７には、走査線ＨＬ８ｎ＋７上の画素データ
を格納する。これらのバンクＢＫ♯０〜ＢＫ♯７は、入
出力回路ＩＯＢに共通に接続される。

【０２０５】通常動作時においては、バンクＢＫ♯０〜
ＢＫ♯７をインターリーブ態様で活性化し、走査線ＨＬ
０〜ＨＬ２５５上の画素データを順次入出力し、ページ
書換（走査線変更時）のオーバヘッドを低減する。

【０２０６】今、図３６に示すように、画面ＳＣＲＮ上
の所定の小領域ＳＭＲＧを同じ色の領域で表示する「塗
りつぶし」処理を考える。今、説明を簡単にするため
に、この小領域ＳＭＲＧが８行×８列の画素で構成され
る場合を考える。この小領域ＳＭＲＧの塗りつぶし処理
を、図３７に示すシーケンスに従って実行する。

【０２０７】まず、クロックサイクル♯０においてモー
ドセットコマンドを与え、全バンク同時に活性化を指示
し、またバースト長を８に設定する（バースト長の初期
設定が８とは異なる場合）。次いで、クロックサイクル
♯１においてアクティブコマンドを与え、バンクＢＫ♯
０〜ＢＫ♯７において、この小領域ＳＭＲＧの各行を選
択状態へ駆動する。これにより、小領域ＳＭＲＧに含ま
れる走査線が各バンクにおいて同時に選択状態へ駆動さ
れる（今、小領域は８行すなわち８本の走査線で構成さ
れる場合を考えている）。

【０２０８】次いで、クロックサイクル♯２においてラ
イトコマンドを与え、塗りつぶすべき色を示すデータＤ
を与える。ライトコマンドを与えたときのアドレス信号
ＡＤをコラムアドレス信号Ｙとしてメモリセル選択動作
が行なわれる。このときの書込データＤが取込まれ、選
択メモリセルに書込まれる。内部でバーストアドレスが
順次発生されて、外部から与えるデータＤが取込まれて
順次所定のシーケンスで選択メモリセルへ書込まれる。
したがって、クロックサイクル♯３において、以降のデ
ータの書込が完了したとき、バンクＢＫ♯０〜ＢＫ♯７
各々においては１行×８列上のメモリセルにデータが書
込まれており、合計８行×８列の画素データの書込が完
了する。したがって、このバースト長が８に設定されて
いるため、１回のライトコマンドのみで小領域ＳＭＲＧ
の塗りつぶし処理が完了し、高速処理が可能となる。塗
りつぶし処理が完了すると、全バンクプリチャージコマ
ンドを与えてすべてのバンクを非活性状態へ駆動した
後、モードリセットコマンドを与えて、モードセット指
示信号ＭＳを非活性状態として、バンクＢＫ♯０〜ＢＫ
♯７を再びインターリーブ態様で活性／非活性化する。

【０２０９】この図３４から図３７に示すように、通常
のデータの書込／読出を行なう場合においても、画像処
理用途などの特定の処理内容に応じて全バンクを同時に
活性化することにより、処理時間を大幅に短縮すること
ができる。

【０２１０】図３８は、この発明のさらに他の実施の形
態である同期型半導体記憶装置の要部の構成を示す図で
ある。この図３８においては、バンク選択信号ＢＮＫ０
〜ＢＮＫ３を出力するバンクデコード回路部の構成が示
される。図３８において、バンクアドレス信号ビットＢ
Ａ０とモードセット指示信号ＭＳを受けるＯＲ回路ＯＧ
５と、補のバンクアドレス信号ビット／ＢＡ０とモード
セット指示信号ＭＳを受けるＯＲ回路ＯＧ６が設けられ
る。このバンクデコーダ５ａの構成は図７に示す構成と
同じである。したがって、この図３８に示す構成におい
ては、モードセット指示信号ＭＳが活性状態とされる
と、バンクアドレス信号ビットＢＡ０および／ＢＡ０が
ともにＨレベルとなり、したがって、バンクデコーダ５
ａは、４つのバンク選択信号ＢＮＫ０〜ＢＮＫ３のうち
２つのバンク選択信号を活性状態へ駆動する。この場合
においても、同時に活性化されるバンクの数が通常と異
なり２つであり、テスト時において同時に活性化される
バンクの数が増加し、テスト時間を短縮することができ
る。

【０２１１】［他の適用例２］上述の説明においては、
ＳＤＲＡＭ（同期型ダイナミック・ランダム・アクセス
・メモリ）が示されている。しかしながら、バンク構成
を有しかつ動作モードがクロック信号に同期して与えら
れるコマンドにより指定されるとともに、データの入出
力がクロック信号に同期して行なわれるメモリ（たとえ
ばシンクロナス・スタティック・ランダム・アクセス・
メモリ）であれば、本発明は適用可能である。

【０２１２】また、クロック信号の立上がりエッジおよ
び立下がりエッジで外部信号の取込およびデータの入出
力が行なわれるメモリであっても本発明は適用可能であ
る。

【０２１３】

【発明の効果】以上のように、この発明に従えば、特定
の動作モード時においては、複数のバンクを同時に活性
／非活性化できるように構成したため、１つのバンクに
割当てられたアドレス空間へのアクセスのみで複数のバ
ンクのアドレス空間へのアクセスが可能となり、高速処
理が可能となる。

【０２１４】すなわち、請求項１に係る発明に従えば、
複数のバンク各々に設けられたメモリセル選択手段のう
ち所定数のメモリセル選択手段を、動作モード指示とメ
モリセル選択指示とに従って同時に活性化するように構
成しているため、１つのバンクに対するコマンドのみ
で、複数のバンクに対するメモリセル選択を行なうこと
ができ、高速処理が可能となる。

【０２１５】請求項２に係る発明に従えば、複数のバン
クすべてのバンクが同時に活性化されるため、同時に活
性化されるバンクの数が多くなり、より高速処理が可能
となる。

【０２１６】請求項３に係る発明に従えば、メモリセル
データの読出時、対応のバンクから複数のメモリセルを
同時に選択して選択メモリセルデータを読出し、これら
の選択メモリセルデータを圧縮して出力するように構成
しているため、全バンクから同時にメモリセルデータが
読出されても、データ圧縮により、読出データの衝突を
防止して正確に読出データの一致／不一致を判定するこ
とができ、良／不良を正確に識別することができる。

【０２１７】請求項４に係る発明に従えば、各バンクの
行選択時において、所定数のバンクそれぞれにおいて複
数のワード線を同時に選択状態へ駆動するように構成し
ているため、ディスターブリフレッシュテストを高速で
行なうことが可能となる。

【０２１８】請求項５に係る発明に従えば、特殊動作モ
ード時においては、各バンクの複数のサブアレイそれぞ
れに設けられたローカルデータ線とサブアレイ共通に設
けられたグローバルデータ線の接続を停止するように構
成しているため、各サブアレイにおいて同時に列を選択
状態へ駆動しても、データの衝突は生じず、確実なリー
ドディスターブテストを行なうことができ、テスト時間
を短縮することができる。

【０２１９】請求項６に係る発明に従えば、複数のロー
カルデータ線を特殊動作モード時において、複数のサブ
データ線に接続し、これらのサブデータ線それぞれに対
応して列を選択しているため、選択状態へ駆動される列
の数がより多くなり、リードディスターブテストを容易
に高速で行なうことが可能となる。

【０２２０】請求項７に係る発明に従えば、特殊動作モ
ード時、このバンクと共通データ線とを切離しているた
め、バンクからデータが読出されても、バンク内部で読
出されるだけであり、データの衝突は生じず、リードデ
ィスターブテストなどの特殊モードを正確に行なえる。

【０２２１】請求項８に係る発明に従えば、グローバル
データ線それぞれに対応して設けられたプリアンプと内
部リードデータ線とを分離するように構成しているた
め、この内部リードデータ線が複数のバンクそれぞれに
接続されても、プリアンプの出力データが共通データ線
上で衝突するのが防止される。

【０２２２】請求項９に係る発明に従えば、各バンクそ
れぞれに対応して設けられ、かつ活性化時対応のバンク
から読出された複数のメモリセルデータを圧縮する複数
の縮退回路の出力をそれぞれ異なるピン端子に並列に接
続するように構成しているため、各バンクが同時に動作
してデータの読出／圧縮が行なわれても、これらのバン
クのデータの衝突は生じず、正確な縮退データの出力を
行なうことができ、正確なテストを行なうことができ
る。

【０２２３】請求項１０に係る発明に従えば、圧縮手段
を、複数のバンクそれぞれに対して設けられた内部デー
タ線を、入出力回路に接続される共通データ線にワイヤ
ード接続するように構成しているため、回路構成を簡略
化して、正確にデータの衝突が生じても、論理の一致／
不一致は正確に判定されるため、正確なテスト結果デー
タの読出を行なうことができる。

【０２２４】請求項１１に係る発明に従えば、特殊動作
モード時、データ線とグローバルデータ線とを分離して
いるため、各バンクにおいて、複数のサブアレイが同時
に列選択動作を行なっても、メモリセルのデータ線上の
データがグローバルデータバス線上に伝達されず、読出
データの衝突は生じず、複数のサブアレイに同時にリー
ドディスターブテストを同時に行なっても正確なテスト
を行なうことができ、テスト時間を短縮することができ
る。

【０２２５】請求項１２に係る発明に従えば、非分割の
ローカルデータ線とグローバルデータ線との接続を特殊
動作モード時に禁止しているため、複数のサブアレイに
おいて同時にメモリセルデータが読出されても単に各メ
モリセルアレイにおいてリストア動作が行なわれるだけ
であり、すなわち、リードディスターブが行なわれるだ
けであり、正確なリードディスターブテストを行なうこ
とが可能となる。

【０２２６】請求項１３に係る発明に従えば、複数のバ
ンク各々において、動作モード指示に応答して、同時に
複数の行を選択するように構成しているため、ディスタ
ーブリフレッシュテストを各バンクにおいて同時に行な
うことができ、テスト時間が短縮される。

【図面の簡単な説明】

【図１】 この発明を実現する半導体記憶装置の全体の
構成を概略的に示す図である。

【図２】 （Ａ）は図１に示すクロック入力バッファの
構成を示し、（Ｂ）は、その動作波形を示す図である。

【図３】 図１に示す制御信号入力バッファの構成を概
略的に示す図である。

【図４】 （Ａ）は図３に示すダイナミックラッチの構
成を示し、（Ｂ）はその動作を示す信号波形図である。

【図５】 図１に示すモード設定回路の構成を示す図で
ある。

【図６】 図１に示すバンク選択信号発生回路の構成を
概略的に示す図である。

【図７】 図６に示すバンクアドレスデコーダの構成を
概略的に示す図である。

【図８】 図６に示すロウ系バンク選択信号発生回路の
構成を概略的に示す図である。

【図９】 図６に示すプリチャージ信号発生回路の構成
を概略的に示す図である。

【図１０】 図６に示すコラム系選択信号発生回路の構
成を概略的に示す図である。

【図１１】 ロウ系制御回路およびメモリアレイの構成
を概略的に示す図である。

【図１２】 図１１に示す制御回路の動作を示す信号波
形図である。

【図１３】 ディスターブリフレッシュテストを説明す
るための図である。

【図１４】 （Ａ）は通常動作モード時のワード線選択
状態を示し、（Ｂ）はディスターブリフレッシュ動作時
のワード線選択状態を示す図である。

【図１５】 ディスターブリフレッシュを行なうための
外部制御信号の状態を示すタイミングチャート図であ
る。

【図１６】 この発明に従って実現される半導体記憶装
置のコラム系回路の構成を概略的に示す図である。

【図１７】 この発明に従って実現される半導体記憶装
置のデータ読出部の構成を概略的に示す図である。

【図１８】 図１６および図１７に示す半導体記憶装置
のリードディスターブテスト時の動作を示すタイミング
チャート図である。

【図１９】 リードディスターブテストを説明するため
の図である。

【図２０】 図１７に示すプリアンプを活性化するため
の回路の構成を概略的に示す図である。

【図２１】 この発明に従って構成される半導体記憶装
置のメモリアレイの他の構成を概略的に示す図である。

【図２２】 図２１に示すサブアレイ選択信号発生部の
構成を概略的に示す図である。

【図２３】 図２１に示すメモリアレイに対するロウ系
制御駆動回路の構成を概略的に示す図である。

【図２４】 図２１に示すメモリアレイのリードディス
ターブテスト時の内部データバスの接続態様を示す図で
ある。

【図２５】 図２４に示す列選択態様を実現するための
構成を概略的に示す図である。

【図２６】 この発明に従って構成される半導体記憶装
置のデータ読出部の構成を概略的に示す図である。

【図２７】 図２６に示す縮退回路の構成の一例を概略
的に示す図である。

【図２８】 図２６に示すバンク活性化信号を発生する
部分の構成を概略的に示す図である。

【図２９】 図２８に示す回路の動作を示すタイミング
チャート図である。

【図３０】 この発明に従って構成される半導体記憶装
置のデータの書込／読出動作を示すタイミングチャート
図である。

【図３１】 縮退回路の他の構成を示す図である。

【図３２】 図２６に示す半導体記憶装置のデータ読出
部の他の構成を概略的に示す図である。

【図３３】 図３２の読出データバス接続に対する具体
的構成を概略的に示す図である。

【図３４】 この発明の他の適用例を説明するための画
面構成を示す図である。

【図３５】 この発明の他の適用例のためのメモリのバ
ンク構成を概略的に示す図である。

【図３６】 この図３５に示す半導体記憶装置の処理す
る内容を説明するための図である。

【図３７】 図３６に示す処理を実行する際の動作シー
ケンスを示すタイミングチャート図である。

【図３８】 この発明のさらに他の実施の形態であるバ
ンク選択信号発生部の構成を概略的に示す図である。

【図３９】 従来の同期型半導体記憶装置のデータ読出
時の動作を示すタイミングチャート図である。

【図４０】 従来の同期型半導体記憶装置のデータ書込
時の動作を示すタイミングチャート図である。

【図４１】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図４２】 図４１に示す同期型半導体記憶装置のデー
タ読出時の動作を示すタイミングチャート図である。

【図４３】 図４１に示す同期型半導体記憶装置のデー
タ書込時の動作を示すタイミングチャート図である。

【図４４】 従来の同期型半導体記憶装置の問題点を説
明するための図である。

【図４５】 従来の同期型半導体記憶装置の全バンクプ
リチャージコマンドを示す図である。

【符号の説明】 １ クロック入力バッファ、２ 制御信号入力バッフ
ァ、３ アドレス入力バッファ、４ モード設定回路、
５ バンク選択信号発生回路、ＭＡ０〜ＭＡ３メモリア
レイ、ＢＤ０〜ＢＤ３ バンク駆動制御回路、ＭＢ０〜
ＭＢ３ メモリバンク、５ａ バンクアドレスデコー
ダ、５ｂ ロウ系バンク選択信号発生回路、５ｃ プリ
チャージ信号発生回路、５ｄ コラム系選択信号発生回
路、１５ｂ行系制御回路、１５ｃ ロウアドレスラッ
チ、１５ｄ ロウ選択回路、ＳＡ０〜ＳＡ７ サブアレ
イ、２０ｃ コラム系制御回路、２０ｅ 列選択回路、
ＰＡ０〜ＰＡ３ プリアンプ、ＯＢ 出力回路、ＲＧ０
〜ＲＧ３ 読出ゲート、ＲＤ共通読出データバス、ＩＯ
０〜ＩＯ３ 内部データバス、ＳＢ００〜ＳＢｎｍサブ
アレイブロック、ＧＩＯ０〜ＧＩＯｍ グローバルデー
タバス、ＬＩＯ００〜ＬＩＯｎｍ ローカルデータバ
ス、ＬＩａ、ＬＩｂ サブローカルデータバス、ＴＧ０
０〜ＴＧｎｍ ブロック選択ゲート、ＰＡＭ０〜ＰＡＭ
ｍ プリアンプ、ＷＤ０〜ＷＤｍ ライトドライバ、３
０ａ アレイブロックデコーダ、３０ｃ ロウデコード
・ドライバ、３０ｄ ロウ系駆動回路、ＣＤ コラムデ
コーダ、ＣＳＬａ〜ＣＳＬｃ，ＣＳＬａａ，ＣＳＬａ
ｂ，ＣＳＬｃａ，ＣＳＬｃｂ 列選択線、４０−０〜４
０−３ 縮退回路、ＧＳ０〜ＧＳ３ バンク選択ゲー
ト、ＧＴ０〜ＧＴ３ 縮退データ選択ゲート、ＲＤＦ０
〜ＲＤＦ３ バンク読出データバス、ＢＫ♯０〜ＢＫ♯
７ メモリバンク。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 各々が互いに独立に活性状態および非活
   性状態へ駆動されることが可能な複数のバンクを有する
   半導体記憶装置であって、 前記複数のバンク各々に対応して設けられ、各々が活性
   化時対応のバンクのメモリセルの選択動作を行なうため
   の複数のメモリセル選択手段、および動作モード指示信
   号とメモリセル選択指示とに応答して前記複数のメモリ
   セル選択手段のうち２以上の所定数のバンクに対して設
   けられたメモリセル選択手段を同時に活性化する制御手
   段を備える、半導体記憶装置。
2. 【請求項２】 前記２以上の所定数のバンクは、前記複
   数のバンクのすべてを含む、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記メモリセル選択指示は、選択メモリ
   セルのデータ読出を指示し、 前記動作モード指示信号と前記メモリセル選択指示とに
   応答して、前記所定数のバンクから前記メモリセル選択
   手段により選択されて読出されたメモリセルのデータを
   圧縮して出力する手段をさらに備える、請求項１または
   ２記載の半導体記憶装置。
4. 【請求項４】 前記複数のバンク各々は、行列状に配列
   される複数のメモリセルを有し、 前記メモリセル選択指示は、メモリセルの行の選択を指
   示し、 前記制御手段は、前記動作モード指定信号と前記メモリ
   セル選択指示と特殊モード指示とに応答して、前記所定
   数のバンク各々において複数のワード線を同時に選択す
   るように前記メモリセル選択手段を制御する手段を含
   む、請求項１記載の半導体記憶装置。
5. 【請求項５】 前記複数のバンク各々は、 （ｉ） 各々が行列状に配列される複数のメモリセルを
   有する複数のアレイブロックと、 （ｉｉ） 前記複数のアレイブロック各々に対応して設
   けられ、対応のアレイブロックとデータの授受を行なう
   複数のローカルデータ線と、 （ｉｉｉ） 前記複数のアレイブロックに共通に設けら
   れ、前記複数のローカルデータ線と選択的に電気的に接
   続されるグローバルデータ線とを含み、 前記動作モード指定信号に応答して前記複数のローカル
   データ線各々を複数のサブデータ線に分割する手段をさ
   らに備える、請求項１または２に記載の半導体記憶装
   置。
6. 【請求項６】 前記メモリセル選択指示は、前記複数の
   アレイブロックの列を選択する指示を含み、 前記メモリセル選択手段は与えられたアドレスに従って
   対応の列を選択する手段を含み、 前記制御手段は、前記動作モード指示信号に応答して前
   記列選択手段に各前記サブデータ線各々に対応して列を
   選択させるための手段を含む、請求項５記載の半導体記
   憶装置。
7. 【請求項７】 前記複数のバンクに共通に設けられる共
   通データ線をさらに備え、 前記制御手段は、前記動作モード指示信号に応答して前
   記複数のバンクと前記共通データ線とを切離す手段をさ
   らに備える、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記グローバルデータ線に対応して設け
   られ、活性化時対応のグローバルデータ線上のデータを
   増幅する複数のプリアンプ手段、 前記複数のバンク各々に対応して設けられ、対応のバン
   クのプリアンプ手段の出力データを伝達する複数の内部
   リードデータ線をさらに備え、 前記制御手段は、前記動作モード指示信号に応答して前
   記プリアンプ手段と対応の内部リードデータ線とを切離
   す手段を備える、請求項５記載の半導体記憶装置。
9. 【請求項９】 前記メモリセル選択手段は、対応のバン
   クから同時に複数のメモリセルのデータを読出す手段を
   含み、 前記圧縮手段は、各前記バンクに対応して設けられ、活
   性化時対応のバンクから読出された複数のメモリセルデ
   ータを圧縮して出力する複数の縮退回路を含み、 前記複数の縮退回路の各々の出力は互いに異なるピン端
   子に並列に出力される、請求項３記載の半導体記憶装
   置。
10. 【請求項１０】 前記メモリセル選択手段は、各バンク
    において同時に複数のメモリセルを選択する手段を含
    み、 前記圧縮手段は、 前記複数のバンク各々に対応して設けられる複数の内部
    データ線と、 前記複数の内部データ線とワイヤード結合されて縮退デ
    ータを伝達するデータ線とを含む、請求項３記載の半導
    体記憶装置。
11. 【請求項１１】 前記制御手段は、前記動作モード指示
    信号に応答して前記複数のローカルデータ線と前記グロ
    ーバルデータ線とを分離する手段を含む、請求項５記載
    の半導体記憶装置。
12. 【請求項１２】 前記複数のバンクの各々は、 （ｉ） 各々が行列状に配列される複数のメモリセルを
    有する複数のアレイブロックと、 （ｉｉ） 前記アレイブロック各々に対応して設けら
    れ、対応のアレイブロックとデータの授受を行なう複数
    のローカルデータ線と、 （ｉｉｉ） 前記複数のアレイブロックに共通に設けら
    れ、前記複数のローカルデータ線と選択的に電気的に接
    続されるグローバルデータ線とを含み、 さらに前記動作モード指示信号に応答して前記複数のロ
    ーカルデータ線と前記グローバルデータ線とを分離する
    手段を含む、請求項５記載の半導体記憶装置。
13. 【請求項１３】 前記制御手段は、前記複数のバンク各
    々において同時に複数の行が選択されるように前記動作
    モード指示信号に応答して前記メモリセル選択手段を制
    御する手段を含む、請求項５、６、１１または１２のい
    ずれかに記載の半導体記憶装置。