JP5428149B2

JP5428149B2 - 半導体素子の製造方法

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Publication number: JP5428149B2
Application number: JP2007298835A
Authority: JP
Inventors: 玲子蛭田; 治雄中澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-11-19
Filing date: 2007-11-19
Publication date: 2014-02-26
Anticipated expiration: 2027-11-19
Also published as: JP2009124059A

Description

この発明は、ウェハ裏面の処理が必要な半導体素子の製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）などの電力用半導体素子の製造方法に関する。

従来、コンピュータや通信機器の主要部分には、多数のトランジスタや抵抗などを、電気回路を構成するようにむすびつけて、１チップ上に集積した集積回路（ＩＣ）が多用されている。このようなＩＣの中で、電力用半導体素子を含むものは、パワーＩＣと呼ばれており、電力用半導体素子の一つにＩＧＢＴがある。
ＩＧＢＴは、高速スイッチング特性および電圧駆動特性を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の機能と、低オン電圧特性を有するバイポーラトランジスタの機能を有したワンチップのパワー素子である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。また、新しいチップ構造を用いた、より低オン電圧のＩＧＢＴが開発されており、ＩＧＢＴを用いた応用装置の低損失化や高効率化が図られてきている。
ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ノンパンチスルー（以下、ＮＰＴとする）型、フィールドストップ（以下、ＦＳとする）型の構造があり、ｎチャネル型の縦型二重拡散構造のものが主流である。従って、本明細書では、ｎチャネル型ＩＧＢＴを例にして説明するが、ｐチャネル型ＩＧＢＴでも同様である。

ＰＴ型ＩＧＢＴは、ｐ⁺半導体基板上にｎ⁺バッファ層とｎ^-活性層をエピタキシャル成長させたエピタキシャルウェハを用いて形成される。そのため、例えば耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍ程度であるが、ｐ⁺半導体基板を含む総厚さは２００〜３００μｍ程度になる。ＰＴ型ＩＧＢＴでは、ｎ^-活性層中の空乏層がｎ⁺バッファ層に到達する。
図１２は、低ドーズ量の浅いｐ⁺コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図１２に示すように、例えばＦＺウェハよりなるｎ^-半導体基板を活性層１とし、その表面側に、ｐ⁺ベース領域２が選択的に形成されている。ベース領域２の表面層には、ｎ⁺エミッタ領域３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。
エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。基板裏面には、ｐ⁺コレクタ層８およびコレクタ電極９が形成されている。ＮＰＴ型の場合には、活性層１の厚さがＰＴ型よりも厚くなるが、素子全体としては、ＰＴ型の素子に比べて、大幅に薄くなる。また、エピタキシャル基板を用いずに、ＦＺ基板を用いているため、安価である。

図１３は、ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図１３に示すように、基板表面側の素子構造は、図１２に示すＮＰＴ型の素子と同じである。基板裏面側には、ｎ^-活性層１とｐ⁺コレクタ層８との間に、ｎ⁺バッファ層１０が設けられている。ＦＳ型の場合、活性層１の厚さは、ＰＴ型と同じ７０μｍ程度（耐圧６００Ｖ系）であり、素子全体の厚さは１００〜２００μｍ程度である。
図１４は、逆阻止型ＩＧＢＴの１／２セル分の構成を示す断面図である。図１４に示すように、逆阻止型ＩＧＢＴは、ｐ⁺コレクタ層８と接するように分離層１１が形成される以外は、図１２に示すＮＰＴ型の素子と同様の構造である。逆阻止型ＩＧＢＴは、従来型のＩＧＢＴの基本性能に加え、逆方向耐圧性を有し、直流を介さずに交流−交流交換をおこなうマトリクスコンバータの半導体スイッなどに用いられる。
マトリクスコンバータは、従来型のコンバータと異なり、コンデンサが不要であり、電源高調波が削減される。一方で、マトリクスコンバータの入力は交流であるため、半導体スイッチには逆方向耐圧性が必要とされる。このため、従来型のＩＧＢＴを用いた半導体スイッチの場合は、逆阻止用のダイオードを直列に接続する必要があった。一方で、逆阻止型ＩＧＢＴを用いた半導体スイッチによれば、ダイオードを直列に接続する必要がないため、導電損失を半減することができ、マトリクスコンバータの変換効率を大幅に向上させることができる。逆阻止型ＩＧＢＴの製造には、基板表面から１００μｍ以上の厚さの深い接合の形成技術と、１００μｍ以下の厚さの極薄ウェハの生産技術が不可欠なものとなっている。

また、最近では、総合損失をより低減するため、ウェハを薄く削り、デバイス厚をできるだけ薄くする試みがなされている。例えば、耐圧６００Ｖ系の素子の場合、ＦＳ型ＩＧＢＴの厚さは７０μｍ程度が想定されている。耐圧クラスが低くなると、素子の厚さはさらに薄くなる。このような厚さのＦＳ型ＩＧＢＴまたはそれに類似したデバイスの製造方法として、以下に説明するように、ＦＺウェハを研磨する方法が知られている。
図１５〜１９は、従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。図１５に示すように、まず、活性層１となるｎ^-ＦＺウェハの表面側に、ベース領域、エミッタ領域、ＳｉＯ₂などからなるゲート酸化膜、ゲート電極、ＢＰＳＧなどからなる層間絶縁膜、Ａｌ−Ｓｉ膜などからなるエミッタ電極およびポリイミド膜などからなる絶縁保護膜を有する表面側素子構造部１２を作製する（図１５）。
ついで、ウェハの裏面を、バックグラインドやエッチングなどの手段により研削して、ウェハを所望の厚さ、例えば７０μｍの厚さとする（図１６）。なお、エッチングの場合、厳密には研削ではないが、本明細書では、ウェハを薄くする手段については問わないので、エッチングを含めて研削とする。
ついで、ウェハの裏面から、例えばｎ型不純物であるリン（Ｐ）と、ｐ型不純物であるボロン（Ｂ）のイオン注入をおこない、電気炉で３５０〜５００℃の熱処理（アニール）をおこない、バッファ層１０およびコレクタ層８を形成する（図１７）。ついで、ウェハの裏面、すなわちコレクタ層８の表面に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）などの複数の金属を蒸着し、コレクタ電極９を形成する（図１８）。

最後に、コレクタ電極９側にダイシングテープ１３を貼り付けてダイシングをおこない、ウェハを複数のチップ１４に切断する（図１９）。そして、各チップ１４のコレクタ電極９を固定部材に半田付けするとともに、表面側素子構造部１２の電極にアルミワイヤ電極をワイヤボンディング装置により固着する。
しかし、上述した従来方法によって、例えば７０μｍ厚程度の薄い素子を作製しようとすると、バックグラインドまたはエッチングによる裏面研削（図１６参照）後のウェハの厚みが薄いため、その後の裏面側に対するイオン注入や電極の蒸着時にウェハに割れが発生しやすい。
このため、表面側素子構造部１２を作製した後、裏面研削前のウェハ（厚い状態のウェハ）にポリエチレンテレフタレート（ＰＥＴ）層を含む支持基板を貼り合わせ、その状態で裏面研削および裏面側工程をおこなう方法が提案されている（例えば、下記特許文献１参照。）。
特開２００３−０７７８６９号公報（請求項１，２，６参照）

しかしながら、前記特許文献１に示すように、ＰＥＴなどの支持部材を貼り合わせてウェハの裏面を研削した場合、この研削した裏面にＰＥＴなどの支持部材を貼り合わせたまま裏面側素子構造部（図１２〜図１４に示すコレクタ層８やバッファ層１０など）を形成すると、裏面側素子構造部を形成するための処理温度（拡散温度）にＰＥＴなどの支持部材が耐えられない。
この発明の目的は、前記の課題を解決して、表面側素子構造部上に支持部材を貼り付けてウェハの裏面を研削し、この支持部材を貼り合わせたまま裏面側素子構造部を形成し、チップ割れを防止し、低コストの半導体素子の製造方法を提供することである。

前記の目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、半導体ウェハの表面に半導体素子の表面側素子構造部を作製する工程と、前記半導体ウェハの前記表面側素子構造部が作製された側の面を加熱発砲により剥離可能な接着シートを介してポリエステル系樹脂製の支持部材に貼り合わせる工程と、前記支持部材に貼り合わされた状態のまま前記表面側素子構造部が作製された前記半導体ウェハの裏面を研削する工程と、前記支持部材に貼り合わされた状態のまま前記半導体ウェハの裏面に裏面側素子構造部を作製する工程と、前記裏面側素子構造部が作製された前記半導体ウェハから前記支持部材を剥離させる工程と、前記支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程と、この順に含む半導体素子の製造方法において、前記ポリエステル系樹脂製支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程の前に、前記半導体ウェハにダイシングテープを貼り付ける工程を含むことを特徴とする。
この請求項１の発明によれば、半導体ウェハの表面側に半導体素子の表面側素子構造部を作製し、表面側素子構造部上に支持部材を貼り合わせて、その状態で裏面を研削して薄くした後、この状態でウェハ裏面に対する処理をおこなう。そして、支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程の前に、前記半導体ウェハにダイシングテープを貼り付けることにより、ウェハの割れを低減させることができ、半導体ウェハと貼り合わされる支持部材として、安価なポリエステル系樹脂シートを用いることによって、支持部材を再利用する必要がないので、再利用のための工程が不要となり、半導体素子の生産効率を向上させることができる。

また、請求項２の発明にかかる半導体素子の製造方法は、支持部材は、ポリエステル系樹脂シートであり、前記ポリエステル系樹脂シートは、ＵＶ硬化型樹脂層を介して前記半導体ウェハに貼り合わされる点が請求項１と異なる。
この請求項２の発明においても、支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程の前に、前記半導体ウェハにダイシングテープを貼り付けることにより、ウェハの割れを低減させることができる。
また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、前記支持部材は、剛性を有するシートであることを特徴とする。
この請求項３の発明によれば、半導体ウェハと貼り合わせる支持部材として、安価な高剛性シートを用いることによって、支持部材を再利用する必要がないので、再利用のための工程が不要となり、半導体素子の生産効率を向上させることができる。

また、請求項４の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記裏面構造を作製する際に、静電チャック式の吸着プレートに前記支持部材を貼り合わせて金属蒸着膜を形成することを特徴とする。
この請求項４の発明によれば、金属蒸着膜の形成時における半導体ウェハの最高到達温度を４０℃〜５０℃程度にすることができるので、支持部材が溶解するのを防止することができる。

この発明にかかる半導体素子の製造方法によれば、半導体ウェハの表面側素子構造部に支持部材を接合し、裏面を研削して薄ウェハ化することでウェハ割れを防止できる。また、支持部材を接合したまま研削された裏面に裏面側素子構造部が形成されるので、製造工程が簡略化され、製造コストの低減ができる。

以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。
（実施の形態１）
図１〜８は、実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。以下に説明する実施の形態１〜３では、ｎドープのエピタキシャルウェハを用いてＦＳ型ＩＧＢＴを作製する場合を例にして説明するが、ＦＺウェハを用いてＦＳ型ＩＧＢＴを作製する場合でも、同様の工程で製造プロセスを進めることができる。また、ＮＰＴ型ＩＧＢＴや逆阻止型ＩＧＢＴ、ＭＯＳ−ＦＥＴ、ダイオードなどの製造時にも、同様に適用することができる。
まず、以下のようにしてウェハ表面に表面側素子構造部を作製する。はじめに、ｎ⁺半導体基板３１の上に、エピタキシャル層３２を成長させたエピタキシャルウェハの表面側、すなわちエピタキシャル層３２の表面に、ＳｉＯ₂などのゲート酸化膜とポリシリコンなどからなるゲート電極を堆積し、これらを加工する。そして、その表面にＢＰＳＧなどの層間絶縁膜を堆積し、これを加工することによって、絶縁ゲート構造を作製する。
つづいて、ｐ⁺ベース層を形成し、その中にｎ⁺エミッタ層を形成する。そして、アルミ・シリコン膜などからなる表面電極、すなわちエミッタ電極を形成し、４００℃〜５００℃程度で熱処理をおこなって、アルミ・シリコン膜などを安定した接合性を有する低抵抗配線とする。その上全面に、ポリイミドなどの絶縁保護膜を積層する。

さらに、ウェハ表面に、個々のチップ外周に沿う格子状のポリイミド保護膜を形成する。ここまでで、ウェハ表面に表面側素子構造部３３ができあがる（図１）。この表面側素子構造部３３を作製する際の拡散工程において、エピタキシャル層３２にｎ型不純物が拡散し、エピタキシャル層３２が活性層となる。以下、表面側素子構造部３３が作製された側の面をウェハ表面とし、その反対側の面をウェハ裏面とする。
つぎに、表面側素子構造部３３の表面に、ＰＥＴ（ポリエチレンテレフタレート）基板４０を貼り合わせる（図２）。ＰＥＴ基板４０は、図３に示すように、基材となるＰＥＴフィルム４１に発泡テープ４２が貼り合わされてできており、ＰＥＴフィルム４１が支持部材として機能する。ウェハに対しては、発泡テープ４２側が接着される。ＰＥＴフィルム４１の厚さは、例えば１００μｍであり、発泡テープ４２の厚さは、例えば５０μｍであり、ＰＥＴ基板４０全体の厚さは１５０μｍである。発泡テープ４２は、加熱発泡により剥離可能な加熱発泡テープ型シートで、ウェハとの接着時に気泡が入らないものを用いる。また、発泡テープ４２は、耐熱温度が高く、アウトガスが少なく、剥離しやすいものがよい。また、基材としては、ＰＥＴフィルム４１の他、ＥＶＡ（エチレン・酢酸ビニル共重合体）やＰＯ（ポリオフィレン）などの他の樹脂基材を用いてもよい。

つぎに、バックグラインドやエッジングなどによってウェハ裏面（ｎ⁺半導体基板３１側）を研削し、表面側素子構造部３３を含むウェハ全体の厚さが所望の厚さ、例えば７０μｍで、かつｎ⁺半導体基板３１が、例えば５μｍの厚さで残るようにする（図４）。
つづいて、ウェハの裏面から、ｐ型不純物であるボロンを、ドーズ量が例えば１×１０¹³ｃｍ^-2〜１×１０¹⁴ｃｍ^-2で、加速電圧が例えば２０ｋｅＶ〜１００ｋｅＶでイオン注入する。その後、ウェハ裏面にレーザーを照射してアニールをおこない、コレクタ層となるｐ⁺層３４を形成する（図５）。特に限定しないが、ここでは、レーザーとして、ＸｅＣｌパルスレーザー（波長：３０８ｎｍ、半値幅：４９ｎｓ、周波数：１００Ｈｚ）を用いる。そして、例えば１回の照射エリアを約１ｍｍ角とし、５０％〜９０％オーバーラップさせて照射する。このレーザーアニールによって、ウェハ裏面のｐ⁺層３４のみを活性化させることができるので、ＰＥＴ基板４０の耐熱温度に関係なく熱処理をおこなうことができる。なお、ＸｅＣｌレーザーに代えて、ＹＡＧ２ωレーザー、ＹＡＧ３ωレーザーやＸｅＦレーザーを用いてもよい。
つづいて、ウェハ裏面に、例えばアルミニウム、チタン、ニッケル、金を蒸着し、４層からなる裏面電極３５を形成する（図６）。コレクタ層（ｐ⁺層３４）および裏面電極３５で裏面側素子構造部を構成する。ここで、裏面電極３５を形成する金属の蒸着は、静電チャック方式を用いておこなう。静電チャック方式は、吸着プレートとウェハの間に電圧を印加し、この間に発生した力によって被吸着物質をウェハに吸着させる蒸着方式である。ここでは、吸着プレートにＰＥＴ基板４０を隙間なく貼り合わせて蒸着をおこなう。これにより、４層成膜時の最高到達温度を４０℃〜５０℃程度にすることができるので、蒸着中にＰＥＴフィルム４１が溶解するのを防止することができる。また、ＰＥＴフィルム４１の温度マージンを大きく取ることができるので、支持部材として利用できる樹脂基材の種類も拡大することとなる。

なお、静電チャック方式を用いず、低温スパッタ方式によって金属膜の蒸着をおこなうこともできる。この方式によっても、４層成膜時の最高到達温度は１１０℃程度であり、ＰＥＴフィルム４１の溶解温度より低くすることができる。
その後、ＰＥＴ基板４０をホットプレート上に置き、発泡テープ４２を加熱発泡させる。このときの加熱温度は、例えば、発泡テープ４２の剥離温度が１２０℃の場合、１２０℃〜１３０℃程度である。これにより、ウェハとＰＥＴフィルム４１とを容易に剥離することができる。そして、ウェハ裏面にダイシングテープ３６を貼り合わせる（図７）。つぎに、複数のチップ３７に切断する（図８）。図示省略するが、各チップ３７は、裏面電極３５を介して配線基板などの固定部材に半田付けされる。そして、各チップ３７のウェハ表面側の電極には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着される。
前記したように、研削前に貼りあわせた支持部材を研削後の裏面側素子構造部の形成時にもそのまま用いることで、ウェハ割れの防止と、工程簡略化（裏面研削時と裏面側素子構造部形成時に同一の支持部材を用いるため工程が簡略化される）による製造コストの低減が図ることができる。

図９は、裏面電極形成後のウェハの割れ率と裏面研削後のウェハの厚さとの関係を示す説明図である。実施の形態１のように製造工程を進めた場合、すなわち、ウェハの裏側の研削前にＰＥＴフィルム４１を発泡テープ４２を介してウェハと貼り合わせ、静電チャック方式で金属蒸着をおこなった場合のウェハの割れ率およびウェハの厚さの関係を、図９中三角のプロットで示す（実施例）。この実施例では、バックグラインド時に、高バンプ吸収テープをバックグランドテープとして用いている。
比較のため、支持部材を貼らずに製造工程をおこなった場合（背景技術参照）のウェハの割れ率およびウェハの厚さの関係を、図９中四角のプロットで示す（従来例）。図９に示すように、実施の形態１のように製造工程を進めた場合には、裏面研削後のウェハの厚さを７０μｍまで薄くしても、金属蒸着後の割れ率はほぼゼロと極めて小さい。それに対して、従来例では、裏面研削後のウェハの厚さを９０μｍ、８０μｍ、および７０μｍとしたときの割れ率は、それぞれ４０％、８０％、および９５％と高くなってしまう。
また、支持部材として安価なＰＥＴフィルム４１を用いるので、支持部材の再利用を考慮する必要がない。このため、例えば、支持部材としてガラス基板を用いた場合のように、ＵＶ照射によってウェハから剥離する工程や、王水によってガラス基板を洗浄する工程をおこなう必要がないので、半導体素子の生産効率を向上させることができる。また、発泡テープ４２を介してウェハとＰＥＴフィルム４１とを貼り合わせているので、加熱発泡によってウェハからＰＥＴフィルム４１を容易に剥離することができる。
（実施の形態２）
図１０および図１１は、実施の形態２にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１では、支持部材であるＰＥＴフィルム４１を発泡テープ４２によってウェハと貼り合わせた。実施の形態２では、ＵＶ照射によって硬化するＵＶ硬化型樹脂を介してＰＥＴフィルム４１をウェハに貼り合わせる。なお、実施の形態２でも、実施の形態１と同様に、ｎドープのエピタキシャルウェハを用いて、７０μｍの厚さのＦＳ型ＩＧＢＴを作製する場合を例にして説明する。また、実施の形態１と同様の処理をおこなう工程については、図示および詳細な説明を省略する。

まず、実施の形態１と同様の手順によって、ウェハ表面に表面側素子構造部３３を作製する（図１参照）。
つぎに、表面に表面側素子構造部３３の表面に、ＵＶ硬化型樹脂層４３を介してＰＥＴフィルム４１を貼り合わせる。詳細には、ＰＥＴフィルム４１の表面にＵＶ硬化型樹脂であるＵＶレジンを塗布し、その上にウェハの表面側素子構造部３３を貼り合わせる。そして、ＰＥＴフィルム４１側から紫外線を照射してＵＶレジンを硬化させ、この硬化によって、ＰＥＴフィルム４１とウェハとの接合強度を高める（図１０）。
つぎに、バックグラインドやエッジングなどによってウェハ裏面（ｎ⁺半導体基板３１側）を研削する（図４参照）。
つづいて、ウェハの裏面から、ｐ型不純物であるボロンをイオン注入し、レーザーアニールをおこなって、コレクタ層となるｐ⁺層３４を形成する（図５参照）。イオン注入やレーザーアニールなどの条件は、実施の形態１と同様である。
つづいて、ウェハ裏面に、例えばアルミニウム、チタン、ニッケル、金を蒸着し、４層からなる裏面電極３５を形成する（図６参照）。このときの蒸着は、実施の形態１と同様に、静電チャック方式を用いた低温スパッタ法によりおこなう。また、静電チャック方式を用いず、低温スパッタ方式によって金属膜の蒸着をおこなうこともできる。

その後、ＰＥＴフィルム４１およびＵＶ硬化型樹脂層４３をピール剥離することによって、ウェハからＰＥＴフィルム４１とＵＶ硬化型樹脂層４３とを剥離する。具体的には、例えば、図示しない別の接着シートをＰＥＴフィルム４１上に貼り合わせ、その接着シートごとウェハから引き離すことによって、ＰＥＴフィルム４１を剥離する。
そして、ウェハ裏面にダイシングテープ３６を貼り合わせる（図１１）。つぎに、複数のチップ３７に切断する（図８参照）。各チップ３７は、裏面電極３５を介して配線基板などの固定部材に半田付けされ、各チップ３７のウェハ表面側の電極には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着される。
以上説明したように、実施の形態２にかかる製造方法によれば、実施の形態１と同様の効果が得られる。また、ＵＶ硬化型樹脂層を介してウェハにＰＥＴフィルム４１を貼り合わせているので、ピール剥離によってウェハからＰＥＴフィルム４１を容易に剥離することができる。
（実施の形態３）
実施の形態１および２では、裏面研削後にウェハに貼り合わせる支持部材として、ＰＥＴフィルムを用いたが、実施の形態３では、支持部材として高剛性テープを用いる。これにより、ＰＥＴフィルムと同様に、安価な素材を支持部材として利用し、効率よく薄型の半導体素子を製造することができる。

なお、実施の形態３でも、実施の形態１および２と同様に、ｎドープのエピタキシャルウェハを用いて、７０μｍの厚さのＦＳ型ＩＧＢＴを作製する場合を例にして説明する。また、実施の形態１および２と同様の処理をおこなう工程については、図示および詳細な説明を省略する。
まず、実施の形態１と同様の手順によって、ウェハ表面に表面側素子構造部３３を作製する（図１参照）。
つぎに、表面側素子構造部３３の表面に、高剛性テープを貼り合わせる（図２参照）。高剛性テープは、高い剛性を有する接着シートである。高剛性テープとして、例えば、日東電工株式会社製の型式１５０ＫＬや三井化学株式会社製の型式Ｍ２６５などを用いることができる。また、高剛性を有するものであればこれ以外のものを支持部材として用いてもよい。
つぎに、バックグラインドやエッジングなどによってウェハ裏面（ｎ⁺半導体基板３１側）を研削する（図４参照）。
つづいて、ウェハの裏面から、ｐ型不純物であるボロンをイオン注入し、レーザーアニールをおこなって、コレクタ層となるｐ⁺層３４を形成する（図５参照）。イオン注入やレーザーアニールなどの条件は、実施の形態１と同様である。

つづいて、ウェハ裏面に、例えばアルミニウム、チタン、ニッケル、金を蒸着し、４層からなる裏面電極３５を形成する（図６参照）。このときの蒸着は、実施の形態１と同様に、静電チャック方式を用いた低温スパッタ法によりおこなう。ここでは、吸着プレートに高剛性テープを隙間なく貼り合わせて蒸着をおこなう。これにより、４層成膜時の最高到達温度を４０℃〜５０℃程度にすることができるので、蒸着中に高剛性テープが溶解するのを防止することができる。
その後、高剛性シートをピール剥離することによって、ウェハから高剛性シートを剥離する（図７参照）。具体的には、例えば図示しない別の接着シートを高剛性シートに貼り合わせ、その接着シートごとウェハから引き離すことによって、高剛性シートを剥離する。
そして、実施の形態１と同様にウェハ裏面にダイシングテープ３６を貼り合わせ、複数のチップ３７に切断する（図８参照）。各チップ３７は、裏面電極３５を介して配線基板などの固定部材に半田付けされ、各チップ３７のウェハ表面側の電極には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着される。
以上説明したように、実施の形態３によれば、支持部材として安価な高剛性シートを用いているので、支持部材の再利用を考慮する必要がない。従って、実施の形態１と同様に、半導体素子の生産効率を向上させることができる。また、ピール剥離によってウェハから高剛性シートを容易に剥離することができる。

実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態１にかかる半導体素子の製造方法の製造プロセスを示す図である。裏面電極形成後のウェハの割れ率と裏面研削後のウェハの厚さとの関係を示す説明図である。実施の形態２にかかる半導体素子の製造方法の製造プロセスを示す図である。実施の形態２にかかる半導体素子の製造方法の製造プロセスを示す図である。低ドーズ量の浅いｐ⁺コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。逆阻止型ＩＧＢＴの１／２セル分の構成を示す断面図である。従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。

符号の説明

３１ｎ⁺半導体基板
３２エピタキシャル層３３表面側素子構造部
３４ｐ⁺層（コレクタ層）
３５裏面電極
３６ダイシングテープ
３７チップ
４０ＰＥＴ基板
４１ＰＥＴフィルム
４２発泡テープ
４３ＵＶ硬化型樹脂層

Claims

半導体ウェハの表面に半導体素子の表面側素子構造部を作製する工程と、
前記半導体ウェハの前記表面側素子構造部が作製された側の面を加熱発泡により剥離可能な接着シートを介してポリエステル系樹脂製の支持部材に貼り合わせる工程と、
前記支持部材に貼り合わされた状態のまま前記表面側素子構造部が作製された前記半導体ウェハの裏面を研削する工程と、
前記支持部材に貼り合わされた状態のまま前記半導体ウェハの裏面に裏面構造を作製する工程と、
前記裏面構造が作製された前記半導体ウェハから前記支持部材を剥離させる工程と、
前記ポリエステル系樹脂製支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程と、
をこの順に含む半導体素子の製造方法において、
前記ポリエステル系樹脂製支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程の前に、前記半導体ウェハにダイシングテープを貼り付ける工程を含むことを特徴とする半導体素子の製造方法。
半導体ウェハの表面に半導体素子の表面側素子構造部を作製する工程と、
前記半導体ウェハの前記表面側素子構造部が作製された側の面をＵＶ硬化型樹脂層を介してポリエステル系樹脂製の支持部材に貼り合わせる工程と、
前記支持部材に貼り合わされた状態のまま前記表面側素子構造部が作製された前記半導体ウェハの裏面を研削する工程と、
前記支持部材に貼り合わされた状態のまま前記半導体ウェハの裏面に裏面構造を作製する工程と、
前記裏面構造が作製された前記半導体ウェハから前記支持部材を剥離させる工程と、
前記ポリエステル系樹脂製支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程と、
をこの順に含む半導体素子の製造方法において、
前記ポリエステル系樹脂製支持部材の剥離後、前記半導体ウェハをチップ状に切断する工程の前に、前記半導体ウェハにダイシングテープを貼り付ける工程を含むことを特徴とする半導体素子の製造方法。
前記支持部材は、剛性を有するシートであることを特徴とする請求項１または２に記載の半導体素子の製造方法。
前記裏面構造を作製する際に、静電チャック式の吸着プレートに前記支持部材を貼り合わせて金属蒸着膜を形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。