JP5426587B2 - 固体撮像装置及びその画素平均化処理方法 - Google Patents

Description

本発明の実施形態は、ＣＭＯＳイメージセンサ等の固体撮像装置及びその画素平均化処理方法に関するもので、例えばイメージセンサ付き携帯電話やデジタルカメラ、ビデオカメラに適用されるものである。

イメージセンサ付き携帯電話やデジタルカメラ、ビデオカメラ等にはＣＭＯＳイメージセンサが用いられている。この種のＣＭＯＳイメージセンサでは、読み出した信号電荷のアナログ／デジタル変換時に、低ノイズ化処理動作（ＣＤＳ：Correlated Double Sampling動作と呼ばれる）が行われている。また、高精度のＡＤ変換を行うためにＡＤコンバータを２段構成にしている。そして、垂直ライン選択回路には、一般にシフトレジスタ回路もしくはデコーダ回路が用いられる（例えば特許文献１参照）。

ところで、上記のようなＣＭＯＳイメージセンサでは、同色を平均化するために垂直方向に配置された画素の２ラインを読んで２ラインを飛ばす間引き動作をしている。しかし、このような間引き動作を行うと、ベイヤー配列のカラーセンサでは輝度信号を生成するためのＧ信号（Ｇｒ信号とＧｂ信号）のサンプリング点が不連続となるため偽信号により画質が劣化する。

この偽信号による画質の劣化対策として、特許文献２にコンデンサを使って垂直信号を平均化する技術が提案されているが、コンデンサの追加によりパターン占有面積が大きくなったり、各コンデンサに対応して設けるバッファ回路により消費電力が増加したりする。

このため、パターン占有面積の増大や消費電力の増加を招くことなく、偽信号による画質の劣化を防ぐことができる固体撮像装置及びその画素平均化処理方法が望まれている。

特許第３３６１００５号公報 特開平０９−２４７５３５号公報

本実施形態によれば、パターン占有面積の増大や消費電力の増加を招くことなく、偽信号による画質の劣化を防ぐことができる固体撮像装置及びその画素平均化処理方法を提供する。

本発明の一態様に係る固体撮像装置は、半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が、行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列の増幅手段の出力がそれぞれ読み出される垂直信号線と、前記各画素列の垂直信号線間を１個以上のスイッチングトランジスタでショートするように、前記垂直信号線間に接続して設けられた複数のスイッチ加算手段と、前記複数のスイッチ加算手段の各トランジスタのゲートに共通接続された制御信号線により、該スイッチ加算手段を同時に制御する加算制御手段と、前記スイッチ加算手段により加算した信号をカラム毎に信号処理するカラム信号処理手段と、を具備する。

この発明の一態様に掛かる固体撮像装置の画素平均化方法は、半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が、行及び列の二次元的に配置された撮像領域と、前記撮像領域における各画素列の増幅手段の出力がそれぞれ読み出される垂直信号線と、前記各画素列の垂直信号線間を１個以上のスイッチングトランジスタでショートするように、前記垂直信号線間を間に接続して設けられた複数のスイッチ加算手段と、前記複数のスイッチ加算手段の各トランジスタのゲートに共通接続された制御信号線により、該スイッチ加算手段を同時に制御する加算制御手段と、前記スイッチ加算手段により加算した信号をカラム毎に信号処理するカラム信号処理手段と、を備える固体撮像装置の画素平均化処理方法であって、前記撮像領域の画素行中における２ライン以上の前記増幅手段を並列に動作させるステップと、前記各画素列の垂直信号線間を接続するためのスイッチ加算手段を動作させるステップと、を具備する。

第１の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図。 図１に示した回路におけるブロック内ライン選択回路とパルスセレクタ回路の構成例を示す回路図。 図１に示した回路における標準のセンサ動作タイミングを示すタイミングチャート。 図１に示した回路における画素数削減の動作タイミングを示すタイミングチャート。 第２の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図。 第３の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図。 第４の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図。

以下、実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、この発明の第１の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図である。撮像領域１１には画素としての単位セル１２−１１，１２−１２，…，１２−ｍｎがｍ行及びｎ列の二次元的に配置されている。図１では撮像領域１１における４行及び４列を抽出して詳細に示している。上記撮像領域１１は垂直方向に複数のブロックに分割されている。この撮像領域１１における各単位セル列にはそれぞれ、垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…が接続されている。

上記撮像領域１１の一端（上部）には、ソースフォロワ回路用の負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…が水平方向に配置されている。これら負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…の電流通路は、上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の一端と接地点間にそれぞれ接続されている。上記負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…のゲートには、バイアス回路２１（バイアス手段）からバイアス電圧ＶＴＬが印加される。上記負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…とバイアス回路２１は負荷手段として働く。上記バイアス回路２１は、抵抗Ｒ１〜Ｒ３と切換スイッチＳＷとを含んで構成されている。上記抵抗Ｒ１〜Ｒ３は、電源ＶＤＤと接地点間に直列接続される。上記切換スイッチＳＷは、信号ＰＭＯＮＩに応答して抵抗Ｒ１，Ｒ２の接続点の電圧（Ｈ）または抵抗Ｒ２，Ｒ３の接続点の電圧（Ｌ）をバイアス電圧ＶＴＬとして選択する。これによって、負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…のオン抵抗（導通抵抗）が変化し、垂直信号線ＶＬＩＮ１，ＶＬＩＮＥ２，ＶＬＩＮＥ３，…を流れる電流量を変化させることができる。

上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の他端（下部）には、カラム型ノイズキャンセル回路とアナログ／デジタル変換器（ＣＤＳ＆ＡＤＣ）１３、アナログ／デジタル変換した信号をラッチするラッチ回路１４、ラッチした信号を記憶するためのラインメモリ（１０Bit）１５、及びこのラインメモリ１５の信号を読み出すための水平シフトレジスタ回路１６が接続されている。上記ラッチ回路１４、ラインメモリ１５及び水平シフトレジスタ回路１６等の回路部１７は、ＣＤＳ＆ＡＤＣ１３で得たデジタルデータを保持する保持手段として働く。また、この回路部１７とＣＤＳ＆ＡＤＣ１３は、蓄積手段として働く。

上記撮像領域１１に隣接して、垂直ブロック選択回路（垂直ブロック選択手段）１８、ブロック内ライン選択回路（ブロック内ライン選択手段）１９及びパルスセレクタ回路（パルスセレクタ手段）２０が設けられている。そして、パルスセレクタ回路２０からパルス信号ＡＤＲＥＳ１，ＡＤＲＥＳ２，…、パルス信号ＲＥＳＥＴ１，ＲＥＳＥＴ２，…及びパルス信号ＲＥＡＤ１，ＲＥＡＤ２，…が単位セルの行毎にそれぞれ供給される。

すなわち、垂直ブロック選択回路１８から出力されるブロック選択信号Ｖｂｌｏｃｋ１，Ｖｂｌｏｃｋ２によって撮像領域１１中のブロックが選択される。この垂直ブロック選択回路１８は、シフトレジスタ回路またはデコーダ回路で形成されている。上記垂直ブロック選択回路１８で選択されたブロック中の単位セル行（画素行）は、信号ＢＬｉｎｅ１〜ＢＬｉｎｅ４に基づいてブロック内ライン選択回路１９で選択される。そして、上記ブロック内ライン選択回路１９の出力信号と画素駆動パルス信号ＲＥＳＥＴ，ＲＥＡＤ，ＡＤＲＥＳとに基づいて、パルスセレクタ回路２０により単位セル行が選択される。

各々の単位セル１２−１１，１２−１２，…は、４つのトランジスタ（行選択トランジスタＴａ、増幅手段としての増幅トランジスタＴｂ、リセット手段としてのリセットトランジスタＴｃ、読み出し手段としての読み出しトランジスタＴｄ）とフォトダイオード（光電変換手段）ＰＤから構成されている。単位セル１２−１１を例に取ると、上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ１間に直列接続される。上記トランジスタＴａのゲートにはパルス信号ＡＤＲＥＳ１が供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号ＲＥＳＥＴ１が供給される。また、上記トランジスタＴｄの電流通路の一端は上記検出部ＦＤに接続され、そのゲートにパルス信号（読み出しパルス）ＲＥＡＤ１が供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。

上記ＣＤＳ＆ＡＤＣ１３中には、ノイズキャンセラ用のコンデンサ（容量）Ｃ１１，Ｃ１２，Ｃ１３，…とＣ２１，Ｃ２２，Ｃ２３，…が配置されると共に、垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の信号を伝達するためのトランジスタＴＳ１１，ＴＳ１２，ＴＳ１３，…、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２１，ＴＳ２２，ＴＳ２３，…、及び２段のコンパレータ回路ＣＯＭＰ１１，ＣＯＭＰ１２，ＣＯＭＰ１３，…とＣＯＭＰ２１，ＣＯＭＰ２２，ＣＯＭＰ２３，…が配置されている。

上記トランジスタＴＳ１１，ＴＳ１２，ＴＳ１３，…の電流通路の一端は垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…にそれぞれ接続され、ゲートには図示しないタイミングジェネレータから出力されるパルス信号Ｓ１が供給される。上記トランジスタＴＳ１１，ＴＳ１２，ＴＳ１３，…の電流通路の他端にはそれぞれ、キャパシタＣ１１，Ｃ１２，Ｃ１３，…とＣ２１，Ｃ２２，Ｃ２３，…の一方の電極が接続される。上記キャパシタＣ１１，Ｃ１２，Ｃ１３，…の他方の電極には、アナログ／デジタル変換器（ＡＤＣ）の比較用の基準電圧ＶＲＥＦ（三角波）が増幅回路ＡＭＰから供給される。上記キャパシタＣ２１，Ｃ２２，Ｃ２３，…の他方の電極はそれぞれ、コンパレータ回路ＣＯＭＰ１１，ＣＯＭＰ１２，ＣＯＭＰ１３，…の入力端に接続される。

上記各コンパレータ回路ＣＯＭＰ１１，ＣＯＭＰ１２，ＣＯＭＰ１３，…は、インバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，…と、これらのインバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，…の入力端と出力端間に電流通路がそれぞれ接続されたトランジスタＴＳ２１，ＴＳ２２，ＴＳ２３，…とで構成されている。また、上記各コンパレータ回路ＣＯＭＰ２１，ＣＯＭＰ２２，ＣＯＭＰ２３，…は、インバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３，…と、これらのインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３，…の入力端と出力端間に電流通路が接続されたトランジスタＴＳ３１，ＴＳ３２，ＴＳ３３，…とで構成されている。上記コンパレータ回路ＣＯＭＰ１１，ＣＯＭＰ１２，ＣＯＭＰ１３，…とＣＯＭＰ２１，ＣＯＭＰ２２，ＣＯＭＰ２３，…との間には、キャパシタＣ３１，Ｃ３２，Ｃ３３…が接続される。上記トランジスタＴＳ２１，ＴＳ２２，ＴＳ２３，…のゲートにはパルス信号Ｓ２、上記トランジスタＴＳ３１，ＴＳ３２，ＴＳ３３，…のゲートにはパルス信号Ｓ３がそれぞれ供給される。

上記コンパレータ回路ＣＯＭＰ２１，ＣＯＭＰ２２，ＣＯＭＰ２３，…から出力されるデジタル信号はラッチ回路１４でラッチされる。このラッチ回路１４には、ラッチした信号を読み出すためのラインメモリ１５と水平シフトレジスタ回路１６とが接続されている。そして、ラインメモリ１５から１０ビットのデジタル信号が出力される。

図２は、上記図１に示した回路におけるブロック内ライン選択回路１９とパルスセレクタ回路２０の構成例を示す回路図であり、垂直２ラインの平均化を行うための論理構成を示している。本例では、ブロック内ライン選択回路１９、パルスセレクタ回路２０とも論理積回路で実現している。ブロック内ライン選択回路１９は、アンドゲート３０−１〜３０−４を備えている。これらアンドゲート３０−１〜３０−４の一方の入力端には垂直ブロック選択回路１８から出力された信号Ｖｂｌｏｃｋ１が供給され、他方の入力端には信号ＢＬｉｎｅ１〜ＢＬｉｎｅ４がそれぞれ供給される。そして、これらアンドゲート３０−１〜３０−４の出力信号がパルスセレクタ回路２０に供給される。

このブロック内ライン選択回路１９は、垂直ブロック選択回路１８から出力される垂直ブロックの選択信号Ｖｂｌｏｃｋ１と、選択するラインの数を設定するための信号ＢＬｉｎｅ１〜ＢＬｉｎｅ４とに基づいて１垂直ブロック内で１画素行を選択、もしくは１垂直ブロック内で複数画素行を同時に選択する。図２に示す例では、信号ＢＬｉｎｅ１〜ＢＬｉｎｅ４のレベルの組み合わせに応じて、選択信号Ｖｂｌｏｃｋ１で選択されたブロックの１ラインもしくは２ラインを同時に選択できるようになっている。

上記パルスセレクタ回路２０は、アンドゲート３１−１〜３１−４、アンドゲート３２−１〜３２−４及びアンドゲート３３−１〜３３−４を含んで構成される。上記各アンドゲート３１−１，３２−１，３３−１の一方の入力端にはアンドゲート３０−１の出力信号が供給され、他方の入力端には画素駆動パルス信号ＡＤＲＥＳ，ＲＥＳＥＴ，ＲＥＡＤが入力され、パルス信号ＡＤＲＥＳ１，ＲＥＳＥＴ１，ＲＥＡＤ１を出力する。また、上記各アンドゲート３１−２，３２−２，３３−２の一方の入力端にはアンドゲート３０−２の出力信号が供給され、他方の入力端には画素駆動パルス信号ＡＤＲＥＳ，ＲＥＳＥＴ，ＲＥＡＤが入力され、パルス信号ＡＤＲＥＳ２，ＲＥＳＥＴ２，ＲＥＡＤ２を出力する。更に、上記各アンドゲート３１−３，３２−３，３３−３の一方の入力端にはアンドゲート３０−３の出力信号が供給され、他方の入力端には画素駆動パルス信号ＡＤＲＥＳ，ＲＥＳＥＴ，ＲＥＡＤが入力され、パルス信号ＡＤＲＥＳ３，ＲＥＳＥＴ３，ＲＥＡＤ３を出力する。更にまた、上記各アンドゲート３１−４，３２−４，３３−４の一方の入力端にはアンドゲート３０−４の出力信号が供給され、他方の入力端には画素駆動パルス信号ＡＤＲＥＳ，ＲＥＳＥＴ，ＲＥＡＤが入力され、パルス信号ＡＤＲＥＳ４，ＲＥＳＥＴ４，ＲＥＡＤ４を出力するようになっている。

図３は、上記図１及び図２に示した回路における標準のセンサ動作タイミングを示すタイミングチャートである。垂直ブロック選択回路１８の出力信号Ｖｂｌｏｃｋ１とＶｂｌｏｃｋ２は、水平同期パルスＨＰ（１水平期間がＨ）に応答して４Ｈの周期で順次“Ｈ”レベルとなる。ブロック内ライン選択回路１９には、上記水平同期パルスＨＰに同期して信号ＢＬｉｎｅ１，ＢＬｉｎｅ２，ＢＬｉｎｅ３，ＢＬｉｎｅ４が供給される。これらの信号ＢＬｉｎｅ１，ＢＬｉｎｅ２，ＢＬｉｎｅ３，ＢＬｉｎｅ４は、１Ｈの周期で順次“Ｈ”レベルになる期間が繰り返される。

上記パルスセレクタ回路２０には画素駆動パルス信号ＲＥＳＥＴ，ＲＥＡＤ，ＡＤＲＥＳが入力されており、上記ブロック内ライン選択回路１９の出力信号との論理積（パルス信号ＲＥＳＥＴ１，ＲＥＳＥＴ２，ＲＥＳＥＴ３，…、ＲＥＡＤ１，ＲＥＡＤ２，ＲＥＡＤ３，…、ＡＤＲＥＳ１，ＡＤＲＥＳ２，ＡＤＲＥＳ３，…）が上記撮像領域１１の単位セル行（画素行）へ供給される。ここで、まずパルスセレクタ回路２０から出力される垂直ライン１のパルス信号ＡＤＲＥＳ１，ＲＥＳＥＴ１，ＲＥＡＤ１が“Ｈ”レベルになる。パルス信号ＡＤＲＥＳ１が“Ｈ”レベルになることで増幅用トランジスタＴｂと負荷用トランジスタＴＬＭ１からなるソースフォロワ回路が動作する。一定期間フォトダイオードＰＤで光電変換した信号電荷を蓄積し、読み出す前に検出部ＦＤの暗電流等のノイズ信号を除去するためにパルス信号ＲＥＳＥＴ１を“Ｈ”レベルに設定して、検出部ＦＤを電源電圧ＶＤＤ（＝２．８Ｖ）にセットする。次に、パルス信号ＲＥＳＥＴ１が“Ｌ”レベルになった時、垂直信号線ＶＬＩＮ１には基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この信号をコンデンサＣ２１に蓄積する。次に、パルス信号ＲＥＡＤ１を“Ｈ”レベルにすることで読み出しトランジスタＴｄをオンにし、フォトダイオードＰＤで蓄積した信号電荷を検出部ＦＤに読み出す。すると、垂直信号線ＶＬＩＮ１には検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この信号をコンデンサＣ１１に蓄積する。次に、パルス信号ＲＥＡＤ１が“Ｌ”レベルになった時、基準電圧ＶＲＥＦを変化させてコンパレータＣＯＭＰ１１の閾値電圧を利用してアナログ信号をデジタル信号に変換する。この時に、信号はＣ１１−Ｃ２１となり、コンデンサＣ２１のリセットレベルの極性が反転しているためリセットレベルを除去できる。

上記撮像領域１１の単位セル行（画素行）へ供給される信号は水平同期パルスＨＰに同期して順次出力される。リセットレベルの電圧、及び検出部の電圧（信号＋リセットレベル）は、共にパルス信号Ｓ１が“Ｈ”レベルの期間にコンデンサＣ１１，Ｃ１２，Ｃ１３，…とＣ２１，Ｃ２２，Ｃ２３，…の一方の電極へ入力される。そして、上記ラッチ回路１４、ラインメモリ１５及び水平シフトレジスタ回路１６等の回路部１７に保持される。

図４は、図１に示した回路における画素数削減の動作タイミングを示すタイミングチャートである。この例では、垂直２ラインずつ順番に読み出している。垂直ブロック選択回路１８では水平同期パルスＨＰに応答して、２Ｈの周期で信号Ｖｂｌｏｃｋ１，Ｖｂｌｏｃｋ２，…が交互に“Ｈ”レベルとなる。ブロック内ライン選択回路１９には水平同期パルスＨＰに同期して信号ＢＬｉｎｅ１，ＢＬｉｎｅ２，ＢＬｉｎｅ３，ＢＬｉｎｅ４が入力される。信号ＢＬｉｎｅ１とＢＬｉｎｅ３は同時に“Ｈ”レベルになり、次の周期Ｈでは信号ＢＬｉｎｅ２とＢＬｉｎｅ４が同時に“Ｈ”レベルになる動作が順次繰り返される。パルスセレクタ回路２０には、画素駆動パルスＲＥＳＥＴ，ＲＥＡＤ，ＡＤＲＥＳが入力され、ブロック内ライン選択回路１９の出力信号との論理積を取った信号が画素行へ供給されている。このため、信号ＲＥＳＥＴ１とＲＥＳＥＴ３、信号ＲＥＡＤ１とＲＥＡＤ３、信号ＡＤＲＥＳ１とＡＤＲＥＳ３が同時に“Ｈ”レベルになっている。

次の周期Ｈでは、信号ＲＥＳＥＴ２とＲＥＳＥＴ４、信号ＲＥＡＤ２とＲＥＡＤ４、信号ＡＤＲＥＳ２とＡＤＲＥＳ４が同時に“Ｈ”レベルになっている。この動作を順次ブロック順に繰り返している。そして、垂直２ラインのリセットレベルの電圧、及び検出部の電圧（信号＋リセットレベル）は、共にパルス信号Ｓ１が“Ｈ”レベルの期間にコンデンサＣ１１，Ｃ１２，Ｃ１３，…とＣ２１，Ｃ２２，Ｃ２３，…の一方の電極へ入力される。ここでは、ベイヤー配列のカラーセンサに対応して同色を平均化するために１ライン飛ばして平均化している。

本第１の実施形態に係る固体撮像装置及びその画素平均化処理方法では、ソースフォロワ回路の出力インピーダンスを利用して抵抗による平均化を実現している。この際、負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…は共通化されている。更に、平均化する垂直ライン数を３ライン、４ラインと増加させると（ＡＤＲＥＳラインの同時オンを２ライン、３ライン、４ラインと増加させる）動作点が電源側へ引っ張られて動作マージンが減少する。この対策として、信号ＰＭＯＮＩによりスイッチＳＷを切換制御し、バイアス電圧ＶＴＬを高く設定すれば、負荷トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…のオン抵抗が小さくなるため接地（ＧＮＤ）側へ引き戻すことができ、動作マージンを拡大できる。

上述したような抵抗平均化方法では、コンデンサを増加させる必要はなく、バッファ回路も必要としない。しかも、垂直ブロック選択回路１８の回路規模は従来の１／４で良い。また、抵抗による平均化動作により、画素のランダムノイズやソースフォロワのノイズを平均化することができるのでノイズ低減にも効果がある。

従って、上記のような構成並びに方法によれば、画素数削減動作において、偽信号を発生せず、パターン占有面積の増加もなく、且つ消費電力の増加を抑えつつ画素間の平均化が実現できる。

なお、上記図２に示した回路並びに動作説明では、２ライン平均化を例にとって説明した。しかしながら、ブロック内ライン選択回路１９は論理積回路と入力ＢＬｉｎｅの数を増加することで簡単に３ライン平均化、４ライン平均化にも対応できる。

［第２の実施形態］
図５は、この発明の第２の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図である。この図５に示す回路が図１に示した回路と異なるのは、撮像領域１１とＣＤＳ＆ＡＤＣ１３との間に水平方向のスイッチ加算回路４０を設けた点にある。このスイッチ加算回路４０は、トランジスタＴＳＭ１１，ＴＳＭ１２，ＴＳＭ１３，…（第１の合成用スイッチ）とトランジスタＴＳＭ２１，ＴＳＭ２２，…（第２の合成用スイッチ）を備えている。上記トランジスタＴＳＭ１１，ＴＳＭ１２，ＴＳＭ１３，…の電流通路は、垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の他端とトランジスタＴＳ１１，ＴＳ１２，ＴＳ１３，…の電流通路の一端との間にそれぞれ接続されている。また、上記トランジスタＴＳＭ２１の電流通路は、垂直信号線ＶＬＩＮ３の他端とトランジスタＴＳ１１の電流通路の一端との間に接続されている。更に、上記トランジスタＴＳＭ２２の電流通路は、垂直信号線ＶＬＩＮ４の他端とトランジスタＴＳ１２の電流通路の一端との間に接続されている。

上記トランジスタＴＳＭ１１，ＴＳＭ１２，…のゲートには制御信号ＳＭ１が供給される。上記トランジスタＴＳＭ１３，ＴＳＭ１４，…のゲートには制御信号ＳＭ２が供給される。上記トランジスタＴＳＭ２１，ＴＳＭ２２，…のゲートには制御信号ＳＭ２がインバータＩＮＶ３で反転されて供給される。上記制御信号ＳＭ２は、インバータＩＮＶ１３，ＩＮＶ１４，ＩＮＶ２３，ＩＮＶ２４に供給され、これらのインバータの動作を制御するようになっている。

上記のような構成において、水平平均化なしの場合は、制御信号ＳＭ１とＳＭ２を“Ｈ”レベルにする。一方、水平平均化ありの場合には、制御信号ＳＭ１の“Ｈ”レベルは維持したまま、制御信号ＳＭ２を“Ｌ”レベルにする。これによって、トランジスタＴＳＭ１３，ＴＳＭ１４がオフになり、トランジスタＴＳＭ２１，ＴＳＭ２２がオンになる。すなわち水平方向に１ライン飛ばしたソースフォロワ回路の出力がトランジスタＴＳＭ１１とＴＳＭ２１のオン抵抗を介して接続され、平均化された信号がトランジスタＴＳ１１の電流通路を介してコンデンサＣ１１とＣ２１に蓄積される。

上記水平平均化方法では、平均化ラインを２本、３本、４本と増加しても、バイアス電圧ＶＴＬは“Ｌ”レベルのままでも良い。トランジスタＴＬＭ１，ＴＬＭ２，ＴＬＭ３，…は共通化されずに、各ラインに配置されているためバイアス電圧ＶＴＬを増加させる必要がないからである。

本第２の実施形態に係る水平平均化方法の特長は、制御信号ＳＭ２を“Ｌ”レベルにすることでコンパレータＣＭＰ１３，ＣＭＰ１４，ＣＭＰ２３，ＣＭＰ２４の電源をオフにできることにある。コンパレータは総段数の１／２しか動作しないため消費電力を１／２に低減できる。また、水平の読出し段数も１／２にできるため、２倍の高速動作が可能になる。もちろん、水平の平均化用トランジスタＴＳＭと制御信号ＳＭを増加させることで、同様にして水平３ライン、４ラインの平均化も可能である。

なお、水平方向の平均化は、水平全画素を読み出してデジタル信号処理で平均化しても良い。

増幅型ＣＭＯＳイメージセンサを使った画素数の削減動作において、抵抗ミックス動作により画素の平均化処理を実現している。これによって、従来の間引き動作で問題だった偽信号が発生せず、回路が簡単でノイズ低減ができる特長もある。

［第３の実施形態］
図６は、この発明の第３の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図である。この図６に示す回路が図５に示した回路と異なるのは、スイッチ加算回路の回路構成にある。すなわち、上記トランジスタＴＳＭ１１，ＴＳＭ１２，ＴＳＭ１３，…、上記トランジスタＴＳＭ２１，ＴＳＭ２２，…及びインバータＩＮＶ３を削除し、これらに代えてトランジスタＴＳＭ３１，ＴＳＭ３２，…（合成用スイッチ）を設けている。そして、制御信号ＳＭ１，ＳＭ２に代えて制御信号ＳＭ３を用いる。

上記スイッチ加算回路４１は、トランジスタＴＳＭ３１，ＴＳＭ３２，…を備えている。上記トランジスタＴＳＭ３１の電流通路は、垂直信号線ＶＬＩＮ１，ＶＬＩＮ３の他端間に接続されている。上記トランジスタＴＳＭ３２の電流通路は、垂直信号線ＶＬＩＮ２，ＶＬＩＮ４の他端間に接続されている。これらのトランジスタＴＳＭ３１，ＴＳＭ３２，…のゲートには制御信号ＳＭ３が供給される。

上記のような構成において、水平平均化なしの場合は、制御信号ＳＭ３を“Ｌ”レベルにしてトランジスタＴＳＭ３１，ＴＳＭ３２，…をオフさせる。一方、水平平均化ありの場合には、制御信号ＳＭ３を“Ｈ”レベルにする。これによって、トランジスタＴＳＭ３１，ＴＳＭ３２，…がオンになる。すなわち水平方向に１ライン飛ばしたソースフォロワ回路の出力がトランジスタＴＳＭ３１のオン抵抗を介して接続され、平均化された信号がトランジスタＴＳ１１の電流通路を介してコンデンサＣ１１とＣ２１に蓄積される。同時に、平均化された信号がトランジスタＴＳ１３の電流通路を介してコンデンサＣ１３とＣ２３に蓄積される。また、平均化された信号がトランジスタＴＳ１２の電流通路を介してコンデンサＣ１２とＣ２２に蓄積されるとともに、平均化された信号がトランジスタＴＳ１４の電流通路を介してコンデンサＣ１４とＣ２４に蓄積される。

従って、このような構成によれば、まず垂直信号線に混入するノイズをアナログ信号の平均化で低減し、更にＡＤコンバータから混入するノイズをデジタル変換出力でデジタル平均化するので更にノイズを低減できる。

［第４の実施形態］
図７は、この発明の第４の実施形態に係る固体撮像装置及びその画素平均化処理方法について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成例を示す回路図である。この図７に示す回路が図６に示した回路と異なるのは、スイッチ加算回路の回路構成にある。このスイッチ加算回路４２は、トランジスタＴＳＭ３１，ＴＳＭ３２，…（合成用スイッチ）と抵抗ＲＭ１，ＲＭ２，ＲＭ３，…を備えている。上記抵抗ＲＭ１，ＲＭ２，…の一端は垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の他端にそれぞれ接続され、他端はトランジスタＴＳ１１，ＴＳ１２，ＴＳ１３，…の電流通路の一端にそれぞれ接続されている。上記トランジスタＴＳＭ３１の電流通路は、抵抗ＲＭ１，ＲＭ３の他端間に接続されている。上記トランジスタＴＳＭ３２の電流通路は、抵抗ＲＭ２，ＲＭ４の他端間に接続されている。これらのトランジスタＴＳＭ３１，ＴＳＭ３２，…のゲートには制御信号ＳＭ３が供給される。

上記のような構成では、上記抵抗ＲＭ１，ＲＭ２，ＲＭ３，…の抵抗値を大きな値にし、トランジスタＴＳＭ３１，ＴＳＭ３２，…のオン抵抗を小さくすることで、垂直信号線ＶＬＩＮ１とＶＬＩＮ２の平均出力電圧を同時に蓄積する２箇所の蓄積部Ｃ１１，Ｃ２１とＣ１３，Ｃ２３の信号電圧差を小さくできる。トランジスタＴＳＭ３１，ＴＳＭ３２，…のオン抵抗とＲＭ１，ＲＭ２，ＲＭ３，…の抵抗値との比を１：１０にすることで、２箇所の蓄積部の信号電圧差を１／１０に低減できる。これによって、本第４の実施形態によれば、第３の実施形態よりも更にノイズ低減効果を高めることができる。

なお、水平方向の平均化は、水平全画素を読み出してデジタル信号処理で平均化しても良い。

上述したように、この発明の１つの側面によれば、画素数削減動作において、パターン占有面積の増加や、消費電力の増大を招くことなく偽信号の発生を防止して少ない画素間の平均化が実現できる。また、画素のノイズ低減効果も得られる。

以上、第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…撮像領域、１２−１１，１２−１２，…，１２−ｍｎ…単位セル（画素）、１３…カラム型ノイズキャンセル回路とアナログ／デジタル変換器（ＣＤＳ＆ＡＤＣ）、１４…ラッチ回路、１５…ラインメモリ、１６…水平シフトレジスタ回路、１７…回路部、１８…垂直ブロック選択回路、１９…ブロック内ライン選択回路、２０…パルスセレクタ回路、２１…バイアス回路、４０，４１，４２…スイッチ加算回路、Ｔａ…行選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＦＤ…検出部、ＰＤ…フォトダイオード、ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３…垂直信号線、ＴＬＭ１，ＴＬＭ２，ＴＬＭ３…負荷トランジスタ、ＶＴＬ…バイアス電圧、ＲＥＡＤ，ＡＤＲＥＳ，ＲＥＳＥＴ…画素駆動パルス信号。

Claims (2)

1. 半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が、行及び列の二次元的に配置された撮像領域と、
   前記撮像領域における各画素列の増幅手段の出力がそれぞれ読み出される垂直信号線と、
   前記各画素列の垂直信号線間を１個以上のスイッチングトランジスタでショートするように、前記垂直信号線間に接続して設けられた複数のスイッチ加算手段と、
   前記複数のスイッチ加算手段の各トランジスタのゲートに共通接続された制御信号線により、該スイッチ加算手段を同時に制御する加算制御手段と、
   前記スイッチ加算手段により加算した信号をカラム毎に信号処理するカラム信号処理手段と、
   を具備することを特徴とする固体撮像装置。
2. 半導体基板上に、光信号を信号電荷に変換し、この信号電荷を蓄積する光電変換手段、前記光電変換手段に蓄積した電荷を検出部に読み出す読み出し手段、前記検出部の電荷量に対応する信号を出力する増幅手段、及び前記検出部の電荷をリセットするためのリセット手段を備えた画素が、行及び列の二次元的に配置された撮像領域と、
   前記撮像領域における各画素列の増幅手段の出力がそれぞれ読み出される垂直信号線と、
   前記各画素列の垂直信号線間を１個以上のスイッチングトランジスタでショートするように、前記垂直信号線間に接続して設けられた複数のスイッチ加算手段と、
   前記複数のスイッチ加算手段の各トランジスタのゲートに共通接続された制御信号線により、該スイッチ加算手段を同時に制御する加算制御手段と、
   前記スイッチ加算手段により加算した信号をカラム毎に信号処理するカラム信号処理手段と、
   を備える固体撮像装置の画素平均化処理方法であって、
   前記撮像領域の画素行中における２ライン以上の前記増幅手段を並列に動作させるステップと、
   前記各画素列の垂直信号線間を接続するためのスイッチ加算手段を動作させるステップと、
   を具備することを特徴とする固体撮像装置の画素平均化処理方法。

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