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JP5485333B2 - Manufacturing method of semiconductor device - Google Patents

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JP5485333B2
JP5485333B2 JP2012108616A JP2012108616A JP5485333B2 JP 5485333 B2 JP5485333 B2 JP 5485333B2 JP 2012108616 A JP2012108616 A JP 2012108616A JP 2012108616 A JP2012108616 A JP 2012108616A JP 5485333 B2 JP5485333 B2 JP 5485333B2
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、半導体装置の製造方法に係る発明であり、特に、銅合金配線およびこれに接続するビアを有する半導体装置製造方法に関する。 The present invention is an invention relating to a manufacturing method of a semi-conductor device, in particular, relates to a semiconductor device manufacturing method that have a via for connecting the copper alloy wiring and thereto.

高速動作・低消費電力化が要求される半導体装置では、配線部での信号遅延や電力消費を抑制するため、低抵抗の銅を用いた多層配線構造が用いられている。しかし、半導体装置の微細化により銅配線に流れる電流密度が増大し、エレクトロマイグレーション(Electromigration、以下EMと称する)に対する銅配線の信頼性が問題となっている。   In a semiconductor device that requires high speed operation and low power consumption, a multilayer wiring structure using low resistance copper is used in order to suppress signal delay and power consumption in the wiring portion. However, the density of the current flowing through the copper wiring increases due to the miniaturization of the semiconductor device, and the reliability of the copper wiring against electromigration (hereinafter referred to as EM) is a problem.

EMは、銅配線に電流を流すと、電子流に押されて銅原子が移動する現象である。銅配線でEM耐性が最も問題となるのは、上下配線を結ぶ層間接続(ビア)の底部と下層の銅配線との接触面である。EM現象が起こると銅配線中の銅原子が移動し、銅配線の当該接触面付近において空洞(ボイド)が形成される。そして、当該ボイド形成の結果、銅配線とビアとの間で断線が生じる。   EM is a phenomenon in which when a current is passed through a copper wiring, copper atoms are moved by being pushed by an electron current. The problem of EM resistance in the copper wiring is the contact surface between the bottom of the interlayer connection (via) connecting the upper and lower wirings and the lower copper wiring. When the EM phenomenon occurs, copper atoms in the copper wiring move, and a void is formed in the vicinity of the contact surface of the copper wiring. As a result of the void formation, a disconnection occurs between the copper wiring and the via.

当該EM現象による銅配線−ビア間の断線を防止するために、従来では、銅配線に流す電流値を制限していた。また、主成分である銅にアルミニウム等の添加元素を加えた銅合金配線が採用されていた。当該銅合金配線について開示のある文献として、非特許文献1がある。当該銅合金配線は、純銅配線の場合よりもEM耐性が優れている。   In order to prevent disconnection between the copper wiring and the via due to the EM phenomenon, conventionally, the value of current flowing through the copper wiring is limited. Further, a copper alloy wiring in which an additive element such as aluminum is added to copper as a main component has been adopted. Non-Patent Document 1 is a document that discloses the copper alloy wiring. The copper alloy wiring has better EM resistance than pure copper wiring.

非特許文献1では、主成分である銅に添加元素としてAl,Sn,Tiを加えた銅合金配線の採用により、EM耐性を向上させる技術が開示されている。なお、銅合金配線について開示されているその他の先行技術として、特許文献1および特許文献2がある。   Non-Patent Document 1 discloses a technique for improving EM resistance by adopting a copper alloy wiring in which Al, Sn, and Ti are added as additive elements to copper as a main component. Other prior arts disclosed for copper alloy wiring include Patent Document 1 and Patent Document 2.

ここで、特許文献1には、層間絶縁膜において銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面(接続部とも把握できる)に、窒素を含むバリヤメタル膜が形成されている構造が開示されている。   Here, in Patent Document 1, a copper alloy wiring and a via connected to the upper surface of the copper alloy wiring are formed in the interlayer insulating film, and a connection surface (a connection portion is grasped) between the copper alloy wiring and the via. Can be), a structure in which a barrier metal film containing nitrogen is formed is disclosed.

なお、銅合金配線(ビアも含む)と層間絶縁膜との間に存するバリヤメタル膜の構成においても色々工夫されている。たとえばバリヤメタル膜として、層間絶縁膜との接着性の良いTaN,TiN,WN等と、銅との接着性の良いTa,Ti,W等とを積層した積層構造膜が採用されている(特許文献3)。   Various arrangements have also been made in the structure of the barrier metal film existing between the copper alloy wiring (including vias) and the interlayer insulating film. For example, as the barrier metal film, a laminated structure film in which TaN, TiN, WN or the like having good adhesion with an interlayer insulating film and Ta, Ti, W or the like having good adhesion with copper is laminated (Patent Literature). 3).

特開2002−75995号公報JP 2002-75995 A 特開平11−307530号公報JP-A-11-307530 特開2003−124313号公報JP 2003-124313 A

T.Tonegawa et al(NEC),“Suppression of Bimodal Stress−Induced Voiding Using Highly Diffusive Dopant from Cu−Alloy Seed Layer”,Proceeding of IEEE International Interconnect Technology Conference 2003,pp.216−218T.A. Tonegawa et al (NEC), “Suppression of Bimodal Stress-Induced Voiding Using High ce s e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e n e e n e e n e n e e n e n e n e n e n e n e n e e n e n e n e n e n e n e n 216-218

ところで、上記特許文献1に開示されている構造の場合には、以下の問題が生じることを発明者らの実験により明らかになった。つまり、銅合金配線とビアとの接続面に窒素を含むバリヤメタル膜が形成されると、銅合金配線とビアとの間における電気抵抗が上昇し、かつ当該電気抵抗にばらつきが生じることが明らかになった。   By the way, in the case of the structure disclosed in Patent Document 1, it has been clarified through experiments by the inventors that the following problems occur. In other words, it is clear that when a barrier metal film containing nitrogen is formed on the connection surface between the copper alloy wiring and the via, the electrical resistance between the copper alloy wiring and the via increases and the electrical resistance varies. became.

そこで、本発明は、層間絶縁膜において銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面(接続部とも把握できる)に、窒素を含むバリヤメタル膜が形成されている構造を有する半導体装置に関し、銅合金配線とビアとの間における電気抵抗の上昇を抑制することができ、また当該電気抵抗のばらつきも抑制することができる半導体装置の製造方法を提供することを目的とする。 Therefore, according to the present invention, a copper alloy wiring and a via connected to the upper surface of the copper alloy wiring are formed in the interlayer insulating film, and a connection surface between the copper alloy wiring and the via (can be grasped as a connection portion). In addition, regarding a semiconductor device having a structure in which a barrier metal film containing nitrogen is formed, an increase in electrical resistance between a copper alloy wiring and a via can be suppressed, and variation in the electrical resistance can also be suppressed. An object is to provide a method for manufacturing a semiconductor device .

上記の目的を達成するために、本発明に係る半導体装置の製造方法は、第一の層間絶縁膜内に、第一添加元素を含有する第一銅合金配線を形成する工程と、前記第一の層間絶縁膜上及び前記第一銅合金配線上に第一絶縁膜を形成する工程と、前記第一絶縁膜上に第二の層間絶縁膜を形成する工程と、前記第一絶縁膜及び前記第二の層間絶縁膜を貫き、前記第一銅合金配線を露出する第一の穴を形成する工程と、前記第一の穴の側面及び底面を覆うように窒素を含有する第一材料で形成された第一のバリヤメタルを形成して、前記第一の穴の底面において前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程と、前記第一の穴の底面の前記第一のバリヤメタルと前記第一銅合金配線の一部とを除去してくぼみを形成する工程と、前記第一の穴の側面上の前記第一のバリヤメタル上及び前記くぼみの表面を覆うように第二のバリヤメタルを形成する工程と、前記第二のバリヤメタル上に銅金属を埋め込む工程とを、有する。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first copper alloy wiring containing a first additive element in a first interlayer insulating film; Forming a first insulating film on the interlayer insulating film and on the first copper alloy wiring; forming a second interlayer insulating film on the first insulating film; and Forming a first hole that penetrates the second interlayer insulating film and exposes the first copper alloy wiring, and a first material containing nitrogen so as to cover the side and bottom surfaces of the first hole Forming the first barrier metal formed and contacting the first barrier metal and the first copper alloy wiring at the bottom surface of the first hole; and Removing the barrier metal and a portion of the cuprous alloy wiring to form a recess; Forming a second barrier metal so as to cover the first barrier metal and on the surface depression of the on the side of the first bore, and a step of embedding a copper metal on the second barrier metal has.

上記半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるCuにAlを添加した第一の銅合金配線と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、主成分であるCuにAlを添加した第二の銅合金配線とを、備えており、前記第二の銅合金配線の前記Alの濃度は、前記第一の銅合金配線の前記Alの濃度未満である。したがって、より上層に配設される第二の銅合金配線の抵抗値を、より下層に配設される第一の銅合金配線の抵抗値よりも小さくできる。   In the semiconductor device, the first copper alloy wiring, which is disposed in the first interlayer insulating film and in which Al is added to Cu as the main component, and the first copper alloy wiring formed on the first interlayer insulating film. A second copper alloy wiring that is disposed in the second interlayer insulating film and in which Al is added to Cu as a main component; and The concentration of Al in the alloy wiring is less than the concentration of Al in the first copper alloy wiring. Therefore, the resistance value of the second copper alloy wiring disposed in the upper layer can be made smaller than the resistance value of the first copper alloy wiring disposed in the lower layer.

また、上記半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるCuにAlを添加した銅合金配線と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、前記銅合金配線よりも膜厚の厚い、Cuのみから成る銅配線とを、備えている。したがって、より上層に配設される第二の銅合金配線の抵抗値を、より下層に配設される第一の銅合金配線の抵抗値よりも小さくできる。   Further, in the semiconductor device, a copper alloy wiring that is disposed in the first interlayer insulating film, in which Al is added to Cu as a main component, and a second formed on the first interlayer insulating film. And a copper wiring made of only Cu, which is disposed in the second interlayer insulating film and is thicker than the copper alloy wiring. Therefore, the resistance value of the second copper alloy wiring disposed in the upper layer can be made smaller than the resistance value of the first copper alloy wiring disposed in the lower layer.

また、上記半導体装置では、第一の層間絶縁膜内に配設されており、第一の配線と第一のビアから構成されており、主成分であるCuにAlを添加して成る第一のデュアルダマシン構造と、前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、前記第二の層間絶縁膜内に配設されており、前記第一の配線よりも膜厚の厚い第二の配線と第二のビアとから構成されており、前記第一の配線の上部と前記第二のビアの下面とが接続されており、Cuのみから成る第二のデュアルダマシン構造とを、備えている。したがって、より上層に配設される第二デュアルダマシン構造の抵抗値を、より下層に配設される第一のデュアルダマシン構造の抵抗値よりも小さくできる。   In the above semiconductor device, the first interlayer insulating film is arranged, and is composed of the first wiring and the first via. The first is formed by adding Al to Cu as the main component. The dual damascene structure, the second interlayer insulating film formed on the first interlayer insulating film, and the second interlayer insulating film are disposed in the second interlayer insulating film, and the film thickness is larger than that of the first wiring. A second dual damascene structure comprising a thick second wiring and a second via, the upper part of the first wiring being connected to the lower surface of the second via, And has. Therefore, the resistance value of the second dual damascene structure disposed in the upper layer can be made smaller than the resistance value of the first dual damascene structure disposed in the lower layer.

また、上記半導体装置では、層間絶縁膜内に形成されており、主成分であるCuにAlを添加した第一のビアと、前記層間絶縁膜内に形成されており、前記第一のビアの底部と電気的に接続され、主成分であるCuにAlを添加した第一の銅合金配線と、前記層間絶縁膜と前記第一のビアとの間において前記層間絶縁膜と接触して形成されている、窒素を含む第一のバリヤメタル膜と、前記層間絶縁膜と前記第一のビアとの間において前記第一のビアと接触して形成されている、窒素を含まない第二のバリヤメタル膜とを、備えており、前記第一のバリヤメタル膜は、前記第一の銅合金配線と前記第一のビアとの接続部には形成されておらず、前記第二のバリヤメタル膜は、前記第一の銅合金配線と前記第一のビアとの接続部にも形成されている。したがって、第一の銅合金配線と第一のビアとの接続部において、窒素とAlとの反応を抑制できる。つまり、高抵抗部の形成を抑制できる。よって、当該接続部における電気抵抗の上昇および、当該電気抵抗のばらつきを抑制することができる。   In the above semiconductor device, the first via formed in the interlayer insulating film is formed by adding Al to the main component Cu, and the first insulating layer is formed in the interlayer insulating film. Formed in contact with the interlayer insulating film between the interlayer insulating film and the first via between the first copper alloy wiring electrically connected to the bottom part and adding Al to Cu as the main component, and the interlayer insulating film A first barrier metal film containing nitrogen, and a second barrier metal film not containing nitrogen formed in contact with the first via between the interlayer insulating film and the first via. The first barrier metal film is not formed at a connection portion between the first copper alloy wiring and the first via, and the second barrier metal film is the first barrier metal film. It is also formed in the connection part between one copper alloy wiring and the first via That. Therefore, the reaction between nitrogen and Al can be suppressed at the connection portion between the first copper alloy wiring and the first via. That is, the formation of the high resistance portion can be suppressed. Therefore, it is possible to suppress an increase in electrical resistance at the connection portion and variations in the electrical resistance.

また、上記半導体装置の製造方法では、(A)第一の層間絶縁膜内に、主成分であるCuにAlを添加した第一の銅合金配線を配設する工程と、(B)前記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、主成分であるCuにAlが添加されており、前記第一の銅合金配線よりも膜厚が厚く、前記第一の銅合金配線の前記Alの濃度以下であるAl濃度を有する、第二の銅合金配線を形成する工程とを、備えている。したがって、下層配線が有する抵抗値よりも小さい抵抗値を有する上層配線を備える半導体装置を提供することができる。   In the method of manufacturing a semiconductor device, (A) a step of disposing a first copper alloy wiring obtained by adding Al to Cu as a main component in the first interlayer insulating film; In the second interlayer insulating film formed on the one interlayer insulating film, Al is added to Cu, which is the main component, and the film thickness is thicker than the first copper alloy wiring. Forming a second copper alloy wiring having an Al concentration equal to or lower than the Al concentration of the copper alloy wiring. Therefore, it is possible to provide a semiconductor device including an upper layer wiring having a resistance value smaller than that of the lower layer wiring.

また、上記半導体装置の製造方法では、(A)第一の層間絶縁膜内に、主成分であるCuにAlを添加した銅合金配線を配設する工程と、(B)前記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、前記銅合金配線よりも膜厚が厚く、Cuのみから成る銅配線を形成する工程とを、備えている。したがって、下層配線が有する抵抗値よりも小さい抵抗値を有する上層配線を備える半導体装置を提供することができる。   In the method of manufacturing a semiconductor device, (A) a step of disposing a copper alloy wiring in which Al is added to Cu as a main component in the first interlayer insulating film, and (B) the first interlayer Forming in the second interlayer insulating film formed on the insulating film a copper wiring having a thickness larger than that of the copper alloy wiring and made of only Cu. Therefore, it is possible to provide a semiconductor device including an upper layer wiring having a resistance value smaller than that of the lower layer wiring.

また、上記半導体装置の製造方法では、(A)第一の層間絶縁膜内に、第一の配線と第一のビアから構成され、主成分であるCuにAlが添加された第一のデュアルダマシン構造を形成する工程と、(B)上記第一の層間絶縁膜上に形成された第二の層間絶縁膜内に、前記第一の配線よりも膜厚の厚い第二の配線と第二のビアとから構成されており、前記第一の配線の上部と前記第二のビアの下面とが接続されており、Cuのみから成る第二のデュアルダマシン構造を形成する工程とを、備えている。したがって、下層のデュアルダマシン構造が有する抵抗値よりも小さい抵抗値を有する、上層のデュアルダマシン構造を備える半導体装置を提供することができる。   In the method for manufacturing a semiconductor device, (A) a first dual layer in which a first wiring and a first via are formed in a first interlayer insulating film, and Al is added to Cu as a main component. A step of forming a damascene structure; (B) a second wiring having a thickness greater than that of the first wiring and a second wiring in the second interlayer insulating film formed on the first interlayer insulating film; And a step of forming a second dual damascene structure made only of Cu, wherein the upper portion of the first wiring and the lower surface of the second via are connected to each other. Yes. Therefore, it is possible to provide a semiconductor device including an upper dual damascene structure having a resistance value smaller than that of the lower dual damascene structure.

実施の形態1に係わる半導体装置の要部構成を示す拡大断面図である。3 is an enlarged cross-sectional view showing a main part configuration of the semiconductor device according to the first embodiment; FIG. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 製造途中である半導体装置を上面から見た場合の様子を示す平面図である。It is a top view which shows the mode at the time of seeing the semiconductor device in the middle of manufacture from the upper surface. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 実施の形態1に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method of manufacturing the semiconductor device according to the first embodiment. 添加元素の濃度と抵抗のばらつきとの関係を測定した実験結果を示す図である。It is a figure which shows the experimental result which measured the relationship between the density | concentration of an addition element, and the dispersion | variation in resistance. 実施の形態3に係わる半導体装置の要部構成を示す拡大断面図である。FIG. 6 is an enlarged cross-sectional view showing a main part configuration of a semiconductor device according to a third embodiment. 実施の形態3に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係わる構成が下層−上層に渡って連続して含まれている様子を示す断面図である。It is sectional drawing which shows a mode that the structure concerning Embodiment 3 is continuously contained over the lower layer-upper layer. 実施の形態4に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 実施の形態4に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 実施の形態4に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 実施の形態4に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 実施の形態4に係わる半導体装置の製造方法を説明するための工程断面図である。FIG. 10 is a process cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment. 実施の形態4に係わる構成が下層−上層に渡って連続して含まれている様子を示す断面図である。It is sectional drawing which shows a mode that the structure concerning Embodiment 4 is continuously contained over the lower layer-upper layer.

発明者らは、層間絶縁膜に銅合金配線と当該銅合金配線の上面と接続するビアとが形成されており、当該銅合金配線と当該ビアとの接続面(接続部とも把握できる)に窒素を含むバリヤメタル膜が形成されている半導体装置に対して、電気特性を調べる実験を実施した。ここで、銅合金配線は、主成分であるCuにAl等の添加元素を添加して成る。   The inventors have formed a copper alloy wiring and a via connected to the upper surface of the copper alloy wiring in the interlayer insulating film, and nitrogen is formed on the connection surface (also known as a connection portion) between the copper alloy wiring and the via. An experiment was conducted to investigate the electrical characteristics of a semiconductor device in which a barrier metal film containing bismuth was formed. Here, the copper alloy wiring is formed by adding an additive element such as Al to Cu as a main component.

当該実験の結果、当該接続部における電気抵抗の上昇は、以下の要因により発生することが分かった。つまり、添加元素と窒素とが反応して形成される高抵抗部が、当該要因であると分かった。   As a result of the experiment, it was found that the increase in electrical resistance at the connection portion was caused by the following factors. That is, it was found that the high resistance part formed by the reaction between the additive element and nitrogen was the factor.

また、実験の結果、接続部における電気抵抗のばらつきは、当該添加元素濃度に依存することも分かった。   As a result of the experiment, it was also found that the variation in electrical resistance at the connection portion depends on the concentration of the additive element.

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。   Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

<実施の形態1>
本実施の形態に係わる半導体装置の構成を示す拡大断面図を、図1に示す。図1に示すように当該半導体装置は、層間絶縁膜1,2、銅合金配線3、ビア4、バリヤメタル膜5ないし8を備えている。
<Embodiment 1>
FIG. 1 is an enlarged cross-sectional view showing the configuration of the semiconductor device according to this embodiment. As shown in FIG. 1, the semiconductor device includes interlayer insulating films 1 and 2, a copper alloy wiring 3, a via 4, and barrier metal films 5 to 8.

図1において、層間絶縁膜1の表面内には銅合金配線3が配設されている。ここで、銅合金配線3は主成分が銅(Cu)であり、当該銅に所定の添加元素が含まれている。当該所定の添加元素は、窒素と反応することにより絶縁膜(以下、高抵抗部と称する)を形成する元素である。当該所定の添加元素として、たとえばAl,Si,Ge、Ga,Sn等が挙げられる。また、当該所定の添加元素の濃度(含有率)は、ICP発行分光分析法による測定の結果得られる濃度値において、0.04wt%以下、0.01wt%以上である。   In FIG. 1, a copper alloy wiring 3 is disposed in the surface of the interlayer insulating film 1. Here, the copper alloy wiring 3 is mainly composed of copper (Cu), and the copper contains a predetermined additive element. The predetermined additive element is an element that forms an insulating film (hereinafter referred to as a high resistance portion) by reacting with nitrogen. Examples of the predetermined additive element include Al, Si, Ge, Ga, and Sn. Further, the concentration (content ratio) of the predetermined additive element is 0.04 wt% or less and 0.01 wt% or more in the concentration value obtained as a result of measurement by the ICP emission spectroscopic analysis method.

また、図1に示すように、層間絶縁膜2内にはビア4が形成されている。ここで、ビア4の底部は、銅合金配線3の上面と電気的に接続している。   In addition, as shown in FIG. 1, vias 4 are formed in the interlayer insulating film 2. Here, the bottom of the via 4 is electrically connected to the upper surface of the copper alloy wiring 3.

また、図1に示すように、銅合金配線3と層間絶縁膜1との間には、第一のバリヤメタル膜5、第二のバリヤメタル膜6が形成されている。また、ビア4と層間絶縁膜2との間には、第一のバリヤメタル膜7、第二のバリヤメタル膜8が形成されている。   Further, as shown in FIG. 1, a first barrier metal film 5 and a second barrier metal film 6 are formed between the copper alloy wiring 3 and the interlayer insulating film 1. A first barrier metal film 7 and a second barrier metal film 8 are formed between the via 4 and the interlayer insulating film 2.

第一のバリヤメタル膜5,7は、窒素を含む導電膜により構成されている。また、第二のバリヤメタル膜6,8は、窒素を含まない導電膜により構成されている。   The first barrier metal films 5 and 7 are made of a conductive film containing nitrogen. The second barrier metal films 6 and 8 are composed of a conductive film not containing nitrogen.

ここで、第一のバリヤメタル膜5は、層間絶縁膜1側に(つまり層間絶縁膜1に接触して)形成されており、第一のバリヤメタル膜7は、層間絶縁膜2側に(つまり層間絶縁膜2に接触して)形成されている。また、第二のバリヤメタル膜6は、銅合金配線3側に(つまり銅合金配線3に接触して)形成されており、第二のバリヤメタル膜8は、ビア4側に(つまりビア4に接触して)形成されている。なお、銅合金配線3およびビア4との間の接続部において、第一のバリヤメタル膜7および第二のバリヤメタル膜8が形成されている。   Here, the first barrier metal film 5 is formed on the interlayer insulating film 1 side (that is, in contact with the interlayer insulating film 1), and the first barrier metal film 7 is formed on the interlayer insulating film 2 side (that is, on the interlayer insulating film 1). (In contact with the insulating film 2). The second barrier metal film 6 is formed on the copper alloy wiring 3 side (that is, in contact with the copper alloy wiring 3), and the second barrier metal film 8 is formed on the via 4 side (that is, in contact with the via 4). Formed). Note that a first barrier metal film 7 and a second barrier metal film 8 are formed at the connection between the copper alloy wiring 3 and the via 4.

なお、第一のバリヤメタル膜5,7に含まれる窒素の濃度は、10原子%以上、40原子%以下である。また、第一のバリヤメタル膜5,7の膜厚は(特に、銅合金配線3およびビア4の側面における第一のバリヤメタル膜5,7の膜厚は)、1nm以上、10nm以下である。   The concentration of nitrogen contained in the first barrier metal films 5 and 7 is not less than 10 atomic% and not more than 40 atomic%. The film thickness of the first barrier metal films 5 and 7 (in particular, the film thickness of the first barrier metal films 5 and 7 on the side surfaces of the copper alloy wiring 3 and the via 4) is 1 nm or more and 10 nm or less.

図1からも分かるように、銅合金配線3の上面とビア4の底部との接続部には、第一のバリヤメタル膜7が形成されている。ここで、当該接続部の全面に渡って当該第一のバリヤメタル膜7は、銅合金配線3と接触している。なお、第一のバリヤメタル膜7は、上述の通り窒素を含んでいる。   As can be seen from FIG. 1, a first barrier metal film 7 is formed at the connection between the upper surface of the copper alloy wiring 3 and the bottom of the via 4. Here, the first barrier metal film 7 is in contact with the copper alloy wiring 3 over the entire surface of the connection portion. The first barrier metal film 7 contains nitrogen as described above.

また、図1に示すように、銅合金配線3とビア4との接続部に着目すると、銅合金配線3の上面の一部に、高抵抗部60が形成されている。当該高抵抗部60は、銅合金配線3に含まれる添加元素と第一のバリヤメタル膜7に含まれる窒素とが、反応することにより形成される。   Further, as shown in FIG. 1, focusing on the connection portion between the copper alloy wiring 3 and the via 4, a high resistance portion 60 is formed on a part of the upper surface of the copper alloy wiring 3. The high resistance portion 60 is formed by a reaction between an additive element contained in the copper alloy wiring 3 and nitrogen contained in the first barrier metal film 7.

ここで、窒素を含む第一のバリヤメタル膜5,7,27,37は、層間絶縁膜1,2,26,36との接着性の良い膜であり、たとえばTaN,TiN,WN等である。   Here, the first barrier metal films 5, 7, 27, 37 containing nitrogen are films having good adhesion to the interlayer insulating films 1, 2, 26, 36, and are, for example, TaN, TiN, WN, or the like.

また、銅合金配線3,22,23(銅配線40)およびビア4,29(銅ビア39)との接着性の良い、窒素を含まない第二のバリヤメタル膜6,8,28,38等が形成されている。当該第二のバリヤメタル膜6,8,28,38等として、Ta,Ti,W等を採用することができる。   Also, second barrier metal films 6, 8, 28, 38, etc., which have good adhesion to the copper alloy wirings 3, 22, 23 (copper wiring 40) and the vias 4, 29 (copper via 39) and do not contain nitrogen. Is formed. Ta, Ti, W or the like can be adopted as the second barrier metal film 6, 8, 28, 38 or the like.

また、銅合金配線3とビア4との接続部において、当該第二のバリヤメタル膜8はビア4と接触している。   Further, the second barrier metal film 8 is in contact with the via 4 at the connection portion between the copper alloy wiring 3 and the via 4.

次に、図1に示した構成を含む半導体装置の製造方法について説明する。   Next, a method for manufacturing a semiconductor device including the configuration shown in FIG. 1 will be described.

なお下記において、銅合金配線と称する場合には、各銅合金配線は、銅合金配線3と同じ構成である。また、第一のバリヤメタル膜と称する場合には、各第一のバリヤメタル膜は、第一のバリヤメタル膜5,7と同じ構成である。また、第二のバリヤメタル膜と称する場合には、各第二のバリヤメタル膜は、第二のバリヤメタル膜6,8と同じ構成である。   In the following, when referred to as a copper alloy wiring, each copper alloy wiring has the same configuration as the copper alloy wiring 3. When referred to as the first barrier metal film, each first barrier metal film has the same configuration as the first barrier metal films 5 and 7. When referred to as a second barrier metal film, each second barrier metal film has the same configuration as the second barrier metal films 6 and 8.

はじめに、図2に示すように、ゲート電極11を含むトランジスタが形成された半導体基板10を用意する。ここで、半導体基板10の表面内には素子分離膜12が形成されている。   First, as shown in FIG. 2, a semiconductor substrate 10 on which a transistor including a gate electrode 11 is formed is prepared. Here, an element isolation film 12 is formed in the surface of the semiconductor substrate 10.

また、図2に示すように、半導体基板10上に酸化珪素膜(絶縁膜)13を形成する。その後、図2に示すように、当該酸化珪素膜13の表面内にコンタクト電極14を形成する。ここで、当該コンタクト電極14は、半導体基板10の表面内に形成されている活性領域(図示せず)と電気的に接続している。   Further, as shown in FIG. 2, a silicon oxide film (insulating film) 13 is formed on the semiconductor substrate 10. Thereafter, as shown in FIG. 2, a contact electrode 14 is formed in the surface of the silicon oxide film 13. Here, the contact electrode 14 is electrically connected to an active region (not shown) formed in the surface of the semiconductor substrate 10.

次に、図3に示すように、酸化珪素膜13上に、炭窒化珪素膜15および低誘電率である層間絶縁膜1を当該順に形成する。次に、図4に示すように、炭窒化珪素膜15および層間絶縁膜1に対して溝パターン16を形成する。ここで、当該溝パターン16は、フォトリソグラフィ技術およびドライエッチング処理を用いることにより形成される。   Next, as shown in FIG. 3, a silicon carbonitride film 15 and an interlayer insulating film 1 having a low dielectric constant are formed in this order on the silicon oxide film 13. Next, as shown in FIG. 4, a groove pattern 16 is formed in the silicon carbonitride film 15 and the interlayer insulating film 1. Here, the groove pattern 16 is formed by using a photolithography technique and a dry etching process.

次に、溝パターン16の底面と側面、および層間絶縁膜1上に、第一のバリヤメタル膜5を形成する(図5)。ここで、第一のバリヤメタル膜5は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。   Next, a first barrier metal film 5 is formed on the bottom and side surfaces of the groove pattern 16 and on the interlayer insulating film 1 (FIG. 5). Here, the first barrier metal film 5 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted.

また、当該第一のバリヤメタル膜5上に、第二のバリヤメタル膜6を形成する(図5)。ここで、第二のバリヤメタル膜6は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   Further, a second barrier metal film 6 is formed on the first barrier metal film 5 (FIG. 5). Here, the second barrier metal film 6 is a conductive film not containing nitrogen, and for example, tantalum can be adopted.

次に、図5に示すように、溝パターン16を充填するように、第二のバリヤメタル膜6上に銅合金17を形成する。ここで、銅合金17には、窒素と反応することにより絶縁膜(高抵抗部60)を形成する所定の添加元素(本実施の形態ではAl)が含まれている。したがって、ここでの説明では銅合金17は、銅を主成分としたCu−Al合金であるとする。   Next, as shown in FIG. 5, a copper alloy 17 is formed on the second barrier metal film 6 so as to fill the groove pattern 16. Here, the copper alloy 17 contains a predetermined additive element (Al in the present embodiment) that forms an insulating film (high resistance portion 60) by reacting with nitrogen. Therefore, in the description here, it is assumed that the copper alloy 17 is a Cu—Al alloy containing copper as a main component.

Cu−Al合金の形成方法は、次のような手順で行うことができる。   The formation method of a Cu-Al alloy can be performed in the following procedures.

まず、第二のバリヤメタル膜6までの形成が終了した半導体装置に対して、スパッタリング処理を施す。当該スパッタリング処理により、第二バリヤメタル膜6上にシード膜となるCu−Al合金膜が形成される。ここで、当該Cu−Al合金膜に含まれる添加元素(Al)の濃度は、目標濃度(これは、最終的に形成される銅合金配線3に含まれる所定の添加元素(Al)の濃度であり、0.04wt%以下、0.01wt%以上の濃度である)よりも高濃度である。   First, a sputtering process is performed on the semiconductor device in which the formation up to the second barrier metal film 6 has been completed. By the sputtering process, a Cu—Al alloy film serving as a seed film is formed on the second barrier metal film 6. Here, the concentration of the additive element (Al) contained in the Cu—Al alloy film is the target concentration (this is the concentration of the predetermined additive element (Al) contained in the copper alloy wiring 3 to be finally formed). Higher than 0.04 wt% and 0.01 wt% or higher).

次に、当該Cu−Al合金膜をシード膜として、電界メッキ処理を施す。当該電界メッキ処理により、溝パターン16を充填するように銅が形成される。当該電界メッキ処理後、形成途中の半導体装置に対して約350℃でのアニール処理を施す。当該アニール処理により、溝パターン16に充填された銅は、Cu−Al合金となる。また、当該アニール処理により、当該Cu−Al合金における添加元素(Al)の濃度は、シード膜のそれと比べて希釈化され、当該添加元素濃度は上記目標濃度となる。   Next, an electroplating process is performed using the Cu—Al alloy film as a seed film. By the electroplating process, copper is formed so as to fill the groove pattern 16. After the electroplating process, the semiconductor device being formed is annealed at about 350 ° C. By the annealing treatment, the copper filled in the groove pattern 16 becomes a Cu—Al alloy. In addition, the concentration of the additive element (Al) in the Cu—Al alloy is diluted by the annealing treatment as compared with that of the seed film, and the additive element concentration becomes the target concentration.

さてCu−Al合金17形成後、当該Cu−Al合金17および第一、第二のバリヤメタル膜5,6に対して化学機械研磨(CMP)処理を施す。これにより、図6に示すように、溝パターン16外(つまり、層間絶縁膜1上)のCu−Al合金17、第二のバリヤメタル膜6および第一のバリヤメタル膜5を除去し、層間絶縁膜1の表面内に銅合金配線3を配設する。   Now, after the Cu—Al alloy 17 is formed, a chemical mechanical polishing (CMP) process is performed on the Cu—Al alloy 17 and the first and second barrier metal films 5 and 6. Thereby, as shown in FIG. 6, the Cu—Al alloy 17, the second barrier metal film 6, and the first barrier metal film 5 outside the groove pattern 16 (that is, on the interlayer insulating film 1) are removed, and the interlayer insulating film is removed. A copper alloy wiring 3 is disposed in the surface of 1.

次に、図7に示すように、銅合金配線3を覆うように層間絶縁膜1上に、炭窒化珪素膜18および低誘電率である層間絶縁膜2を当該順に形成する。次に、図8に示すように、炭窒化珪素膜18および層間絶縁膜2に対して、接続孔19および溝パターン20を形成する。ここで、当該接続孔19および溝パターン20は、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。   Next, as shown in FIG. 7, a silicon carbonitride film 18 and an interlayer insulating film 2 having a low dielectric constant are formed in this order on the interlayer insulating film 1 so as to cover the copper alloy wiring 3. Next, as shown in FIG. 8, connection holes 19 and a groove pattern 20 are formed in the silicon carbonitride film 18 and the interlayer insulating film 2. Here, the connection hole 19 and the groove pattern 20 are formed by using a known dual damascene method in which a photolithography technique and a dry etching process are combined.

次に、溝パターン20の底面と側面、接続孔19の底面と側面、および層間絶縁膜2上に、第一のバリヤメタル膜7を形成する(図9)。ここで、第一のバリヤメタル膜7は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜7の形成により、当該第一のバリヤメタル膜7と接触する銅合金配線3の上面において、高抵抗部60が形成される。より具体的に、当該高抵抗部60は、銅合金配線3に添加されている添加元素(Al)と第一のバリヤメタル膜7に含まれている窒素とが反応することにより形成される。   Next, the first barrier metal film 7 is formed on the bottom and side surfaces of the groove pattern 20, the bottom and side surfaces of the connection hole 19, and the interlayer insulating film 2 (FIG. 9). Here, the first barrier metal film 7 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted. The formation of the first barrier metal film 7 forms a high resistance portion 60 on the upper surface of the copper alloy wiring 3 that is in contact with the first barrier metal film 7. More specifically, the high resistance portion 60 is formed by a reaction between an additive element (Al) added to the copper alloy wiring 3 and nitrogen contained in the first barrier metal film 7.

また、当該第一のバリヤメタル膜7上に、第二のバリヤメタル膜8を形成する(図9)。ここで、第二のバリヤメタル膜8は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   A second barrier metal film 8 is formed on the first barrier metal film 7 (FIG. 9). Here, the second barrier metal film 8 is a conductive film not containing nitrogen, and for example, tantalum can be adopted.

次に、図9に示すように、接続孔19および溝パターン20を充填するように、第二のバリヤメタル膜8上にCu−Al合金等の銅合金21を形成する。なお当該銅合金21は、上述のCu−Al合金17の形成方法と同様に、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。   Next, as shown in FIG. 9, a copper alloy 21 such as a Cu—Al alloy is formed on the second barrier metal film 8 so as to fill the connection hole 19 and the groove pattern 20. The copper alloy 21 is formed by performing an electroplating process and an annealing process after a predetermined seed film is formed, as in the method for forming the Cu—Al alloy 17 described above.

さて銅合金21形成後、当該銅合金21および第一、第二のバリヤメタル膜7,8に対して化学機械研磨(CMP)処理を施す。これにより、図10に示すように、接続孔19および溝パターン20外(つまり、層間絶縁膜2上)の銅合金21、第二のバリヤメタル膜8および第一のバリヤメタル膜7を除去し、層間絶縁膜2の表面内に銅合金配線22およびビア4(当該ビア4は、Cu−Al合金等の銅合金であると把握できる)を形成する。   After the copper alloy 21 is formed, chemical mechanical polishing (CMP) is performed on the copper alloy 21 and the first and second barrier metal films 7 and 8. As a result, as shown in FIG. 10, the copper alloy 21, the second barrier metal film 8 and the first barrier metal film 7 outside the connection hole 19 and the groove pattern 20 (that is, on the interlayer insulating film 2) are removed, and the interlayer A copper alloy wiring 22 and a via 4 (the via 4 can be grasped as a copper alloy such as a Cu—Al alloy) are formed in the surface of the insulating film 2.

なお、図10に示す製造途中の半導体装置を上方向から見た平面図を、図11に示す。ここで、より下層に存する銅合金配線3は点線にて、その輪郭を図示している。   FIG. 11 is a plan view of the semiconductor device being manufactured shown in FIG. 10 viewed from above. Here, the outline of the copper alloy wiring 3 existing in the lower layer is shown by a dotted line.

次に、銅合金配線22を覆うように層間絶縁膜2上に、炭窒化珪素膜25および低誘電率である層間絶縁膜26を当該順に形成する(図12)。次に、炭窒化珪素膜25および層間絶縁膜26に対して、接続孔(図示せず)および溝パターン(図示せず)を形成する。ここで、当該接続孔および溝パターンは、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。   Next, a silicon carbonitride film 25 and an interlayer insulating film 26 having a low dielectric constant are formed in this order on the interlayer insulating film 2 so as to cover the copper alloy wiring 22 (FIG. 12). Next, connection holes (not shown) and groove patterns (not shown) are formed in the silicon carbonitride film 25 and the interlayer insulating film 26. Here, the connection hole and the groove pattern are formed by using a known dual damascene method in which a photolithography technique and a dry etching process are combined.

次に、図9を用いて説明した手順にて、第一のバリヤメタル膜27、第二のバリヤメタル膜28およびCu−Al合金等の銅合金を形成する。その後、当該銅合金および第一、第二のバリヤメタル膜27,28に対して化学機械研磨(CMP)処理を施す。これにより、図12に示すように、層間絶縁膜26の表面内に銅合金配線30およびビア29(当該ビア29は、Cu−Al合金等の銅合金であると把握できる)を形成する。   Next, a copper alloy such as a first barrier metal film 27, a second barrier metal film 28, and a Cu—Al alloy is formed by the procedure described with reference to FIG. Thereafter, chemical mechanical polishing (CMP) treatment is performed on the copper alloy and the first and second barrier metal films 27 and 28. Thereby, as shown in FIG. 12, the copper alloy wiring 30 and the via 29 (the via 29 can be grasped as a copper alloy such as a Cu—Al alloy) are formed in the surface of the interlayer insulating film 26.

ここで、第一のバリヤメタル膜27は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜27の形成により、当該第一のバリヤメタル膜27と接触する銅合金配線22の上面において、高抵抗部60が形成される。より具体的に、当該高抵抗部60は、銅合金配線22に添加されている添加元素と第一のバリヤメタル膜27に含まれている窒素とが反応することにより形成される。   Here, the first barrier metal film 27 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted. The formation of the first barrier metal film 27 forms the high resistance portion 60 on the upper surface of the copper alloy wiring 22 that is in contact with the first barrier metal film 27. More specifically, the high resistance portion 60 is formed by a reaction between an additive element added to the copper alloy wiring 22 and nitrogen contained in the first barrier metal film 27.

また、第二のバリヤメタル膜28は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   The second barrier metal film 28 is a conductive film not containing nitrogen, and for example, tantalum can be used.

次に、銅合金配線30を覆うように層間絶縁膜26上に、炭窒化珪素膜35およびフッ素含有酸化珪素膜36を当該順に形成する(図13)。次に、炭窒化珪素膜35およびフッ素含有酸化珪素膜36に対して、接続孔(図示せず)および溝パターン(図示せず)を形成する。ここで、当該接続孔および溝パターンは、フォトリソグラフィ技術とドライエッチング処理とを組み合わせた公知のデュアルダマシン法を用いることにより形成される。   Next, a silicon carbonitride film 35 and a fluorine-containing silicon oxide film 36 are formed in this order on the interlayer insulating film 26 so as to cover the copper alloy wiring 30 (FIG. 13). Next, connection holes (not shown) and groove patterns (not shown) are formed in the silicon carbonitride film 35 and the fluorine-containing silicon oxide film 36. Here, the connection hole and the groove pattern are formed by using a known dual damascene method in which a photolithography technique and a dry etching process are combined.

次に、図9を用いて説明した手順にて、第一のバリヤメタル膜37、第二のバリヤメタル膜38および純銅を形成する。その後、当該純銅および第一、第二のバリヤメタル膜37,38に対して化学機械研磨(CMP)処理を施す。これにより、図13に示すように、層間絶縁膜36の表面内に銅配線40および銅ビア39が形成される。ここで、銅配線40および銅ビア39は、銅合金から構成されておらず、純銅から成る。   Next, the first barrier metal film 37, the second barrier metal film 38, and pure copper are formed by the procedure described with reference to FIG. Thereafter, chemical mechanical polishing (CMP) is performed on the pure copper and the first and second barrier metal films 37 and 38. Thereby, as shown in FIG. 13, the copper wiring 40 and the copper via 39 are formed in the surface of the interlayer insulating film 36. Here, the copper wiring 40 and the copper via 39 are not made of a copper alloy, but are made of pure copper.

また、第一のバリヤメタル膜37は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜37の形成により、当該第一のバリヤメタル膜37と接触する銅合金配線30の上面において、高抵抗部60が形成される。より具体的に、当該高抵抗部60は、銅合金配線30の添加元素と第一のバリヤメタル膜37の窒素とが反応することにより形成される。   The first barrier metal film 37 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted. Note that the formation of the first barrier metal film 37 forms the high resistance portion 60 on the upper surface of the copper alloy wiring 30 in contact with the first barrier metal film 37. More specifically, the high resistance portion 60 is formed by a reaction between an additive element of the copper alloy wiring 30 and nitrogen of the first barrier metal film 37.

また、第二のバリヤメタル膜38は、窒素を含有していない導電膜であり、たとえばタンタルを採用することができる。   The second barrier metal film 38 is a conductive film not containing nitrogen, and for example, tantalum can be used.

次に、銅配線40を覆うように層間絶縁膜36上に、炭窒化珪素膜45および酸化珪素膜46を当該順に形成する(図13)。次に、炭窒化珪素膜45および酸化珪素膜46に対して、接続孔(図示せず)を形成する。   Next, a silicon carbonitride film 45 and a silicon oxide film 46 are formed in this order on the interlayer insulating film 36 so as to cover the copper wiring 40 (FIG. 13). Next, connection holes (not shown) are formed in the silicon carbonitride film 45 and the silicon oxide film 46.

次に、当該接続孔を充填するように、アルミニウムを充填する。そして、酸化珪素膜46上に形成されたアルミニウムを所定のパターンにパターニングすることにより、電極取り出しのためのアルミパッド47が形成される(図13)。   Next, aluminum is filled so as to fill the connection hole. Then, by patterning the aluminum formed on the silicon oxide film 46 into a predetermined pattern, an aluminum pad 47 for taking out the electrode is formed (FIG. 13).

その後、当該アルミパッド47を覆うように、保護膜として窒化珪素膜48を形成する(図13)。ここで、窒化珪素膜48は所定の開口部49を有しており、当該開口部49の底部からは、アルミパッド47が露出している(図13)。   Thereafter, a silicon nitride film 48 is formed as a protective film so as to cover the aluminum pad 47 (FIG. 13). Here, the silicon nitride film 48 has a predetermined opening 49, and the aluminum pad 47 is exposed from the bottom of the opening 49 (FIG. 13).

以下の通り構成を変化させて、上記製造方法の下、図13に示す半導体装置(つまり、図1の構成を含む半導体装置)を複数作成した。つまり、銅合金配線の添加元素の濃度を0から0.01wt%まで変化させた。また、ビアのビア径を100から140nmまで変化させた。なお、図13の構成を有しており、測定のために添加元素濃度およびビア径を変化させた複数の半導体装置を、以下では単に試料と称する。   By changing the configuration as follows, a plurality of semiconductor devices shown in FIG. 13 (that is, the semiconductor device including the configuration of FIG. 1) were produced under the above manufacturing method. That is, the concentration of the additive element in the copper alloy wiring was changed from 0 to 0.01 wt%. Also, the via diameter was changed from 100 to 140 nm. A plurality of semiconductor devices having the configuration shown in FIG. 13 and having the additive element concentration and the via diameter changed for measurement are simply referred to as samples hereinafter.

そして、当該各半導体装置を用いて下層の銅合金配線とビアとの間における電気特性、および銅合金配線のEM耐性を測定した(つまり、銅合金配線3のEM耐性および、当該銅合金配線3とビア4との間における電気抵抗特性を測定した)。   Then, the electrical characteristics between the lower copper alloy wiring and the via and the EM resistance of the copper alloy wiring were measured using the semiconductor devices (that is, the EM resistance of the copper alloy wiring 3 and the copper alloy wiring 3). And the electrical resistance characteristic between the via 4 and the via 4 was measured).

図14は、上記測定結果の一例(ICP測定結果)であり、銅合金配線3に含有されている添加元素(Al)の濃度と、銅合金配線3とビア4との間における電気抵抗のばらつきの関係を示す測定結果である。ここで、図14の縦軸は銅合金配線3とビア4との間における電気抵抗のばらつき(%)であり、横軸は、銅合金配線3に含有されている添加元素(Al)の濃度(wt%)である。   FIG. 14 is an example of the above measurement result (ICP measurement result), and the concentration of the additive element (Al) contained in the copper alloy wiring 3 and the variation in electrical resistance between the copper alloy wiring 3 and the via 4. It is a measurement result which shows the relationship. Here, the vertical axis in FIG. 14 is the variation (%) in electrical resistance between the copper alloy wiring 3 and the via 4, and the horizontal axis is the concentration of the additive element (Al) contained in the copper alloy wiring 3. (Wt%).

また、添加元素の濃度はSIMS分析を用いて測定した、配線中心部の濃度である。なお、当該添加元素の濃度は重量%に換算している。また、銅合金配線3とビア4との間における電気抵抗のばらつきは、測定値から、(最大値−最小値)/(メジアン値の2倍)の式を用いて導出した。ここで、「最大値」とは、一のウエハに同一条件で形成された複数の測定対象が含まれているときの、当該測定対象の各測定結果の中での最大値である。また「最小値」とは、当該複数の測定結果中での最小値である。   Further, the concentration of the additive element is the concentration at the center of the wiring measured using SIMS analysis. In addition, the density | concentration of the said additive element is converted into weight%. Further, the variation in electrical resistance between the copper alloy wiring 3 and the via 4 was derived from the measured value using the formula of (maximum value−minimum value) / (twice the median value). Here, the “maximum value” is the maximum value among the measurement results of the measurement object when a plurality of measurement objects formed under the same conditions are included in one wafer. The “minimum value” is the minimum value among the plurality of measurement results.

なお、SIMS測定とともにICP発光分光分析法により、添加元素の濃度も測定している。以下、ICP発光分光分析法は、銅合金配線3の平均的な添加元素濃度を示している。   Note that the concentration of the additive element is also measured by ICP emission spectroscopic analysis together with the SIMS measurement. Hereinafter, the ICP emission spectroscopic analysis method shows the average additive element concentration of the copper alloy wiring 3.

図14の測定結果の一例(ICP測定結果)でも分かるように、銅合金配線3における添加元素(Al)の濃度が高いほど、銅合金配線3とビア4との間における電気抵抗のばらつきが上昇する。また、図14には示されていないが実験の結果、銅合金配線3における添加元素(Al)の濃度が高いほど、銅合金配線3とビア4との間における電気抵抗が異常に上昇することも分かった。   As can be seen from the example of the measurement result in FIG. 14 (ICP measurement result), the higher the concentration of the additive element (Al) in the copper alloy wiring 3, the greater the variation in electrical resistance between the copper alloy wiring 3 and the via 4. To do. Although not shown in FIG. 14, the electrical resistance between the copper alloy wiring 3 and the via 4 increases abnormally as the concentration of the additive element (Al) in the copper alloy wiring 3 increases as a result of the experiment. I understand.

当該電気抵抗および当該電気抵抗のばらつきが上昇するのは、銅合金配線3とビア4との間で窒化アルミニウムを含む高抵抗部60が形成されるからである。   The reason why the electric resistance and the variation in the electric resistance increase is that the high resistance portion 60 containing aluminum nitride is formed between the copper alloy wiring 3 and the via 4.

また上記実験の結果、添加元素の濃度が0.04wt%(ICP発光分光分析法)以下であれば、銅合金配線3とビア4との間における電気抵抗のばらつきは、設計的に許容できる50%以下になることが分かった。つまり、添加元素の濃度が0.04wt%(ICP発光分光分析法)以下であるなら、高抵抗部60の形成が抑制される。   As a result of the above experiment, if the concentration of the additive element is 0.04 wt% (ICP emission spectroscopic analysis) or less, variation in electrical resistance between the copper alloy wiring 3 and the via 4 can be allowed by design. It turned out that it becomes less than%. That is, if the concentration of the additive element is 0.04 wt% (ICP emission spectroscopy) or less, the formation of the high resistance portion 60 is suppressed.

したがって、銅合金配線3とビア4との間における電気抵抗のばらつきを抑制できる。また、当該高抵抗部60の形成が抑制されるので、ビア4と銅合金配線3との間における電気抵抗の上昇も抑制することができる。   Therefore, variation in electrical resistance between the copper alloy wiring 3 and the via 4 can be suppressed. Moreover, since the formation of the high resistance portion 60 is suppressed, an increase in electrical resistance between the via 4 and the copper alloy wiring 3 can also be suppressed.

なお実験の結果、ビア4のビア径に依存せず(より具体的には、若干は依存する)、添加元素の濃度が0.04wt%(ICP発光分光分析法)以下であれば、上記効果を有することが分かった。   As a result of the experiment, if the concentration of the additive element is 0.04 wt% (ICP emission spectroscopic analysis) or less without depending on the via diameter of the via 4 (more specifically, slightly dependent), the above effect is obtained. It was found to have

さらに、添加元素の濃度が0.03wt%(ICP発光分光分析法)以下であれば、銅合金配線3とビア4との間における電気抵抗のばらつきは、ビア4のビア径に依存すること無く(より具体的には、若干依存する)、より好ましい30%以下になることが分かった。   Furthermore, if the concentration of the additive element is 0.03 wt% (ICP emission spectroscopic analysis) or less, the variation in electrical resistance between the copper alloy wiring 3 and the via 4 does not depend on the via diameter of the via 4. It was found that (more specifically, it depends a little), it is more preferably 30% or less.

さらに発明者らは上記実験の結果、銅合金配線3に含まれる添加元素の濃度が0.01wt%(ICP発光分光分析法)以上であれば、高いEM耐性が得られることを判明した。   Furthermore, as a result of the above experiments, the inventors have found that high EM resistance can be obtained if the concentration of the additive element contained in the copper alloy wiring 3 is 0.01 wt% (ICP emission spectroscopic analysis) or more.

なお、添加元素の濃度が0.01wt%(ICP発光分光分析法)未満であれば、当該銅合金配線3のEM寿命は、純銅から成る銅配線のEM寿命とほとんど変わり無いことも判明した。   It has also been found that when the concentration of the additive element is less than 0.01 wt% (ICP emission spectroscopy), the EM life of the copper alloy wiring 3 is almost the same as the EM life of copper wiring made of pure copper.

たとえば、ビア4のビア径が100nmである試料に関してEM試験を行った結果、銅合金配線3に含まれる添加元素の濃度が0.01wt%(ICP発光分光分析法)であれば、当該銅合金配線3のEM寿命は、純銅から成る銅配線のEM寿命の2倍以上であった。   For example, if the concentration of the additive element contained in the copper alloy wiring 3 is 0.01 wt% (ICP emission spectroscopy) as a result of performing an EM test on a sample having a via diameter of 100 nm, the copper alloy The EM life of the wiring 3 was more than twice that of a copper wiring made of pure copper.

また、たとえば、ビア4のビア径が100nmである試料に関してEM試験を行った結果、銅合金配線3に含まれる添加元素の濃度が0.04wt%(ICP発光分光分析法)であれば、当該銅合金配線3のEM寿命は、純銅から成る銅配線のEM寿命の10倍以上であった。   Further, for example, as a result of conducting an EM test on a sample having a via diameter of 100 nm, if the concentration of the additive element contained in the copper alloy wiring 3 is 0.04 wt% (ICP emission spectroscopy), The EM life of the copper alloy wiring 3 was more than 10 times the EM life of a copper wiring made of pure copper.

また、たとえば、ビア4のビア径が100nmである試料に関してEM試験を行った結果、銅合金配線3に含まれる添加元素の濃度が0.05wt%(ICP発光分光分析法)であれば、当該銅合金配線3のEM寿命は、純銅から成る銅配線のEM寿命とほぼ同じであった。   In addition, for example, as a result of conducting an EM test on a sample having a via diameter of 100 nm, if the concentration of the additive element contained in the copper alloy wiring 3 is 0.05 wt% (ICP emission spectroscopy), The EM life of the copper alloy wiring 3 was almost the same as that of a copper wiring made of pure copper.

なお、上記各文献等では、銅合金配線が純銅配線よりもEM耐性が優れていると開示されているが、最低限必要な上記添加元素の濃度については、言及されていない。   In addition, although each said literature etc. are disclosing that a copper alloy wiring is superior in EM tolerance than a pure copper wiring, it does not mention the minimum density | concentration of the said additional element required.

なお、上記では添加元素はAlであるとした。しかし添加元素がSi,Ge,Ga,Sn等の場合にも上記と同様の効果(電気抵抗の上昇およびばらつきの抑制、およびEM耐性の向上)を得ることができた。ただし、銅合金配線3自身の抵抗を考慮すると、より抵抗値が小さくなくAlが最適である。   In the above description, the additive element is Al. However, even when the additive element is Si, Ge, Ga, Sn, etc., the same effects as described above (increase in electrical resistance, suppression of variation, and improvement in EM resistance) can be obtained. However, considering the resistance of the copper alloy wiring 3 itself, the resistance value is not smaller and Al is optimal.

また、第一のバリヤメタル膜5としてTaNを用いる場合に言及した。しかし、第一のバリヤメタル膜5がTaSiN,TiN,WN等の場合にも上記と同様の効果(電気抵抗の上昇およびばらつきの抑制、およびEM耐性の向上)を得ることができた。ただし、銅等の拡散を防止するバリヤ性を考慮した場合には、TaN,TaSiNが最適である。   Further, the case where TaN is used as the first barrier metal film 5 is mentioned. However, even when the first barrier metal film 5 is made of TaSiN, TiN, WN or the like, the same effects as described above (increase in electric resistance, suppression of variation, and improvement in EM resistance) can be obtained. However, TaN and TaSiN are optimal when considering barrier properties for preventing diffusion of copper or the like.

また、たとえば図13に示すように、銅合金配線3(第一の銅合金配線と把握できる)より上層(層間絶縁膜2内)に配設されており、ビア4の上面と電気的に接続している銅合金配線22(第二の銅合金配線と把握できる)を、さらに備えており、銅合金配線3、銅合金配線22およびビア4は、同じ物質構成されている。   For example, as shown in FIG. 13, the copper alloy wiring 3 (which can be grasped as the first copper alloy wiring) is disposed in an upper layer (in the interlayer insulating film 2) and is electrically connected to the upper surface of the via 4. The copper alloy wiring 22 (which can be grasped as the second copper alloy wiring) is further provided, and the copper alloy wiring 3, the copper alloy wiring 22, and the via 4 are composed of the same material.

当該構成を採用することにより、銅合金配線3からビア4を介して銅合金配線22へと電子が流れる場合においも、当該銅合金配線22におけるEM耐性を向上させることができる。   By adopting this configuration, even when electrons flow from the copper alloy wiring 3 to the copper alloy wiring 22 through the vias 4, the EM resistance in the copper alloy wiring 22 can be improved.

また、第一のバリヤメタル膜5,7に含まれる窒素の濃度は、10原子%以上である。したがって、第一のバリヤメタル膜5,7のバリヤ性を維持することができる。また、第一のバリヤメタル膜5,7に含まれる窒素の濃度は、40原子%以下である。したがって、第一のバリヤメタル膜5,7の高抵抗化を防止することができる。   The concentration of nitrogen contained in the first barrier metal films 5 and 7 is 10 atomic% or more. Therefore, the barrier properties of the first barrier metal films 5 and 7 can be maintained. The concentration of nitrogen contained in the first barrier metal films 5 and 7 is 40 atomic% or less. Therefore, it is possible to prevent the first barrier metal films 5 and 7 from increasing in resistance.

また、第一のバリヤメタル膜5,7の膜厚は(特に、銅合金配線3およびビア4の側面における第一のバリヤメタル膜5,7の膜厚は)、1nm以上である。したがって、第一のバリヤメタル膜5,7のバリヤ性を維持することができる。また、第一のバリヤメタル膜5,7の膜厚は(特に、銅合金配線3およびビア4の側面における第一のバリヤメタル膜5,7の膜厚は)、10nm以下である。したがって、銅合金配線3およびビア4の銅合金体積の減少による、当該銅合金配線3およびビア4の抵抗値の上昇を抑制することができる。   The film thickness of the first barrier metal films 5 and 7 (in particular, the film thickness of the first barrier metal films 5 and 7 on the side surfaces of the copper alloy wiring 3 and the via 4) is 1 nm or more. Therefore, the barrier properties of the first barrier metal films 5 and 7 can be maintained. The film thickness of the first barrier metal films 5 and 7 (in particular, the film thickness of the first barrier metal films 5 and 7 on the side surfaces of the copper alloy wiring 3 and the via 4) is 10 nm or less. Therefore, an increase in the resistance value of the copper alloy wiring 3 and via 4 due to a decrease in the copper alloy volume of the copper alloy wiring 3 and via 4 can be suppressed.

<実施の形態2>
発明者らは、上記実施の形態1に記載した各試料を用いて、銅合金配線の膜厚とEM耐性の関係も調べた。結果、以下に詳述するように、EM寿命の観点から、膜厚が薄い銅合金配線ほど電流密度が高くなるので、添加元素の濃度を高濃度にしてEM耐性を向上することが望ましいことが判明した。
<Embodiment 2>
The inventors also examined the relationship between the film thickness of the copper alloy wiring and the EM resistance using each sample described in the first embodiment. As a result, as will be described in detail below, from the viewpoint of EM life, it is desirable to improve the EM resistance by increasing the concentration of the additive element since the copper alloy wiring with a thinner film thickness has a higher current density. found.

上記各試料(実施の形態1で説明したように、図13の構成を有する複数の半導体装置であり、添加元素濃度およびビア径を変化させたもの)において、銅合金配線3とビア4との構成におけるEM耐性(EM寿命)と、銅合金配線22とビア29との構成におけるEM耐性(EM寿命)とを調べ、比較した。   In each of the above samples (as described in the first embodiment, a plurality of semiconductor devices having the configuration of FIG. 13 with the additive element concentration and the via diameter changed), the copper alloy wiring 3 and the via 4 The EM resistance (EM life) in the configuration and the EM resistance (EM life) in the configuration of the copper alloy wiring 22 and the via 29 were examined and compared.

ここで、ビア4,29のビア径は、共に100nmである。また、銅合金配線3の膜厚は、銅合金配線22の膜厚の60%である(つまり、銅合金配線3の膜厚の方が、銅合金配線22の膜厚よりも薄い)。また、銅合金配線3における添加元素の濃度は、ICP測定では0.03wt%または0.04wt%である。また、銅合金配線22,30における添加元素の濃度は、0.02wt%(ICP測定)。   Here, the via diameters of the vias 4 and 29 are both 100 nm. The film thickness of the copper alloy wiring 3 is 60% of the film thickness of the copper alloy wiring 22 (that is, the film thickness of the copper alloy wiring 3 is thinner than the film thickness of the copper alloy wiring 22). Further, the concentration of the additive element in the copper alloy wiring 3 is 0.03 wt% or 0.04 wt% in ICP measurement. The concentration of the additive element in the copper alloy wirings 22 and 30 is 0.02 wt% (ICP measurement).

当該実験の結果、銅合金配線3における添加元素の濃度が0.03wt%である場合には、銅合金配線3とビア4との構成におけるEM寿命は、銅合金配線22とビア29との構成におけるEM寿命の0.5倍であった。   As a result of the experiment, when the concentration of the additive element in the copper alloy wiring 3 is 0.03 wt%, the EM life in the configuration of the copper alloy wiring 3 and the via 4 is the configuration of the copper alloy wiring 22 and the via 29. It was 0.5 times the EM lifetime at.

また、銅合金配線3における添加元素の濃度が0.04wt%である場合には、銅合金配線3とビア4との構成におけるEM寿命は、銅合金配線22とビア29との構成におけるEM寿命とほぼ同等であった。   When the concentration of the additive element in the copper alloy wiring 3 is 0.04 wt%, the EM life in the configuration of the copper alloy wiring 3 and the via 4 is the EM life in the configuration of the copper alloy wiring 22 and the via 29. It was almost equivalent.

以上のように、銅合金配線の膜厚が薄くなるに連れてEM寿命が低下することを補うために、銅合金配線における添加元素の濃度を高濃度とする必要がある。なお、同じ添加元素濃度において、銅合金配線の膜厚が薄いほどEM寿命が短くなるのは、銅合金配線とビアとの接続部において同じ体積のボイドが形成されたとしても、銅合金配線が薄いと、その分当該接続部の断線に結びつきやすいからである。   As described above, it is necessary to increase the concentration of the additive element in the copper alloy wiring in order to compensate for the decrease in the EM life as the film thickness of the copper alloy wiring decreases. Note that, at the same additive element concentration, the thinner the copper alloy wiring, the shorter the EM life. Even if the same volume void is formed at the connection between the copper alloy wiring and the via, the copper alloy wiring This is because if the thickness is small, the connection portion is easily broken.

また、以下に示す抵抗値低減の観点から、上記構成からも把握できるように(たとえば図13に着目すると)、銅合金配線3(第一の銅合金配線と把握できる)と、当該銅合金配線3より上方に配設されている銅合金配線22(当第二の銅合金配線と把握できる。ここで、当該第二の銅合金配線の膜厚は、第一の銅合金配線の膜厚よりも厚い)とは、以下の関係を満たすことが望ましい。   Further, from the viewpoint of reducing the resistance value shown below, the copper alloy wiring 3 (which can be grasped as the first copper alloy wiring) and the copper alloy wiring so as to be understood from the above configuration (for example, paying attention to FIG. 13). 3 is a copper alloy wiring 22 (which can be grasped as the second copper alloy wiring. Here, the film thickness of the second copper alloy wiring is larger than the film thickness of the first copper alloy wiring. It is desirable that the following relationship be satisfied.

つまり、銅合金配線22の添加元素の濃度は、銅合金配線3の添加元素の濃度以下であることが望ましい。当該添加元素の規制に伴い、膜厚が厚い銅合金配線22の抵抗値の上昇を当該規制に応じて抑制することができる。なお、銅合金配線22は、合金でなく純銅で構成されていることが、より好ましい。   In other words, the concentration of the additive element in the copper alloy wiring 22 is preferably equal to or less than the concentration of the additive element in the copper alloy wiring 3. With the restriction of the additive element, an increase in the resistance value of the copper alloy wiring 22 having a large film thickness can be suppressed according to the restriction. It is more preferable that the copper alloy wiring 22 is made of pure copper instead of an alloy.

<実施の形態3>
図15に、本実施の形態に係わる半導体装置の構成を示す拡大断面図を示す。図1と図15との比較から分かるように、本実施の形態に係わる半導体装置と実施の形態1に係わる半導体装置とは、以下の点を除いて、同一である。
<Embodiment 3>
FIG. 15 is an enlarged cross-sectional view showing the configuration of the semiconductor device according to this embodiment. As can be seen from a comparison between FIG. 1 and FIG. 15, the semiconductor device according to the present embodiment and the semiconductor device according to the first embodiment are the same except for the following points.

つまり図15に示すように、本実施の形態に係わる半導体装置では、銅合金配線3とビア4との接続部において、第一のバリヤメタル膜7が除去されている。したがって、当該接続部において、ビア4は、第二のバリヤメタル膜8のみを介して銅合金配線3と電気的に接続されている。   That is, as shown in FIG. 15, in the semiconductor device according to the present embodiment, the first barrier metal film 7 is removed at the connection portion between the copper alloy wiring 3 and the via 4. Therefore, in the connection portion, the via 4 is electrically connected to the copper alloy wiring 3 through only the second barrier metal film 8.

ここで、第一のバリヤメタル膜7は、実施の形態1でも説明したように、窒素を含む導電膜である。また第二のバリヤメタル膜8は、窒素を含まない導電膜である。   Here, as described in the first embodiment, the first barrier metal film 7 is a conductive film containing nitrogen. The second barrier metal film 8 is a conductive film not containing nitrogen.

なお、後述する製造工程からも分かるように、本実施の形態に係わる半導体装置においても、当該接続部付近の銅合金配線3には、高抵抗部60が形成される。また、後述する製造工程からも分かるように、当該接続部付近の銅合金配線3は、一部凹み得る。   As can be seen from the manufacturing process described later, also in the semiconductor device according to the present embodiment, the high resistance portion 60 is formed in the copper alloy wiring 3 near the connection portion. Further, as can be seen from the manufacturing process described later, the copper alloy wiring 3 in the vicinity of the connection portion can be partially recessed.

なお、図15から分かるように、層間絶縁膜2とビア4との間には、第一のバリヤメタル膜7が形成されている。したがって、図15の丸印の部分に着目すると、当該第一のバリヤメタル膜7の端部は、銅合金配線3の上面と接続している。   As can be seen from FIG. 15, a first barrier metal film 7 is formed between the interlayer insulating film 2 and the via 4. Therefore, paying attention to the circled portion in FIG. 15, the end portion of the first barrier metal film 7 is connected to the upper surface of the copper alloy wiring 3.

その他の構成は、実施の形態1に係わる半導体装置の構成と同じである。したがって、ここでの他の構成の説明は省略する。   Other configurations are the same as those of the semiconductor device according to the first embodiment. Therefore, description of other structures here is omitted.

次に、図15に示した構成(つまり、銅合金配線3とビア4との接続部には第一のバリヤメタル膜7が形成されておらず、当該銅合金配線3の上面が、ビア4の側面に形成されている第一のバリヤメタル膜7の端部と接続しており、また当該接続部において第二のバリヤメタル膜8のみが形成されている構成)を含む半導体装置の製造方法について説明する。   Next, the first barrier metal film 7 is not formed at the connection portion between the copper alloy wiring 3 and the via 4 shown in FIG. A method of manufacturing a semiconductor device including a structure in which only the second barrier metal film 8 is formed at the connection portion and connected to the end portion of the first barrier metal film 7 formed on the side surface will be described. .

まず、実施の形態1で説明した図1から図8までの工程を実施する。   First, the steps from FIG. 1 to FIG. 8 described in the first embodiment are performed.

次に、溝パターン20の底面と側面、接続孔19の底面と側面、および層間絶縁膜2上に、第一のバリヤメタル膜7を形成する(図16)。   Next, the first barrier metal film 7 is formed on the bottom and side surfaces of the groove pattern 20, the bottom and side surfaces of the connection holes 19, and the interlayer insulating film 2 (FIG. 16).

ここで、第一のバリヤメタル膜7は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜7の形成により、当該第一のバリヤメタル膜7と接触する銅合金配線3の上面には、高抵抗部60が形成される。当該高抵抗部60は、銅合金配線3に添加されている添加元素(Al)と第一のバリヤメタル膜7に含まれている窒素とが反応することにより形成される。   Here, the first barrier metal film 7 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted. Note that, by forming the first barrier metal film 7, a high resistance portion 60 is formed on the upper surface of the copper alloy wiring 3 in contact with the first barrier metal film 7. The high resistance portion 60 is formed by a reaction between an additive element (Al) added to the copper alloy wiring 3 and nitrogen contained in the first barrier metal film 7.

次に、第一のバリヤメタル膜7の形成を行ったチャンバー内で、アルゴンイオン(Ar+)を用いたスパッタエッチング処理を施す。 Next, sputter etching processing using argon ions (Ar + ) is performed in the chamber in which the first barrier metal film 7 is formed.

これにより、図17に示すように、層間絶縁膜2上、溝パターン20の底部上、および接続孔19の底部上の第一のバリヤメタル膜7が除去される。なお通常、図16の工程において最表面に該当する層間絶縁膜2上に形成される第一のバリヤメタル膜7は、溝パターン16等内に形成されるものよりも、膜厚が厚い。したがって、層間絶縁膜2上の第一のバリヤメタル膜7は少し残存し得る。   As a result, as shown in FIG. 17, the first barrier metal film 7 on the interlayer insulating film 2, the bottom of the groove pattern 20, and the bottom of the connection hole 19 is removed. In general, the first barrier metal film 7 formed on the interlayer insulating film 2 corresponding to the outermost surface in the step of FIG. 16 is thicker than that formed in the groove pattern 16 or the like. Therefore, the first barrier metal film 7 on the interlayer insulating film 2 can remain a little.

したがって、第一のバリヤメタル膜7は、溝パターン20の側面部および接続孔19の側面部のみに残存する(図17)。また、上述の通り、層間絶縁膜2上にも第一のバリヤメタル膜7は残存し得る。   Therefore, the first barrier metal film 7 remains only on the side surface of the groove pattern 20 and the side surface of the connection hole 19 (FIG. 17). Further, as described above, the first barrier metal film 7 can also remain on the interlayer insulating film 2.

図17において、接続孔19の下方に存する銅合金配線3の上面に着目する。すると、当該銅合金配線3の上面は、当該接続孔19の側面に形成されている第一のバリヤメタル膜7の端部と接続されている。当該接続されている部分以外である、高抵抗部60が形成されている当該銅合金配線3の上面は、接続孔19の底部から露出している。   In FIG. 17, attention is paid to the upper surface of the copper alloy wiring 3 existing below the connection hole 19. Then, the upper surface of the copper alloy wiring 3 is connected to the end portion of the first barrier metal film 7 formed on the side surface of the connection hole 19. The upper surface of the copper alloy wiring 3 on which the high resistance portion 60 is formed, which is other than the connected portion, is exposed from the bottom of the connection hole 19.

なお、当該スパッタエッチング処理により、図17に示すように、接続孔19の下方に存する銅合金配線3の上面の一部、および溝パターン20の下方に存する層間絶縁膜2の一部がエッチングされることもある。   The sputter etching process etches a part of the upper surface of the copper alloy wiring 3 below the connection hole 19 and a part of the interlayer insulating film 2 below the groove pattern 20 as shown in FIG. Sometimes.

また、当該スパッタエッチング処理により、第一のバリヤメタル膜7が除去されると、チャンバー内に窒素が放出される。したがって、当該放出された窒素の影響により、接続孔19の底部から露出する銅合金配線3の上面部分において、高抵抗部60の形成が若干進行される。   Further, when the first barrier metal film 7 is removed by the sputter etching process, nitrogen is released into the chamber. Therefore, the formation of the high resistance portion 60 is slightly advanced in the upper surface portion of the copper alloy wiring 3 exposed from the bottom portion of the connection hole 19 due to the influence of the released nitrogen.

さて第一のバリヤメタル膜7の一部を除去した後、図18に示すように、層間絶縁膜2上方、溝パターン20の側面部と底面部、および接続孔19の側面部と底面部に、第二のバリヤメタル膜8を形成する。   Now, after removing a part of the first barrier metal film 7, as shown in FIG. 18, over the interlayer insulating film 2, the side and bottom portions of the groove pattern 20, and the side and bottom portions of the connection hole 19, A second barrier metal film 8 is formed.

したがって、図18からも分かるように、溝パターン20の底面部、および接続孔19の底面部には、第二のバリヤメタル膜8のみが形成される。一方、層間絶縁膜2の上面、溝パターン20の側面部および接続孔19の側面部には、第一のバリヤメタル膜7と第二のバリヤメタル膜8とが形成される(なお、層間絶縁膜2に接触して第一のバリヤメタル膜7が形成されており、当該第一のバリヤメタル膜7上に第二のバリヤメタル膜8が形成されている)。   Therefore, as can be seen from FIG. 18, only the second barrier metal film 8 is formed on the bottom surface of the groove pattern 20 and the bottom surface of the connection hole 19. On the other hand, the first barrier metal film 7 and the second barrier metal film 8 are formed on the upper surface of the interlayer insulating film 2, the side surface portion of the groove pattern 20, and the side surface portion of the connection hole 19 (in addition, the interlayer insulating film 2). The first barrier metal film 7 is formed in contact with the first barrier metal film 7, and the second barrier metal film 8 is formed on the first barrier metal film 7).

ここで、第二のバリヤメタル膜8は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   Here, the second barrier metal film 8 is a conductive film not containing nitrogen, and for example, tantalum can be adopted.

次に、図19に示すように、接続孔19および溝パターン20を充填するように、第二のバリヤメタル膜8上に、銅合金21を形成する。ここで当該銅合金21は、実施の形態1と同様であり、所定の添加元素としてAlを含むCu−Al合金である。なお当該銅合金21は、実施の形態1で説明したように、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。   Next, as shown in FIG. 19, a copper alloy 21 is formed on the second barrier metal film 8 so as to fill the connection hole 19 and the groove pattern 20. Here, the copper alloy 21 is the same as in the first embodiment, and is a Cu—Al alloy containing Al as a predetermined additive element. As described in the first embodiment, the copper alloy 21 is formed by performing an electroplating process and an annealing process after forming a predetermined seed film.

さて銅合金21形成後、当該銅合金21、第二のバリヤメタル膜8および第一のバリヤメタル膜7に対して化学機械研磨(CMP)処理を施す。これにより、図20に示すように、接続孔19および溝パターン20外(つまり、層間絶縁膜2上)の銅合金21、第二のバリヤメタル膜8および第一のバリヤメタル膜7を除去し、層間絶縁膜2の表面内に銅合金配線22およびビア4を形成する。なお、上記工程からも分かるように、ビア4はCu−Al合金等の銅合金から構成されている。   After the copper alloy 21 is formed, a chemical mechanical polishing (CMP) process is performed on the copper alloy 21, the second barrier metal film 8, and the first barrier metal film 7. As a result, as shown in FIG. 20, the copper alloy 21, the second barrier metal film 8 and the first barrier metal film 7 outside the connection hole 19 and the groove pattern 20 (that is, on the interlayer insulating film 2) are removed, and the interlayer Copper alloy wirings 22 and vias 4 are formed in the surface of the insulating film 2. As can be seen from the above process, the via 4 is made of a copper alloy such as a Cu—Al alloy.

なお、次以降の工程からアルミパッド47および保護膜である窒化珪素膜48を形成するまでの工程は、図12,13を用いて説明した工程と同じである(実施の形態1の対応部分参照)。したがって、以降の工程の説明は、省略する。   The steps from the next step to the formation of the aluminum pad 47 and the silicon nitride film 48 as the protective film are the same as those described with reference to FIGS. 12 and 13 (see corresponding parts in the first embodiment). ). Therefore, description of the subsequent steps is omitted.

発明者らは、本実施の形態に係わる半導体装置の効果と実施の形態1に係わる半導体装置の効果とを比較する実験を行った。実験のための試料として次のものを用意した。   The inventors conducted an experiment comparing the effect of the semiconductor device according to the present embodiment with the effect of the semiconductor device according to the first embodiment. The following samples were prepared for the experiment.

銅合金配線3の添加元素濃度が0.04wt%(ICP測定)、銅合金配線22の添加元素濃度が0.03wt%(ICP測定)である、図13に示した構成の半導体装置を用意した(実施の形態1に係わる半導体装置、以下試料Aと称する)。さらに、銅合金配線3の添加元素濃度が0.04wt%(ICP測定)、銅合金配線22の添加元素濃度が0.03wt%(ICP測定)である、たとえば図20に示した構成を有する半導体装置を用意した(本実施の形態に係わる半導体装置、以下試料Bと称する)。   A semiconductor device having the configuration shown in FIG. 13 was prepared in which the additive element concentration of the copper alloy wiring 3 was 0.04 wt% (ICP measurement) and the additive element concentration of the copper alloy wiring 22 was 0.03 wt% (ICP measurement). (The semiconductor device according to the first embodiment, hereinafter referred to as sample A). Further, for example, a semiconductor having the configuration shown in FIG. 20 in which the additive element concentration of the copper alloy wiring 3 is 0.04 wt% (ICP measurement) and the additive element concentration of the copper alloy wiring 22 is 0.03 wt% (ICP measurement). An apparatus was prepared (a semiconductor device according to this embodiment, hereinafter referred to as sample B).

実験の結果、試料Aにおいて、銅合金配線3とビア4との接続部における電気抵抗のばらつきが50%であるのに対して、試料Bでは、40%にまで低減することができた。   As a result of the experiment, in the sample A, the variation in the electric resistance at the connection portion between the copper alloy wiring 3 and the via 4 was 50%, whereas in the sample B, it could be reduced to 40%.

また、試料Bにおける銅合金配線3とビア4との接続部の平均的な電気抵抗は、試料Aのそれの60%であった。これは、試料Aの接続部では、第一のバリヤメタル膜7、第二のバリヤメタル膜8が形成されているのに対し、試料Bでは、第二のバリヤメタル膜8のみが形成されているからである。つまり、試料Bの方がバリヤメタル膜全体の膜厚が薄いからである。   The average electrical resistance of the connection portion between the copper alloy wiring 3 and the via 4 in the sample B was 60% of that in the sample A. This is because the first barrier metal film 7 and the second barrier metal film 8 are formed in the connection portion of the sample A, whereas only the second barrier metal film 8 is formed in the sample B. is there. That is, the sample B has a smaller thickness of the entire barrier metal film.

本実施の形態に係わる半導体装置では、上記工程からも分かるように、銅合金配線3の上面と第一のバリヤメタル膜7とが接触する機会がある。また、第一のバリヤメタル膜7の除去の際に、当該銅合金配線3の上面は窒素を含む雰囲気に晒される。また、完成品において第一のバリヤメタル膜7の一部と当該銅合金配線3の上面が、接触面積が小さいものの接触している。しかし、本実施の形態においても、銅合金配線3の添付元素の濃度を実施の形態1で示した範囲に限定している。   In the semiconductor device according to the present embodiment, as can be seen from the above process, the upper surface of the copper alloy wiring 3 and the first barrier metal film 7 have an opportunity to contact each other. Further, when the first barrier metal film 7 is removed, the upper surface of the copper alloy wiring 3 is exposed to an atmosphere containing nitrogen. In the finished product, a part of the first barrier metal film 7 and the upper surface of the copper alloy wiring 3 are in contact with each other although the contact area is small. However, also in this embodiment, the concentration of the attached element of the copper alloy wiring 3 is limited to the range shown in the first embodiment.

よって、本実施の形態に係わる半導体装置においても、実施の形態1と同様に、銅合金配線3とビア4との接続部における電気抵抗の低減および、当該電気抵抗のばらつきを抑制する効果を有する。   Therefore, the semiconductor device according to the present embodiment also has the effect of reducing the electrical resistance at the connecting portion between the copper alloy wiring 3 and the via 4 and suppressing the variation in the electrical resistance, as in the first embodiment. .

さらに本実施の形態に記載した実験結果からも分かるように、本実施の形態に係わる半導体装置を採用することにより、実施の形態1に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。   Further, as can be seen from the experimental results described in the present embodiment, by adopting the semiconductor device according to the present embodiment, the connection portion between the copper alloy wiring and the via is more than the semiconductor device according to the first embodiment. It is possible to reduce the electrical resistance and to suppress variations in the electrical resistance.

なお、実施の形態1に係わる半導体装置では、銅合金配線3の上面と第一のバリヤメタル膜7との接触面積は大きい。しかし、実施の形態1に係わる半導体装置は、本実施の形態と比較して、第一のバリヤメタル膜7の除去工程が無い分、製造工程の簡略化を図ることができる。   In the semiconductor device according to the first embodiment, the contact area between the upper surface of the copper alloy wiring 3 and the first barrier metal film 7 is large. However, the semiconductor device according to the first embodiment can simplify the manufacturing process because the first barrier metal film 7 is not removed compared to the first embodiment.

一方、上述の通り、本実施の形態に係わる半導体装置は、実施の形態1に係わる半導体装置と比較して製造工程が若干増える。しかし、銅合金配線3の上面と第一のバリヤメタル膜7との接触面積を、実施の形態1の場合と比較して、小さくできる(本実施の形態では、上述の通り層間絶縁膜2とビア4側面との間に形成されている第一のバリヤメタル膜7の端部が、銅合金配線3の上面と僅かに接触する程度である)。   On the other hand, as described above, the manufacturing process of the semiconductor device according to the present embodiment is slightly increased as compared with the semiconductor device according to the first embodiment. However, the contact area between the upper surface of the copper alloy wiring 3 and the first barrier metal film 7 can be reduced as compared with the case of the first embodiment (in this embodiment, as described above, the interlayer insulating film 2 and the via The end portion of the first barrier metal film 7 formed between the four side surfaces is slightly in contact with the upper surface of the copper alloy wiring 3).

よって、高抵抗部60の形成を抑制できるので、銅合金配線3とビア4との接続部における電気抵抗をより低減することができ、かつ当該電気抵抗のばらつきをより抑制することができる。   Therefore, since formation of the high resistance part 60 can be suppressed, the electrical resistance in the connection part of the copper alloy wiring 3 and the via | veer 4 can be reduced more, and the dispersion | variation in the said electrical resistance can be suppressed more.

また、図15の構成において、銅合金(Cu−Al合金)から成るビア4は、当該Cu−Al合金からシード膜を形成後、メッキ処理(メッキ処理後の熱処理も含む)を施すことにより形成される。したがって、通常ビア4の内部よりも外周部の方がAlの濃度が高くなる傾向にある。   In the configuration of FIG. 15, the via 4 made of a copper alloy (Cu—Al alloy) is formed by performing a plating process (including a heat treatment after the plating process) after forming a seed film from the Cu—Al alloy. Is done. Therefore, the Al concentration tends to be higher in the outer peripheral portion than in the normal via 4.

もし、第一のバリヤメタル膜7および第二のバリヤメタル膜8が共に、銅合金配線3と銅合金(Cu−Al合金)から成るビア4との接続部には形成されていないなら、第一のバリヤメタル膜7に含有される窒素と、ビア4の外周部付近に含有されるAlとが反応を起こし易くなる。つまり、高抵抗部60の形成が促進される。   If the first barrier metal film 7 and the second barrier metal film 8 are not formed at the connection part between the copper alloy wiring 3 and the via 4 made of a copper alloy (Cu—Al alloy), the first barrier metal film 7 and the second barrier metal film 8 are not formed. Nitrogen contained in the barrier metal film 7 and Al contained in the vicinity of the outer periphery of the via 4 are likely to react. That is, formation of the high resistance portion 60 is promoted.

しかし、本実施の形態では図15に示すように、第一のバリヤメタル膜7は、銅合金配線3と銅合金(Cu−Al合金)から成るビア4との接続部には形成されていない。また、第二のバリヤメタル膜8は、上記銅合金配線3と上記ビア4との接続部に形成されている(なお、当該接続部において第一のバリヤメタル膜7が除去されている構成をパンチスルー構造と称する)。   However, in the present embodiment, as shown in FIG. 15, the first barrier metal film 7 is not formed at the connection portion between the copper alloy wiring 3 and the via 4 made of a copper alloy (Cu—Al alloy). The second barrier metal film 8 is formed at the connection portion between the copper alloy wiring 3 and the via 4 (note that the structure in which the first barrier metal film 7 is removed at the connection portion is punch-through). Called structure).

したがって、第二のバリヤメタル膜8がバリヤとして機能し、第一のバリヤメタル膜7に含有される窒素と、ビア4の外周部付近に含有されるAlとが反応を抑制することができる。よって、本実施の形態に係わる半導体装置を採用することにより、銅合金配線3とビア4との接続部における高抵抗部60の形成をより抑制することができる。   Therefore, the second barrier metal film 8 functions as a barrier, and the reaction between nitrogen contained in the first barrier metal film 7 and Al contained in the vicinity of the outer periphery of the via 4 can be suppressed. Therefore, by employing the semiconductor device according to the present embodiment, the formation of the high resistance portion 60 at the connection portion between the copper alloy wiring 3 and the via 4 can be further suppressed.

なお、図21に示すように、上記パンチスルー構造が上層のビアと下層のビアとで連続して形成されていても良い。   Note that, as shown in FIG. 21, the punch-through structure may be continuously formed of an upper via and a lower via.

図21に示す構造を説明すると、層間絶縁膜80内に第一のビア81、第一の銅合金配線82、第二のビア83、および第二の銅合金配線84が形成されている。   Referring to the structure shown in FIG. 21, a first via 81, a first copper alloy wiring 82, a second via 83, and a second copper alloy wiring 84 are formed in the interlayer insulating film 80.

ここで、第一のビア81、第一の銅合金配線82、第二のビア83、および第二の銅合金配線84は、主成分である銅(Cu)にAlを添加されている。また、第一の銅合金配線82は、第一のビア81の底部と電気的に接続されている。また、第二のビア83は、第一の銅合金配線82の底部と電気的に接続されている。また、第二の銅合金配線84は、第二のビア83の底部と電気的に接続されている。   Here, in the first via 81, the first copper alloy wiring 82, the second via 83, and the second copper alloy wiring 84, Al is added to copper (Cu) as a main component. The first copper alloy wiring 82 is electrically connected to the bottom of the first via 81. The second via 83 is electrically connected to the bottom of the first copper alloy wiring 82. The second copper alloy wiring 84 is electrically connected to the bottom of the second via 83.

また、図21に示すように、窒素を含有する第一のバリヤメタル膜85は、層間絶縁膜80と、第一のビア81の側面および第二のビア83の側面との間に形成されている。また、第一のバリヤメタル膜85は、層間絶縁膜80と第一の銅合金配線82,84との間にも形成されている。   Further, as shown in FIG. 21, the first barrier metal film 85 containing nitrogen is formed between the interlayer insulating film 80 and the side surfaces of the first via 81 and the second via 83. . The first barrier metal film 85 is also formed between the interlayer insulating film 80 and the first copper alloy wirings 82 and 84.

ここで、第一のバリヤメタル膜85は、層間絶縁膜80と接触しており、第一の銅合金配線82と第一のビア81との接続部には形成されておらず、第二の銅合金配線84と第二のビア83との接続部には形成されていない。   Here, the first barrier metal film 85 is in contact with the interlayer insulating film 80 and is not formed at the connection portion between the first copper alloy wiring 82 and the first via 81, but the second copper metal film 85. It is not formed at the connection portion between the alloy wiring 84 and the second via 83.

また、窒素を含有しない第二のバリヤメタル膜86は、層間絶縁膜80と、第一のビア81の側面および第二のビア83の側面との間に形成されている。また、第二のバリヤメタル膜86は、層間絶縁膜80と第一の銅合金配線82,84との間にも形成されている。   Further, the second barrier metal film 86 not containing nitrogen is formed between the interlayer insulating film 80 and the side surface of the first via 81 and the side surface of the second via 83. The second barrier metal film 86 is also formed between the interlayer insulating film 80 and the first copper alloy wirings 82 and 84.

ここで、第二のバリヤメタル膜86は、第一のビア81および第二のビア83と接触しており、第一の銅合金配82線と第一のビア81との接続部に形成されており、第二の銅合金配線84と第二のビア83との接続部に形成されている。   Here, the second barrier metal film 86 is in contact with the first via 81 and the second via 83, and is formed at the connection portion between the first copper alloy wiring 82 and the first via 81. And formed at the connection portion between the second copper alloy wiring 84 and the second via 83.

当該パンチスルー構造が連続する場合にも、当然に本実施の形態に記載した効果を有している。   Even when the punch-through structure is continuous, the effects described in the present embodiment are naturally obtained.

<実施の形態4>
次に、図15に示した構成(つまり、銅合金配線3とビア4との接続部には第一のバリヤメタル膜7が形成されておらず、当該銅合金配線3の上面が、ビア4の側面に形成されている第一のバリヤメタル膜7の端部と接続しており、また当該接続部において第二のバリヤメタル膜8のみが形成されている構成)を含む半導体装置の他の製造方法について説明する。
<Embodiment 4>
Next, the first barrier metal film 7 is not formed at the connection portion between the copper alloy wiring 3 and the via 4 shown in FIG. Regarding another manufacturing method of a semiconductor device including a configuration in which only the second barrier metal film 8 is formed at the connection portion and connected to the end portion of the first barrier metal film 7 formed on the side surface explain.

まず、実施の形態1で説明した図1から図8までの工程を実施する。   First, the steps from FIG. 1 to FIG. 8 described in the first embodiment are performed.

次に、溝パターン20の底面と側面、接続孔19の底面と側面、および層間絶縁膜2上に、第一のバリヤメタル膜7を形成する(図22)。   Next, the first barrier metal film 7 is formed on the bottom and side surfaces of the groove pattern 20, the bottom and side surfaces of the connection hole 19, and the interlayer insulating film 2 (FIG. 22).

ここで、第一のバリヤメタル膜7は、窒素を含む導電膜であり、たとえば窒化タンタルを採用することができる。なお、当該第一のバリヤメタル膜7の形成により、当該第一のバリヤメタル膜7と接触する銅合金配線3の上面において、高抵抗部60が形成される。当該高抵抗部60は、銅合金配線3に添加されている添加元素(Al)と第一のバリヤメタル膜7に含まれる窒素とが反応することにより形成される。   Here, the first barrier metal film 7 is a conductive film containing nitrogen, and for example, tantalum nitride can be adopted. The formation of the first barrier metal film 7 forms a high resistance portion 60 on the upper surface of the copper alloy wiring 3 that is in contact with the first barrier metal film 7. The high resistance portion 60 is formed by a reaction between an additive element (Al) added to the copper alloy wiring 3 and nitrogen contained in the first barrier metal film 7.

次に、当該第一のバリヤメタル膜7上に、第二のバリヤメタル膜8を形成する(図22)。ここで、第二のバリヤメタル膜8は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   Next, a second barrier metal film 8 is formed on the first barrier metal film 7 (FIG. 22). Here, the second barrier metal film 8 is a conductive film not containing nitrogen, and for example, tantalum can be adopted.

次に、バリヤメタル膜7,8の形成を行ったチャンバー内で、アルゴンイオン(Ar)を用いたスパッタエッチング処理を施す(図23)。 Next, a sputter etching process using argon ions (Ar + ) is performed in the chamber in which the barrier metal films 7 and 8 are formed (FIG. 23).

これにより、図23に示すように、溝パターン20の底部上、および接続孔19の底部上のバリヤメタル膜7,8が除去される。なお通常、図22の工程において最表面に該当する層間絶縁膜2上に形成されるバリヤメタル膜7,8は、溝パターン20や接続孔19内に形成されるものよりも、膜厚が厚い。したがって、層間絶縁膜2上の第一のバリヤメタル膜7は残存し得る。   Thus, as shown in FIG. 23, the barrier metal films 7 and 8 on the bottom of the groove pattern 20 and on the bottom of the connection hole 19 are removed. Normally, the barrier metal films 7 and 8 formed on the interlayer insulating film 2 corresponding to the outermost surface in the step of FIG. 22 are thicker than those formed in the groove pattern 20 and the connection holes 19. Therefore, the first barrier metal film 7 on the interlayer insulating film 2 can remain.

したがって、バリヤメタル膜7,8は、溝パターン20の側面部および接続孔19の側面部のみに残存する(図23)。また、上述の通り、層間絶縁膜2上には第一のバリヤメタル膜7が残存し得る。   Therefore, the barrier metal films 7 and 8 remain only on the side surfaces of the groove pattern 20 and the connection holes 19 (FIG. 23). Further, as described above, the first barrier metal film 7 can remain on the interlayer insulating film 2.

図23において、銅合金配線3の上面に着目する。すると、当該銅合金配線3の上面は、当該接続孔19の側面に形成されている第一のバリヤメタル膜7の端部と接続されている。また当該銅合金配線3の上面の一部は、接続孔19の底部から露出している。   In FIG. 23, attention is paid to the upper surface of the copper alloy wiring 3. Then, the upper surface of the copper alloy wiring 3 is connected to the end portion of the first barrier metal film 7 formed on the side surface of the connection hole 19. A part of the upper surface of the copper alloy wiring 3 is exposed from the bottom of the connection hole 19.

なお、当該スパッタエッチング処理により、図23に示すように、接続孔19の下方に存する銅合金配線3の上面の一部、および溝パターン20の下方に存する層間絶縁膜2の一部がエッチングされることもある。   Note that, by the sputter etching process, as shown in FIG. 23, a part of the upper surface of the copper alloy wiring 3 existing below the connection hole 19 and a part of the interlayer insulating film 2 existing below the groove pattern 20 are etched. Sometimes.

なお、第一のバリヤメタル膜7が第二のバリヤメタル膜8で覆われている状態において、上記スパッタエッチング処理が施される。よって、チャンバー内に放出される窒素の量を抑制することができる。したがって、接続孔19の底部から露出する銅合金配線3の部分における、高抵抗部60の形成を抑制することができる。   The sputter etching process is performed in a state where the first barrier metal film 7 is covered with the second barrier metal film 8. Therefore, the amount of nitrogen released into the chamber can be suppressed. Therefore, formation of the high resistance portion 60 in the portion of the copper alloy wiring 3 exposed from the bottom of the connection hole 19 can be suppressed.

さて、上記スパッタエッチング処理後、次に、図24に示すように、バリヤメタル膜7,8上および接続孔19の底部に、第三のバリヤメタル膜50を形成する。ここで、当該第三のバリヤメタル膜50は、窒素を含まない導電膜であり、たとえばタンタルを採用することができる。   Now, after the sputter etching process, next, as shown in FIG. 24, a third barrier metal film 50 is formed on the barrier metal films 7 and 8 and at the bottom of the connection hole 19. Here, the third barrier metal film 50 is a conductive film not containing nitrogen, and for example, tantalum can be adopted.

次に、図25に示すように、接続孔19および溝パターン20を充填するように、第三のバリヤメタル膜50上に銅合金21を形成する。ここで当該銅合金21は、主成分である銅(Cu)に所定の添加元素としてAlを含むCu−Al合金等を採用できる。なお当該銅合金21は、所定のシード膜形成後、電界メッキ処理およびアニール処理を施すことにより形成される。   Next, as shown in FIG. 25, a copper alloy 21 is formed on the third barrier metal film 50 so as to fill the connection hole 19 and the groove pattern 20. Here, as the copper alloy 21, a Cu—Al alloy containing Al as a predetermined additive element in copper (Cu) as a main component can be adopted. The copper alloy 21 is formed by performing an electroplating process and an annealing process after a predetermined seed film is formed.

さて銅合金21形成後、当該銅合金21およびバリヤメタル膜7,50に対して化学機械研磨(CMP)処理を施す。これにより、図26に示すように、接続孔19および溝パターン20外(つまり、層間絶縁膜2上)の銅合金21、およびバリヤメタル膜7,50を除去し、層間絶縁膜2の表面内に銅合金配線22およびビア4を形成する。上記構成からも明らかなように、ビア4は、Cu−Al合金等の銅合金から構成されている。   After the copper alloy 21 is formed, chemical mechanical polishing (CMP) is performed on the copper alloy 21 and the barrier metal films 7 and 50. Thus, as shown in FIG. 26, the copper alloy 21 and the barrier metal films 7 and 50 outside the connection hole 19 and the groove pattern 20 (that is, on the interlayer insulating film 2) are removed, and the surface of the interlayer insulating film 2 is removed. Copper alloy wiring 22 and via 4 are formed. As is clear from the above configuration, the via 4 is made of a copper alloy such as a Cu—Al alloy.

なお、次以降の工程からアルミパッド47および保護膜である窒化珪素膜48を形成するまでの工程は、図12,13を用いた説明した工程と同じである(実施の形態1の対応部分参照)。したがって、以降の工程の説明は、省略する。   Note that the steps from the next step to the formation of the aluminum pad 47 and the silicon nitride film 48 as the protective film are the same as those described with reference to FIGS. 12 and 13 (see corresponding parts in the first embodiment). ). Therefore, description of the subsequent steps is omitted.

発明者らは、本実施の形態に係わる半導体装置の効果と実施の形態1に係わる半導体装置の効果とを比較する実験を行った。実験のための試料として次のものを用意した。   The inventors conducted an experiment comparing the effect of the semiconductor device according to the present embodiment with the effect of the semiconductor device according to the first embodiment. The following samples were prepared for the experiment.

銅合金配線3の添加元素濃度が0.04wt%(ICP測定)、銅合金配線22の添加元素濃度が0.03%(ICP測定)である、図13に示した構成の半導体装置を用意した(実施の形態1に係わる半導体装置、以下試料Aと称する)。さらに、銅合金配線3の添加元素濃度が0.04wt%(ICP測定)、銅合金配線22の添加元素濃度が0.03%(ICP測定)である、たとえば図26に示した構成を有する半導体装置を用意した(本実施の形態に係わる半導体装置、以下試料Cと称する)。   A semiconductor device having the configuration shown in FIG. 13 was prepared in which the additive element concentration of the copper alloy wiring 3 was 0.04 wt% (ICP measurement) and the additive element concentration of the copper alloy wiring 22 was 0.03% (ICP measurement). (The semiconductor device according to the first embodiment, hereinafter referred to as sample A). Further, for example, a semiconductor having the configuration shown in FIG. 26, in which the additive element concentration of the copper alloy wiring 3 is 0.04 wt% (ICP measurement) and the additive element concentration of the copper alloy wiring 22 is 0.03% (ICP measurement). An apparatus was prepared (a semiconductor device according to this embodiment, hereinafter referred to as a sample C).

実験の結果、試料Aにおいて、銅合金配線3とビア4との接続部における電気抵抗のばらつきが50%であるのに対して、試料Cでは、20%にまで低減することができた。   As a result of the experiment, in the sample A, the variation in the electric resistance at the connection portion between the copper alloy wiring 3 and the via 4 was 50%, whereas in the sample C, it could be reduced to 20%.

試料Cにおける当該電気抵抗のばらつき抑制効果は、上記試料Bよりも優れている。これは、上述したように、第一のバリヤメタル膜7が第二のバリヤメタル膜8で覆われている状態において、上記スパッタエッチング処理が施される(図23)。よって、チャンバー内に放出される窒素の量を抑制することができる。したがって、接続孔19の底部から露出する銅合金配線3の部分における、高抵抗部60の形成を抑制することができるからである。   The effect of suppressing variation in electrical resistance in sample C is superior to that of sample B. As described above, the sputter etching process is performed in the state where the first barrier metal film 7 is covered with the second barrier metal film 8 (FIG. 23). Therefore, the amount of nitrogen released into the chamber can be suppressed. Therefore, the formation of the high resistance portion 60 in the portion of the copper alloy wiring 3 exposed from the bottom of the connection hole 19 can be suppressed.

また、試料Cにおける銅合金配線3とビア4との接続部の平均的な電気抵抗は、試料Aのそれの60%であった。これは、試料Aの接続部では、第一のバリヤメタル膜7、第二のバリヤメタル膜8が形成されているのに対し、試料Cでは、第二のバリヤメタル膜50のみが形成されているからである。つまり、試料Cの方がバリヤメタル膜全体の膜厚が薄いからである。   The average electrical resistance of the connection portion between the copper alloy wiring 3 and the via 4 in the sample C was 60% of that in the sample A. This is because the first barrier metal film 7 and the second barrier metal film 8 are formed in the connection portion of the sample A, whereas only the second barrier metal film 50 is formed in the sample C. is there. That is, the sample C is thinner in the entire barrier metal film.

以上のように、本実施の形態に係わる半導体装置を採用することにより、実施の形態1に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。   As described above, by adopting the semiconductor device according to the present embodiment, it is possible to reduce the electrical resistance at the connection portion between the copper alloy wiring and the via and to reduce the electrical resistance as compared with the semiconductor device according to the first embodiment. Variations can be suppressed.

また、本実施の形態に係わる半導体装置では、第三のバリヤメタル膜50が形成されている。したがって、銅合金配線22の底部から層間絶縁膜2への銅等の拡散を防止することができる。   In the semiconductor device according to the present embodiment, the third barrier metal film 50 is formed. Therefore, diffusion of copper or the like from the bottom of the copper alloy wiring 22 to the interlayer insulating film 2 can be prevented.

本実施の形態に係わる半導体装置では、上記工程からも分かるように、銅合金配線3の上面と第一のバリヤメタル膜7とが接触する機会がある。また、完成品において第一のバリヤメタル膜7の一部(つまり、層間絶縁膜2とビア4の側面との間に形成されている、バリヤメタル膜7の端部)と当該銅合金配線3の上面が、接触面積が小さいものの接触している。しかし、本実施の形態においても、銅合金配線3の添付元素の濃度を実施の形態1で示した範囲に限定している。   In the semiconductor device according to the present embodiment, as can be seen from the above process, the upper surface of the copper alloy wiring 3 and the first barrier metal film 7 have an opportunity to contact each other. In addition, a part of the first barrier metal film 7 (that is, the end of the barrier metal film 7 formed between the interlayer insulating film 2 and the side surface of the via 4) and the upper surface of the copper alloy wiring 3 in the finished product. However, although the contact area is small, they are in contact. However, also in this embodiment, the concentration of the attached element of the copper alloy wiring 3 is limited to the range shown in the first embodiment.

よって、本実施の形態に係わる半導体装置においても、実施の形態1と同様に、銅合金配線3とビア4との接続部における電気抵抗の低減および、当該電気抵抗のばらつきを抑制する効果を有する。   Therefore, the semiconductor device according to the present embodiment also has the effect of reducing the electrical resistance at the connecting portion between the copper alloy wiring 3 and the via 4 and suppressing the variation in the electrical resistance, as in the first embodiment. .

さらに本実施の形態に記載した実験結果からも分かるように、本実施の形態に係わる半導体装置を採用することにより、実施の形態1に係わる半導体装置よりも、銅合金配線とビアとの接続部における電気抵抗の低減および、当該電気抵抗のばらつきの抑制が可能となる。   Further, as can be seen from the experimental results described in the present embodiment, by adopting the semiconductor device according to the present embodiment, the connection portion between the copper alloy wiring and the via is more than the semiconductor device according to the first embodiment. It is possible to reduce the electrical resistance and to suppress variations in the electrical resistance.

なお、実施の形態3に係わる半導体装置では、第三のバリヤメタル膜50を必要としない分、本実施の形態の場合と比較して工程数が少ない。しかし、第一のバリヤメタル膜7の除去の際に、銅合金配線3の上面が窒素を含む雰囲気に晒され、高抵抗部60の形成が起こり易い。   In the semiconductor device according to the third embodiment, since the third barrier metal film 50 is not required, the number of processes is smaller than in the case of the present embodiment. However, when the first barrier metal film 7 is removed, the upper surface of the copper alloy wiring 3 is exposed to an atmosphere containing nitrogen, and the high resistance portion 60 is easily formed.

一方、上述の通り、本実施の形態に係わる半導体装置は、第三のバリヤメタル膜50が形成されるので製造工程が若干増える。しかし、上述したように、上記スパッタエッチング処理(図23)の際に、チャンバー内に放出される窒素の量を抑制できる。   On the other hand, as described above, in the semiconductor device according to the present embodiment, since the third barrier metal film 50 is formed, the number of manufacturing steps is slightly increased. However, as described above, the amount of nitrogen released into the chamber during the sputter etching process (FIG. 23) can be suppressed.

したがって、接続孔19の底部から露出する銅合金配線3の部分における、高抵抗部60の形成を抑制することができる。よって、銅合金配線3とビア4との接続部における電気抵抗をより低減することができ、かつ当該電気抵抗のばらつきをより抑制することができる。   Therefore, formation of the high resistance portion 60 in the portion of the copper alloy wiring 3 exposed from the bottom of the connection hole 19 can be suppressed. Therefore, the electrical resistance at the connection portion between the copper alloy wiring 3 and the via 4 can be further reduced, and variations in the electrical resistance can be further suppressed.

なお、本実施の形態においても、第一のバリヤメタル膜7は、銅合金配線3と銅合金(Cu−Al合金)から成るビア4との接続部には形成されていない。また、第二のバリヤメタル膜8は、上記銅合金配線3と上記ビア4との接続部に形成されている(なお、当該接続部において第一のバリヤメタル膜7が除去されている構成をパンチスルー構造と称する)。   Also in this embodiment, the first barrier metal film 7 is not formed at the connection portion between the copper alloy wiring 3 and the via 4 made of a copper alloy (Cu—Al alloy). The second barrier metal film 8 is formed at the connection portion between the copper alloy wiring 3 and the via 4 (note that the structure in which the first barrier metal film 7 is removed at the connection portion is punch-through). Called structure).

したがって、第二のバリヤメタル膜8がバリヤとして機能し、第一のバリヤメタル膜7に含有される窒素と、ビア4の外周部付近に含有されるAlとが反応を抑制することができる。よって、本実施の形態に係わる半導体装置を採用することにより、銅合金配線3とビア4との接続部における高抵抗部60の形成をより抑制することができる。   Therefore, the second barrier metal film 8 functions as a barrier, and the reaction between nitrogen contained in the first barrier metal film 7 and Al contained in the vicinity of the outer periphery of the via 4 can be suppressed. Therefore, by employing the semiconductor device according to the present embodiment, the formation of the high resistance portion 60 at the connection portion between the copper alloy wiring 3 and the via 4 can be further suppressed.

なお、実施の形態3で説明したように、本実施の形態に係わる上記パンチスルー構造が上層のビアと下層のビアとで連続して形成されていても良い(図27)。   As described in the third embodiment, the punch-through structure according to the present embodiment may be formed continuously with an upper via and a lower via (FIG. 27).

図27に示す構造を説明すると、層間絶縁膜80内に第一のビア81、第一の銅合金配線82、第二のビア83、および第二の銅合金配線84が形成されている。   27, the first via 81, the first copper alloy wiring 82, the second via 83, and the second copper alloy wiring 84 are formed in the interlayer insulating film 80.

ここで、第一のビア81、第一の銅合金配線82、第二のビア83、および第二の銅合金配線84は、主成分である銅(Cu)にAlが添加されている。また、第一の銅合金配線82は、第一のビア81の底部と電気的に接続されている。また、第二のビア83は、第一の銅合金配線82の底部と電気的に接続されている。また、第二の銅合金配線84は、第二のビア83の底部と電気的に接続されている。   Here, in the first via 81, the first copper alloy wiring 82, the second via 83, and the second copper alloy wiring 84, Al is added to copper (Cu) as a main component. The first copper alloy wiring 82 is electrically connected to the bottom of the first via 81. The second via 83 is electrically connected to the bottom of the first copper alloy wiring 82. The second copper alloy wiring 84 is electrically connected to the bottom of the second via 83.

また、図27に示すように、第一のビア81および第二のビア83の側面には、層間絶縁膜80からビア内部に向かって、第一のバリヤメタル膜85、第二のバリヤメタル膜86および第三のバリヤメタル膜50が当該順に積層されている。ここで、第一のバリヤメタル膜85は、窒素を含むバリヤメタル膜である。また、第二のバリヤメタル膜86および第二のバリヤメタル膜50は、窒素を含まないバリヤメタル膜である。   As shown in FIG. 27, on the side surfaces of the first via 81 and the second via 83, the first barrier metal film 85, the second barrier metal film 86, and the like are formed from the interlayer insulating film 80 toward the inside of the via. A third barrier metal film 50 is laminated in that order. Here, the first barrier metal film 85 is a barrier metal film containing nitrogen. The second barrier metal film 86 and the second barrier metal film 50 are barrier metal films not containing nitrogen.

また、図27に示すように、第一の銅合金配線82の側面には、層間絶縁膜80から配線内部に向かって、第一のバリヤメタル膜85、第二のバリヤメタル膜86および第三のバリヤメタル膜50が当該順に積層されている。また、第一の銅合金配線82の底部は、第三のバリヤメタル膜50のみが形成されている。   As shown in FIG. 27, the first barrier metal film 85, the second barrier metal film 86, and the third barrier metal are formed on the side surface of the first copper alloy wiring 82 from the interlayer insulating film 80 toward the inside of the wiring. A film 50 is laminated in that order. Further, only the third barrier metal film 50 is formed at the bottom of the first copper alloy wiring 82.

また、図27に示すように、第一のビア81と第一の銅合金配線82との接続部には、第三のバリヤメタル膜50のみが形成されている。また、第二のビア83と第二の銅合金配線84との接続部には、第三のバリヤメタル膜60のみが形成されている。つまり、各ビア81,83と各銅合金配線82,84との接続部には、窒素を含む第一のバリヤメタル膜85が形成されていない。   As shown in FIG. 27, only the third barrier metal film 50 is formed at the connection portion between the first via 81 and the first copper alloy wiring 82. Further, only the third barrier metal film 60 is formed at the connection portion between the second via 83 and the second copper alloy wiring 84. That is, the first barrier metal film 85 containing nitrogen is not formed at the connection portion between each via 81, 83 and each copper alloy wiring 82, 84.

当該パンチスルー構造が連続する場合にも、当然に本実施の形態に記載した効果を有している。   Even when the punch-through structure is continuous, the effects described in the present embodiment are naturally obtained.

また本発明に係わる半導体装置において(たとえば図13に着目すると)、層間絶縁膜1,2,26,36は、SiOC膜であっても、FSG(SiOF)膜等の比誘電率が異なる膜であっても良い。層間絶縁膜1,2,26,36として、これらの膜を使用することにより、寄生容量の低減を図ることができる。なお、SiOC膜の方が、FSG膜よりも寄生容量の低減を図ることができる。   Further, in the semiconductor device according to the present invention (for example, paying attention to FIG. 13), the interlayer insulating films 1, 2, 26, and 36 are films having different relative dielectric constants such as FSG (SiOF) film even if they are SiOC films. There may be. By using these films as the interlayer insulating films 1, 2, 26, 36, the parasitic capacitance can be reduced. Note that the SiOC film can reduce the parasitic capacitance more than the FSG film.

また、本発明に係わる半導体装置の構造に着目すると(たとえば図13に着目すると)、第一のデュアルダマシン構造と第二のデュアルダマシン構造とが含まれている。   Further, focusing on the structure of the semiconductor device according to the present invention (for example, focusing on FIG. 13), the first dual damascene structure and the second dual damascene structure are included.

ここで、第一のデュアルダマシン構造は、層間絶縁膜26内に配設されており、銅配線40よりも膜厚の薄い銅合金配線30(第一の配線と把握できる)と、銅合金から成るビア29(第一のビアと把握できる)とから構成されている。また第一のデュアルダマシン構造において、銅ビア39の底部と銅合金配線30の上面とが接続されている。ここで、第一のデュアルダマシン構造は、主成分であるCuに添加元素としてAlを付加して成る。   Here, the first dual damascene structure is disposed in the interlayer insulating film 26, and is made of a copper alloy wiring 30 (which can be grasped as the first wiring) having a thickness smaller than that of the copper wiring 40, and a copper alloy. Via 29 (which can be grasped as the first via). In the first dual damascene structure, the bottom of the copper via 39 and the upper surface of the copper alloy wiring 30 are connected. Here, the first dual damascene structure is formed by adding Al as an additive element to Cu as a main component.

また第二のデュアルダマシン構造は、層間絶縁膜36内に配設されており、銅合金配線30よりも膜厚の厚い銅配線40(第二の配線と把握できる)と銅ビア39(第二のビアと把握できる)から構成されており、純銅から成る。   Also, the second dual damascene structure is disposed in the interlayer insulating film 36, and has a copper wiring 40 (which can be grasped as a second wiring) thicker than the copper alloy wiring 30 and a copper via 39 (second wiring). Can be grasped as a via) and is made of pure copper.

当該第一のデュアルダマシン構造と第二のデュアルダマシン構造とを備えることにより、当該構造を有する半導体装置は、第二のデュアルダマシン構造における抵抗値を、第一のデュアルダマシン構造における抵抗値よりも低減することができる。これにより、より上層に配設されており、より膜厚の厚い銅配線40を、より下層に存する銅合金配線30よりも長距離に渡り配設することが可能となる。   By providing the first dual damascene structure and the second dual damascene structure, the semiconductor device having the structure has a resistance value in the second dual damascene structure higher than a resistance value in the first dual damascene structure. Can be reduced. Thereby, it is possible to arrange the copper wiring 40 which is disposed in a higher layer and has a larger film thickness over a longer distance than the copper alloy wiring 30 existing in the lower layer.

なお、上記第一、第二のデュアルダマシン構造において、より上層に存する銅ビア39の径を、より下層に存するビア29の径よりも大きくする。これにより、より第二のデュアルダマシン構造の抵抗を第一のデュアルダマシン構造の抵抗よりも小さくすることができる。   In the first and second dual damascene structures, the diameter of the copper via 39 existing in the upper layer is made larger than the diameter of the via 29 existing in the lower layer. Thereby, the resistance of the second dual damascene structure can be made smaller than the resistance of the first dual damascene structure.

また、上記第一、第二のデュアルダマシン構造において、銅ビア39の底部と銅合金配線30の上面と間の接続部には、たとえば図13に示したように、少なくとも窒素を含む第一のバリヤメタル膜37が形成されている。したがって、当該接続部において銅合金配線30の上面には、高抵抗部60が形成される。   In the first and second dual damascene structures, the connection portion between the bottom portion of the copper via 39 and the upper surface of the copper alloy wiring 30 is, for example, as shown in FIG. A barrier metal film 37 is formed. Therefore, the high resistance portion 60 is formed on the upper surface of the copper alloy wiring 30 in the connection portion.

しかし、銅合金配線39に含まれるAlの濃度は、0.04wt%(ICP発光分光分析法)以下であるので、高抵抗部60の形成を抑制することができる。また、当該Alの濃度は、0.01wt%(ICP発光分光分析法)以上であるので、銅合金配線39におけるEM耐性を向上させることができる。   However, since the concentration of Al contained in the copper alloy wiring 39 is 0.04 wt% (ICP emission spectroscopic analysis) or less, the formation of the high resistance portion 60 can be suppressed. Further, since the Al concentration is 0.01 wt% (ICP emission spectroscopic analysis) or more, the EM resistance in the copper alloy wiring 39 can be improved.

また、上記第一、第二のデュアルダマシン構造において(たとえば図13に着目すると)、第二のデュアルダマシン構造と層間絶縁膜36との間には、層間絶縁膜36と接触するように、窒素を含む第一のバリヤメタル膜37が形成されている。また、第二のデュアルダマシン構造と層間絶縁膜36との間には、銅配線40および銅ビア39と接触するように、窒素を含まない第二のバリヤメタル膜38が形成されている。   Further, in the first and second dual damascene structures (for example, paying attention to FIG. 13), nitrogen is interposed between the second dual damascene structure and the interlayer insulating film 36 so as to be in contact with the interlayer insulating film 36. A first barrier metal film 37 containing is formed. Further, a second barrier metal film 38 not containing nitrogen is formed between the second dual damascene structure and the interlayer insulating film 36 so as to be in contact with the copper wiring 40 and the copper via 39.

当該構成は、窒素を含む第一のバリヤメタル膜37の方が、第二のバリヤメタル膜38よりも層間絶縁膜36との密着性が良く、窒素を含まない第二のバリヤメタル膜38の方が、第一のバリヤメタル膜37よりも銅(Cu)との密着性が良いという理由に依拠している。   In this configuration, the first barrier metal film 37 containing nitrogen has better adhesion to the interlayer insulating film 36 than the second barrier metal film 38, and the second barrier metal film 38 containing no nitrogen is more This is based on the reason that the adhesiveness with copper (Cu) is better than that of the first barrier metal film 37.

1,2 層間絶縁膜、3,22,30 銅合金配線、4,29 ビア、5,7 第一のバリヤメタル膜(窒素を含むバリヤメタル膜)、6,8 第二のバリヤメタル膜(窒素を含まないバリヤメタル膜)、19 接続孔、39 銅ビア、40 銅配線、50 第三のバリヤメタル膜(窒素を含まないバリヤメタル膜)、60 高抵抗部。   1, 2 Interlayer insulating film, 3, 22, 30 Copper alloy wiring, 4, 29 Via, 5, 7 First barrier metal film (barrier metal film containing nitrogen), 6, 8 Second barrier metal film (not containing nitrogen) (Barrier metal film), 19 connection hole, 39 copper via, 40 copper wiring, 50 third barrier metal film (barrier metal film not containing nitrogen), 60 high resistance portion.

Claims (5)

第一の層間絶縁膜内に、第一添加元素を含有する第一銅合金配線を形成する工程と、Forming a first copper alloy wiring containing a first additive element in the first interlayer insulating film;
前記第一の層間絶縁膜上及び前記第一銅合金配線上に第一絶縁膜を形成する工程と、  Forming a first insulating film on the first interlayer insulating film and the first copper alloy wiring;
前記第一絶縁膜上に第二の層間絶縁膜を形成する工程と、  Forming a second interlayer insulating film on the first insulating film;
前記第一絶縁膜及び前記第二の層間絶縁膜を貫き、前記第一銅合金配線を露出する第一の穴を形成する工程と、  Forming a first hole through the first insulating film and the second interlayer insulating film and exposing the first copper alloy wiring;
前記第一の穴の側面及び底面を覆うように窒素を含有する第一材料で形成された第一のバリヤメタルを形成して、前記第一の穴の底面において前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程と、  Forming a first barrier metal formed of a first material containing nitrogen so as to cover a side surface and a bottom surface of the first hole, and forming the first barrier metal and the first at the bottom surface of the first hole; A step of contacting the copper alloy wiring;
前記第一の穴の底面の前記第一のバリヤメタルと前記第一銅合金配線の一部とを除去してくぼみを形成する工程と、  Removing the first barrier metal on the bottom surface of the first hole and a part of the first copper alloy wiring to form a recess;
前記第一の穴の側面上の前記第一のバリヤメタル上及び前記くぼみの表面を覆うように第二のバリヤメタルを形成する工程と、  Forming a second barrier metal over the first barrier metal on the side of the first hole and over the surface of the recess;
前記第二のバリヤメタル上に銅金属を埋め込む工程とを、有する、  Burying copper metal on the second barrier metal,
ことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device.
前記第一添加元素は、The first additive element is
Al、Si、Ge、Ga、Snのいずれかであり、  Any one of Al, Si, Ge, Ga and Sn,
前記第二のバリヤメタルの材料は、  The material of the second barrier metal is
窒素を含有しないものであり、  Does not contain nitrogen,
前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程によって、前記第一のバリヤメタルと前記第一銅合金配線との間に前記第一添加元素と窒素との化合物が形成され、  By the step of contacting the first barrier metal and the first copper alloy wiring, a compound of the first additive element and nitrogen is formed between the first barrier metal and the first copper alloy wiring,
前記くぼみを形成する工程によって、前記第一の穴の底面の前記化合物が除去される、  The step of forming the indentation removes the compound on the bottom surface of the first hole;
ことを特徴とする請求項1に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
前記第一のバリヤメタルの材質は、The material of the first barrier metal is
TaN、TaSiN、TiN、WNのいずれかであり、  One of TaN, TaSiN, TiN, WN,
前記第二の層間絶縁膜の材質は、  The material of the second interlayer insulating film is
SiOCである、  SiOC.
ことを特徴とする請求項1に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
前記第二の層間絶縁膜を形成する工程と前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程の間に、前記第一の穴に連なるような第一配線溝を前記第二の層間絶縁膜内に形成する工程と、Between the step of forming the second interlayer insulating film and the step of bringing the first barrier metal and the first copper alloy wiring into contact with each other, a first wiring groove connected to the first hole is formed in the second Forming in the interlayer insulating film of
前記銅金属を埋め込む工程の後、前記第二層間絶縁膜上の前記銅金属を化学機械研磨処理によって除去することにより、前記第一の穴内及び前記第一配線溝内に第一銅配線を形成する工程とを、更に有し、  After the step of embedding the copper metal, the copper metal on the second interlayer insulating film is removed by a chemical mechanical polishing process to form a first copper wiring in the first hole and in the first wiring groove Further comprising the step of:
前記第一の穴を形成する工程及び前記第一配線溝を形成する工程の後に、前記第一の穴の上部と前記第一配線溝の底部が接触され、  After the step of forming the first hole and the step of forming the first wiring groove, the top of the first hole and the bottom of the first wiring groove are contacted,
前記第一のバリヤメタルと前記第一銅合金配線とを接触させる工程によって、前記第一のバリヤメタルが前記第一配線溝の側面と底面に形成され、  By the step of contacting the first barrier metal and the first copper alloy wiring, the first barrier metal is formed on the side surface and the bottom surface of the first wiring groove,
前記くぼみを形成する工程によって、前記第一配線溝の底面の前記第一のバリヤメタルが除去され、  By the step of forming the recess, the first barrier metal on the bottom surface of the first wiring groove is removed,
前記第二のバリヤメタルを形成する工程によって、前記第一配線溝の底面上に前記第二のバリヤメタルが形成され、  By the step of forming the second barrier metal, the second barrier metal is formed on the bottom surface of the first wiring groove,
前記銅金属を埋め込む工程によって、前記第一配線溝内に前記銅金属が埋め込まれる、  The copper metal is embedded in the first wiring groove by the step of embedding the copper metal.
ことを特徴とする請求項1に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
前記第一添加元素の濃度は、The concentration of the first additive element is
0.04wt%以下である、  0.04 wt% or less,
ことを特徴とする請求項1に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1.
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