JP5332232B2 - 画素回路、デジタル駆動方式の電気光学装置および電子機器 - Google Patents

Description

本発明は、画素回路、デジタル駆動方式の電気光学装置（例えば、サブフィールド駆動方式を採用した液晶表示装置）および電子機器等に関する。

例えば、液晶表示装置の駆動方法としては、アナログ駆動方式（表示階調に対応するアナログ電圧をデータ線に印加する方式）と、デジタル駆動方式（画素の駆動に必要な電圧レベルがオンレベルとオフレベルの２値のみである駆動方式）とがある。アナログ駆動方式は、回路を構成する要素（Ｄ／Ａ変換器、オペアンプ、配線等）の特性ばらつきによって表示むらが生じ易い。デジタル駆動方式は、使用する駆動電圧（画素への書き込み電圧）が２値であるため、より高精細な画像表示を実現し易い。

デジタル駆動方式として、１フィールドを時間軸上で複数のサブフィールドに分割して各サブフィールドにおいて各画素の階調に応じてオン電圧又はオフ電圧を印加するサブフィールド駆動方式が提案されている(例えば、特許文献１参照)。このサブフィールド駆動方式は、電圧レベルではなく、電圧パルスの印加時間を制御することによって液晶に与える電圧（実効電圧）を変化させ、液晶の透過率を制御する。

デジタル駆動方式の液晶表示装置において使用可能な画素回路としては、例えば、ＤＲＡＭタイプの画素回路（画素トランジスタと保持容量とを備える一般的な画素回路）と、保持容量の代わりにＲＡＭ（正帰還を利用して、“１”，“０”を保持するメモリ回路）を設けた画素回路（ＲＡＭタイプの画素回路）とがある。

ＤＲＡＭタイプの画素回路は、回路構成が簡単であるという利点があるが、フィードスルーによる保持電圧の変動（例えば、特許文献２参照）やリーク電流による保持電圧の変動が生じ易い。したがって、より高精細な表示を行おうとすると限界が生じる。

一方、ＲＡＭタイプの画素回路としては、例えば、ＳＲＡＭを利用する画素回路が提案されている（特許文献３参照）。特許文献３に記載の画素回路を用いると、高精細な画像表示が可能であるが、その一方で回路構成が複雑化する。よって、画素回路の大型化や消費電力の増大が生じるのは否めない。
特開２００３−１１４６６１号公報 特開平５−２２４２３５号公報 特開２００５−２５８００７号公報

デジタル駆動方式の液晶表示装置において、ＲＡＭタイプの画素回路を使用すると、回路構成が複雑化し、画素回路の大型化や消費電力の増大が生じる。よって、液晶表示装置の小型化、低消費電力化を推進しつつ、より高精細な画像表示を実現することが困難となる。

本発明はこのような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、素子数が少なく小面積であり、かつ高精度の書き込み、ならびに書き込み電圧の保持が可能な、信頼性の高い、デジタル駆動方式に適した画素回路を実現することができる。

（１）本発明の画素回路の一態様では、走査線およびデータ線の交差に対応して設けられる画素回路であって、画素電極と、制御ノード、第１ノードおよび第２ノードを有すると共に、前記制御ノードが前記走査線に接続され、前記第１ノードに前記データ線が接続される、第１導電型の画素トランジスタと、前記画素トランジスタの前記第２ノードと前記画素電極との間に設けられるフリップフロップと、を含み、前記フリップフロップは、前記画素トランジスタの前記第２ノードに入力ノードが接続され、前記画素電極に出力ノードが接続されたインバータと、前記インバータの出力によってオン／オフが制御されると共に、オン状態のときに、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点に、高レベル電源電圧または低レベル電源電圧を供給する前記第１導電型とは反対の導電型である第２導電型の帰還トランジスタと、を有する。

本態様の画素回路は、例えば、画素トランジスタを構成する一つのＭＯＳトランジスタと、ＣＭＯＳインバータを構成する２つのＭＯＳトランジスタと、帰還トランジスタを構成する１つのＭＯＳトランジスタの、合計で４個のＭＯＳトランジスタで構成することができる。すなわち、４素子構成の、構成が簡素化されたコンパクトな画素回路が実現できる。

また、インバータと帰還トランジスタとによって構成されるフリップフロップの正帰還作用によって、保持ノード（つまり、画素トランジスタの第２ノードとインバータの入力ノードとの共通接続点）の電圧は、書き込まれるデータ“１”または“０”に相当する電圧、すなわち、高レベル電源電位（ＶＤＤ）または低レベル電源電圧（ＧＮＤ）に安定的に維持されるため、確実な書き込みならびに書き込みされたデータの保持が可能である。すなわち、例えば、画素トランジスタがＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の場合、帰還トランジスタは、反対導電型のＰＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であり、そして、帰還トランジスタがＰＭＯＳトランジスタの場合、ソース（第２ノード）には高レベル電源電圧ＶＤＤ（広義には、データ“１”に相当する電圧）を印加し、帰還トランジスタがＮＭＯＳトランジスタの場合、ソース（第２ノード）には低レベル電源電圧ＧＮＤ（広義には、データ“０”に相当する電圧）を印加する。この構成によれば、帰還トランジスタのドレイン（第１ノード）には、ソース（第２ノード）に印加されているＶＤＤもしくはＧＮＤがそのまま（つまり、閾値電圧（Ｖｔｈ）分の電圧ドロップなく）印加されるため、保持ノードの電圧は、常に、データ“１”またはデータ“０”に相当する電圧（ＶＤＤ，ＧＮＤ）に正確に維持される。例えば、帰還トランジスタのソースとゲートが同電位の場合には、ＭＯＳダイオード構成となるため、ドレインの電圧は帰還トランジスタの閾値（ｖｔｈ）分だけ低下してしまうが、本態様の場合、帰還トランジスタ（例えばＰＭＯＳトランジスタとする）がオン状態のときは、ソースに高レベル電源電圧（ＶＤＤ）が印加され、ゲートには接地電位（ＧＮＤ）が印加されることになり、帰還トランジスタはＭＯＳダイオード構成とはならない。よって、ドレイン（つまり、画素トランジスタの第２ノードとインバータの入力ノードとの共通接続点）には、ＶＤＤ（高レベル電源電圧）がそのまま（Ｖｔｈだけ低下することなく）、印加される。したがって、例えば、画素トランジスタのソース・ドレイン間の寄生容量に起因してフィードスルー（プッシュダウン、プッシュアップ）が生じて、保持ノードの電圧が一瞬、変動したとしても、フリップフロップの正帰還作用によって、その変動は瞬時に吸収され、上述のとおり、保持ノードの電圧は、常に、データ“１”またはデータ“０”に相当する電圧（ＶＤＤ，ＧＮＤ）に正確に維持される。よって、小型で、低消費電力であり、かつ高信頼度の画素回路を実現することができる。

（２）本発明の画素回路の他の態様では、前記画素トランジスタは、第１導電型のＭＯＳトランジスタであり、前記インバータは、前記高レベル電源電圧および前記低レベル電源電圧間で動作するＣＭＯＳインバータであり、前記帰還トランジスタは、制御ノード、第１ノードおよび第２ノードを有する第２導電型のＭＯＳトランジスタであり、かつ、前記帰還トランジスタの前記制御ノードは、前記ＣＭＯＳインバータの出力ノードと前記画素電極との共通接続点に接続され、前記帰還トランジスタの前記第１ノードには高レベル電源電圧または低レベル電源電圧が印加され、前記帰還トランジスタの前記第２ノードは、前記画素トランジスタの前記第２ノードと前記ＣＭＯＳインバータの前記入力ノードとの共通接続点に接続される。

本態様によれば、例えば、最小数のＭＯＳトランジスタ（４個のＭＯＳトランジスタ）を用いて、小型で、低消費電力、かつ高信頼度の画素回路を実現することができる。

（３）本発明の画素回路の他の態様では、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点と、高レベル電源電位ノードまたは低レベル電源電位ノードとの間に接続される、抵抗またはノーマリオフ状態のＭＯＳトランジスタを有する。

本態様では、帰還トランジスタがオフしているときに流れるオフリーク電流によって、保持ノードの電圧が変動することがあることを考慮し、この点についても対策する。すなわち、帰還トランジスタがオフしているとき（例えば、帰還トランジスタがＰＭＯＳトランジスタである場合において、保持ノードにデータ“０”に相当する電圧（＝ＧＮＤ）を保持している状態のとき）に、帰還トランジスタのオフリーク電流（オフ時のリーク電流）によって、保持ノードの電圧が、長い時間経過と共に、徐々に上昇する場合が想定され得る。保持ノードの電圧がインバータの閾値電圧を超えると、インバータの出力電圧のレベルが反転し、この場合、保持ノードの電位が反転して誤ったデータが保持されることになる。但し、一般には、表示装置における画素回路は、所定の周期で周期的（定期的）に書き換えられるため、長時間にわたって画素回路が選択されずに、その間に、帰還トランジスタのオフリーク電流によって保持ノードの電圧が大幅に変動するというような事態は発生しにくいと考えられるが、オフリーク電流についても対策しておけば、画素回路の信頼性はさらに向上する。この観点から、本態様では、帰還トランジスタのオフリーク電流を吸収（逃がす）ためのリークパスを設ける。リークパスは、抵抗（例えば、薄膜の高抵抗）あるいはノーマリオフ状態のＭＯＳトランジスタによって形成することができる。本態様では、帰還トランジスタのオフリーク電流についても対策がなされているため、画素回路の信頼性がさらに向上する。

（４）本発明の画素回路の他の態様では、前記ノーマリオフ状態のＭＯＳトランジスタは、制御ノードが、高レベル電源電位ノードに接続され、第１ノードが、前記高レベル電源電位ノードまたは低レベル電源電位ノードに接続され、第２ノードが、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点に接続された第２導電型のＭＯＳトランジスタである。

上述の（３）の回路構成を採用する場合に、本態様では、リークパスを、帰還トランジスタと同一の導電型（つまり第２導電型）のＭＯＳトランジスタ（このＭＯＳトランジスタをリークパストランジスタという）で構成する。この場合、帰還トランジスタとリークパストランジスタのオフリーク電流の温度係数が同じとなり、一方のオフリーク電流の電流量が増減すれば、他方のオフリーク電流の電流量も同様に増減する。よって、画素回路へのアクセスが長時間にわたって生じないような場合であっても、保持ノードの電圧は、広い温度範囲にわたって、安定的に維持される。よって、高信頼度の画素回路が実現される。

（５）本発明の画素回路の他の態様では、前記帰還トランジスタのオフ時のリーク電流の電流量は、前記画素トランジスタのオフ時のリーク電流と前記抵抗またはノーマリオフ状態のＭＯＳトランジスタのリーク電流の和の電流量よりも小さく設定される。

帰還トランジスタのオフリーク電流対策を徹底するために、本態様では、帰還トランジスタのオフリーク電流の電流量は、画素トランジスタのオフリーク電流と抵抗またはノーマリオフ状態のＭＯＳトランジスタ（リークパストランジスタ）のリーク電流の和の電流量よりも小さく設定する。こうすれば、帰還トランジスタのリーク電流は、確実に、電源電位（あるいはデータ線の電位）に吸収され、保持ノードの電圧は、帰還トランジスタのオフリーク電流によって変動することがない。

（６）本発明の画素回路の他の態様では、前記画素トランジスタを構成する前記第１導電型のＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタの電流供給能力が、前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタの電流供給能力よりも大きく設定され、前記画素トランジスタを構成する前記第１導電型のＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、前記ＣＭＯＳインバータを構成する前記ＰＭＯＳトランジスタの電流供給能力が、前記ＣＭＯＳインバータを構成する前記ＮＭＯＳトランジスタの電流供給能力よりも大きく設定される。

上述のとおり、本発明の画素回路では、画素トランジスタのソース・ドレイン間の寄生容量に起因してフィードスルー（プッシュダウン、プッシュアップ）が生じて、保持ノードの電圧が一瞬、変動したとしても、フリップフロップが正常に動作すれば、そのフリップフロップの正帰還作用によって、その変動は瞬時に吸収され、保持ノードの電圧は、常に、データ“１”またはデータ“０”に相当する電圧（ＶＤＤ，ＧＮＤ）に正確に維持される。しかし、例えば、フィードスルーによって保持ノードの電圧がかなり大幅に変動する場合もないとはいえず、そのときに、インバータの出力電圧が誤って反転してしまうと、データのミスラッチ（データの誤った書き込み）が生じてしまう。そこで、本態様では、保持ノードの電圧が少々、変動したとしても、インバータの出力レベルが容易に反転しないように、インバータを構成するトランジスタの電流供給能力に差を設けて、インバータの閾値電圧を、電源電圧の中点電圧（例えば、ＶＤＤ／２）から低レベル側（画素トランジスタがＮＭＯＳトランジスタである場合）あるいは高レベル側（画素トランジスタがＰＭＯＳトランジスタである場合）にシフトさせる。これによって、インバータの出力が誤って反転する可能性を低減される。よって、画素回路の信頼性がさらに向上する。

（７）本発明の画素回路の他の態様では、前記画素トランジスタのオン電流は、前記帰還トランジスタのオン電流よりも大きく設定される。

本態様では、例えば、画素回路の保持ノードにデータ“１”（＝ＶＤＤ）が保持されている状態で、その画素回路にデータ“０”（＝ＧＮＤ）を書き込む場合に、その書き込みが確実に行えるように、画素トランジスタおよび帰還トランジスタの特性（サイズ等の設計値）を最適化する。つまり、画素トランジスタのオン電流は、帰還トランジスタのオン電流よりも大きく設定される。このようにしておけば、フリップフロップによる正帰還作用が働いているとしても、Ｈレベルの保持ノードの電荷は、Ｌレベルのデータ線に速やかに放電されることから、保持ノードの電位はＨからＬに速やかに移行する。よって、“１”を保持している保持ノードに、“０”を書き込めないという事態が生じない。

（８）本発明の画素回路の他の態様では、前記帰還トランジスタに、前記高レベル電源電圧または前記低レベル電源電圧を供給する第２導電型の電源電圧供給トランジスタを、さらに有し、前記電源電圧供給トランジスタの制御ノードは、前記走査線に接続され、前記電源電圧供給トランジスタの第１ノードは、高レベル電源電位ノードもしくは低レベル電源電位ノードに接続され、前記電源電圧供給トランジスタがオン状態のとき、前記電源電圧供給トランジスタの第２ノードから前記帰還トランジスタに、前記高レベル電源電圧または低レベル電源電圧を供給する。

上記の（７）の態様においては、保持ノードの電位をＨからＬに移行させる場合に、走査線が選択レベルとなった直後、オンしている帰還トランジスタを経由して、電源ラインからＬレベルのデータ線に向けて瞬時的に電流が流れる。この電流は、データ線電位の変動要因となり、他の画素回路の保持電圧等に影響を与える場合がないとはいえない。そこで、本態様では、フリップフロップの正帰還作用が働いているときに、保持ノードの電位をＨからＬに移行させる場合であっても、帰還トランジスタを経由してデータ線に大きな電流が流れないようにする。つまり、帰還トランジスタには、電源電圧供給トランジスタから電源電圧を供給する。この構成によれば、走査線が選択レベルとなって第１導電型の画素トランジスタがオンすると、第２導電型の電源電圧供給トランジスタはオフする。よって、帰還トランジスタには電源電圧が供給されず、よって、帰還トランジスタを経由してデータ線に大きな電流が流れることがない。したがって、回路の安定性が向上する。

（９）本発明の画素回路の他の態様では、前記インバータの前記入力ノードおよび出力ノード間に容量が接続される。

これによって、カップリングノイズ等の微小ノイズにつよい画素回路が得られる。

（１０）本発明の画素回路の他の態様では、一つの前記電源電圧供給トランジスタを、隣接する複数の画素回路において共通使用する。

電源電圧供給トランジスタを共通に使用するため、レイアウト面積を削減できる。

（１１）本発明の電気光学装置の一態様は、上記の画素回路を有するデジタル駆動方式の電気光学装置である。

上記の画素回路は、デジタル駆動方式に適し、最小の素子数であり、かつ信頼性の高い高精細な画像表示が可能な新規な画素回路である。よって、その画素回路を使用することによって、小型、軽量、低消費電力、かつ高精細な表示が可能な、デジタル駆動方式の電気光学装置が実現される。

（１２）本発明の電子機器は、上記の電気光学装置を搭載する。

これにより、例えば、小型の電子機器の表示品質を向上させることができる。

このように、本発明の幾つかの態様によれば、例えば、素子数が少なく小面積であり、かつ高精度の書き込み、ならびに書き込み電圧の保持が可能な、信頼性の高い、デジタル駆動方式に適した画素回路を実現することができる。

次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。

なお、以下の説明では、トランジスタに関して、制御ノード、第１ノード、第２ノードという用語を用いる場合がある。また、インバータに関して、入力ノード、出力ノードという用語を用いる場合がある。これらの用語の意味は、例えば、図１３（Ａ），図１３（Ｂ）に示されるとおりである。

つまり、図１３（Ａ）に例示されるように、ＭＯＳトランジスタ（Ｍ）に関しては、ゲートが制御ノードであり、例えばソースが第１ノードであり、ドレインが第２ノードである。なお、バイポーラトランジスタの場合は、ベースが制御ノードであり、エミッタが第１ノードであり、コレクタが第２ノードとなる。

また、図１３（Ｂ）に示すように、インバータに信号を入力するためのノードが入力ノードであり、インバータの出力信号を出力するためのノードが出力ノードである。

なお、以下の説明では、同様に、電源電位ノード、電源供給ノードという用語を用いる場合があるが、これらの用語は、回路中の、電源電位（ＶＤＤ，ＧＮＤ等）に維持されている電位点や、電源電圧を供給するための電圧点のことを意味する。

（第１の実施形態）
図１は、本発明の画素回路の構成の一例を示す回路図である。図示されるように、画素回路３００は、走査線ＧＬとデータ線ＤＬとの交差に対応して設けられる。走査線ＧＬは、走査線ドライバ１００によって駆動され、データ線ＤＬはデータ線ドライバ２００によって駆動される。

画素回路３００は、例えば、ＮＭＯＳトランジスタ（ｎチャネル絶縁ゲート型電界効果トランジスタ：絶縁膜の種類は問わない）からなる画素トランジスタＮＴ１と、フリップフロップＦＦと、画素電極ＬＥ（液晶ＬＣに電圧を印加するための電極）と、を含む。

フリップフロップＦＦは、高レベル電源電圧ＶＤＤと低レベル電源電圧ＧＮＤとの間で動作するＣＭＯＳインバータＩＮＶ１と、ＰＭＯＳトランジスタからなる帰還トランジスタ（フィードバックトランジスタ）ＰＴ１と、を有する。ＣＭＯＳインバータＩＮＶ１および帰還トランジスタＰＴ１は、正帰還ループを構成する。

帰還トランジスタＰＴ１は、ソースにＶＤＤ（高レベル電源電圧）が印加され、ドレインが、画素トランジスタのドレインとＣＭＯＳインバータＩＮＶ１の入力ノードとの共通接続点（ａ点）に接続され、ゲートがＣＭＯＳインバータＩＮＶ１の出力ノードに接続され、帰還トランジスタＰＴ１がオン状態のとき、高レベル電源電圧ＶＤＤが保持ノード（ａ点）に供給される。保持ノード（ａ点）の電圧はＶａである。また、反転ノード（ｂ点）の電圧はＶｂである。反転ノード（ｂ点）の電圧Ｖｂが、画素電極ＬＥに印加される。なお、液晶表示装置において、液晶ＬＣの他方の画素電極（対向電極）には、例えば、共通電圧ＬＣＣＯＭが印加される。

図１の画素回路は、画素トランジスタＮＴ１と、ＣＭＯＳインバータＩＮＶ１を構成する２つのＭＯＳトランジスタＰＴ２およびＮＴ３と、帰還トランジスタＰＴ１の、合計で４個のＭＯＳトランジスタで構成することができる。すなわち、４素子構成の、構成が簡素化されたコンパクトな画素回路が実現されている。

また、インバータＩＮＶ１と帰還トランジスタＰＴ１とによって構成されるフリップフロップＦＦの正帰還作用によって、保持ノード（つまり、画素トランジスタの第２ノードとインバータの入力ノードとの共通接続点であるａ点）の電圧は、書き込まれるデータ“１”または“０”に相当する電圧、すなわち、高レベル電源電位ＶＤＤまたは低レベル電源電圧ＧＮＤに安定的に維持されるため、確実な書き込みならびに書き込みされたデータの保持が可能である。

すなわち、図１の画素回路では、画素トランジスタＮＴ１がＮＭＯＳトランジスタで構成され、帰還トランジスタは、反対導電型のＰＭＯＳトランジスタで構成される。画素トランジスタＮＴ１がＮＭＯＳトランジスタで構成され、帰還トランジスタは、反対導電型のＰＭＯＳトランジスタで構成される。もちろん、画素トランジスタがＰＭＯＳトランジスタで構成され、帰還トランジスタは、反対導電型のＮＭＯＳトランジスタで構成される場合もあり得る（図７参照）。

そして、図１のように、帰還トランジスタＰＴ１がＰＭＯＳトランジスタの場合、ソース（第２ノード）には高レベル電源電圧ＶＤＤ（広義には、データ“１”に相当する電圧）を印加する。帰還トランジスタがＮＭＯＳトランジスタの場合（図７の場合）には、ソース（第２ノード）には低レベル電源電圧ＧＮＤ（広義には、データ“０”に相当する電圧）を印加する。この構成によれば、帰還トランジスタのドレイン（第１ノード）には、ソース（第２ノード）に印加されているＶＤＤもしくはＧＮＤがそのまま（つまり、閾値電圧（Ｖｔｈ）分の電圧ドロップなく）印加されるため、保持ノード（ａ点）の電圧は、常に、データ“１”またはデータ“０”に相当する電圧（ＶＤＤ，ＧＮＤ）に正確に維持される。例えば、帰還トランジスタのソースとゲートが同電位の場合には、ＭＯＳダイオード構成となるため、ドレインの電圧は帰還トランジスタの閾値（ｖｔｈ）分だけ低下してしまうが、図１の構成の場合、帰還トランジスタ（ＰＭＯＳトランジスタＰＴ１）がオン状態のときは、ソースに高レベル電源電圧（ＶＤＤ）が印加され、ゲートには接地電位（ＧＮＤ）が印加されることになり、帰還トランジスタＰＴ１はＭＯＳダイオード構成とはならない。よって、ドレイン（つまり、画素トランジスタの第２ノードとインバータの入力ノードとの共通接続点であるａ点）には、ＶＤＤ（高レベル電源電圧）がそのまま（Ｖｔｈだけ低下することなく）、印加される（Ｖａ＝ＶＤＤ）。

したがって、例えば、図１の画素トランジスタＮＴ１のソース・ドレイン間の寄生容量に起因してフィードスルー（プッシュダウン、プッシュアップ）が生じて、保持ノードの電圧が一瞬、変動したとしても、フリップフロップの正帰還作用によって、その変動は瞬時に吸収され、上述のとおり、保持ノードの電圧は、常に、データ“１”またはデータ“０”に相当する電圧（ＶＤＤ，ＧＮＤ）に正確に維持される。よって、小型で、低消費電力であり、かつ高信頼度の画素回路を実現することができる。

また、図１の画素回路において、保持ノード（ａ点）と接地電位（低レベル電源電圧）との間には、高抵抗ＨＲが設けられている。この高抵抗ＨＲは、各画素が周期的にアクセスされる画素回路においては必須の要素ではないが、この高抵抗ＨＲを設けることによって、画素回路の信頼性がさらに高まる。

すなわち、高抵抗ＨＲは、帰還トランジスタＰＴ１がオフ状態のときの保持ノード（ａ点）の電位を安定化させる働きをする。つまり、帰還トランジスタＰＴ１のオフリーク電流を接地電位に逃すことによって、リーク電流によって保持ノード（ａ点）の電位Ｖａが上昇して、ＣＭＯＳインバータＩＮＶ１の出力レベルが、誤って反転することを防止する働きをする。

例えば、帰還トランジスタＰＴ１がオフしているとき（図１の場合、保持ノード（ａ点）にデータ“０”に相当する電圧（＝ＧＮＤ）を保持している状態のとき）に、帰還トランジスタＰＴ１のオフリーク電流（オフ時のリーク電流）によって、保持ノード（ａ点）の電圧が、長い時間の経過と共に、徐々に上昇する場合が想定され得る。保持ノード（ａ点）の電圧がインバータの閾値電圧を超えると、インバータＩＮＶ１の出力電圧のレベルが反転し、この場合、保持ノード（ａ点）の電位が反転して誤ったデータが保持されることになる。但し、一般には、表示装置における画素回路は、所定の周期で周期的（定期的）に書き換えられるため、長時間にわたって画素回路が選択されずに、その間に、帰還トランジスタのオフリーク電流によって保持ノードの電圧が大幅に変動するというような事態は発生しにくいと考えられる。但し、帰還トランジスタのオフリーク電流についても対策しておけば、画素回路の信頼性はさらに向上する。

この観点から、図１の画素回路では、帰還トランジスタＰＴ１のオフリーク電流を吸収（逃がす）ためのリークパスを、高抵抗ＨＲによって形成している。高抵抗ＨＲは、例えば薄膜のポリシリコンからなる抵抗である。高抵抗ＨＲは、例えば、多層配線技術を用いて、画素トランジスタＮＴ１上に積層形成することができるため、画素回路の占有面積の増大抑制に寄与する。

また、図１に点線の丸で囲んで示すように、高抵抗ＨＲは、例えば、ゲートがＶＤＤに接続された状態のノーマリオフタイプのＰＭＯＳトランジスタ（リークパストランジスタ）ＰＴ３に置換することができる。この場合、帰還トランジスタＰＴ１とリークパストランジスタＰＴ３の、オフリーク電流の温度係数が揃うという利点がある（この点は後述する）。

図２（Ａ）、図２（Ｂ）は、図１の画素回路に“１”および“０”に相当する電圧を書き込む場合の動作を示す波形図である。

図２（Ａ）は、“１”に相当する電圧を書き込む場合の動作を示している。図２（Ｂ）は、“０”に相当する電圧を書き込む場合の動作を示している。図２（Ａ）において、時刻ｔ１において、走査線ＧＬが立ち上がり、時刻ｔ２に、データ線の電位がＬからＨに変化する。すると、インバータＩＮＶ１の出力の電圧レベルが反転し、反転ノード（ｂ点）の電圧Ｖｂは速やかにＨからＬに移行する。これに伴い、帰還トランジスタＰＴ１がオンして、保持ノード（ａ点）の電位はＬからＨに移行する。上述のとおり、ａ点のＨレベルは、フィードスルー等の影響を受けたとしても、フリップフロップＦＦの正帰還作用によって、ＶＤＤ（データ“１”に相当するレベル）まで昇圧される。

また、図２（Ｂ）において、時刻ｔ１において、走査線ＧＬが立ち上がり、時刻ｔ２に、データ線の電位がＨからＬに変化する。すると、インバータＩＮＶ１の出力の電圧レベルが反転し、反転ノード（ｂ点）の電圧Ｖｂは速やかにＬからＨに移行する。これに伴い、帰還トランジスタＰＴ１がオフして、保持ノード（ａ点）の電位はＨからＬに移行する。つまり、ａ点は接地電位となる。

図３（Ａ），図３（Ｂ）は、帰還トランジスタのオフリーク電流対策の具体例を説明するための図である。

帰還トランジスタＰＴ１のオフリーク電流対策を徹底するためには、例えば、帰還トランジスタＰＴ１のオフリーク電流Ioffp1の電流量は、画素トランジスタＮＴ１のオフリーク電流Ioffn1と抵抗ＨＲ（またはノーマリオフ状態のリークパストランジスタＰＴ３）のリーク電流Ioff0の和の電流量よりも小さく設定する。

こうすれば、帰還トランジスタのリーク電流Ioffp1は、確実に、電源電位（ＧＮＤ）あるいはデータＤＬに吸収され、保持ノード（ａ点）の電圧は、帰還トランジスタＰＴ１のオフリーク電流Ioffp1によって変動することがない。

また、図３（Ｂ）に示されるように、リークパストランジスタＰＴ３を、帰還トランジスタＰＴ１と同一の導電型のＭＯＳトランジスタで構成すると、帰還トランジスタＰＴ１とリークパストランジスタＰＴ３のオフリーク電流の温度係数が同じとなり、一方のオフリーク電流の電流量が増減すれば、他方のオフリーク電流の電流量も同様に増減する。よって、画素回路へのアクセスが長時間にわたって生じないような場合であっても、保持ノード（ａ点）の電圧は、広い温度範囲にわたって、安定的に維持される。よって、高信頼度の画素回路が実現される。

（第２の実施形態）
本実施形態では、画素トランジスタのフィードスルー電圧による書き込み電圧の変動対策について説明する。図４（Ａ）〜図４（Ｃ）は、画素トランジスタのフィードスルー電圧による書き込み電圧の変動対策として、ＣＭＯＳインバータの閾値電圧を調整することについて説明するための図である。

図４（Ａ）では、画素回路に“１”を書き込むものとする。書き込みが終わって、走査線ＧＬの電圧がＨからＬに変化すると、画素トランジスタ（ＮＭＯＳトランジスタ）ＮＴ１のゲート・ドレイン間の寄生容量Ｃｇｄに起因してプッシュダウン電圧（フィードスルー電圧：−ΔＶ）が発生し、これによって、ａ点の電位Ｖａは、（ＶＤＤ−ΔＶ）となる。図４（Ｃ）は、ＣＭＯＳインバータＩＮＶ１の伝達特性を示している。図４（Ｃ）に点線で示すように、閾値電圧が例えば、ＶＤＤ／２に設定されているとすると、プッシュダウン電圧の絶対値が大きい場合、ＣＭＯＳインバータＩＮＶ１は入力がＬと判定して、出力がＨになってしまう場合があり得る。

よって、図４（Ｂ）ならびに図４（Ｃ）に示すように、ＣＭＯＳインバータＩＮＶ１の閾値電圧Ｖｔｈを意図的にシフトさせる。つまり、ＣＭＯＳインバータＩＮＶ１を構成するＰＭＯＳトランジスタの電流供給能力をβｐとし、ＮＭＯＳトランジスタの電流供給能力をβｎとした場合、βｐ＜βｎに設定する（つまり、ＮＭＯＳトランジスタのチャネルコンダクタンスＷ／Ｌを、ＰＭＯＳトランジスタよりも大きく設計する）ことによって、閾値電圧Ｖｔｈを、意図的に、ＶＤＤ／２より低く設定する。これによって、ＣＭＯＳインバータＩＮＶ１は、より低い電圧で反転することになり、フィードスルーが生じても、ＣＭＯＳインバータＩＮＶ１の出力電圧はＬレベルとなり、ミスラッチが発生しにくい。
図４（Ｃ）において、ＣＭＯＳインバータの閾値電圧Ｖｔｈ（図４（Ｃ）において実線で示される）は、ＶＤＤ／２（図４（Ｃ）中、点線で示される）よりも、低く設定されている。よって、データ線ＤＬにＶＤＤを印加している状態（つまり、データ“１”を書いている状態）で、画素トランジスタＮＴ１がオン状態からオフ状態に変化したときに、フィードスルー電圧(プッシュダウン電圧)ΔＶが生じて、Ｖａ点の電位がＶＤＤ−ΔＶに低下したとしても、ＣＭＯＳインバータＩＮＶ１の閾値電圧ＶｔｈがＶＤＤ／２よりも低く設定されているために、インバータＩＮＶ１の出力電圧は“Ｌ”に変化する。つまり、正しいデータの保持が実現される。

なお、画素トランジスタがＰＭＯＳトランジスタで構成される場合（図７参照）には、フィードスルーによってプッシュアップ電圧（＋ΔＶ）が生じるため、データ“０”を書き込む場合に、ａ点の電位が、（ＧＮＤ＋ΔＶ）となる。よって、この場合は、ＣＭＯＳインバータＩＮＶ１を構成するＰＭＯＳトランジスタの電流供給能力をβｐとし、ＮＭＯＳトランジスタの電流供給能力をβｎとした場合、βｐ＞βｎに設定する。つまり、ＰＭＯＳトランジスタのチャネルコンダクタンスＷ／Ｌを、ＮＭＯＳトランジスタよりも大きく設計し、閾値電圧Ｖｔｈを、意図的に、ＶＤＤ／２より高く設定する。これによって、ミスラッチの可能性を低減することができる。

（第３の実施形態）
図５（Ａ），図５（Ｂ）は、データ“１”を保持している画素回路に対してデータ“０”を書き込む場合を考慮した改善例を示す図である。

図５（Ａ）に示すように、画素回路の保持ノード（ａ点）にはデータ“１”（＝ＶＤＤ）が保持されている。この状態で、図５（Ｂ）に示すように、画素回路にデータ“０”（＝ＧＮＤ）を書き込む場合を想定する。

この場合、走査線ＧＬが選択電位（Ｈ）となると、画素トランジスタＮＴ１がオンして、保持ノード（ａ点）からデータ線ＤＬにオン電流Ionn1が流れる。画素トランジスタＮＴ１のオン電流Ionn1が、帰還トランジスタＰＴ１のオン電流Ionp1よりも大きければ、保持ノード（ａ点）の電圧レベルは、ＨレベルからＬレベルに移行し、データ“０”を書き込むことができる。

よって、書き込みを確実に行えるように、画素トランジスタＮＴ１および帰還トランジスタＰＴ１の特性（サイズ等の設計値）を最適化する。つまり、画素トランジスタＮＴ１のオン電流ｃは、帰還トランジスタＰＴ１のオン電流Ionp1よりも大きく設定される。このようにしておけば、フリップフロップＦＦによる正帰還作用が働いているとしても、Ｈレベルの保持ノード（ａ点）の電荷は、Ｌレベルのデータ線ＤＬに速やかに放電されることから、保持ノード（ａ点）の電位はＨからＬに速やかに移行する。よって、“１”を保持している保持ノードに、“０”を書き込めないという事態が生じない。

（第４の実施形態）
本実施形態では、データ線ドライバ２００における充放電電流を低減し、低消費電力化を図る。図６は、本発明の電気光学装置の一例の構成を示す図である。

図６では、データ線ドライバ２００の出力部には、サンプルホールド回路ＳＨを構成するＮＭＯＳトランジスタＮＴ２を設ける。そして、そのゲートに与えられるサンプルホールド制御信号（ＹＳＥＬ）のハイレベル電圧として高レベル電源電圧ＶＤＤを使用する。この場合、データ線ＤＬのＨレベルの駆動電圧は、ＮＭＯＳトランジスタＮＴ２の閾値電圧をＶｔｈ（ＮＴ２）とする場合、ＶＤＤ−Ｖｔｈ（ＮＴ２）となり、Ｖｔｈ（ＮＴ２）だけ低下する。しかし、上述のとおり、画素回路内で、フリップフロップＦＦの正帰還作用によって、書き込み電圧がＶＤＤまで昇圧されるため、問題は生じない。つまり、データ線ＤＬのＨレベルの駆動電圧をＶＤＤとする場合（つまり、サンプルホールド制御信号ＹＳＥＬをＶＤＤ＋Ｖｔｈ（ＮＴ２）とする場合）に比べて、データ線ＤＬの駆動振幅を、Ｖｔｈ（ＮＴ２）分だけ縮小できたことになる。データ線ＤＬの駆動振幅が縮小されることによって、データ線の充放電電流が低減され、その分、省電力化を図ることが可能である。

（第５の実施形態）
図７は、画素回路の他の例を示す回路図である。本実施形態では、使用するトランジスタの導電型が図１と逆になっている。基本的構成は、図１と同じである。また、得られる効果も、前掲の実施形態と同じである。

（第６の実施形態）
図８は、本発明の画素回路のさらに他の例を示す回路図である。本実施形態では、電源電圧供給トランジスタＰＴ３０を設け、この電源電圧供給トランジスタＰＴ３０から帰還トランジスタＰＴ１に電源電圧ＶＤＤを供給する。

電源電圧供給トランジスタＰＴ３０は、ゲート（制御ノード）が走査線ＧＬに接続され、ドレイン（第２ノード）がＶＤＤに接続され、ソースが、帰還トランジスタの第２ノードに接続されている。また、電源電圧供給トランジスタＰＴ３０の導電型は、画素トランジスタＮＴ１の導電型とは逆である。したがって、電源電圧供給トランジスタＰＴ３０は、画素トランジスタＮＴ１がオンのときにオフし、画素トランジスタＮＴ１がオフのときにオンする。

上述の図５の回路構成の場合、図５（Ｂ）に示すように、保持ノード（ａ点）の電位をＨからＬに移行させる場合に、走査線ＧＬが選択レベル（Ｈレベル）となった直後、オンしている帰還トランジスタＰＴ１を経由して、電源ライン（ＶＤＤ）からＬレベルのデータ線ＤＬに向けて瞬時的に電流（Ionp1＋Ionn1）が流れる。この電流は、データ線電位の変動要因となり、他の画素回路の保持電圧等に影響を与える場合がないとはいえない。

そこで、本実施形態では、フリップフロップＦＦの正帰還作用が働いているときに、保持ノードの電位をＨからＬに移行させる場合であっても、帰還トランジスタを経由してデータ線に大きな電流が流れないようにする。

つまり、図８に示すように、帰還トランジスタＰＴ１には、電源電圧供給トランジスタＰＴ３０から電源電圧を供給する構成を採用する。この構成によれば、走査線ＧＬが選択レベルとなって第１導電型の画素トランジスタＮＴ１がオンすると、第２導電型の電源電圧供給トランジスタＰＴ３０はオフする。よって、帰還トランジスタＰＴ１には電源電圧ＶＤＤが供給されず、よって、帰還トランジスタを経由して、ＶＤＤのノードから、データ線ＤＬに向けて大きな電流が流れることがない。したがって、電気光学装置の安定した回路動作の安定性が、さらに向上する。

図９（Ａ），図９（Ｂ）は、図８の画素回路の特徴的な動作を説明するための回路図である。図９（Ａ）では、画素回路の保持ノード（ａ点）に、データ“１”が保持されている。図９（Ｂ）のように、この画素回路に、データ“０”を書き込む場合を想定する。この場合、走査線ＧＬが選択レベル（Ｈ）となると、すぐに電圧供給トランジスタＰＴ３０がオフする。よって、走査線ＧＬが選択された直後に、大きな電流（Ionp20）が、データ線ＤＬに向けて流れることがない。一方、保持ノード（ａ点）の電圧は、データ線ＤＬに接続されることによって、ＨからＬレベルに変化し（このとき、若干の電流Ｉｘが流れるだけである）、これによって、反転ノード（ｂ点）の電圧ＶｂがＬからＨに変化し、帰還トランジスタＰＴ１はオン状態からオフ状態に移行する。

（第７の実施形態）
図８（ならびに図９）において、点線で示されるように、インバータＩＮＶ１の入力ノードおよび出力ノード間に電圧安定化のための容量ＣＰＡを接続してもよい。この構成は、前掲のすべての実施形態に適用可能である。これによって、カップリングノイズ等の微小ノイズにつよい画素回路が得られる。

（第８の実施形態）
図１０は、画素回路のレイアウト面積を削減可能な変形例の構成を示す回路図である。図１０に示されるように、本実施形態では、一つの電源電圧供給トランジスタＰＴ３０が、隣接する複数（図１０では２個）の画素回路において共通に使用される。電源電圧供給トランジスタＰＴ３０を、複数の画素において共通に使用するため、レイアウト面積を削減することができる。

（第９の実施形態）
本実施形態では、デジタル駆動方式の電気光学装置の全体構成と動作について説明する。図１１は、本発明の電気光学装置（ここでは、液晶装置）の全体の具体的な構成を示すブロック図である。

図示されるように、液晶装置は、画素部１０１（上述の本発明の画素回路が使用される）と、タイミング信号生成回路２０１と、データコーディング回路３０１と、フィールドメモリ３１０と、走査線駆動回路４０１と、データ線駆動回路５００と、を有する。画素部１０１には、複数の本発明の画素回路１１０がマトリクス状に配置される。

走査線駆動回路４０１は、書込みパルス（Ｇ１〜Ｇｎ）によって、走査線（Ｗ１〜Ｗｎ）を駆動する。また、データ線駆動回路５００は、データ線（ＤＬ）を経由して各画素１１０に表示電圧（書込み電圧）ｄ１〜ｄｎを供給する。

書込み電圧（ｄ１〜ｄｎ）の生成の基礎となる２値データ（Ｄｓ）は、データコーディング回路３０１により生成される。各部の動作タイミングは、タイミング信号生成回路２０１から出力される各種のタイミング信号に基づいて制御される。

タイミング信号生成回路２０１は、上位装置（不図示）から供給される垂直同期信号Ｖｓ、水平同期信号Ｈｓ、ドットクロック信号ＤＣＬＫ等のタイミング信号に従って、極性反転信号ＦＲ、走査スタートパルスＤＹ、走査側転送クロックＣＬＹ、データイネーブル信号ＥＮＢＸ、データ転送クロックＣＬＸ、データ転送スタートパルスＤＤＳ、サブフィールド識別信号ＳＦを生成する。各信号の機能を以下に説明する。

極性反転信号ＦＲは、１フィールド毎に極性が反転する信号である。走査スタートパルスＤＹは、各サブフィールドの最初に出力されるパルス信号であり、これが走査線駆動回路４０１に入力されることにより、走査線駆動回路４０１は書込みパルス（Ｇ１〜Ｇｎ）を出力する。走査側転送クロックＣＬＹは、走査側（Ｙ側）の走査速度を規定する信号であり、書込みパルス（Ｇ１〜Ｇｎ）はこの転送クロックに同期して走査線毎送られる。

データイネーブル信号ＥＮＢＸは、データ線駆動回路５００中にあるシフトレジスタに蓄えられたデータを水平画素数分並列に出力させるタイミングを決定するものである。データ転送クロックＣＬＸは、データ線駆動回路５００ヘデータを転送するためのクロック信号である。サブフィールド識別信号ＳＦは、そのパルス（サブフィールド）が何番目のパルスであるかを、データコーディング回路３０１へ知らせるためのものである。

データコーディング回路３０１では、表示データを２値化する際に、１フィールドのうちのどのサブフィールドであるかを認識する必要がある。本実施の形態では、タイミング信号生成回路２０１で、走査スタートパルスＤＹを計数し、その結果をサブフィールド識別信号ＳＦとしてデータコーディング回路３０１に向けて出力するようになっている。データコーディング回路３０１は、このサブフィールド識別信号ＳＦによりサブフィールドを認識する。

データコーディング回路３０１に接続されるフィールドメモリ３１０には、例えば、２フィールド分の表示データを蓄えられる分の容量が設けられている。ここで、第１のフィールドメモリは、外部より入力される表示データが書き込まれるメモリであり、第２のフィールドメモリは１フィールド前に入力された表示データが格納されているメモリである。フィールドメモリ３１０は、第１のフィールドメモリに外部から人力されている表示データが書き込まれている間に、データコーディング回路３０１が第２のフィールドメモリにアクセスし、各画素の表示データが読み出されるようになっている。第１のフィールドメモリと第２のフィールドメモリの役割は、フィールド毎に交換される。

上記の本発明の画素回路は、デジタル駆動方式に適し、最小の素子数であり、かつ信頼性の高い高精細な画像表示が可能な新規な画素回路である。よって、その画素回路を使用することによって、小型、軽量、低消費電力、ローコストかつ高精細な表示が可能な、デジタル駆動方式の電気光学装置が実現される。

（第１０の実施形態）
本実施形態では、本発明の電気光学装置を用いた電子機器について説明する。本実施形態では、携帯電話を例に挙げて説明する。

図１２は、携帯電話の全体構成を示す斜視図である。携帯電話１３００は、筐体１３０６、複数の操作ボタンが設けられた操作部１３０２、画像や動画、文字などを表示する表示部１３１０を主体として構成されている。表示部１３１０には、前掲の実施形態に係る電気光学装置が搭載される。

上述のとおり、本発明の電気光学装置は、簡素化された構成をもち、小型、軽量、低消費電力、ローコストかつ高精細な表示が可能という利点を有する。よって、その電気光学装置を搭載する携帯端末１３００も、同様に、上述の利点を享受することができる。

以上説明したように、本発明の幾つかの実施形態によれば、例えば、素子数が少なく小面積であり、かつ高精度の書き込み、ならびに書き込み電圧の保持が可能な、信頼性の高い、デジタル駆動方式に適した画素回路を実現することができる。また、小型、軽量、低消費電力、ローコストかつ高精細な表示が可能な、デジタル駆動方式の電気光学装置が実現される。また、同様の効果をもつ電子機器が実現される。

なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。例えば、本発明は、液晶表示装置以外の表示装置の画素回路（例えば、有機ＥＬ表示装置の画素回路）としても使用することができる。

なお、本発明の電気光学装置では、基板として、例えば、高温ポリシリコン、低温ポリシリコン、アモルファスシリコン、単結晶シリコン等を使用することができる。

本発明の画素回路の構成の一例を示す回路図 図２（Ａ）、図２（Ｂ）は、図１の画素回路に“１”および“０”に相当する電圧を書き込む場合の動作を示す図 図３（Ａ）および図３（Ｂ）は、帰還トランジスタのオフリーク電流による、インバータの誤動作を防止するための対策について説明するため図 図４（Ａ）〜図４（Ｃ）は、画素トランジスタのフィードスルー電圧による書き込み電圧の変動対策として、ＣＭＯＳインバータの閾値電圧を調整することについて説明するための図 図５（Ａ），図５（Ｂ）は、“１”の電圧を保持している画素回路に“０”を書き込む場合を考慮して、画素トランジスタの電流供給能力を調整する例について説明するための図 本発明の電気光学装置における、データ線ドライバにおける改善例を説明するための図 本発明の画素回路の他の例を示す回路図 本発明の画素回路のさらに他の例を示す回路図 図９（Ａ），図９（Ｂ）は、図８の画素回路の特徴的な動作を説明するための回路図 画素回路のレイアウト面積を削減可能な変形例の構成を示す回路図 本発明の電気光学装置（ここでは、液晶表示装置）の一例の具体的な全体構成を示すブロック図 本発明の電気光学装置を搭載した電子機器の一例の外観を示す図 図１３（Ａ），図１３（Ｂ）は、用語の意味の一例を説明するための図

符号の説明

１００ 走査線ドライバ、２００ データ線ドライバ、３００ 画素回路、
ＮＴ１ 画素トランジスタ、ＩＮＶ１ ＣＭＯＳインバータ、ＬＥ 画素電極、
ＰＴ１ 帰還トランジスタ（フィードバックトランジスタ）、ＦＦ フリップフロップ、
ＨＲ 高抵抗

Claims (12)

1. 走査線およびデータ線の交差に対応して設けられる画素回路であって、
   画素電極と、
   制御ノード、第１ノードおよび第２ノードを有すると共に、前記制御ノードが前記走査線に接続され、前記第１ノードに前記データ線が接続される、第１導電型の画素トランジスタと、
   前記画素トランジスタの前記第２ノードと前記画素電極との間に設けられるフリップフロップと、を含み、
   前記フリップフロップは、
   前記画素トランジスタの前記第２ノードに入力ノードが接続され、前記画素電極に出力ノードが接続されたインバータと、
   前記インバータの出力によってオン／オフが制御されると共に、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点と、高レベル電源電位ノードおよび低レベル電源電位ノードの一方との間に接続される、前記第１導電型とは反対の導電型である第２導電型の帰還トランジスタと、
   前記共通接続点と、前記高レベル電源電位ノードおよび前記低レベル電源電位ノードの他方との間に接続される、抵抗またはノーマリオフ状態のＭＯＳトランジスタと、
   を有することを特徴とする画素回路。
2. 請求項１記載の画素回路であって、
   前記画素トランジスタは、第１導電型のＭＯＳトランジスタであり、
   前記インバータは、前記高レベル電源電位ノードおよび前記低レベル電源電位ノード間で動作するＣＭＯＳインバータであり、
   前記帰還トランジスタは、制御ノード、第１ノードおよび第２ノードを有する第２導電型のＭＯＳトランジスタであり、
   かつ、前記帰還トランジスタの前記制御ノードは、前記ＣＭＯＳインバータの出力ノードと前記画素電極との共通接続点に接続され、
   前記帰還トランジスタの前記第１ノードには前記高レベル電源電位ノードまたは前記低レベル電源電位ノードの電圧が印加され、
   前記帰還トランジスタの前記第２ノードは、前記画素トランジスタの前記第２ノードと前記ＣＭＯＳインバータの前記入力ノードとの共通接続点に接続されることを特徴とする画素回路。
3. 請求項１または２記載の画素回路であって、
   前記ノーマリオフ状態のＭＯＳトランジスタは、制御ノードが、前記高レベル電源電位ノードに接続され、第１ノードが、前記高レベル電源電位ノードまたは前記低レベル電源電位ノードに接続され、第２ノードが、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点に接続された第２導電型のＭＯＳトランジスタであることを特徴とする画素回路。
4. 請求項１または２記載の画素回路であって、
   前記帰還トランジスタのオフ時のリーク電流の電流量は、前記画素トランジスタのオフ時のリーク電流と前記抵抗またはノーマリオフ状態のＭＯＳトランジスタのリーク電流の和の電流量よりも小さく設定されることを特徴とする画素回路。
5. 請求項２記載の画素回路であって、
   前記画素トランジスタを構成する前記第１導電型のＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタの電流供給能力が、前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタの電流供給能力よりも大きく設定され、
   前記画素トランジスタを構成する前記第１導電型のＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、前記ＣＭＯＳインバータを構成する前記ＰＭＯＳトランジスタの電流供給能力が、前記ＣＭＯＳインバータを構成する前記ＮＭＯＳトランジスタの電流供給能力よりも大きく設定されることを特徴とする画素回路。
6. 請求項１〜請求項５のいずれかに記載の画素回路であって、
   前記画素トランジスタのオン電流は、前記帰還トランジスタのオン電流よりも大きく設定されることを特徴とする画素回路。
7. 走査線およびデータ線の交差に対応して設けられる画素回路であって、
   画素電極と、
   制御ノード、第１ノードおよび第２ノードを有すると共に、前記制御ノードが前記走査線に接続され、前記第１ノードに前記データ線が接続される、第１導電型の画素トランジスタと、
   前記画素トランジスタの前記第２ノードと前記画素電極との間に設けられるフリップフロップと、を含み、
   前記フリップフロップは、
   前記画素トランジスタの前記第２ノードに入力ノードが接続され、前記画素電極に出力ノードが接続されたインバータと、
   前記インバータの出力によってオン／オフが制御されると共に、前記画素トランジスタの前記第２ノードと前記インバータの前記入力ノードとの共通接続点と、高レベル電源電位ノードおよび低レベル電源電位ノードの一方との間に接続される、前記第１導電型とは反対の導電型である第２導電型の帰還トランジスタと、
   前記帰還トランジスタに、前記高レベル電源電位ノードまたは前記低レベル電源電位ノードの電圧を供給する、第２導電型の電源電圧供給トランジスタと、
   を有し、
   前記電源電圧供給トランジスタの制御ノードは、前記走査線に接続され、前記電源電圧供給トランジスタの第１ノードは、前記高レベル電源電位ノードもしくは前記低レベル電源電位ノードに接続され、
   前記電源電圧供給トランジスタがオン状態のとき、前記電源電圧供給トランジスタの第２ノードから前記帰還トランジスタに、前記高レベル電源電位ノードまたは前記低レベル電源電位ノードの電圧を供給することを特徴とする画素回路。
8. 請求項１〜請求項７記載のいずれかに記載の画素回路であって、
   前記インバータの前記入力ノードおよび出力ノード間に容量が接続されることを特徴とする画素回路。
9. 請求項７記載の画素回路であって、
   一つの前記電源電圧供給トランジスタを、隣接する複数の画素回路において共通使用することを特徴とする画素回路。
10. 請求項１〜請求項９のいずれかに記載の画素回路を有する、デジタル駆動方式の電気光学装置。
11. 請求項１０記載の、デジタル駆動方式の電気光学装置であって、
    複数の走査線と、
    複数のデータ線と、
    前記複数の走査線の各々と、前記複数のデータ線の各々の交差に対応して設けられる前記画素回路と、
    前記複数の走査線の各々を駆動する走査線ドライバと、
    前記複数のデータ線の各々を駆動するデータ線ドライバと、を含み、
    前記データ線ドライバは、
    前記複数のデータ線の各々に供給される２値の電圧をサンプルホールドするための、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタで構成されるサンプルホールドスイッチを有し、
    前記サンプルホールドスイッチのオン／オフを制御するための制御信号の２値の電圧レベルは、低レベル電源電位または高レベル電源電位に設定されることを特徴とするデジタル駆動方式の電気光学装置。
12. 請求項１０または請求項１１記載の、デジタル駆動方式の電気光学装置を搭載する電子
    機器。
    

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