JP5330027B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 240
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 238000003860 storage Methods 0.000 claims abstract description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 471
- 239000011229 interlayer Substances 0.000 claims description 38
- 229910052732 germanium Inorganic materials 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 32
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 28
- 239000013078 crystal Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- -1 germanium ions Chemical class 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- 230000006870 function Effects 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000002425 crystallisation Methods 0.000 description 12
- 230000008025 crystallization Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 7
- 102100038712 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 1 Human genes 0.000 description 6
- 101710203121 Cap-specific mRNA (nucleoside-2'-O-)-methyltransferase 1 Proteins 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- ZPPUVHMHXRANPA-UHFFFAOYSA-N germanium titanium Chemical compound [Ti].[Ge] ZPPUVHMHXRANPA-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 101100292586 Caenorhabditis elegans mtr-4 gene Proteins 0.000 description 1
- 229910006990 Si1-xGex Inorganic materials 0.000 description 1
- 229910007020 Si1−xGex Inorganic materials 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体層、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
上記の柱状半導体層は、ポリシリコンにて構成され、アモルファスシリコンから結晶化熱処理を施すことで形成される。しかしながら、その結晶は、微小なものになり易く、セル電流値を増大して、メモリの高速化を実現するための障害となっている。
本発明は、セル電流を増大させる不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる複数の柱状部、及び前記複数の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面から上方に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように形成された絶縁層と、前記絶縁層の側面を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層と、前記第２半導体層の上面に形成され、且つシリコンゲルマニウムを含む第３半導体層と、前記第３半導体層の上面に設けられ、且つゲルマニウムを含むシリサイド層とを備えることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、複数の前記第１導電層、第１層間絶縁層、前記第２導電層、及び前記第２層間絶縁層を、基板と平行な方向からみてＵ字状に貫いてホールを形成する工程と、前記ホールに面する前記複数の第１導電層の側面側に電荷蓄積層を形成する工程と、前記ホールに面する前記第２導電層の側面側に絶縁層を形成する工程と、前記ホールを埋めるように第１半導体層を形成する工程と、前記第１半導体層の上面に、シリコンゲルマニウムを含む第２半導体層を形成する工程と、前記第１半導体層及び前記第２半導体層を結晶化させる工程と、前記第２半導体層の上面にゲルマニウムを含むシリサイド層を形成する工程とを備えることを特徴とする。
本発明は、セル電流を増大させる不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する（図示略）。
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する（図示略）。
次に、図２を参照して、メモリトランジスタ領域１２の回路構成について説明する。図２は、メモリトランジスタ領域１２の回路図である。
メモリトランジスタ領域１２は、図２に示すように、複数のメモリブロックＭＢにて構成されている。メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、ＭＯＮＯＳ構造にて構成され、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳｂの他端（メモリトランジスタＭＴｒ１）に接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８の制御ゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒの制御ゲートは、バックゲート線ＢＧに共通接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、複数のメモリブロックＭＢを跨いでカラム方向に延びるように形成されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、ソース側選択トランジスタＳＳＴｒの他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。
次に、図３及び図４を参照して、上記図２に示した回路構成を実現する第１実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図３は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部省略斜視図であり、図４は、メモリトランジスタ領域１２の断面図である。
図３及び図４に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ｂの下面及び側面を覆い且つ連結部３５ｂの上面と同じ高さまで形成されている。バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しストライプ状に形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。
メモリゲート絶縁層３４は、メモリホール３３、及びバックゲートホール２３に面する側面に形成されている。メモリゲート絶縁層３４は、メモリホール３３、及びバックゲートホール２３に面する側面側から順次積層されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃにて構成されている。ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。ブロック絶縁層３４ａ、電荷蓄積層３４ｂ、及びトンネル絶縁層３４ｃは、各々、１．５〜６ｎｍの厚みを有する。
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、トンネル絶縁層３４ｃに接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。Ｕ字状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
Ｕ字状半導体層３５は、後述するように、上面にゲルマニウムイオンを注入されたアモルファスシリコンをポリシリコンへと結晶化させる工程を経て形成される。上記工程において、結晶化は、ゲルマニウムイオンが注入された上面から始まり、下方へと広がっていく。これにより、ゲルマニウムイオンを注入しない場合と比較して、Ｕ字状半導体層３５を構成するポリシリコン結晶の粒径は、大きい。
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＴｒの制御ゲート電極として機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲート電極として機能する、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３４ｃは、柱状部３５ａの側面を取り囲むように形成されている。電荷蓄積層３４ｂは、トンネル絶縁層３４ｃの側面を取り囲むように形成されている。ブロック絶縁層３４ａは、電荷蓄積層３４ｂの側面を取り囲むように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ブロック絶縁層３４ａの側面を取り囲むように形成されている。
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積された層間絶縁層４１、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３、及び層間絶縁層４４を有する。層間絶縁層４１は、第５ワード線間絶縁層３１ｅの上面、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの側面、及び第１〜第４ワード線導電層３２ａ〜３２ｄの側面に接するように形成されている。ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ間層間絶縁層４３は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しストライプ状に形成されている。
ドレイン側導電層４２ａは、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層４２ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、カラム方向に交互に形成されている。選択トランジスタ間層間絶縁層４３は、上記のように形成されたドレイン側導電層４２ａ及びソース側導電層４２ｂの間に形成されている。層間絶縁層４４は、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ間層間絶縁層４３上に形成されている。
ドレイン側導電層４２ａ及びソース側導電層４２ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４１、４４及び選択トランジスタ間層間絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。
さらに、選択トランジスタ層４０は、ドレイン側ホール４５ａ、ソース側ホール４５ｂ、及びソース線配線溝４５ｃを有する。
ドレイン側ホール４５ａは、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通するように形成されている。ソース側ホール４５ｂは、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通するように形成されている。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部にて層間絶縁層４４を掘り込むように形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に延びるように形成されている。
また、選択トランジスタ層４０は、ドレイン側ゲート絶縁層４６Ａ、ソース側ゲート絶縁層４６Ｂ、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂ、プラグ導電層４８ａ、及びソース導電層４８ｂを有する。
ドレイン側ゲート絶縁層４６Ａは、ドレイン側ホール４５ａに面する側面に形成されている。ドレイン側ゲート絶縁層４６Ａは、ドレイン側ホール４５ａに面する側面側から順次積層された第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂにて構成されている。第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂは、１．５〜６ｎｍの厚みを有する。第１ドレイン側ゲート絶縁層４６ａは、ブロック絶縁層３４ａと連続して一体に形成されている。第２ドレイン側ゲート絶縁層４６ｂは、トンネル絶縁層３４ｃと連続して一体に形成されている。なお、第１ドレイン側ゲート絶縁層４６ａは、ブロック絶縁層３４ａと不連続に形成されていてもよい。
ソース側ゲート絶縁層４６Ｂは、ソース側ホール４５ｂに面する側面に形成されている。ソース側ゲート絶縁層４６Ｂは、ソース側ホール４５ｂに面する側面側から順次積層された第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄにて構成されている。第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄは、１．５〜６ｎｍの厚みを有する。第１ソース側ゲート絶縁層４６ｃは、ブロック絶縁層３４ａと連続して一体に形成されている。第２ソース側ゲート絶縁層４６ｄは、トンネル絶縁層３４ｃと連続して一体に形成されている。なお、第１ソース側ゲート絶縁層４６ｃは、ブロック絶縁層３４ａと不連続に形成されていてもよい。
ドレイン側柱状半導体層４７ａは、ドレイン側ホール４５ａ内の所定高さまでドレイン側ゲート絶縁層４６Ａに接するように形成されている。ドレイン側柱状半導体層４７ａは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側柱状半導体層４７ａは、Ｕ字状半導体層３５と連続して一体に形成されている。
ソース側柱状半導体層４７ｂは、ソース側ホール４６ｂの所定高さまでソース側ゲート絶縁層４６Ｂに接するように形成されている。ソース側柱状半導体層４７ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側柱状半導体層４７ｂは、Ｕ字状半導体層３５と連続して一体に形成されている。
ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂは、後述するように、上面にゲルマニウムイオンを注入されたアモルファスシリコンをポリシリコンへと結晶化させる工程を経て形成される。上記工程において、結晶化は、ゲルマニウムイオンが注入された上面から始まり、下方へと広がっていく。これにより、ゲルマニウムを注入しない場合と比較して、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂを構成するポリシリコン結晶の粒径は、大きい。
プラグ導電層４８ａは、ドレイン側ホール４５ａ内の所定高さから、選択トランジスタ層４０の上面まで、ドレイン側ホール４５ａを埋めるように形成されている。ソース導電層４８ｂは、ソース側ホール４５ｂ内の所定高さから、選択トランジスタ層４０の上面まで、ソース側ホール４５ｂ及びソース線配線溝４５ｃを埋めるように形成されている。プラグ導電層４８ａ及びソース導電層４８ｂは、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記選択トランジスタ層４０の構成において、ドレイン側導電層４２ａは、ドレイン側選択トランジスタ層ＳＤＴｒの制御ゲート電極として機能する。また、ドレイン側導電層４２ａは、ドレイン側選択ゲート線ＳＧＤとして機能する。ソース側導電層４２ｂは、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。また、ソース側導電層４２ｂは、ソース側選択ゲート線ＳＧＳとして機能する。ソース導電層４８ｂは、ソース線ＳＬとして機能する。
上記選択トランジスタ層４０の構成を換言すると、第２ドレイン側ゲート絶縁層４６ｂは、ドレイン側柱状半導体層４７ａの側面を取り囲むように形成されている。第１ドレイン側ゲート絶縁層４６ａは、第２ドレイン側ゲート絶縁層４６ｂの側面を取り囲むように形成されている。ドレイン側導電層４２ａは、第１ドレイン側ゲート絶縁層４６ａの側面を取り囲むように形成されている。第２ソース側ゲート絶縁層４６ｄは、ソース側柱状半導体層４７ｂの側面を取り囲むように形成されている。第１ソース側ゲート絶縁層４６ｃは、第２ソース側ゲート絶縁層４６ｄの側面を取り囲むように形成されている。ソース側導電層４２ｂは、第１ソース側ゲート絶縁層４６ｃの側面を取り囲むように形成されている。
配線層５０は、層間絶縁層５１、ホール５１ａ、プラグ層５１ｂ、及びビット線層５２を有する。層間絶縁層５１は、選択トランジスタ層４０の上面に形成されている。ホール５１ａは層間絶縁層５１を貫通してドレイン側ホール４５ａに整合する位置に形成されている。プラグ層５１ｂは、ホール５１ａを埋めるように、層間絶縁層５１の上面まで形成されている。ビット線層５２は、プラグ層５１ｂの上面に接するように、ロウ方向に所定ピッチをもって、カラム方向に延びるライン状に形成されている。層間絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ層５１ｂ、ビット線層５２は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記配線層５０の構成において、ビット線層５２は、ビット線ＢＬとして機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図５〜図２３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図５〜図２３は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
次に、図５〜図２３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図５〜図２３は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
先ず、図５に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
次に、図６に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
続いて、図７に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
次に、図８に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを形成する。
続いて、図９に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
次に、図１０に示すように、メモリホール３３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６２を形成する。
続いて、図１１に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、溝６３を形成する。溝６３は、カラム方向に並ぶメモリホール３３の間に形成する。溝６３は、ロウ方向に延びるように形成する。
次に、図１２に示すように、溝６３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層４１を形成する。
続いて、図１３に示すように、層間絶縁層４１上に、ポリシリコン（ｐ−Ｓｉ）を堆積させ、リソグラフィー法及びＲＩＥ法を用いて加工した後に、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３、及び層間絶縁層４４を形成する。ここで、カラム方向に所定ピッチを設けてロウ方向に延びるように、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３を形成する。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、交互にカラム方向に配列するように形成する。
次に、図１４に示すように、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通させて、ドレイン側ホール４５ａを形成する。また、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通させて、ソース側ホール４５ｂを形成する。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成する。
続いて、図１５に示すように、熱燐酸溶液にて、犠牲層６１、６２を除去する。
次に、図１６に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及びアモルファスシリコン（ａ−Ｓｉ）を堆積させる。この工程により、ブロック絶縁層３４ａ、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｃが、連続して一体に形成される。また、この工程により、窒化シリコン層６４、及び犠牲層６５が形成される。窒化シリコン層６４は、ブロック絶縁層３４ａ、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｃの側面を覆うように形成される。犠牲層６５は、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように形成される。
続いて、図１７に示すように、犠牲層６５の上面が、ドレイン側導電層４２ａ（ソース側導電層４２ｂ）と第５ワード線間絶縁層３１ｅとの間に位置するように、反応性イオンエッチング法（ＲＩＥ法）によって、犠牲層６５を掘り込む。
次に、図１８に示すように、犠牲層６５をマスクとして、熱燐酸溶液中で選択的に窒化シリコン層６４を除去する。すなわち、犠牲層６５に覆われていない窒化シリコン層６４を除去する。この工程により、窒化シリコン層６４は、電荷蓄積層３４ｂとなる。
なお、図１８に示す工程にて、窒化シリコン層６４と共に、第１ドレイン側ゲート絶縁層４６ａ及び第１ソース側ゲート絶縁層４６ｃが除去される場合がある。このような場合、ドレイン側ホール４５ａに面する側面及びソース側ホール４５ｂに面する側面に、酸化シリコン（ＳｉＯ２）を堆積又は熱酸化により形成し、底部の酸化シリコン膜を除去することで、再度、第１ドレイン側ゲート絶縁層４６ａ及び第１ソース側ゲート絶縁層４６ｃを形成する。
続いて、図１９に示すように、有機アルカリ溶液中で犠牲層６５を除去する。
次に、図２０に示すように、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、酸化シリコン（ＳｉＯ２）、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。この工程により、連続して一体にトンネル絶縁層３４ｃ、第２ドレイン側ゲート絶縁層４６ｂ、及び第２ソース側ゲート絶縁層４６ｄが形成される。また、それらの上層にアモルファスシリコン層６６が形成される。
続いて、図２１に示すように、アモルファスシリコン層６６の上面に、ゲルマニウム（Ｇｅ）イオンを注入する。例えば、加速エネルギ５ｋｅＶ、面密度５×１０１５ｃｍ−２、Ｔｉｌｔ＝３０ｄｅｇにて、ゲルマニウムイオンを注入する。また、後処理として、例えば、硫酸―過酸化水素混合液中でイオン注入に係る金属汚染を除去する。これらの工程により、アモルファスシリコン層６６の上面に、ゲルマニウムイオンが注入された層６７が形成される。ここで、ゲルマニウム（Ｇｅ）は、シリコン（Ｓｉ）よりも融点が低い。
上記図２１において、イオン注入後のウェット処理にてシリコンゲルマニウムが溶解しないように、注入するゲルマニウム濃度の上限値は、２０％〜３０％が望ましい。一方、結晶化温度を局所的に１０Ｋ程度以上低下させるには、ゲルマニウム濃度は、少なくとも１％以上が望ましい。
次に、図２２に示すように、結晶化熱処理を行う。例えば、Ｎ２、５３０℃〜５７０℃、１時間〜２４時間の条件で結晶化アニールを行う。ここで、ゲルマニウムイオンを注入していない純粋なアモルファスシリコンの場合、その結晶化には、結晶化の起点となる結晶核の生成のために、６００℃の熱処理が必要となる。この点、第１実施形態に係る製造工程は、高温の熱処理を必要とせず、容易に行うことができる。
上記に示す条件下では、純粋なシリコン（Ｓｉ）層における結晶核生成速度は十分遅く、シリコンゲルマニウム（ＳｉＧｅ）層においてのみ結晶核が生成される。シリコンゲルマニウム層において一旦結晶核が生成されれば、その結晶核をもとに、この温度においても、純粋なシリコン層でも結晶粒の固相成長は可能である。すなわち、上部の層６７から、順次アモルファスシリコン層６６へと下方に向かって結晶粒の成長が進む。一方、ゲルマニウムイオンを注入しない場合、純粋なアモルファスシリコンにおいて、５７０℃未満の温度では、結晶核が容易に生成されず、逆に６００℃以上の温度では、膜中のいたるところに均一な密度で結晶核が生成され、結晶核を起点として結晶粒が固相成長する。そのため、全体としては、小粒径の結晶が数多く形成される。以上のことから、第１実施形態において、その結晶粒は、ゲルマニウムイオンを注入しない場合と比較して、大きく形成される。図２２に示す工程により、層６７は、シリコンゲルマニウム層６７ａとなる。また、アモルファスシリコン層６６は、ポリシリコン層６６ａとなる。
続いて、図２３に示すように、ＲＩＥ法により、シリコンゲルマニウム層６７ａを除去する。また、ＲＩＥ法により、ドレイン側ホール４５ａ（ソース側ホール４５ｂ）の所定深さまでポリシリコン層６６ａを掘り込む。また、カラム方向に隣接する各ソース側ホール４５ｂの上部をカラム方向につなぐように堀込み、ソース線配線溝４５ｃを形成する。ソース線配線溝４５ｃは、カラム方向に短手、ロウ方向に長手を有する矩形状の開口を有するように形成する。これら工程により、ポリシリコン層６６ａは、連続して一体に形成されたＵ字状半導体層３５、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂとなる。
次に、ドレイン側ホール４２ａ、ソース側ホール４２ｂ、及びソース線配線溝４５ｃを埋めるように、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）を堆積させ、プラグ層４８ａ、及びソース線導電層４８ｂを形成する。そして、配線層５０を形成し、図４に示す不揮発性半導体記憶装置１００を形成する。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
また、第１実施形態において、Ｕ字状半導体層３５とドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）は、連続して一体に形成されている。このような構成により、Ｕ字状半導体層３５とドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）との間のコンタクト抵抗を抑制することができる。
さらに、第１実施形態において、Ｕ字状半導体層３５、ドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）は、その上面にゲルマニウムイオンを注入した後に結晶化する。これにより、ゲルマニウムイオンを注入しない場合と比較して、Ｕ字状半導体層３５、ドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）は、大きな結晶粒のポリシリコンにて構成されている。結晶粒を固相成長により増大させるには、アモルファスシリコンの一部をシリコン基板や多結晶シリコンに接触させ、その点を起点として結晶粒を成長させる方法が一般的である。メモリゲート絶縁層の信頼性向上や半導体層のコンタクト抵抗を低減するために、Ｕ字状半導体層を形成する場合、その製造工程の特徴上、従来においては、予め形成した結晶核とアモルファスシリコンを接触させることは困難であった。これに対し、本実施形態に係る不揮発性半導体記憶装置は、ゲルマニウムイオンを注入された層で優先的に結晶核が生成されるようにすることで、メモリゲート絶縁層の信頼性を向上させ、半導体層のコンタクト抵抗を低減させつつ、結晶粒を増大させてセル電流を向上させ、メモリの高速化を実現することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体装置の構成）
次に、図２４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２４は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第２実施形態に係る不揮発性半導体装置の構成）
次に、図２４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２４は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２４に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる選択トランジスタ層４０Ａを有する。
選択トランジスタ層４０Ａは、第１実施形態の工程に加え、さらに、半導体層４９ａ、４９ｂを有する。半導体層４９ａは、ドレイン側柱状半導体層４７ａの上面、及びソース側柱状半導体層４７ｂの上面に形成されている。半導体層４９ｂは、半導体層４９ａの上面に形成されている。半導体層４９ａ、４９ｂは、ドレイン側導電層４２ａ（ソース側導電層４２ｂ）の上面よりも上層に位置する。
半導体層４９ａは、シリコンゲルマニウム（ＳｉＧｅ）にて構成されている。半導体層４９ａにおける、ゲルマニウム濃度は、１％以上、２０〜３０％以下である。ここで、オフリーク電流の増大を考慮し、ゲルマニウム濃度は、２０〜３０％以下としている。半導体層４９ｂは、チタンゲルマニウム（ＴｉＧｅ２）、及びチタンシリコン（ＴｉＳｉ２）にて構成されている。
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図２５〜図２７を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２５〜図２７は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
次に、図２５〜図２７を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２５〜図２７は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図５〜図２０と同様の工程を行う。次に、図２５に示すように、ＲＩＥ法により、ドレイン側ホール４５ａ（ソース側ホール４５ｂ）の所定深さまでアモルファスシリコン層６６を掘り込む。また、カラム方向に隣接する各ソース側ホール４５ｂの上部をカラム方向につなぐように堀込み、ソース線配線溝４５ｃを形成する。
続いて、図２６に示すように、アモルファスシリコン層６６の上面に、ゲルマニウム（Ｇｅ）イオンを注入する。この工程により、アモルファスシリコン層６６の上面に、ゲルマニウムイオンが注入された層６７が形成される。
次に、図２７に示すように、結晶化熱処理を行う。この際、上部の層６７から、順次アモルファスシリコン層６６へと下方に向かって結晶成長が進む。これにより、ゲルマニウムイオンを注入しない場合と比較して、結晶粒は、大きく形成される。図２７に示す工程により、層６７は、シリコンゲルマニウムにて構成された半導体層４９ａとなる。また、アモルファスシリコン層６６は、ポリシリコンにて構成され、且つ連続して一体に形成されたＵ字状半導体層３５、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂとなる。
続いて、第１実施形態と同様に、ドレイン側ホール４２ａ、ソース側ホール４２ｂ、及びソース線配線溝４５ｃを埋めるように、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）を堆積させ、プラグ層４８ａ、及びソース線導電層４８ｂを形成する。この際、プラグ層４８ａと半導体層４９ａとの界面、及びソース線導電層４８ｂ半導体層４９ａの界面に、チタンゲルマニウム（ＴｉＧｅ２）、及びチタンシリコン（ＴｉＳｉ２）にて構成された半導体層４９ｂが形成される。そして、配線層５０を形成し、図２４に示す第２実施形態に係る不揮発性半導体記憶装置を形成する。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の工程にて製造され、第１実施形態と同様の効果を奏する。
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の工程にて製造され、第１実施形態と同様の効果を奏する。
また、第２実施形態に係る不揮発性半導体記憶装置は、チタンゲルマニウム（ＴｉＧｅ２）、及びチタンシリコン（ＴｉＳｉ２）にて構成された半導体層４９ｂを有する。ここで、チタン（Ｔｉ）は、シリコン（Ｓｉ）よりも低温でゲルマニウム（Ｇｅ）と反応してシリサイドを形成する。したがって、半導体層４９ｂによって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも低温で、プラグ層４８ａとドレイン側柱状半導体層４７ａとの間のコンタクト、及びソース側柱状半導体層４７ｂとソース線導電層４８ｂとの間のコンタクトを形成することができる。すなわち、第２実施形態に係る不揮発性半導体記憶装置は、製造時（配線工程）における熱ストレスを第１実施形態よりも抑えることが可能であり、もって高信頼性を実現することができる。
[第３実施形態]
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２８を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２８は、第３実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図２８を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２８は、第３実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
第３実施形態に係る不揮発性半導体記憶装置は、図２８に示すように、第１及び第２実施形態と異なるメモリトランジスタ層３０Ｂ、及び選択トランジスタ層４０Ｂを有する。
メモリトランジスタ層３０Ｂは、第１及び第２実施形態と異なるＵ字状半導体層３５Ｂ（柱状部３５ａＢ、連結部３５ｂＢ）を有する。選択トランジスタ層４０Ｂは、第１及び第２実施形態と異なるドレイン側柱状半導体層４７ａＢ、ソース側柱状半導体層４７ｂＢ、及び半導体層４９ａＢを有する。
Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ａＢ、ソース側柱状半導体層４７ｂＢ、及び半導体層４９ａＢは、その内部に一続きの中空３５ｃを有する。
（第３実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、図２９〜図３１を参照して、第３実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図２９〜図３１は、第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
次に、図２９〜図３１を参照して、第３実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図２９〜図３１は、第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図５〜図１９に示す工程までを実行する。続いて、図２９に示すように、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂ内に、酸化シリコン（ＳｉＯ２）、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。なお、この際、ポリシリコン（ｐ−Ｓｉ）は、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを完全埋めることのないように堆積させ、アモルファスシリコン層６６ｂを形成させる。
次に、図３０に示すように、アモルファスシリコン層６６ｂの上方から、ゲルマニウム（Ｇｅ）イオンを斜入射で注入する。この工程により、アモルファスシリコン層６６ｂの上面に、ゲルマニウムイオンが注入された層６７ｂが形成される。
続いて、図３１に示すように、結晶化熱処理を行う。この際、上部の層６７ｂから、順次アモルファスシリコン層６６ｂへと下方に向かって結晶成長が進む。これにより、ゲルマニウムイオンを注入しない場合と比較して、結晶粒は、大きく形成される。図３１に示す工程により、層６７ｂは、シリコンゲルマニウム層６７ｃとなる。また、アモルファスシリコン層６６ｂは、ポリシリコンにて構成され、且つ連続して一体に形成されたＵ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ａＢ、及びソース側柱状半導体層４７ｂＢとなる。
そして、第１実施形態と同様の製造工程を経て、第３実施形態に係る不揮発性半導体記憶装置が製造される。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の工程にて製造され、第１実施形態と同様の効果を奏する。
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の工程にて製造され、第１実施形態と同様の効果を奏する。
さらに、第３実施形態に係る不揮発性半導体記憶装置は、中空３５ｃを利用して、斜入射のイオン注入を行って形成する。つまり、そのイオン注入のエネルギーは、第１及び第２実施形態よりも低い。これにより、第３実施形態においては、イオン注入に必要な時間が大幅に短縮され、その製造コストは、低く抑えることが可能となる。
また、第３実施形態に係る不揮発性半導体記憶装置において、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ａＢ、ソース側柱状半導体層４７ｂＢ、及び半導体層４９ａＢは、中空３５ｃを有して形成されている。この構成により、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ａＢ、ソース側柱状半導体層４７ｂＢ、及び半導体層４９ａＢは、第１及び第２実施形態よりも、チャネル表面での電界強度を強くすることができる。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同じオン電圧で、より多くのキャリアを誘起でき、セル電流を向上させ、その動作を安定させることができる。
また、中空３５ｃにより、バックゲートホール２３の径、及びメモリホール３３の径によらず、一定の厚みを有するＵ字状半導体層３５Ｂを形成することが可能である。また、中空３５ｃにより、ドレイン側ホール４５ａの径、及びソース側ホール４５ｂの径によらず、一定の厚みを有するドレイン側柱状半導体層４７ａＢ、及びソース側柱状半導体層４７ｂＢを形成することが可能である。つまり、第３実施形態に係る不揮発性半導体装置は、製造時の開口径のバラツキによらず、メモリトランジスタＭＴｒ１〜ＭＴｒ８、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒの特性を保つことが可能である。
［第４実施形態］
（第４実施形態に係る不揮発性半導体装置の構成）
次に、図３２を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図３２は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
（第４実施形態に係る不揮発性半導体装置の構成）
次に、図３２を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図３２は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図３２に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なるメモリトランジスタ層３０Ｃ、及び選択トランジスタ層４０Ｃを有する。
メモリトランジスタ層３０Ｃ、及び選択トランジスタ層４０Ｃは、第３実施形態の構成に加え、内部絶縁層３５ｄを有する。内部絶縁層３５ｄは、中空３５ｃを埋めるように形成されている。内部絶縁層３５ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。
第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態に係る図３１に示す工程の後、Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ａＢ、及びソース側柱状半導体層４７ｂＢ、及び層６７ｃの上層にさらに、酸化シリコン（ＳｉＯ２）を堆積させることにより形成される。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と略同様の工程にて製造され、第３実施形態と同様の効果を奏する。
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第３実施形態と略同様の工程にて製造され、第３実施形態と同様の効果を奏する。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、本発明に係る不揮発性半導体記憶装置は、以下に示す第１変形例、及び第２変形例であってもよい。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、本発明に係る不揮発性半導体記憶装置は、以下に示す第１変形例、及び第２変形例であってもよい。
（第１変形例）
第１変形例について説明する。第１変形例においては、第１実施形態の図２１に示す工程（或いは第２実施形態の図２６に示す工程）において、より高いエネルギーでゲルマニウムイオンを注入し、もってより深い部分にまで濃度勾配をもたせて層６７を形成する。層６７は、Ｓｉ１−ｘＧｅｘ（「ｘ」は、層６７の上部で大きく、下方に行くにつれ小さくなる）となるように構成する。
第１変形例について説明する。第１変形例においては、第１実施形態の図２１に示す工程（或いは第２実施形態の図２６に示す工程）において、より高いエネルギーでゲルマニウムイオンを注入し、もってより深い部分にまで濃度勾配をもたせて層６７を形成する。層６７は、Ｓｉ１−ｘＧｅｘ（「ｘ」は、層６７の上部で大きく、下方に行くにつれ小さくなる）となるように構成する。
第１変形例によれば、固相成長速度にも勾配がつくために、第１〜第４実施形態によりもさらに確実に、上部から順次結晶化を進めることが可能となり、もって歩留まりを向上させることができる。
（第２変形例）
第２変形例について説明する。第２変形例においては、上記第１変形例による製造方法に加えて、結晶化工程において、熱処理温度を５５０℃以下から６００℃まで除々に上げていく。
第２変形例について説明する。第２変形例においては、上記第１変形例による製造方法に加えて、結晶化工程において、熱処理温度を５５０℃以下から６００℃まで除々に上げていく。
第２変形例によれば、上方からの大きな結晶粒を成長させつつ、熱処理時間を短縮化することができ、製造工程のコスト上昇を抑制することができる。
１００…不揮発性半導体記憶装置、 １２…メモリトランジスタ領域、 １３…ワード線駆動回路、 １４…ソース側選択ゲート線駆動回路、 １５…ドレイン側選択ゲート線駆動回路、 １６…センスアンプ、 １７…ソース線駆動回路、 １８…バックゲートトランジスタ駆動回路、 ２０…バックゲートトランジスタ層、 ３０、３０Ｂ、３０Ｃ…メモリトランジスタ層、 ４０、４０Ａ、４０Ｂ、４０Ｃ…選択トランジスタ層、 Ｂａ…半導体基板、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる複数の柱状部、及び前記複数の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、
前記選択トランジスタは、
前記柱状部の上面から上方に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように形成された絶縁層と、
前記絶縁層の側面を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層と、
前記第２半導体層の上面に形成され、且つシリコンゲルマニウムを含む第３半導体層と、
前記第３半導体層の上面に設けられ、且つゲルマニウムを含むシリサイド層と
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記第３半導体層は、前記第２導電層の上面よりも上層に位置する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１半導体層乃至前記第３半導体層は、中空を有する
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。 - 前記第３半導体層に含まれるゲルマニウムは、前記第３半導体層の上部から下方に行くにつれ小さくなる濃度勾配を有する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、
第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、
前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、
複数の前記第１導電層、第１層間絶縁層、前記第２導電層、及び前記第２層間絶縁層を、基板と平行な方向からみてＵ字状に貫いてホールを形成する工程と、
前記ホールに面する前記複数の第１導電層の側面側に電荷蓄積層を形成する工程と、
前記ホールに面する前記第２導電層の側面側に絶縁層を形成する工程と、
前記ホールを埋めるように第１半導体層を形成する工程と、
前記第１半導体層の上面に、シリコンゲルマニウムを含む第２半導体層を形成する工程と、
前記第１半導体層及び前記第２半導体層を結晶化させる工程と、
前記第２半導体層の上面にゲルマニウムを含むシリサイド層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009042754A JP5330027B2 (ja) | 2009-02-25 | 2009-02-25 | 不揮発性半導体記憶装置、及びその製造方法 |
| US12/709,702 US8334561B2 (en) | 2009-02-25 | 2010-02-22 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009042754A JP5330027B2 (ja) | 2009-02-25 | 2009-02-25 | 不揮発性半導体記憶装置、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010199312A JP2010199312A (ja) | 2010-09-09 |
| JP5330027B2 true JP5330027B2 (ja) | 2013-10-30 |
Family
ID=42630213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009042754A Expired - Fee Related JP5330027B2 (ja) | 2009-02-25 | 2009-02-25 | 不揮発性半導体記憶装置、及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8334561B2 (ja) |
| JP (1) | JP5330027B2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5380190B2 (ja) * | 2009-07-21 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5121869B2 (ja) * | 2010-03-23 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR101137929B1 (ko) * | 2010-05-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101176900B1 (ko) * | 2010-09-06 | 2012-08-30 | 주식회사 유진테크 | 반도체 소자의 제조 방법 |
| JP5670704B2 (ja) * | 2010-11-10 | 2015-02-18 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8431961B2 (en) | 2011-02-03 | 2013-04-30 | Micron Technology, Inc. | Memory devices with a connecting region having a band gap lower than a band gap of a body region |
| JP2012204430A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2012234864A (ja) * | 2011-04-28 | 2012-11-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101837771B1 (ko) * | 2011-06-30 | 2018-03-13 | 에스케이하이닉스 주식회사 | 게이트 올 어라운드 방식의 2중 채널 형성 방법 |
| JP6140400B2 (ja) * | 2011-07-08 | 2017-05-31 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 半導体装置及びその製造方法 |
| JP5593283B2 (ja) * | 2011-08-04 | 2014-09-17 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US8742481B2 (en) * | 2011-08-16 | 2014-06-03 | Micron Technology, Inc. | Apparatuses and methods comprising a channel region having different minority carrier lifetimes |
| JP2013055204A (ja) | 2011-09-02 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
| JP2013058683A (ja) * | 2011-09-09 | 2013-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US8901635B2 (en) | 2011-09-12 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| JP5551132B2 (ja) * | 2011-09-16 | 2014-07-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 |
| JP2013069751A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
| KR101801077B1 (ko) | 2012-01-10 | 2017-11-27 | 삼성전자주식회사 | 매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자 |
| JP2013187337A (ja) | 2012-03-07 | 2013-09-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013222785A (ja) * | 2012-04-16 | 2013-10-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US20140077285A1 (en) * | 2012-09-19 | 2014-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device |
| KR20140048653A (ko) * | 2012-10-16 | 2014-04-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20140063147A (ko) * | 2012-11-16 | 2014-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102024710B1 (ko) | 2013-01-11 | 2019-09-24 | 삼성전자주식회사 | 3차원 반도체 장치의 스트링 선택 구조 |
| JP2014179465A (ja) | 2013-03-14 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2015028990A (ja) | 2013-07-30 | 2015-02-12 | 株式会社東芝 | 不揮発性記憶装置 |
| JP2015079802A (ja) | 2013-10-15 | 2015-04-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN103904083A (zh) * | 2014-03-05 | 2014-07-02 | 清华大学 | W形垂直沟道3dnand闪存及其形成方法 |
| KR20150134934A (ko) * | 2014-05-23 | 2015-12-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법 |
| US9583505B2 (en) * | 2014-06-05 | 2017-02-28 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
| KR102234273B1 (ko) | 2014-07-02 | 2021-04-02 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20160013765A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전자주식회사 | 반도체 장치 |
| US9917096B2 (en) * | 2014-09-10 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
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| US9960178B2 (en) | 2015-03-13 | 2018-05-01 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
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| US10147737B2 (en) * | 2015-07-21 | 2018-12-04 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US20170141123A1 (en) * | 2015-11-17 | 2017-05-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| JP7097952B2 (ja) * | 2017-08-29 | 2022-07-08 | マイクロン テクノロジー，インク． | 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法 |
| US11594644B2 (en) * | 2019-11-13 | 2023-02-28 | Micron Technology, Inc. | Microelectronic devices including passivation materials, related electronic devices, and related methods |
| CN111180459A (zh) * | 2020-01-02 | 2020-05-19 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| US11222954B2 (en) * | 2020-03-24 | 2022-01-11 | Sandisk Technologies Llc | Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same |
| US11935930B2 (en) * | 2021-11-30 | 2024-03-19 | International Business Machines Corporation | Wrap-around-contact for 2D-channel gate-all-around field-effect-transistors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3439580B2 (ja) * | 1995-09-26 | 2003-08-25 | 株式会社リコー | シリコン酸化膜の形成方法および形成装置 |
| JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007317874A (ja) * | 2006-05-25 | 2007-12-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5118347B2 (ja) * | 2007-01-05 | 2013-01-16 | 株式会社東芝 | 半導体装置 |
| JP4468433B2 (ja) | 2007-11-30 | 2010-05-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009212280A (ja) | 2008-03-04 | 2009-09-17 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US7732891B2 (en) | 2008-06-03 | 2010-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR101551901B1 (ko) * | 2008-12-31 | 2015-09-09 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
| KR101573697B1 (ko) * | 2009-02-11 | 2015-12-02 | 삼성전자주식회사 | 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
-
2009
- 2009-02-25 JP JP2009042754A patent/JP5330027B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-22 US US12/709,702 patent/US8334561B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8334561B2 (en) | 2012-12-18 |
| JP2010199312A (ja) | 2010-09-09 |
| US20100213538A1 (en) | 2010-08-26 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
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|
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|
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