CN112653451A

CN112653451A - 时钟数据恢复装置

Info

Publication number: CN112653451A
Application number: CN201910963028.8A
Authority: CN
Inventors: 刘曜嘉; 陈柏羽
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2019-10-11
Filing date: 2019-10-11
Publication date: 2021-04-13
Anticipated expiration: 2039-10-11
Also published as: CN112653451B

Abstract

本发明公开了一种时钟数据恢复装置，该时钟数据恢复装置包含相位检测电路、数字滤波器、锁相回路、相位内插电路及振荡器电路。相位检测电路接收数据信号，以根据不同相位的参考时钟信号进行采样产生相位检测结果。数字滤波器对相位检测结果进行累计，产生相位调变信号。相位内插电路根据相位调变信号对源时钟信号进行相位调整，产生注入时钟信号。振荡器电路根据注入时钟信号产生参考时钟信号，且参考时钟信号的相位是跟随注入时钟信号的相位。

Description

时钟数据恢复装置

技术领域

本发明涉及时钟数据恢复技术，尤其涉及一种时钟数据恢复装置。

背景技术

在高速传输时，因数字数据没有与同步时钟同时传输，故往往会造成噪声及数字数据的失真，因此在收发器中，通常需要时钟数据恢复电路，重新产生低抖动频率以及恢复出低噪声的数据出来。

目前的时钟数据恢复电路可由模拟电路或是数字电路实现。然而模拟电路在频率瞬间偏移时容易脱锁，且在有特殊长时间没有转态的数据型态上易有噪声累积；另一方面，因数字电路的延迟时间较长，在追锁频偏时会有能力上面的限制以及恶化的误码率，线性度和功耗也表现较差。因此，不论由哪一种电路实现，都存在着难以克服的缺点。

发明内容

鉴于先前技术的问题，本发明的一目的在于提供一种时钟数据恢复装置，以改善先前技术。

本发明的一目的在于提供一种时钟数据恢复装置，兼具数字与模拟电路的优点，使时钟数据得以稳定且准确的恢复。

本发明包含一种时钟数据恢复装置，其一实施例包含：相位检测电路、数字滤波器、相位内插电路以及振荡器电路。相位检测电路配置以接收数据信号，以根据不同相位的多个参考时钟信号进行采样，并据以产生相位检测结果。数字滤波器配置以持续对相位检测结果中，参考时钟信号相对数据信号为相位领先以及相位落后的次数进行累计，以产生相位调变信号。相位内插电路配置以根据相位调变信号对源时钟信号进行相位调整，以产生注入时钟信号。振荡器电路配置以根据注入时钟信号产生参考时钟信号，且参考时钟信号的相位跟随注入时钟信号的相位。

本发明包含一种时钟数据恢复方法，应用于时钟数据恢复装置中，其一实施例包含下列步骤：使相位检测电路接收数据信号，以根据不同相位的多个参考时钟信号进行采样，并据以产生相位检测结果；使数字滤波器持续对相位检测电路产生的相位检测结果中，参考时钟信号相对数据信号为相位领先以及相位落后的次数进行累计，以产生相位调变信号；使相位内插电路根据相位调变信号对源时钟信号进行相位调整，以产生注入时钟信号；以及使振荡器电路根据注入时钟信号产生参考时钟信号，且参考时钟信号的相位是跟随注入时钟信号的相位。

有关本发明的特征、实际操作与效果，配合图式作优选实施例详细说明如下。

附图说明

图1显示本发明一实施例中，一种时钟数据恢复装置的方框图；

图2A显示本发明一实施例中，数据信号的多笔数据、参考时钟信号以及其采样结果的示意图；

图2B显示本发明一实施例中，相位检测电路的方框图；

图3显示本发明另一实施例中，数据信号的多笔数据、参考时钟信号以及其采样结果的示意图；

图4显示本发明一实施例中，振荡器电路的电路图；以及

图5显示本发明一实施例中，一种时钟数据恢复方法的流程图。

具体实施方式

本发明的一目的在于提供一种时钟数据恢复装置，兼具数字与模拟电路的优点，不仅具有使时钟数据恢复达到稳定且准确的效果。在一些实施例中，本案的时钟数据恢复装置亦可提供快速追锁的机制。

参照图1。图1为本发明一实施例中，一种时钟数据恢复装置100的方框图。时钟数据恢复装置100配置以接收数据信号DATA，并根据数据信号DATA重建与数据信号DATA相关的时钟的信息。

时钟数据恢复装置100包含相位检测电路110、数字滤波器120、锁相回路130、相位内插电路140以及振荡器电路150。通过上述电路的回授机制，时钟数据恢复装置100可持续地追踪数据信号DATA的相位，并重建出数据信号DATA所带有的时钟。

以下将针对各电路的结构与运作机制进行更详细的说明。

于一实施例中，时钟数据恢复装置100是以全速率(full rate)运作。在此情形下，相位检测电路110配置以接收数据信号DATA，并由相差180度的两个参考时钟信号CLKI、CLKI’进行采样，并据以产生相位检测结果PD，其中，两个参考时钟信号CLKI、CLKI’与数据信号DATA同时钟。

参照图2A。图2A为本发明一实施例中，数据信号DATA的多笔数据D1～D4、参考时钟信号CLKI、CLKI’以及其采样结果SA1～SA3、SB1～SB3的示意图。

全速率的模式下，各参考时钟信号CLKI、CLKI’的一个周期相当于一笔数据的传送时间。其中，参考时钟信号CLKI的采样结果SA1～SA3将表示其正沿相位相对所对应的数据正沿，例如与数据D2、D4、D6的正沿间的关系。进一步地，参考时钟信号CLKI’的采样结果SB1～SB3则进一步确认参考时钟信号CLKI的正沿相位相对所对应的数据正沿间的关系是领先或是落后。

相位检测电路110可根据参考时钟信号CLKI连续两个正沿以及参考时钟信号CLKI’在此两个正沿间的正沿，对数据信号DATA进行采样，产生连续三个采样结果，进一步根据三个采样结果间的关系产生相位检测结果PD。

以图2A中的三个连续采样结果SA1、SB1以及SA2为例，当前两个采样结果SA1、SB1为相同时，例如(001)或(110)时，表示数据D2的正沿在参考时钟信号CLKI’的正沿与延迟后的参考时钟信号CLKI的正沿间，而使参考时钟信号CLKI’与延迟后的参考时钟信号CLKI采样到相同的数值。相位检测结果PD将显示参考时钟信号CLKI相对数据信号DATA为「相位落后」。

当后两个采样结果SB1、SA2为相同，例如(011)或(100)时，表示数据信号DATA的正沿在参考时钟信号CLKI的正沿与参考时钟信号CLKI’的正沿间，而使参考时钟信号CLKI与参考时钟信号CLKI’采样到相同的数值。相位检测结果PD将显示参考时钟信号CLKI相对数据信号DATA为「相位领先」。

而当三个采样结果SA1、SB1、SA2为相同，例如(111)或(000)时，表示数据信号DATA没有转态的变化，而无法判断参考时钟信号CLKI与数据信号DATA间的相位关系。

实际操作上，相位检测电路110可包含多个正反器以及多个逻辑运算门。其中，正反器用以根据参考时钟信号CLKI、CLKI’对数据信号DATA进行采样产生采样结果，而逻辑运算门则用以对采样结果进行逻辑运算，产生可辨识出相位领先或相位落后的逻辑运算结果，作为相位检测结果PD。

图2B为本发明一实施例中，相位检测电路110的方框图。相位检测电路110适用于实现上述全速率的相位检测，并包含三个正反器FF1～FF3以及两个异或门XOR1、XOR2。

正反器FF1～FF3分别根据参考时钟信号CLKI、CLKI’采样，产生采样结果，例如前述的采样结果SA1、SB1、SA2。异或门XOR1对采样结果SA1、SB1进行逻辑运算产生逻辑运算结果UP，异或门XOR2对采样结果SB1、SA2进行逻辑运算产生逻辑运算结果DN。

当前两个采样结果SA1、SB1为相同，例如(001)或(110)时，异或门XOR1的逻辑运算结果UP为0，而异或门XOR2的逻辑运算结果DN为1，表示「相位落后」。当后两个采样结果SB1、SA2为相同，例如(011)或(100)时，异或门XOR1的逻辑运算结果UP为1，而异或门XOR2的逻辑运算结果DN为0，表示「相位领先」。而当三个采样结果SA1、SB1、SA2为相同，例如(111)或(000)时，异或门XOR1、XOR2的逻辑运算结果UP、DN均为1，表示无法辨识。

因此，在实际操作上，图1的相位检测结果PD，可由包含图2B中的逻辑运算结果UP、DN来实现。

于另一实施例中，时钟数据恢复装置100是以半速率(half rate)运作。在此情形下，相位检测电路110配置以接收数据信号DATA，并由具有数据信号DATA的一半时钟且依序相差90度的四个参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’进行采样，并根据采样结果产生相位检测结果PD。

请参照图3。图3为本发明另一实施例中，数据信号DATA的多笔数据D1～D8、参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’以及其采样结果SC1～SC6、SD1～SD8的示意图。

在半速率的模式下，各参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’的一个周期相当于两笔数据的传送时间。其中，参考时钟信号CLKQ、CLKQ’的采样结果SC1～SC6将表示其正沿相位相对所对应的数据正沿的关系。举例而言，参考时钟信号CLKQ的采样结果SC1～SC3将采样出与数据D2、D4、D6的正沿间的关系。而参考时钟信号CLKQ’的采样结果SC4～SC6则将采样出与数据D3、D5、D7的正沿间的关系。

进一步地，参考时钟信号CLKI、CLKI’的采样结果SD1～SD8则进一步确认参考时钟信号CLKQ、CLKQ’的正沿相位相对所对应的数据正沿间的关系是领先或是落后。举例而言，参考时钟信号CLKI的采样结果SD1～SD4对应采样到数据D1、D3、D5、D7，而参考时钟信号CLKI’的采样结果SD5～SD8对应采样到数据D2、D4、D6、D8。

当参考时钟信号CLKQ对数据D2的正沿的采样结果SC1与参考时钟信号CLKI的采样结果SD1一致时，即表示参考时钟信号CLKQ的正沿相位相对数据D2的正沿是「相位领先」。而参考时钟信号CLKQ对数据D2的正沿的采样结果SC1与参考时钟信号CLKI’的采样结果SD5一致时，即表示参考时钟信号CLKQ的相位相对数据D2的正沿是「相位落后」。

上述四相位参考时钟信号的采样与检测方式，亦可通过类似图2B中包含多个用以采样的正反器以及用以进行状态判断的逻辑运算门的结构来实现，进而产生以逻辑运算结果表示的相位检测结果PD。在此不再赘述。

数字滤波器120配置以持续对相位检测电路110产生的相位检测结果PD进行累计，以产生相位调变信号PA。

于一实施例中，数字滤波器120可包含积分器，以累计相位领先以及相位落后的次数。以上述图2B的架构为例，数字滤波器120可根据相位检测电路110持续运作下所产生例如逻辑运算结果UP、DN为1的次数进行累计。

举例而言，数字滤波器120可通过内部参数，例如但不限于增益常数Kp与积分常数Ki(未示出)的设置，在逻辑运算结果UP为1时累加一特定值，而在逻辑运算结果DN为1时递减该特定值，以将累计的结果输出为相位调变信号PA。

锁相回路130配置以产生源时钟信号CLKS。在不同实施例中，锁相回路130可根据各种利用反馈控制原理实现的时钟及相位的同步技术，来输出具有特定时钟的源时钟信号CLKS。本发明的锁相回路130并不限制于特定的架构。

相位内插电路140配置以根据相位调变信号PA对源时钟信号CLKS进行相位调整，以产生注入时钟信号CLKJ。由于相位调变信号PA是依据相位检测结果PD所产生，相位内插电路140实际上是根据相位检测结果PD来调整源时钟信号CLKS的相位。

当相位检测结果PD显示「相位落后」时，相位调变信号PA将控制相位内插电路140把源时钟信号CLKS的相位往前调整以产生注入时钟信号CLKJ。而当相位检测结果PD显示「相位领先」时，相位调变信号PA将控制相位内插电路140把源时钟信号CLKS的相位往后调整以产生注入时钟信号CLKJ。

于一实施例中，锁相回路130所产生的源时钟信号CLKS为单一相位，而相位调变信号PA可据以内插出具有依序相差90度的四个相位的注入时钟信号CLKJ，且此四个相位均可随相位调变信号PA同时调整。

振荡器电路150配置以根据注入时钟信号CLKJ，产生参考时钟信号，如参考时钟信号CLKI、CLKI’、CLKQ、CLKQ’。

同时参照图4。图4为本发明一实施例中，振荡器电路150的电路图。

于一实施例中，振荡器电路150包含注入电路级STJ、振荡电路级SRI以及跨接注入电路级STJ与振荡电路级SRI的跨接电路级SCR。注入电路级STJ包含差动对DP1、DP2，跨接电路级包含差动对DP3、DP4，振荡电路级SRI包含差动对DP5、DP6。

其中，注入电路级STJ的差动对DP1的输入端I11、差动对DP2的输入端I21、差动对DP1的输入端I12以及差动对DP2的输入端I22接收依序相差90度的四相的注入时钟信号CLKJ(于图3分别以0、90、180、270标示)。

进一步地，注入电路级STJ的差动对DP1的输出端O11、差动对DP2的输出端O21、差动对DP1的输出端O12以及差动对DP2的输出端O22与振荡电路级SRI以及跨接电路级SCR相电性耦接，以通过振荡依序产生相差90度且稳定而不易受到干扰的四个参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’。其中，参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’的相位是跟随注入时钟信号CLKJ的相位。

振荡器电路150可在全速率的模式下，选择性地将参考时钟信号CLKI、CLKI’提供至相位检测电路110以图2A的方式采样，或是在半速率的模式下，将参考时钟信号CLKI、CLKQ、CLKI’、CLKQ’提供至相位检测电路110以图3的方式采样。

于一实施例中，振荡器电路150的振荡电路级SRI可根据三个电流源IS1、IS2、IS3运作。其中，电流源IS1是持续运作，而电流源IS2、IS3则依据相位检测结果PD的控制而运作，以提供快速调整参考时钟信号的相位的机制。

举例而言，电流源IS2仅在相位检测结果PD显示「相位领先」时关闭，以降低参考时钟信号的频率，进而使相位调后，并在其他状况下维持开启。电流源IS3则仅在相位检测结果PD显示「相位落后」时开启，以提高参考时钟信号的频率，进而使相位调前，并在其他状况下维持关闭。在上述调整参考时钟信号的相位的机制中，因相位检测结果PD所对应的信息不需通过数字滤波器120及相位内插电路140转送，故可大幅减少时钟数据恢复装置100的反应延迟，进而在频率偏差较大的情况下，快速地减少频率偏差。

这样的设计，可在数据信号DATA是以展频技术通过例如三角波的载波进行传送，而具有较快速的状态变化时，提供快速的调整机制。

因此，本发明的时钟数据恢复装置不仅可通过数字滤波器达到节省面积以及增加可调控性，亦可通过锁相回路产生源时钟信号避免模拟切换的脱锁或是输入数据型态没有转态时造成的噪声累积。并且，通过注入式的锁定转移相位内插电路的相位至振荡器电路，振荡器电路可以近似模拟的连续性变化调变相位，不受相位内插电路设计的质量影响导致追锁频率时发生误码，亦可维持优选的线性度和功耗表现。

需注意的是，上述各电路的架构仅为一范例。在其他实施例中，亦可能采用其他架构的电路达到相同的效果，以实现本发明提供稳定且精确的时钟数据恢复的目的。

参照图5。图5为本发明一实施例中，一种时钟数据恢复方法500的流程图。

除前述装置外，本发明还揭露一种时钟数据恢复方法500，应用于例如，但不限于图1的时钟数据恢复装置100中。时钟数据恢复方法500的一实施例如图5所示，包含下列步骤：

S510：使相位检测电路110接收数据信号DATA，以根据不同相位的多个参考时钟信号进行采样，并据以产生相位检测结果PD。

S520：使数字滤波器120持续对相位检测电路110产生的相位检测结果PD中，参考时钟信号相对数据信号DATA为相位领先以及相位落后的次数进行累计，以产生相位调变信号PA。

S530：使相位内插电路140根据相位调变信号PA对源时钟信号CLKS进行相位调整，以产生注入时钟信号CLKJ。

S540：使振荡器电路150根据注入时钟信号CLKJ产生参考时钟信号，且参考时钟信号的相位是跟随注入时钟信号CLKJ的相位。

S550：使振荡器电路150直接根据相位检测结果PD调整参考时钟信号的相位。振荡器电路150将在相位检测结果PD显示参考时钟信号相对数据信号DATA为相位领先时将参考时钟信号的相位调后，并在相位检测结果PD显示参考时钟信号相对数据信号DATA为相位落后时将参考时钟信号的相位调前

综合上述，本发明的时钟数据恢复装置及方法可兼具数字与模拟电路的优点，不仅具有使时钟数据恢复达到稳定且准确的效果，并可提供快速追锁的机制。

虽然本发明实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明专利保护范围须视本说明书的权利要求范围所界定者为准。

【符号说明】

100 时钟数据恢复装置

110 相位检测电路

120 数字滤波器

130 锁相回路

140 相位内插电路

150 振荡器电路

500 时钟数据恢复方法

S510～S550 步骤

CLKI、CLKQ、CLKI’、CLKQ’ 参考时钟信号

CLKJ 注入时钟信号

CLKS 源时钟信号

D1～D8 数据

DATA 数据信号

DN、UP 逻辑运算结果

DP1～DP6 差动对

I11、I12、I21、I22 输入端

O11、O12、O21、O22 输出端

FF1～FF3 正反器

PA 相位调变信号

PD 相位检测结果

SA1～SA3、SB1～SB3、SC1～SC6、SD1～SD8 采样结果

SCR 跨接电路级

SRI 振荡电路级

STJ 注入电路级

XOR1、XOR2 异或门。

Claims

1.一种时钟数据恢复装置，包含：

一相位检测电路，配置以接收一数据信号，以根据不同相位的多个参考时钟信号进行采样，并据以产生一相位检测结果；

一数字滤波器，配置以持续对该相位检测结果中，这些参考时钟信号相对该数据信号为相位领先以及相位落后的次数进行累计，以产生一相位调变信号；

一相位内插电路，配置以根据该相位调变信号对一源时钟信号进行相位调整，以产生一注入时钟信号；以及

一振荡器电路，配置以根据该注入时钟信号产生这些参考时钟信号，且这些参考时钟信号的相位跟随该注入时钟信号的相位。

2.根据权利要求1所述的时钟数据恢复装置，其中，该振荡器电路还配置以直接根据该相位检测结果调整这些参考时钟信号的相位，以在该相位检测结果显示这些参考时钟信号相对该数据信号为相位领先时将这些参考时钟信号的相位调后，并在该相位检测结果显示这些参考时钟信号相对该数据信号为相位落后时将这些参考时钟信号的相位调前。

3.根据权利要求1所述的时钟数据恢复装置，其中，该相位检测电路包含多个正反器以及多个逻辑运算门，以由这些正反器依据这些参考时钟信号对该数据信号进行采样以产生多个采样结果，并由这些逻辑运算门根据这些采样结果进行逻辑运算以产生该相位检测结果。

4.根据权利要求1所述的时钟数据恢复装置，还包含一锁相回路，配置以产生该源时钟信号；

其中，该锁相回路配置以产生与该数据信号相同时钟的该源时钟信号，该振荡器电路配置以根据该注入时钟信号产生相差180度的两个这些参考时钟信号。

5.根据权利要求4所述的时钟数据恢复装置，其中，这些参考时钟信号包含依序相差180度的一第一参考时钟信号以及一第二参考时钟信号，使该相位检测电路根据该第一参考时钟信号及该第二参考时钟信号对该数据信号连续采样产生三个采样结果；

当该三个采样结果中的前两个采样结果为相同时显示该第一参考时钟信号相对该数据信号为相位落后；

当该三个采样结果中的后两个采样结果为相同时显示该第一参考时钟信号相对该数据信号为相位领先。

6.根据权利要求1所述的时钟数据恢复装置，还包含一锁相回路，配置以产生该源时钟信号；

其中，该锁相回路配置以产生具有该数据信号一半时钟的该源时钟信号，该振荡器电路配置以根据该注入时钟信号产生依序相差90度的四个参考时钟信号。

7.根据权利要求6所述的时钟数据恢复装置，其中，该四个参考时钟信号包含依序相差90度的一第一参考时钟信号、一第二参考时钟信号、一第三参考时钟信号以及一第四参考时钟信号，使该相位检测电路据以采样该数据信号产生一第一采样结果、一第二采样结果、一第三采样结果以及一第四采样结果；

当该第一采样结果与该第四采样结果相同或是该第三采样结果与该第二采样结果相同时，显示该第一参考时钟信号或该第三参考时钟信号相对该数据信号为相位领先；

当该第一采样结果与该第二采样结果相同或是该第三采样结果与该第四采样结果相同时，显示该第一参考时钟信号或该第三参考时钟信号相对该数据信号为相位落后。

8.根据权利要求1所述的时钟数据恢复装置，其中，该振荡器电路包含一注入电路级、一振荡电路级以及用以跨接该注入电路级与该振荡电路级的一跨接电路级，该注入电路级配置以接收该注入时钟信号，以通过该跨接电路级至该振荡电路级产生振荡，进一步自该注入电路级输出这些参考时钟信号。

9.根据权利要求1所述的时钟数据恢复装置，其中，该振荡器电路根据一第一电流源、一第二电流源以及一第三电流源运作，其中该第一电流源持续运作，该第二电流源仅在该相位检测结果显示这些参考时钟信号相对该数据信号为相位领先时关闭，该第三电流源仅在该相位检测结果显示这些参考时钟信号相对该数据信号为相位落后时开启。

10.一种时钟数据恢复方法，应用于一时钟数据恢复装置中，包含：

使一相位检测电路接收一数据信号，以根据不同相位的多个参考时钟信号进行采样，并据以产生一相位检测结果；

使一数字滤波器持续对该相位检测电路产生的该相位检测结果中，这些参考时钟信号相对该数据信号为相位领先以及相位落后的次数进行累计，以产生一相位调变信号；

使一相位内插电路根据该相位调变信号对一源时钟信号进行相位调整，以产生一注入时钟信号；以及

使一振荡器电路根据该注入时钟信号产生这些参考时钟信号，且这些参考时钟信号的相位是跟随该注入时钟信号的相位。