JP5395601B2

JP5395601B2 - 半導体集積回路

Info

Publication number: JP5395601B2
Application number: JP2009231005A
Authority: JP
Inventors: 健一本木
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-10-02
Filing date: 2009-10-02
Publication date: 2014-01-22
Anticipated expiration: 2029-10-02
Also published as: JP2011082632A

Description

本発明は、電界効果トランジスタを用いた半導体集積回路に関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた回路において、ＮチャンネルＭＯＳＦＥＴのゲートソース間しきい値電圧ＶｔｈｎとＰチャンネルＭＯＳＦＥＴのゲートソース間しきい値電圧Ｖｔｈｐが一致することはまれであり、半導体製造プロセスのばらつき（以下プロセスばらつきという）によって、ＶｔｈｎとＶｔｈｐは、デバイス個体ごと、ウエハごと、ロットごとに異なる場合が多い。かかるしきい値電圧Ｖｔｈｎ、Ｖｔｈｐのアンバランスは、電源電圧Ｖｄｄが低下した状態（減電圧状態）において、回路動作に影響を及ぼす。

この問題を、図１を参照して説明する。図１（ａ）、（ｂ）は、フィードフォワードＡＢ級出力回路の構成を示す回路図およびその動作特性を示す図である。出力回路２００は、プッシュプル形式で接続された出力トランジスタＭＯ１、ＭＯ２と、バイアス回路２０２を備える。出力回路２００の前段には、入力段として差動増幅器（不図示）が接続されるが、説明の簡素化および理解の容易化のために省略されている。バイアス回路２０２は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、単にトランジスタという）Ｍ１１〜Ｍ１６、上側電流源２０４、２０６、下側電流源２０８、２１０を含む。

上側電流源２０４は、電源端子側に設けられ、上側バイアス電流Ｉｐ１を生成する。上側バイアス電流Ｉｐ１は、理想状態において単位電流Ｉである。トランジスタＭ１１、Ｍ１６はカレントミラー回路を形成しており、トランジスタＭ１６は、上側電流源２０４が生成した単位電流Ｉが流れるようにバイアスされる。トランジスタＭ１３は、トランジスタＭ１１のソース電位と、トランジスタＭ１６のソース電位をバランスさせるために、出力トランジスタＭＯ２に対応づけて設けられている。

下側電流源２０８は、接地端子側に設けられ、下側バイアス電流Ｉｎ１を生成する。下側バイアス電流Ｉｎ１も、理想状態において単位電流Ｉである。トランジスタＭ１２、Ｍ１５はカレントミラー回路を形成しており、トランジスタＭ１５は、下側電流源２０８が生成した単位電流Ｉが流れるようにバイアスされる。トランジスタＭ１４は、トランジスタＭ１２のソース電位と、トランジスタＭ１５のソース電位をバランスさせるために、出力トランジスタＭＯ１に対応づけて設けられている。

上側電流源２０６が生成した上側バイアス電流Ｉｐ２および下側電流源２１０が生成した下側バイアス電流Ｉｎ２は、いずれも理想状態において単位電流Ｉの２倍（２Ｉ）であり、トランジスタＭ１５、Ｍ１６に単位電流Ｉずつ分配される。以上が出力回路２００の構成である。この出力回路２００は、
Ｉｐ１：Ｉｎ１：Ｉｐ２：Ｉｎ２＝１：１：２：２
が成立するときに、正常に動作する。なお一般的には上側電流源２０４と２０６は、カレントミラー回路を用いて形成されるため、Ｉｐ１：Ｉｐ２＝１：２は無条件に成立し、同様の理由からＩｎ１：Ｉｎ２＝１：２は無条件に成立するものと考えてもよい。

特開平９−１３０１６６号公報

図１（ａ）の出力回路２００の動作電圧範囲を検討する。上側電流源２０４、トランジスタＭ１１、Ｍ１２は、
２×Ｖｔｈｎ＋Ｖｄｓ_ＳＡＴ＜Ｖｄｄ …（１）
なる領域で正常動作する。Ｖｄｓ_ＳＡＴは、上側電流源２０４が単位電流Ｉを生成することができる両端間電圧の下限値（飽和電圧）である。同様に、下側電流源２０８、トランジスタＭ１３、Ｍ１４は、
２×Ｖｔｈｐ＋Ｖｄｓ_ＳＡＴ＜Ｖｄｄ …（２）
なる領域で正常動作する。ここでのＶｄｓ_ＳＡＴは、下側電流源２０８が単位電流Ｉを生成することができる両端間電圧の下限値（飽和電圧）である。

ここで、プロセスばらつき等によってＶｔｈｎ＜Ｖｔｈｐなる状況を考える。電源電圧Ｖｄｄが十分に高い領域(I)では、バイアス電流Ｉｐ１、Ｉｎ１はいずれも単位電流Ｉに保たれる。電源電圧Ｖｄｄが低下すると（領域（II））、式（１）は成立するが、式（２）が成立しなくなるため、バイアス電流Ｉｎ１のみが単位電流Ｉに保たれ、バイアス電流Ｉｐは目標値の単位電流Ｉより小さくなる。さらに電源電圧が低下すると（領域（III））、式（１）が成り立たなくなり、バイアス電流Ｉｎも単位電流Ｉより小さくなる。

領域（II）では、出力回路２００のバイアス状態が完全にアンバランスとなり、回路動作に問題が生ずる。

このような問題は、図１（ａ）の出力回路２００のみでなく、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎの対称性が要求されるさまざまな回路において生じうる。

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、減電圧状態の動作を改善した半導体集積回路の提供にある。

本発明のある態様は、半導体集積回路に関する。この半導体集積回路は、上側バイアス電流と下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うよう構成されたメイン回路と、第１基準電流を受け、調節された第２基準電流を生成する基準電流調節部と、メイン回路の電源端子側に設けられ、第２基準電流に応じた上側バイアス電流をメイン回路に供給する上側電流源と、メイン回路の接地端子側に設けられ、第２基準電流に応じた下側バイアス電流をメイン回路に供給する下側電流源と、を備える。基準電流調節部は、上側バイアス電流と下側バイアス電流が等しくなるように、第２基準電流を生成する。

この態様によると、減電圧状態においても、上側バイアス電流と下側バイアス電流のバランスを保つことができ、メイン回路を安定に動作させることができる。

本発明の別の態様もまた、半導体集積回路である。この半導体集積回路は、上側バイアス電流および下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うように構成されたメイン回路であって、少なくとも、上側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたＭ個（Ｍは自然数）のＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、下側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたＭ個のＰチャンネルＭＯＳＦＥＴを含むメイン回路と、第１の導電性のＭＯＳＦＥＴのペアを含み、所定の電流値を有する第１基準電流をコピーする第１カレントミラー回路と、第２の導電性のＭＯＳＦＥＴのペアを含み、第１カレントミラー回路の出力電流をコピーし、第２基準電流を出力する第２カレントミラー回路と、第１カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第１の導電性のＭＯＳＦＥＴと、第２カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第２の導電性のＭＯＳＦＥＴと、メイン回路の電源端子側に設けられ、メイン回路に第２基準電流に応じた上側バイアス電流を供給する上側電流源と、メイン回路の接地端子側に設けられ、メイン回路に第２基準電流に応じた下側バイアス電流を供給する下側電流源と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、減電圧状態の動作を改善できる。

図１（ａ）、（ｂ）は、フィードフォワードＡＢ級出力回路の構成を示す回路図およびその動作特性を示す図である。実施の形態に係る半導体集積回路の構成を示すブロック図である。図３（ａ）、（ｂ）は、図２の半導体集積回路の第２基準電流の電源電圧依存性を示す図である。図４（ａ）、（ｂ）は、基準電流調節部の構成例を示す回路図である。図５（ａ）、（ｂ）は、上側電流源、下側電流源の具体的な構成例を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る半導体集積回路１００の構成を示すブロック図である。半導体集積回路１００は、メイン回路１０、上側電流源２０Ｈ、下側電流源２０Ｌ、基準電流調節部３０を備える。

メイン回路１０は、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎを受け、それらがバランスした状態において所定の信号処理を行うよう構成される。バイアス電流Ｉｐ、Ｉｎにアンバランスが生ずると、メイン回路１０は動作不能となり、あるいはその特性が悪化する。たとえばメイン回路１０は演算増幅器であり、バイアス電流のアンバランスにより、線形性、歪み特性などが悪化する。メイン回路１０の構成は特に限定されるものではないが、好ましい具体例としては、たとえば図１のフィードフォワードＡＢ級出力回路や、レイル−レイルアンプが例示される。

基準電流調節部３０は、第１基準電流Ｉ_ＢＯを受け、調節された第２基準電流Ｉ_Ｂを生成する。

上側電流源２０Ｈは、メイン回路１０の電源端子側に設けられ、第２基準電流Ｉ_Ｂに応じた上側バイアス電流Ｉｐをメイン回路１０に供給する。下側電流源２０Ｌは、メイン回路１０の接地端子側に設けられ、第２基準電流Ｉ_Ｂに応じた下側バイアス電流Ｉｎをメイン回路１０に供給する。

たとえばメイン回路１０は、上側バイアス電流Ｉｐの供給先に設けられた第１回路１０＿１と、下側バイアス電流Ｉｎの供給先に設けられた第２回路１０＿２を含む。
上側電流源２０Ｈが所定の上側バイアス電流Ｉｐを生成するためには、その両端間の電圧が、飽和電圧Ｖ_ＳＡＴＨより大きくなければならない。第１回路１０＿１の両端間の電圧（第１しきい値電圧という）をＶｔｈ１と書くとき、上側バイアス電流Ｉｐは、
Ｖｄｄ＞Ｖｔｈ１＋Ｖ_ＳＡＴＨ …（３）
が成り立つときに、正常に生成される。電源電圧Ｖｄｄがそれよりも小さくなると、上側バイアス電流Ｉｐは基準電流Ｉ_Ｂに応じた目標値よりも小さくなる。

同様に下側電流源２０Ｌが所定の下側バイアス電流Ｉｎを生成するためには、その両端間の電圧が、飽和電圧Ｖ_ＳＡＴＬより大きくなければならない。第２回路１０＿２の両端間の電圧（第２しきい値電圧という）をＶｔｈ２と書くとき、下側バイアス電流Ｉｎは、
Ｖｄｄ＞Ｖｔｈ２＋Ｖ_ＳＡＴＬ …（４）
が成り立つときに、正常に生成される。電源電圧Ｖｄｄがそれよりも小さくなると、下側バイアス電流Ｉｎは基準電流Ｉ_Ｂに応じた目標値よりも小さくなる。以下では、説明の簡易化および理解の容易化のため、Ｖ_ＳＡＴＨ≒Ｖ_ＳＡＴＬが成り立つものとする。

基準電流調節部３０は、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎが等しくなるように、第２基準電流Ｉ_Ｂを生成する。具体的には、第２基準電流Ｉ_Ｂは以下の性質を有する。図３（ａ）、（ｂ）は、図２の半導体集積回路１００の第２基準電流Ｉ_Ｂの電源電圧依存性を示す図である。図３（ａ）は、Ｖｔｈ１＞Ｖｔｈ２のときの特性を、図３（ｂ）はＶｔｈ１＜Ｖｔｈ２のときの特性を示す。

（１）Ｖｔｈ１＞Ｖｔｈ２のとき
図３（ａ）を参照する。仮に第２基準電流Ｉ_Ｂを固定した状態にて電源電圧Ｖｄｄを変化させると、電源電圧Ｖｄｄが十分に高い第１領域（I）では、上側バイアス電流Ｉｐ、下側バイアス電流Ｉｎともに目標値に保たれる。

電源電圧Ｖｄｄを低下させていき、その値がＶｔｈ１＋Ｖ_ＳＡＴＨより低くなると、上側バイアス電流Ｉｐが減少し始める（第２領域（II））。さらに電源電圧Ｖｄｄの値がＶｔｈ２＋Ｖ_ＳＡＴＬより低くなると、下側バイアス電流Ｉｎが減少し始める。

この場合、基準電流調節部３０は、第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄに対する依存性が、上側バイアス電流Ｉｐの電源電圧Ｖｄｄに対する依存性と等しくなるように、第２基準電流Ｉ_Ｂを生成する。図３（ａ）に示すように、第２基準電流Ｉ_Ｂは、第２基準電流Ｉ_Ｂを固定した場合の上側バイアス電流Ｉｐよりもわずかに小さいことが好ましい。この場合、後述の上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスを最も改善することができる。ただし第２基準電流Ｉ_Ｂは、第２基準電流Ｉ_Ｂを固定した場合の上側バイアス電流Ｉｐと完全に一致しても良いし、上側バイアス電流Ｉｐよりわずかに大きくてもよい。

（２）Ｖｔｈ１＜Ｖｔｈ２のとき
図３（ｂ）を参照する。バイアス電流Ｉ_Ｂを固定した状態にて電源電圧Ｖｄｄを低下させていき、その値がＶｔｈ２＋Ｖ_ＳＡＴＬより低くなると、下側バイアス電流Ｉｎが減少し始める（第３領域(III)）。さらに電源電圧Ｖｄｄの値がＶｔｈ１＋Ｖ_ＳＡＴＨより低くなると、上側バイアス電流Ｉｐが減少し始める。

この場合、基準電流調節部３０は、第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄに対する依存性が、下側バイアス電流Ｉｎの電源電圧Ｖｄｄに対する依存性と等しくなるように、第２基準電流Ｉ_Ｂを生成する。

Ｖｔｈ１とＶｔｈ２の大小関係は、プロセスばらつきや温度変動によって変化する場合がある。基準電流調節部３０は、Ｖｔｈ１＞Ｖｔｈ２、Ｖｔｈ１＜Ｖｔｈ２のいずれの状況においても、適切な第２基準電流Ｉ_Ｂを発生させる。ある観点から見ると、基準電流調節部３０は、図３（ａ）、（ｂ）に示される上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのうち小さい方を第２基準電流Ｉ_Ｂに設定する最小値選択回路と把握することもできる。

以上が半導体集積回路１００の構成である。続いてその動作を説明する。

（１）Ｖｔｈ１＞Ｖｔｈ２のとき
第１領域（I）では、上側電流源２０Ｈ、下側電流源２０Ｌがいずれも正常に動作し、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスが保たれる。

第２領域（II）では、上側電流源２０Ｈが正常に動作せず、目標値より小さな上側バイアス電流Ｉｐが生成される。一方、下側電流源２０Ｌは正常に動作するが、第２基準電流Ｉ_Ｂが減少するため、上側バイアス電流Ｉｐと同程度の、目標値より小さな下側バイアス電流Ｉｎが生成される。その結果、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスが保たれる。

（２）Ｖｔｈ１＜Ｖｔｈ２のとき
第１領域（I）では、上側電流源２０Ｈ、下側電流源２０Ｌがいずれも正常に動作し、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスが保たれる。

第３領域（III）では、下側電流源２０Ｌが正常に動作せず、目標値より小さな下側バイアス電流Ｉｎが生成される。一方、上側電流源２０Ｈは正常に動作するが、第２基準電流Ｉ_Ｂが減少するため、下側バイアス電流Ｉｎと同程度の、目標値より小さな上側バイアス電流Ｉｐが生成される。その結果、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスが保たれる。

このように図２の半導体集積回路１００によれば、第１領域（I）はもちろんのこと、減電圧状態である第２領域（II）、第３領域（III）においても、上側バイアス電流Ｉｐと下側バイアス電流Ｉｎのバランスを保つことができ、メイン回路１０の回路動作を安定化することができる。

図４（ａ）、（ｂ）は、基準電流調節部３０の構成例を示す回路図である。

図４（ａ）を参照する。メイン回路１０ａの第１回路１０＿１は、ソースが接地され、ゲートドレイン間が接続されたひとつのＮチャンネルＭＯＳＦＥＴ（Ｍ２１）を含む。このときの第１しきい値電圧Ｖｔｈ１は、
Ｖｔｈ１＝Ｖｔｈｎ
である。Ｖｔｈｎは、トランジスタＭ２１のゲートソース間しきい値電圧である。

第２回路１０＿２は、ソースが接地され、ゲートドレイン間が接続されたひとつのＰチャンネルＭＯＳＦＥＴ（Ｍ２２）を含む。このときの第２しきい値電圧Ｖｔｈ２は、
Ｖｔｈ２＝Ｖｔｈｐ
である。Ｖｔｈｐは、トランジスタＭ２２のゲートソース間しきい値電圧である。

たとえばトランジスタＭ２１、Ｍ２２はバイアス電流Ｉｐ、Ｉｎをコピーするカレントミラー回路の入力側トランジスタであってもよい。

メイン回路１０ａに対応する基準電流調節部３０ａは、第１カレントミラー回路３２、第２カレントミラー回路３４を含む。第１カレントミラー回路３２は、第１基準電流Ｉ_ＢＯをコピーする。第２カレントミラー回路３４は、第１カレントミラー回路３２の出力電流をコピーし、第２基準電流Ｉ_Ｂを出力する。

第１カレントミラー回路３２と第２カレントミラー回路３４の一方（ここでは第１カレントミラー回路３２）は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のペアＭ４１、Ｍ４２を含む。他方（ここでは第２カレントミラー回路３４）はＰチャンネルＭＯＳＦＥＴのペアＭ４３、Ｍ４４を含む。

基準電流調節部３０ａを構成するＭＯＳＦＥＴのＷ／Ｌは、メイン回路１０ａの中のカレントミラー回路（不図示）のＷ／Ｌよりも小さく設計される。Ｗはゲート幅、Ｌはゲート長である。つまり基準電流調節部３０ａの電流駆動能力はメイン回路１０ａ内部のカレントミラー回路の電流駆動能力よりも意図的に低く設計される。

基準電流調節部３０ａの動作原理を説明する。

（１）Ｖｔｈ１＞Ｖｔｈ２（つまりＶｔｈｎ＞Ｖｔｈｐ）のとき
基準電流調節部３０ａは、
Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ
かつ
Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ
を満たすとき、第１基準電流Ｉ_ＢＯに比例した第２基準電流Ｉ_Ｂを出力することができる。

電源電圧Ｖｄｄが
Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ＜Ｖｔｈｎ＋Ｖ_ＳＡＴＨ
となる領域まで低下すると、第２カレントミラー回路３４は正常に動作するが、第１カレントミラー回路３２が正常に動作せず、第１基準電流Ｉ_ＢＯより小さな第２基準電流Ｉ_Ｂが生成される。このときの第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄ依存性は、上側バイアス電流Ｉｐの電源電圧Ｖｄｄに対する依存性と等しくなる。

（２）Ｖｔｈ１＜Ｖｔｈ２（つまりＶｔｈｎ＜Ｖｔｈｐ）のとき
基準電流調節部３０ａは、
Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ
かつ
Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ
を満たすとき、第１基準電流Ｉ_ＢＯに比例した第２基準電流Ｉ_Ｂを出力することができる。

電源電圧Ｖｄｄが
Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ＜Ｖｔｈｐ＋Ｖ_ＳＡＴＬ
となる領域まで低下すると、第１カレントミラー回路３２は正常に動作するが、第２カレントミラー回路３４が正常に動作せず、第１基準電流Ｉ_ＢＯより小さな第２基準電流Ｉ_Ｂが生成される。このときの第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄ依存性は、下側バイアス電流Ｉｎの電源電圧Ｖｄｄに対する依存性と等しくなる。

その結果、図４（ａ）の基準電流調節部３０ａによれば、Ｖｔｈ１＞Ｖｔｈ２、Ｖｔｈ１＜Ｖｔｈ２のいずれの状況においても、図３（ａ）、（ｂ）に示される適切な第２基準電流Ｉ_Ｂを生成することができる。

補足すると、トランジスタＭ４１はＭ２１と対応づけられ、電源端子と接地端子の間のトランジスタＭ４１を含む経路は、上側電流源２０ＨとトランジスタＭ２１を含む経路の特性を模擬しているといえる。同様にトランジスタＭ４３はＭ２２に対応づけられ、電源端子と接地端子の間のトランジスタＭ４３を含む経路は、下側電流源２０ＬとトランジスタＭ２２を含む経路の特性を模擬しているといえる。

図４（ｂ）を参照する。メイン回路１０ｂの第１回路１０＿１は、ソースが接地され、ゲートドレイン間が接続されたふたつのＮチャンネルＭＯＳＦＥＴ（Ｍ２１、Ｍ２３）を含む。このときの第１しきい値電圧Ｖｔｈ１は、
Ｖｔｈ１＝２×Ｖｔｈｎ
である。

第２回路１０＿２は、ソースが接地され、ゲートドレイン間が接続されたふたつのＰチャンネルＭＯＳＦＥＴ（Ｍ２２、Ｍ２４）を含む。このときの第２しきい値電圧Ｖｔｈ２は、
Ｖｔｈ２＝２×Ｖｔｈｐ
である。

図４（ａ）のメイン回路１０ｂは、図１の出力回路２００であってもよい。この場合、図４（ｂ）のトランジスタＭ２１〜Ｍ２４はそれぞれ、図１のトランジスタＭ１１〜Ｍ１４に対応する。

メイン回路１０ｂに対応する基準電流調節部３０ｂは、第１カレントミラー回路３２、第２カレントミラー回路３４を含む。第１カレントミラー回路３２は、第１基準電流Ｉ_ＢＯをコピーする。第２カレントミラー回路３４は、第１カレントミラー回路３２の出力電流をコピーし、第２基準電流Ｉ_Ｂを出力する。

トランジスタＭ４５は、第１カレントミラー回路３２の入力側のＭＯＳＦＥＴ（Ｍ４１）と同じ経路上に設けられ、そのゲートソース間が接続されている。トランジスタＭ４５は、第１回路１０＿１を構成するトランジスタＭ２３およびＭ２１と同じ導電型である。

同様にトランジスタＭ４６は、第２カレントミラー回路３４の入力側のＭＯＳＦＥＴ（Ｍ４３）と同じ経路上に設けられ、そのゲートソース間が接続されている。トランジスタＭ４６は、第２回路１０＿２を構成するトランジスタＭ２４およびＭ２２と同じ導電型である。

すなわちトランジスタＭ４１およびＭ４５は、トランジスタＭ２１およびＭ２３と対応づけられ、電源端子と接地端子の間のトランジスタＭ４１、Ｍ４５を含む経路は、上側電流源２０ＨとトランジスタＭ２１、Ｍ２３を含む経路の特性を模擬しているといえる。同様にトランジスタＭ４３およびＭ４６は、トランジスタＭ２２およびＭ２４と対応づけられ、電源端子と接地端子の間のトランジスタＭ４３、Ｍ４６を含む経路は、下側電流源２０ＬとトランジスタＭ２２、Ｍ２４を含む経路の特性を模擬しているといえる。

基準電流調節部３０ｂを構成するＭＯＳＦＥＴのＷ／Ｌは、メイン回路１０ｂの中のカレントミラー回路（不図示）のＷ／Ｌよりも小さく設計される。つまり基準電流調節部３０ｂの電流駆動能力はメイン回路１０ｂ内部のカレントミラー回路の電流駆動能力よりも意図的に低く設計される。

（１）Ｖｔｈ１＞Ｖｔｈ２（つまりＶｔｈｎ＞Ｖｔｈｐ）のとき
基準電流調節部３０ｂは、
２×Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ
かつ
２×Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ
を満たすとき、第１基準電流Ｉ_ＢＯに比例した第２基準電流Ｉ_Ｂを出力することができる。

電源電圧Ｖｄｄが
２×Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ＜２×Ｖｔｈｎ＋Ｖ_ＳＡＴＨ
となる領域まで低下すると、第２カレントミラー回路３４は正常に動作するが、第１カレントミラー回路３２が正常に動作せず、第１基準電流Ｉ_ＢＯより小さな第２基準電流Ｉ_Ｂが生成される。このときの第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄ依存性は、上側バイアス電流Ｉｐの電源電圧Ｖｄｄに対する依存性と等しくなる。

（２）Ｖｔｈ１＜Ｖｔｈ２（つまりＶｔｈｎ＜Ｖｔｈｐ）のとき
基準電流調節部３０ｂは、
２×Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ
かつ
２×Ｖｔｈｐ＋Ｖ_ＳＡＴＬ＜Ｖｄｄ
を満たすとき、第１基準電流Ｉ_ＢＯに比例した第２基準電流Ｉ_Ｂを出力することができる。

電源電圧Ｖｄｄが
２×Ｖｔｈｎ＋Ｖ_ＳＡＴＨ＜Ｖｄｄ＜２×Ｖｔｈｐ＋Ｖ_ＳＡＴＬ
となる領域まで低下すると、第１カレントミラー回路３２は正常に動作するが、第２カレントミラー回路３４が正常に動作せず、第１基準電流Ｉ_ＢＯより小さな第２基準電流Ｉ_Ｂが生成される。このときの第２基準電流Ｉ_Ｂの電源電圧Ｖｄｄ依存性は、下側バイアス電流Ｉｎの電源電圧Ｖｄｄに対する依存性と等しくなる。

このように、図４（ａ）の基準電流調節部３０ａによれば、Ｖｔｈ１＞Ｖｔｈ２、Ｖｔｈ１＜Ｖｔｈ２のいずれの状況においても、適切な第２基準電流Ｉ_Ｂを生成することができる。

図４（ａ）、（ｂ）の基準電流調節部３０ａ、３０ｂを一般化すると、以下のように把握することができる。
メイン回路１０は、電源端子と接地端子の間に上側電流源２０Ｈと直列に設けられた第１回路１０＿１と、電源端子と接地端子の間に下側電流源２０Ｌと直列に設けられた第２回路１０＿２を含む。第１回路１０＿１は、ソースドレイン間が接続されたＭ個（Ｍは自然数）のＮチャンネルＭＯＳＦＥＴを含む。同様に第２回路１０＿２は、ソースドレイン間が接続されたＭ個のＰチャンネルＭＯＳＦＥＴを含む。

基準電流調節部３０は、第１の導電性のＭＯＳＦＥＴのペアを含み、第１基準電流Ｉ_ＢＯをコピーする第１カレントミラー回路３２と、第２の導電性のＭＯＳＦＥＴのペアを含み、第１カレントミラー回路３２の出力電流をコピーし、第２基準電流Ｉ_Ｂを出力する第２カレントミラー回路３４と、第１カレントミラー回路３２の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第１の導電性のＭＯＳＦＥＴと、第２カレントミラー回路３４の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第２の導電性のＭＯＳＦＥＴと、を含む。

基準電流調節部３０とメイン回路１０をこのように対応づけて構成することにより、適切な第２基準電流Ｉ_Ｂを生成することができる。

図５（ａ）、（ｂ）は、上側電流源２０Ｈ、下側電流源２０Ｌの具体的な構成例を示す回路図である。図５（ａ）の上側電流源２０Ｈ、下側電流源２０Ｌは、カスコード型のカレントミラー回路で構成される。図５（ｂ）の上側電流源２０Ｈ、下側電流源２０Ｌは、１段のカレントミラー回路で構成される。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…半導体集積回路、１０…メイン回路、２０Ｈ…上側電流源、２０Ｌ…下側電流源、３０…基準電流調節部、Ｉｐ…上側バイアス電流、Ｉｎ…下側バイアス電流、３２…第１カレントミラー回路、３４…第２カレントミラー回路。

Claims

上側バイアス電流と下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うよう構成されたメイン回路と、
第１基準電流を受け、調節された第２基準電流を生成する基準電流調節部と、
前記メイン回路の電源端子側に設けられ、前記第２基準電流に応じた量を目標値とする前記上側バイアス電流を前記メイン回路に供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記第２基準電流に応じた量を目標値とする前記下側バイアス電流を前記メイン回路に供給する下側電流源と、
を備え、
前記基準電流調節部は、（i）前記上側電流源が、前記目標値の前記上側バイアス電流を生成できなくなる状態において、前記第２基準電流の電源電圧に対する依存性が、前記上側バイアス電流の電源電圧に対する依存性と等しくなるように、第２基準電流を生成し、（ii）前記下側電流源が、前記目標値の前記下側バイアス電流を生成できなくなる状態において、前記第２基準電流の電源電圧に対する依存性が、前記下側バイアス電流の電源電圧に対する依存性と等しくなるように、第２基準電流を生成するよう構成されることを特徴とする半導体集積回路。
上側バイアス電流と下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うよう構成されたメイン回路と、
第１基準電流を受け、調節された第２基準電流を生成する基準電流調節部と、
前記メイン回路の電源端子側に設けられ、前記第２基準電流に応じた量を目標値とする前記上側バイアス電流を前記メイン回路に供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記第２基準電流に応じた量を目標値とする前記下側バイアス電流を前記メイン回路に供給する下側電流源と、
を備え、
前記基準電流調節部は、（i）前記上側電流源が、前記目標値の前記上側バイアス電流を生成できなくなる状態において、前記下側電流源が生成する前記下側バイアス電流が、減少後の前記上側バイアス電流の電流量と等しくなるように、前記第２基準電流を減少させ、（ii）前記下側電流源が、前記目標値の前記下側バイアス電流を生成できなくなる状態において、前記上側電流源が生成する前記上側バイアス電流が、減少後の前記下側バイアス電流の電流量と等しくなるように、前記第２基準電流を減少させ、それにより、前記上側バイアス電流と前記下側バイアス電流を等しく保つよう構成されることを特徴とする半導体集積回路。
前記基準電流調節部は、
前記第１基準電流をコピーする第１カレントミラー回路と、
前記第１カレントミラー回路の出力電流をコピーし、前記第２基準電流を出力する第２カレントミラー回路と、
を含み、
前記第１、第２カレントミラー回路の一方は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のペアを含み、他方はＰチャンネルＭＯＳＦＥＴのペアを含むことを特徴とする請求項１または２に記載の半導体集積回路。
前記メイン回路は、
前記電源端子と前記接地端子の間に前記上側電流源と直列に設けられ、かつソースドレイン間が接続されたＭ個（Ｍは自然数）のＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
前記電源端子と前記接地端子の間に前記下側電流源と直列に設けられ、かつソースドレイン間が接続されたＭ個（Ｍは自然数）のＰチャンネルＭＯＳＦＥＴと、
を含み、
前記基準電流調節部は、
第１の導電性のＭＯＳＦＥＴのペアを含み、前記第１基準電流をコピーする第１カレントミラー回路と、
第２の導電性のＭＯＳＦＥＴのペアを含み、前記第１カレントミラー回路の出力電流をコピーし、前記第２基準電流を出力する第２カレントミラー回路と、
前記第１カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第１の導電性のＭＯＳＦＥＴと、
前記第２カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第２の導電性のＭＯＳＦＥＴと、
を含むことを特徴とする請求項１または２に記載の半導体集積回路。
前記第１、第２カレントミラー回路を構成するＭＯＳＦＥＴのＷ／Ｌ（ゲート幅／ゲート長）は、前記メイン回路内のカレントミラー回路を構成するＭＯＳＦＥＴのＷ／Ｌよりも小さいことを特徴とする請求項３または４に記載の半導体集積回路。
前記メイン回路は、フィードフォワードＡＢ級出力回路であることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
上側バイアス電流および下側バイアス電流を受け、それらがバランスした状態において所定の信号処理を行うように構成されたメイン回路であって、少なくとも、前記上側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたＭ個（Ｍは自然数）のＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、前記下側バイアス電流が供給される経路上に設けられ、ゲートソース間が接続されたＭ個のＰチャンネルＭＯＳＦＥＴを含むメイン回路と、
第１の導電性のＭＯＳＦＥＴのペアを含み、所定の電流値を有する第１基準電流をコピーする第１カレントミラー回路と、
第２の導電性のＭＯＳＦＥＴのペアを含み、前記第１カレントミラー回路の出力電流をコピーし、第２基準電流を出力する第２カレントミラー回路と、
前記第１カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第１の導電性のＭＯＳＦＥＴと、
前記第２カレントミラー回路の入力側のＭＯＳＦＥＴと同じ経路上に設けられ、ゲートソース間が接続された（Ｍ−１）個の第２の導電性のＭＯＳＦＥＴと、
前記メイン回路の電源端子側に設けられ、前記メイン回路に前記第２基準電流に応じた前記上側バイアス電流を供給する上側電流源と、
前記メイン回路の接地端子側に設けられ、前記メイン回路に前記第２基準電流に応じた前記下側バイアス電流を供給する下側電流源と、
を備えることを特徴とする半導体集積回路。
前記第１、第２カレントミラー回路を構成するＭＯＳＦＥＴのＷ／Ｌ（ゲート幅／ゲート長）は、前記メイン回路内のカレントミラー回路を構成するＭＯＳＦＥＴのＷ／Ｌよりも小さいことを特徴とする請求項７に記載の半導体集積回路。
前記メイン回路は、フィードフォワードＡＢ級出力回路であることを特徴とする請求項７または８に記載の半導体集積回路。